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TWI814961B - 背照明感測器及製造一感測器之方法 - Google Patents

背照明感測器及製造一感測器之方法 Download PDF

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TWI814961B
TWI814961B TW108145610A TW108145610A TWI814961B TW I814961 B TWI814961 B TW I814961B TW 108145610 A TW108145610 A TW 108145610A TW 108145610 A TW108145610 A TW 108145610A TW I814961 B TWI814961 B TW I814961B
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epitaxial
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勇和 艾力克斯 莊
振華 陳
約翰 費爾登
張晶晶
大衛 L 布朗
西西爾 雅拉曼其里
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美商科磊股份有限公司
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Abstract

一種影像感測器利用一純硼層及具有一p型摻雜劑濃度梯度之一第二磊晶層以增強感測DUV、VUV或EUV輻射。在一第一磊晶層之一上表面上製造感測(電路)元件及相關聯金屬互連件，接著在該第一磊晶層之一下表面上形成該第二磊晶層，且接著在該第二磊晶層上形成一純硼層。藉由系統地增加在該第二磊晶層之沈積/生長期間使用之氣體中之p型摻雜劑之一濃度而產生該p型摻雜劑濃度梯度，使得該第二磊晶層之一最低p型摻雜劑濃度緊鄰於與該第一磊晶層之介面而出現且使得該第二磊晶層之一最高p型摻雜劑濃度緊鄰於與該純硼層之介面而出現。

Description

背照明感測器及製造一感測器之方法
本申請案係關於適用於感測深UV (DUV)及真空UV (VUV)波長中之輻射之影像感測器及用於製作此等影像感測器之方法。此等感測器適用於光罩、倍縮光罩或晶圓檢測系統及其他應用。
以下描述及實例不憑藉其等包含於此章節中而被認為係先前技術。
積體電路產業需要具有愈來愈高解析度之檢測工具以解析積體電路、光罩、倍縮光罩、太陽能電池、電荷耦合裝置等之不斷減小之特徵以及偵測大小約為該等特徵大小或小於該等特徵大小之缺陷。
在許多情況中，在短波長(例如，短於約250 nm之波長)操作之檢測系統可提供此解析度。特定言之，針對光罩或倍縮光罩檢測，可期望使用相同於或接近於將用於微影術之波長(即，針對當代微影術，接近於193.4 nm且針對未來EUV微影術，接近於13.5 nm)之一波長進行檢測，此係因為由圖案引起之檢測光之相移將相同於或非常類似於微影術期間引起之相移。針對檢測半導體圖案化晶圓，在一相對廣泛波長範圍(諸如包含近UV、DUV及/或VUV範圍中之波長之一波長範圍)內操作之檢測系統可為有利的，此係因為一廣泛波長範圍可降低對層厚度或圖案尺寸之小改變(其等可在一個別波長引起反射率之大改變)之敏感度。
為偵測光罩、倍縮光罩及半導體晶圓上之小缺陷或粒子，需要高信雜比。當以高速進行檢測時，需要高光子通量密度以確保高信雜比，此係因為所偵測之光子數目之統計波動(帕松(Poisson)雜訊)係對信雜比之一基本限制。在許多情況中，每像素需要約100,000個或更多光子。由於檢測系統通常每天投入使用24小時且僅具有短暫停工，所以僅在操作幾個月之後，偵測器就被曝露至大劑量輻射。
具有250 nm之一真空波長之一光子具有約5 eV之能量。二氧化矽之帶隙係約10 eV。儘管此等波長光子可看似無法被二氧化矽吸收，然如生長在矽表面上之二氧化矽在與矽之介面處必須具有一些懸鍵，此係因為二氧化矽結構無法完美匹配矽晶體之結構。另外，由於單一二氧化物係非晶的，所以材料內將存在懸鍵。實務上，在氧化物內以及至可吸收具有DUV波長之光子(尤其波長短於約220 nm之光子)之下層半導體之介面處將存在不可忽略密度之缺陷及雜質。此外，在高輻射通量密度下，兩個高能光子可在一非常短時間間隔(奈秒或皮秒)內到達相同位置附近，此可導致電子藉由兩個快速連續吸收事件或藉由雙光子吸收激發至二氧化矽之傳導帶。
對用於檢測、計量及相關應用之感測器之一進一步要求係高敏感度。如上文說明，需要高信雜比。若感測器未將入射光子之一大部分轉換為信號，則將需要一較高強度光源，以便維持相同於具有一更高效感測器之一檢測或計量系統之檢測或量測速度。一較高強度光源將把儀器光學器件及所檢測或量測之樣本曝露至較高光強度，從而可能隨時間引起損壞或降級。一較高強度光源亦將更昂貴或尤其在DUV及VUV波長可為不可用的。矽反射入射於其上之一高百分比之DUV及VUV光。例如，在193 nm波長附近，其表面上具有一2 nm氧化物層(諸如一原生氧化物層)之矽反射入射於其上之約65%之光。在矽表面上生長約21 nm之氧化物層使對193 nm附近之波長之反射率降低至接近於40%。具有40%反射率之一偵測器比具有65%反射率之偵測器顯著更高效，但可期望較低反射率及因此較高效率。
通常在諸如透鏡及鏡之光學元件上使用抗反射塗層。然而，常用於光學元件之許多塗層材料及程序通常與矽基感測器不相容。例如，電子及離子輔助沈積技術常用於光學塗層。此等塗層程序通常無法用於塗佈半導體裝置，此係因為電子或離子可將足夠電荷沈積於半導體裝置之表面上以引起電崩潰，從而導致對製造於半導體上之電路之損壞。
DUV及VUV波長被矽強烈吸收。此等波長可主要在矽之表面之約10 nm或幾十nm內被吸收。在DUV或VUV波長操作之一感測器之效率取決於在電子重組之前可收集由所吸收光子產生之電子之多大部分。二氧化矽可與具有一低密度之缺陷之矽形成一高品質介面。包含常用於抗反射塗層之許多材料之大多數其他材料(若直接沈積於矽上)導致矽表面處之一非常高密度之電缺陷。矽表面上之一高密度之電缺陷可並非意欲在可見波長操作之一感測器之一問題，此係因為此等波長在被吸收之前通常可在矽中行進約100 nm或更多且因此可較少受到矽表面上之電缺陷之影響。然而，DUV及VUV波長在接近於矽表面處被吸收，使得表面上之電缺陷及/或表面上之(若干)層內之所捕獲電荷可導致所產生電子之一大部分在矽表面處或附近重組且丟失，從而導致一低效率感測器。
皆屬於Chern等人之美國專利9,496,425、9,818,887及10,121,914描述影像感測器結構及製作影像感測器之方法，該等影像感測器包含沈積於影像感測器之至少一曝露背表面上之一硼層。揭示用於沈積硼之不同溫度範圍，包含約400°C至450°C之一範圍及約700°C至800°C之一範圍。發明人已發現硼之一較高沈積溫度之一個優點(諸如約600°C與約900°C之間的一沈積溫度)係硼在此等溫度下擴散至矽中，從而在光敏背表面上提供一非常薄、重度p型摻雜矽層。此p型摻雜矽層對於確保DUV及VUV輻射之一高量子效率係重要的，此係因為其在表面附近產生一靜態電場以使電子加速離開表面至矽層中。p型矽亦增加矽之背表面之導電率，此對於一影像感測器之高速操作係重要的，此係因為藉由感測器之正表面上之電極上之信號之切換引起之接地電流需要一返回路徑。
然而，在包含習知CMOS電路之半導體晶圓上無法使用高於450°C之處理溫度，此係因為450°C接近於常用於製造CMOS裝置之金屬(諸如鋁及銅)之熔點。在高溫(諸如大於450°C之溫度)下，此等金屬膨脹，變軟且可分層。此外，在高溫下，銅可容易地擴散通過矽，此將修改CMOS電路之電性質。在將任何金屬沈積於一晶圓上之前薄化晶圓容許在600°C與900°C之間的一溫度下將一硼層沈積於背表面上(如前述專利中描述)，從而使硼能夠在硼層之沈積期間或之後擴散至表面中。隨後可在正表面上形成金屬互連件。在已將晶圓之影像感測器區域薄化至例如約25 µm或更薄之一厚度之後，經薄化區域可顯著翹曲且可具有幾十微米或更多之峰谷不平整度。因此，需要使用相對寬金屬互連線及通孔(諸如幾微米寬或更多)以確保線及通孔連接而不管由不平整度引起之任何錯位。此等寬金屬互連件及通孔增加與該等線及通孔相關聯之每單位面積之電容。此外，寬互連件及通孔可難以或無法使具有約一百萬個或更多像素之一大面積感測器上之全部信號互連。在一些情況中，可需要多晶矽跳線器以將金屬互連件連接在一起，但多晶矽具有遠高於任何金屬之電阻率，因此此等跳線器之使用可限制一感測器之最大操作速度。
Hoenk等人之美國專利5,376,810描述可在450°C或更低之一溫度下執行之影像感測器之一增量摻雜技術。此技術包含標稱無摻雜矽之一1.5 nm罩蓋層。此罩蓋層可刻意氧化或可歸因於環境中之水及氧而氧化。此氧化物層將在高強度DUV、VUV、EUV或帶電粒子輻射下降級且可引起感測器降級。
因此，需要能夠高效地偵測高能光子而不降級且克服一些或全部上述缺點之一影像感測器。特定言之，製造具有一硼層且在其背表面上摻雜硼之一背薄化影像感測器同時容許在一相對平坦晶圓(即，具有約10 µm或更小之一平整度)上形成金屬互連件之一方法將容許使用更精細設計規則(諸如對應於一0.35 µm程序或更精細之設計規則)。此一方法將容許較窄金屬線連接至關鍵特徵(諸如浮動擴散)，從而實現較小浮動擴散電容及較高電荷對電壓轉換比。更精細設計亦容許感測器之每單位面積之更多互連線且容許連接影像感測器上之電路之更多靈活性。
本發明描述影像感測器及製造影像感測器之方法，該等影像感測器以高量子效率對DUV、VUV、EUV、X射線及/或帶電粒子成像。此等影像感測器能夠在高輻射通量下長壽命操作。此等方法包含在一半導體(較佳地矽)晶圓上之一層中形成光敏主動及/或被動電路元件以及在該感測器之該等電元件之間形成金屬互連件之程序步驟。此等影像感測器可包含精細金屬互連件及通孔(諸如遵循約0.35 µm或更精細設計規則之金屬件互連件及通孔)，同時具有塗佈有一非晶硼層之一背側表面且具有緊鄰於該硼層之一高度摻雜p型矽層。該等金屬互連件可包括鎢、鋁、銅或用於在已知CMOS程序中製造互連件之其他金屬。
一種製造一影像感測器之例示性方法包含：在一基板上形成一第一磊晶矽層；在該第一磊晶矽層上形成一閘極層，該閘極層包括諸如二氧化矽及氮化矽之介電材料之一或多個層；在包括多晶矽及介電材料之該閘極層上形成電路元件；形成金屬通孔及金屬互連件以將至少一些該等電路元件連接在一起；薄化該基板以曝露該第一磊晶矽層之至少一部分(該經曝露第一磊晶矽層在本文中被稱為一半導體薄膜)；在該第一磊晶層之該經曝露部分上直接生長一第二磊晶矽層，該第二磊晶矽層併入諸如硼之一p型摻雜劑之一濃度梯度；在該第二磊晶矽層之表面上直接形成一非晶純硼層；及視情況在該非晶硼層之表面上直接形成一或多個抗反射層。如本文中使用，片語「電路元件」指代光敏裝置(諸如電荷耦合裝置及光電二極體)、其他半導體裝置(諸如電晶體、二極體、電阻器及電容器)及其等之間的電互連件(通常稱為金屬互連件或互連件)。使用標準半導體製程形成此等電路元件，該等標準半導體製程包含(但不限於)光微影術、沈積、蝕刻、離子植入及退火。該第二磊晶矽層可包括一磊晶矽層，其中該p型摻雜劑之一低濃度鄰近於該第一磊晶矽層之該表面且該p型摻雜劑之高濃度鄰近於該純硼層。該第二磊晶矽層可藉由分子束磊晶(MBE)形成。可使用反應離子蝕刻、化學蝕刻及/或拋光執行薄化該基板(例如，一晶圓)。可注意，此薄化可增加該影像感測器對照射該背表面之光之敏感度。可在該硼層上形成一抗反射塗層。替代地，可在該硼層上沈積一薄金屬塗層。在該感測器用於偵測帶電粒子(諸如電子)、EUV或X射線時，該薄金屬塗層可尤其有用。此一薄金屬塗層可降低該感測器對雜散光之敏感度，可保護該感測器之表面，且可促進污染物(諸如碳及來自該感測器表面之有機分子)之原位清潔。
製造一影像感測器之另一方法包含在一基板上形成一第一磊晶矽層，接著在該第一磊晶矽層上形成電路元件。此步驟包含形成金屬互連件。該等金屬互連件可包括鎢、鉬、鋁、銅或另一金屬。可在該等電路元件上形成一保護層。可將一處置晶圓接合至包含該等電路元件之該表面。接著，薄化該基板以曝露該第一磊晶矽層之至少部分。如上文指示，此薄化可增加該影像感測器對照射在該背表面上之光之敏感度。在該半導體薄膜之該經曝露表面上生長一第二磊晶矽層。使該第二磊晶層摻雜一p型摻雜劑，諸如硼。可在小於或約450°C之一溫度下生長該第二磊晶矽層。可藉由在一生長程序期間將一摻雜劑(諸如硼)或一摻雜劑前驅體(諸如乙硼烷)包含於一生長腔室中而在該第二磊晶矽層之生長期間將該p型摻雜劑併入至該層中。隨著該第二磊晶矽層生長，該摻雜劑或該摻雜劑前驅體之分壓可隨時間增加，藉此在該第二磊晶矽層內形成在該第二磊晶矽層之外表面處最高且在緊鄰於該第一磊晶矽層之表面處最低之一摻雜劑濃度輪廓。在該p型摻雜磊晶矽層之該表面上形成一純硼層。可在約300°C與約450°C之間的一溫度下沈積該純硼層。可在該硼層上形成一抗反射塗層。該抗反射塗層可藉由一原子層沈積(ALD)或其他程序形成。替代地，可將一薄金屬塗層沈積於該硼層上。在該感測器用於偵測帶電粒子(諸如電子)、EUV或X射線時，該薄金屬塗層可尤其有用。此一薄金屬塗層可降低該感測器對雜散光之敏感度，可保護該感測器之表面，且可促進污染物(諸如碳及來自該感測器表面之有機分子)之原位清潔。
本發明描述用於DUV、VUV、EUV及/或X射線輻射之具有高量子效率及長壽命操作之影像感測器。此等影像感測器從背側薄化以曝露一第一磊晶矽層之至少一部分，使得其等對照射在該等影像感測器之該背側上之輻射高度敏感(其中此等影像感測器係背照明的)。在該第一磊晶矽層之該經曝露背表面上直接生長一第二磊晶矽層。該第二磊晶矽層在原位摻雜一p型摻雜劑，使得該p型摻雜劑之濃度遠離於該第一磊晶層之該表面而增加。將一薄(例如，在約2 nm與約20 nm之間厚)、高純度非晶硼層沈積於該第二磊晶矽層上。在一些實施例中，可在該硼上塗佈一或多個額外材料層。可選擇各層之厚度及材料以增加一所關注波長至該影像感測器中之透射及/或保護該硼層以防損壞。
可使用CCD (電荷耦合裝置)或CMOS (互補金屬氧化物半導體)技術製造本文中描述之該等影像感測器。該等影像感測器可為二維區域感測器或一維陣列感測器。
相關申請案 / 專利
本申請案主張2018年12月12日申請且以引用的方式併入本文中之標題為「BACK-ILLUMINATED SENSOR AND A METHOD OF MANUFACTURING A SENSOR」之美國臨時專利申請案第62/778,445號之優先權。本申請案亦係關於皆屬於Chern等人且標題皆為「Back-illuminated sensor with boron layer」之美國專利第9,496,425號、第9,818,887號及第10,121,914號。此等專利及申請案以引用的方式併入本文中。
儘管將依據某些實施例描述所主張之標的物，然其他實施例(包含未提供本文中闡述之全部益處及特徵之實施例)亦在本發明之範疇內。可在不脫離本發明之範疇的情況下做出各種結構、邏輯、程序步驟及電子改變。因此，僅參考隨附發明申請專利範圍定義本發明之範疇。
呈現下列描述以使一般技術者能夠製作及使用如在一特定應用及其要求之內容脈絡中提供之本發明。如本文中使用，諸如「頂部」、「底部」、「前」、「後」、「在…上方」、「在…下方」、「上」、「朝上」、「下」、「向下」及「朝下」之方向性術語旨在為描述之目的而提供相對位置，且不旨在指定一絕對參考架構。熟習此項技術者將瞭解對較佳實施例之各種修改，且本文中定義之一般原理可應用於其他實施例。因此，本發明並不旨在限於所展示及描述之特定實施例，而應符合與本文中揭示之原理及新穎特徵一致之最廣泛範疇。
圖1係描繪根據本發明之一例示性實施例之經組態以感測深紫外線(DUV)輻射、真空紫外線(VUV)輻射、極紫外線(EUV)輻射或帶電粒子之一影像感測器100之一部分之一橫截面側視圖。影像感測器100包含：一半導體薄膜101，其包含形成於一第一磊晶層之一上(第一)表面102U上之一電路元件103及形成於電路元件103上之金屬互連件110及120；一第二磊晶層105，其安置於第一磊晶層101之一下(第二)表面101L上；一純硼層106，其安置於第二磊晶層105之一下表面105L上；及一選用抗反射塗層108，其安置於純硼層106之一下(面向外)表面106L上。
在一項實施例中，第一磊晶層101包括具有10 µm至40 µm之一範圍內之一厚度T1及約1013 cm-3 至1014 cm-3 之一範圍內之一p型(例如，硼)摻雜劑濃度之一輕度p摻雜磊晶矽層。
電路元件103包含使用已知技術形成於第一磊晶層101之一上(第一)表面101U上(即，形成至上表面101U中及上方)之一感測器裝置(例如，一光敏裝置，諸如一光電二極體)及相關聯控制電晶體。在所描繪之例示性實施例中，電路元件103包含：隔開之n+摻雜擴散區域103-11、103-12及103-12，其等從上表面101U延伸至磊晶層101之對應部分中；及多晶矽(polycrystalline silicon) (多晶矽(polysilicon))閘極結構103-21及103-22，其等分別藉由中介閘極氧化物層與上表面101U分離。第一金屬互連件110及第二金屬互連件120連同對應第一金屬通孔115及第二金屬通孔125一起形成於電路元件113上且使用已知技術可操作地電連接至電路元件113之相關聯區域。在沈積於電路元件113上方之一或多個介電層112中或其上形成第一金屬互連件110，且第一金屬通孔115使用已知通孔形成技術延伸穿過介電層112。在沈積於第一金屬互連件110上方之一第二介電層122中形成第二金屬互連件120，且第二金屬通孔125延伸穿過一或兩個介電層112及122。在一項實施例中，在第一金屬互連件110與第二金屬互連件120之間形成一保護層(圖1中未展示)且全部第二金屬通孔125包括鋁及銅之至少一者且延伸穿過此保護層。形成圖1中描繪之電路元件103之例示性擴散區域及閘極結構連同例示性金屬互連件110及120以及金屬通孔115及125一起針對闡釋性目的而任意地組態且僅為描述例示性電路元件結構之目的而提供且不旨在表示一功能感測器裝置或限制隨附發明申請專利範圍。
第二磊晶層101經沈積於第一磊晶層101之下表面101L上且具有在1 nm至100 nm之範圍內且更佳地在約2 nm與約20 nm之範圍內之一厚度T2。
參考定位於圖1之底部處之氣泡，根據本發明之一態樣，使用下文描述之處理技術形成第二磊晶層105，使得第二磊晶層105具有一p型摻雜劑濃度梯度dnp ，其從下表面102L處之一最小(最低) p型摻雜濃度np-min 系統地增加至上表面106U處之一最大(最高) p型摻雜濃度np-max 。藉由以此方式同時形成p型摻雜劑濃度梯度dnp 及第二磊晶層105而獲得之一益處係能夠在比在第一磊晶層101內形成一類似p型摻雜劑濃度梯度所需之溫度實質上更低之處理溫度(即，約450°C或更低)下產生p型摻雜劑濃度梯度dnp (即，藉由將一p型摻雜劑擴散至第一磊晶層中而形成一類似梯度需要至少700°C之一處理溫度，較佳約800°C或更高)，藉此藉由促進使用低成本金屬化材料(例如，鋁及銅)而保持熱預算且減少總製造成本。另外，在第二磊晶層105內形成p型摻雜劑濃度梯度dnp 極大增強對梯度dnp 內之p型摻雜劑濃度改變速率之控制，此促進不同梯度圖案(例如，線性或拋物線)，其等可用於進一步增強影像感測器高效地偵測高能光子之能力。例如，圖1之例示性實施例將p型摻雜劑濃度梯度dnp 之系統增加描繪為根據負Y軸方向之一函數之一連續線性增加。在其他實施例中，藉由在第二磊晶層形成程序期間變化P型摻雜劑材料之引入，p型摻雜劑濃度梯度dnp 之逐漸增加可藉由厚度(負Y軸)方向之任何函數定義，諸如一連續彎曲增加(例如，根據層厚度之一函數之摻雜濃度改變遵循一拋物曲線)或一不連續(逐步)增加。在任何情況中，首先形成之層部分(即，在第二磊晶層形成程序中相對早發生之一給定時間週期期間產生之增量層部分)具有低於至少一個隨後形成層部分之一p型摻雜濃度。例如，第二磊晶層105之一(第一)中間層部分105-1之一p型摻雜劑濃度np1 等於或低於第二磊晶層105之一(第二)中間層部分105-1之一p型摻雜劑濃度np2 。當p型摻雜劑濃度梯度dnp 以一連續增加方式相對於厚度變化(例如，與圖1中展示之實例中描繪之線性函數一致或基於一拋物線增加速率)時，中間層部分105-1之p型摻雜劑濃度np1 高(大)於最小p型摻雜濃度np-min 且中間層部分105-2之p型摻雜劑濃度np2 低(小)於最大p型摻雜濃度np-max 。然而，當p型摻雜劑濃度梯度dnp 以一逐步增加方式變化時，一特定p型摻雜劑濃度可針對第二磊晶層105之厚度方向區域保持相同(例如，中間層部分105-1之p型摻雜劑濃度np1 可等於最小p型摻雜濃度np-min )。在一例示性實施例中，最大p型摻雜濃度np-max 係約1020 cm-3 ，且最小p型摻雜濃度np-min 大於或約等於第一磊晶層101之一摻雜劑濃度。
在一項實施例中，使用下文描述之技術形成純硼層106，使得純硼層106具有2 nm與10 nm之範圍內之一厚度T3。在一項實施例中，純硼層106包括80%或更高之一硼濃度，其中內部擴散矽原子及氧原子主要構成其餘20%或更少。
在一項特定實施例中，純硼層106之厚度T3在3 nm至10 nm之範圍內，且選用抗反射塗層108包括沈積於純硼層106之一下(面向外)表面106L上之二氧化矽層。
圖2繪示用於製造一影像感測器之一例示性技術200。在此實施例中，可在步驟201中使用包含微影術、沈積、離子植入、退火及蝕刻之標準半導體處理步驟產生電路元件。在一項實施例中，亦可在步驟201中產生CCD及/或CMOS感測器元件及裝置。在晶圓之前側表面上之一第一磊晶(epi)層中產生此等電路元件。在較佳實施例中，第一磊晶層係約10 µm至40 µm厚。第一磊晶層係輕度p (p-)摻雜的。在一項實施例中，第一磊晶層敏感度在約10 Ω cm與100 Ω cm之間。在步驟201中使用包含鋁、銅、鎢、鉬或鈷之任何適合金屬產生金屬互連件。使用諸如鎢或鉬之耐火金屬形成第一金屬互連件及相關聯金屬通孔可容許隨後步驟中(特定言之步驟209及/或211中)之高溫(諸如大於約600°C之溫度)。然而，當隨後步驟中之溫度限於約450°C或更低時，包含銅及鋁之任何方便金屬可用於形成第二金屬互連件及相關聯金屬通孔。
在步驟203中，可保護晶圓之前側表面。此保護可包含在步驟201期間形成之電路元件之頂部上沈積一或多個保護層。一或多個保護層可包括二氧化矽、氮化矽或其他材料。此保護可包含將晶圓附接至一處置晶圓，諸如一矽晶圓、一石英晶圓或由其他材料製成之一晶圓。處置晶圓可包含用於連接至電路元件之晶圓穿孔。
步驟205涉及從背側薄化晶圓以便曝露(至少)主動感測器區域中之第一磊晶層。此步驟可涉及拋光、蝕刻或兩者。在一些實施例中，背薄化整個晶圓。在其他實施例中，僅主動感測器區域被薄化直至第一磊晶層。
步驟207包含在沈積一第二磊晶層之前清潔及製備背側表面。在此清潔期間，應從背側表面移除原生氧化物及任何污染物(包含有機物及金屬)。在一項實施例中，此清潔可使用一稀釋HF溶液或使用一RCA清潔程序執行。在清潔之後，可使用馬蘭哥尼(Marangoni)乾燥技術或一類似技術乾燥晶圓以使表面保持乾燥且無水痕。
在較佳實施例中，在步驟207與208之間在一受控環境中(例如，在一真空環境中或在使用諸如氮之一乾燥惰性氣體沖洗之一環境中)保護晶圓以最小化清洗之後的原生氧化物再生長。
在步驟208中，在第一磊晶層之至少經曝露部分上生長(沈積)一第二磊晶矽層。在一項實施例中，藉由分子束磊晶(MBE)或其他程序在約350°C或更低之一溫度下生長第二磊晶層。在另一實施例中，藉由一化學氣相沈積(CVD)或電漿增強CVD (PECVD)程序在約450°C或更低之一溫度下生長第二磊晶層。如圖3A至圖3C中描繪，可在一反應腔室中使用含有矽及一p型摻雜劑(諸如硼)之一氣體G生長第二磊晶層105A，以便產生一p摻雜磊晶矽層。參考圖3A，在沈積程序早期，氣體G包含一相對低量P0之p型摻雜劑，藉此形成一第一層部分105A0，使得鄰近於第一磊晶層102之表面102L產生一最小p型摻雜劑濃度np-min 。隨著沈積的進展，氣體G中之p型摻雜劑之量(濃度)根據一選定排程增加，同時維持相同量之矽，使得遠離於第一磊晶層安置之第二磊晶層中之p型摻雜劑濃度增加。例如，如圖3B中指示，在磊晶沈積程序之一中間階段期間，沈積程序氣體G包含大於在圖3A中指示之點處使用之量P0之一中間量P1之p型摻雜劑，藉此形成具有大於最小p型摻雜劑濃度np-min 之一中間p型摻雜劑濃度np-int 之一中間層部分105A1。類似地，如圖3C中指示，在磊晶沈積程序之一最終階段期間，沈積程序氣體G包含大於中間量P1之一最終量P2之p型摻雜劑，藉此形成具有大於中間p型摻雜劑濃度np-int 之最大p型摻雜劑濃度np-max 之一最終層部分105A2。在替代實施例中，用於生長第二磊晶層之氣體G可包含呈元素形式之矽或硼，或可包含前驅體，諸如矽之矽烷或硼之乙硼烷。
在步驟209中，在第二磊晶層之表面上沈積硼。在一項較佳實施例中，此沈積可在約300°C與約450°C之間的一溫度下使用乙硼烷或乙硼烷-氫混合物(用氮稀釋)完成，藉此產生一高純度非晶硼層。在一替代實施例中，沈積可在低於約350°C之一溫度下例如藉由使用含有元素硼之一氣體完成。經沈積硼層之厚度取決於感測器之預期應用。通常，硼層厚度將在約2 nm與20 nm之間，較佳地在約3 nm與10 nm之間。最小厚度藉由對一無針孔均勻膜之需要進行設定，而最大厚度取決於硼對所關注光子或帶電粒子之吸收以及晶圓可保持在沈積溫度之最大時間長度。
可在Sarubbi等人之「Chemical vapor deposition of a-boron layers on silicon for controlled nanometer-deep p+ -n junction formation」(J. Electron. Material，第39卷，第162至173頁，2010年)中找到關於從乙硼烷氣體沈積硼之更多細節，該內容以引用的方式併入本文中。
在步驟209之後，可在硼層之頂部上沈積其他層。此等其他層可包含由一或多個材料組成之抗反射塗層，諸如二氧化矽、氮化矽、氧化鋁、二氧化鉿、氟化鎂及氟化鋰。此等其他層可包含包括諸如鋁、釕、鎢或鉬之一金屬之一薄保護層。可使用ALD沈積此等其它層之一或多者。使用一ALD程序沈積此等層之一優點係ALD程序通常容許對(若干)經沈積層之厚度之非常精確(單一單層)控制。在一替代實施例中，在步驟213之後，可在硼層之頂部上沈積其他層。
在一項實施例中，可在步驟213中移除保護前側層。在另一實施例中，在步驟213中，可在處置晶圓及/或保護前側層中敞開或曝露孔或通孔，或可曝露裝置之邊緣周圍之矽穿孔，藉此允許連接至電路元件。
在步驟215中，可將所得結構包裝在一適合封裝中。包裝步驟可包括裝置至一基板之覆晶接合或線接合。封裝可包含透射所關注波長之一窗，或可包括介接至一真空密封件之一凸緣或密封件。
圖4A至圖4G繪示經受方法200 (圖2)之一晶圓之例示性橫截面。圖4A繪示形成於一基板401之前側上之一第一磊晶(epi)層402。第一磊晶層402較佳係一p-磊晶層。在一項實施例中，第一磊晶層敏感度在約100 Ω cm與1000 Ω cm之間。
圖4B繪示包含可形成於第一磊晶層402上之互連件之各種電路元件403 (如上文步驟201中描述)。由於在基板仍係幾百微米厚且因此未嚴重翹曲時在晶圓上形成互連件，所以此等互連件可使用正常亞微米CMOS處理技術形成且可包含高密度金屬互連件之多個層。金屬互連件包括一金屬，諸如銅、鋁、鎢、鉬或鈷。在一項實施例中，金屬互連件完全由耐火金屬構成。在一項實施例中，在影像感測器陣列之一或多個邊緣周圍產生多個矽穿孔(TSV) 403A以便允許連接至電路元件403。
圖4C繪示附接至電路元件403之上方之第一磊晶層402之頂表面之一處置晶圓404 (步驟203)。應注意，展示但並未標示矽穿孔以免過度複雜化圖式。在一替代實施例中，可使用一保護層代替處置晶圓404或除處置晶圓404以外亦使用一保護層。在一項實施例(未展示)中，在處置晶圓404中形成通孔以容許連接至電路元件403。
圖4D繪示在基板(例如，圖4C中展示之基板401)經背薄化以形成上文提及之半導體薄膜或經移除以曝露第一磊晶層402之一背側(下)表面402L (即，與電路元件403形成於其上且處置晶圓404附接至其之表面相對)之後的晶圓。如圖4D中描繪，可在藉由背薄化程序曝露之背側表面402L上形成一原生氧化物。
圖4E繪示在背側表面402L之一清潔及製備完成(步驟207)以製備第一磊晶層402以形成一第二磊晶(epi)層之後的晶圓。
圖4F繪示分別在第一磊晶層402之背側表面402L上形成一第二磊晶層405且在第二磊晶層405之一下表面405L上形成一純硼層406之後的晶圓(步驟208及209)。第二磊晶層405在生長期間之原位p型摻雜(如上文針對步驟208描述)產生從第一磊晶層402之底(背側)表面402L增加至純硼層406之下表面405L之一摻雜劑濃度輪廓。
圖4G繪示沈積於純硼層406之底/下表面406L之一或多個選用抗反射或保護層408。可使用一ALD程序沈積該等層之至少一者。
圖4H繪示在蝕刻及沈積步驟產生金屬襯墊407以便容許電連接至TSV 403A之後的晶圓(步驟213)。應注意，若在處置晶圓404中形成通孔，則應在處置晶圓404之頂表面上形成金屬襯墊407。
上文實例不旨在限制本文中揭示之本發明之範疇。其等僅旨在作為如何可將一p型摻雜第二磊晶層沈積於一第一磊晶層之一背側表面上之圖解。第二磊晶層隨後在其光敏表面上塗佈一硼層。由於第二磊晶層包含具有鄰近於硼之其最大值之p型摻雜劑之一濃度梯度，所以影像感測器甚至針對僅可穿透至磊晶層中達幾nm或幾十nm之短波長光或低能量帶電粒子具有高效率。
圖5繪示根據本發明之某些實施例之併入一影像感測器504、一矽中介層502及其他電子器件之一例示性偵測器總成500。
在本發明之一個態樣中，偵測器總成500可包含安置於一中介層502之表面上之一或多個光敏感測器504。在一項實施例中，總成500之一或多個中介層502可包含(但不限於)一矽中介層。在本發明之一進一步態樣中，總成500之一或多個光敏感測器504經背薄化且經進一步組態用於包含一硼層及鄰近於硼層之一p型摻雜第二磊晶層之背照明，如上文描述。
在本發明之另一態樣中，可將總成500之各種電路元件安置於中介層502上或內建於其中。在一項實施例中，可將一或多個放大電路(例如，電荷轉換放大器) (未展示)安置於中介層502上或內建於其中。在另一實施例中，可將一或多個轉換電路508 (例如，類比轉數位轉換電路，即，數位化器)安置於中介層502上或內建於其中。在另一實施例中，可將一或多個驅動器電路506安置於中介層502上或內建於其中。例如，一或多個驅動器電路506可包含一時序/串列驅動電路。例如，一或多個驅動器電路506可包含(但不限於)時脈驅動器電路或重設驅動器電路。在另一實施例中，可將一或多個解耦電容器(未展示)安置於中介層502上或內建於其中。在一進一步實施例中，可將一或多個串列傳輸器(圖5中未展示)安置於中介層502上或內建於其中。在另一實施例中，放大電路、類比轉數位轉換器電路及驅動器電路之一或多者可包含於光敏感測器504中，從而減少諸如506及508之電路之數目(或消除對其等之需求)。
在本發明之另一態樣中，可將一或多個支撐結構安置於光敏陣列感測器504之底表面與中介層502之頂表面之間，以便提供對感測器504之實體支撐。在一項實施例中，可將複數個焊料球516安置於光敏陣列感測器504之底表面與中介層502之頂表面之間，以便提供對感測器504之實體支撐。本文中應認知，雖然感測器504之成像區域可能不包含外部電連接，但感測器504之背薄化引起感測器504變得愈來愈撓性。因而，可利用焊料球516以依強化感測器504之成像部分之一方式將感測器504連接至中介層502。在一替代實施例中，可將一底膠填充材料安置於光敏陣列感測器504之底表面與中介層502之頂表面之間，以便提供對感測器504之實體支撐。例如，可將一環氧樹脂安置於光敏陣列感測器504之底表面與中介層502之頂表面之間。
在本發明之另一態樣中，將中介層502及各種額外電路(例如，放大電路、驅動器電路506、數位化器電路508及類似物)安置於一基板510之一表面上。在一進一步態樣中，基板510包含具有高導熱性之一基板(例如，陶瓷基板)。在此方面，基板510經組態以提供對感測器504/中介層502總成之實體支撐，同時亦提供使總成500高效地傳導熱遠離成像感測器504及各種其他電路(例如，數位化器506、驅動器電路508、放大器及類似物)之一方法。本文中應認知，基板可包含此項技術中已知的任何剛性高度導熱基板材料。例如，基板510可包含(但不限於)一陶瓷基板。例如，基板510可包含(但不限於)氮化鋁。
在另一實施例中，基板510可經組態以提供至一插座或一下層印刷電路板(PCB)之一介面。例如，如圖5中展示，基板510可提供中介層502與一插座或一PCB通孔互連件512之間的互連。熟習此項技術者將認知，基板510可操作地耦合至一下層PCB且進一步以各種方式(其等皆被解釋為在本發明之範疇內)電耦合至一插座或PCB。
上文描述之本發明之結構及方法之各種實施例僅繪示本發明之原理且不旨在將本發明之範疇限於所描述之特定實施例。例如，可將額外步驟添加至圖2中描繪之流程圖，或所展示之一些步驟可以不同於所展示之序列進行。因此，本發明僅受限於下列發明申請專利範圍及其等效物。
100:影像感測器 101:半導體薄膜/第一磊晶層 101L:下(第二)表面 102:第一磊晶層 102L:下表面 102U:上(第一)表面 103:電路元件 103-11:n+摻雜擴散區域 103-12:n+摻雜擴散區域 103-13:n+摻雜擴散區域 103-21:多晶矽閘極結構 103-22:多晶矽閘極結構 105:第二磊晶層 105-1:(第一)中間層部分 105-2:(第二)中間層部分 105A:第二磊晶層 105A0:第一層部分 105A1:中間層部分 105A2:最終層部分 105L:下表面 106:純硼層 106L:下(面向外)表面 106U:上表面 108:抗反射塗層 110:金屬互連件 112:介電層 115:第一金屬通孔 120:第二金屬互連件 122:第二介電層 125:第二金屬通孔 200:技術/方法 201:步驟 203:步驟 205:步驟 207:步驟 208:步驟 209:步驟 213:步驟 215:步驟 401:基板 402:第一磊晶(epi)層 402L:背側(下)表面 403:電路元件 403A:矽穿孔(TSV) 404:處置晶圓 405:第二磊晶層 405L:下表面 406:純硼層 406L:底/下表面 407:金屬襯墊 408:抗反射或保護層 500:偵測器總成 502:矽中介層 504:影像感測器/光敏感測器/成像感測器 506:驅動器電路 508:轉換電路/數位化器電路/數位化器 510:基板 512:印刷電路板(PCB)通孔互連件 516:焊料球 G:沈積程序氣體 T1:厚度 T2:厚度 T3:厚度 T4:厚度
圖1係展示根據本發明產生之一例示性影像感測器之一橫截面圖。
圖2繪示用於製造一影像感測器之一例示性技術。
圖3A、圖3B及圖3C繪示用於製造一影像感測器之一例示性方法。
圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G及圖4H繪示經受參考圖2描述之方法之一晶圓之一部分之例示性橫截面。
圖5繪示併入一影像感測器、一矽中介層及其他電子器件之一例示性偵測器總成。
100:影像感測器
101:半導體薄膜/第一磊晶層
101L:下(第二)表面
102:第一磊晶層
102L:下表面
102U:上(第一)表面
103:電路元件
103-11:n+摻雜擴散區域
103-12:n+摻雜擴散區域
103-13:n+摻雜擴散區域
103-21:多晶矽閘極結構
103-22:多晶矽閘極結構
105:第二磊晶層
105-1:(第一)中間層部分
105-2:(第二)中間層部分
105L:下表面
106:純硼層
106L:下(面向外)表面
106U:上表面
108:抗反射塗層
110:金屬互連件
112:介電層
115:第一金屬通孔
120:第二金屬互連件
122:第二介電層
125:第二金屬通孔
T1:厚度
T2:厚度
T3:厚度
T4:厚度

Claims (28)

  1. 一種製造一影像感測器之方法，該方法包括：在一基板上形成一第一磊晶層(epitaxial layer)；在該第一磊晶層之一第一表面上形成一電路元件；薄化該基板以產生一經薄化基板，該經薄化基板曝露該第一磊晶層之一第二表面之至少一表面部分，該第二表面相對於該電路元件所安置之該第一表面；在該第一磊晶層之該經曝露部分上形成一第二磊晶層；及在該第二磊晶層上形成一純硼層(pure boron layer)，其中形成該第二磊晶層包含藉由逐漸增加在該第二磊晶層之形成期間使用之一p型摻雜劑之一濃度而在該第二磊晶層中產生一p型摻雜劑濃度梯度，使得該第二磊晶層之一第一層部分具有低於該第二磊晶層之一隨後形成第二層部分之一p型摻雜劑濃度，且該第二磊晶層之一最高p型摻雜劑濃度係鄰近於該純硼層。
  2. 如請求項1之方法，其中該p型摻雜劑包括硼。
  3. 如請求項1之方法，其中形成該第二磊晶層包括在低於約350℃之一溫度下利用含有元素硼之一氣體。
  4. 如請求項3之方法，其中形成該第二磊晶層包括使用分子束磊晶生長來生長該第二磊晶層。
  5. 如請求項1之方法，其中該方法進一步包括在該純硼層之一表面上沈積一抗反射層。
  6. 如請求項1之方法，其中該方法進一步包括在該純硼層之該表面上沈積一金屬保護層。
  7. 如請求項1之方法，其中該方法進一步包括在薄化該基板之前將一處置晶圓附接至該等電路元件上方之該第一磊晶層。
  8. 如請求項1之方法，其中形成該第二磊晶層包括在低於約450℃之一溫度下利用一電漿增強化學氣相沈積程序。
  9. 一種製造一影像感測器之方法，該方法包括：在一基板上形成一第一磊晶層；在該第一磊晶層上形成一電路元件；薄化該基板以產生一經薄化基板，該經薄化基板曝露該第一磊晶層之至少一表面部分；在該第一磊晶層之該經曝露部分上形成一第二磊晶層；及在該第二磊晶層上形成一純硼層，其中形成該第二磊晶層包含藉由逐漸增加在該第二磊晶層之形成期間使用之一p型摻雜劑之一濃度而在該第二磊晶層中產生一p型摻雜劑濃度梯度，使得該第二磊晶層之一第一層部分具有低於該第二磊晶層之一隨後 形成第二層部分之一p型摻雜劑濃度，且該第二磊晶層之一最高p型摻雜劑濃度係鄰近於該純硼層，及其中該方法進一步包括：在薄化該基板之前將一處置晶圓附接至該等電路元件上方之該第一磊晶層，及在薄化該基板之前在該第一磊晶層及該處置晶圓之至少一者中形成通孔。
  10. 如請求項9之方法，其中該方法進一步包括在形成該純硼層之後曝露該等通孔。
  11. 如請求項9之方法，其中該p型摻雜劑包括硼。
  12. 如請求項9之方法，其中形成該第二磊晶層包括在低於約350℃之一溫度下利用含有元素硼之一氣體。
  13. 如請求項12之方法，其中形成該第二磊晶層包括使用分子束磊晶生長來生長該第二磊晶層。
  14. 如請求項9之方法，其中該方法進一步包括在該純硼層之一表面上沈積一抗反射層。
  15. 如請求項9之方法，其中該方法進一步包括在該純硼層之該表面上沈 積一金屬保護層。
  16. 如請求項9之方法，其中形成該第二磊晶層包括在低於約450℃之一溫度下利用一電漿增強化學氣相沈積程序。
  17. 一種用於感測深紫外線(deep ultraviolet；DUV)輻射、真空紫外線(vacuum ultraviolet；VUV)輻射、極紫外線(extreme ultraviolet；EUV)輻射及帶電粒子之至少一者之影像感測器，該影像感測器包括：一半導體薄膜，其包括一第一磊晶層且包含形成於該第一磊晶層之一第一表面上之電路元件及金屬互連件；一第二磊晶層，其形成於該第一磊晶層之一第二表面上；及一純硼層，其形成於該第二磊晶層上，其中該第二磊晶層包含一p型摻雜劑濃度梯度，其具有鄰近於該第一磊晶層之該第二表面之一最小p型摻雜濃度且具有緊鄰於該純硼層之一最大p型摻雜濃度。
  18. 如請求項17之影像感測器，其中該第一磊晶層具有約10μm至約40μm之範圍內之一厚度。
  19. 如請求項18之影像感測器，其中該純硼層具有2nm至20nm之範圍內之一厚度。
  20. 如請求項17之影像感測器，其進一步包括沈積於該純硼層上之一抗 反射塗層。
  21. 如請求項17之影像感測器，其進一步包括附接至該等電路元件上方之該第一磊晶層之一處置晶圓。
  22. 如請求項17之影像感測器，其進一步包括形成於該等電路元件上方之該第一磊晶層上之一保護層。
  23. 如請求項17之影像感測器，其中該p型摻雜劑包括硼。
  24. 如請求項19之影像感測器，其中該影像感測器包括一電荷耦合裝置(charge-coupled device；CCD)或一CMOS裝置。
  25. 一種用於感測深紫外線(DUV)輻射、真空紫外線(VUV)輻射、極紫外線(EUV)輻射及帶電粒子之至少一者之影像感測器，該影像感測器包括：一半導體薄膜，其包括一第一磊晶層且包含形成於其之一第一表面上之電路元件及連接至該等電路元件之至少一者之金屬互連件；一第二磊晶層，其形成於該第一磊晶層之一第二表面上；及一純硼層，其形成於該第二磊晶層上，其中該第二磊晶層包含一p型摻雜劑濃度梯度，其經組態使得該第二磊晶層之一第一層部分具有低於該第二磊晶層之一第二層部分之一p型摻雜劑濃度，且包含緊鄰於該純硼層之一p型摻雜劑最大濃度，該第二磊晶 層經安置於該第一層部分與該純硼層之間。
  26. 如請求項25之影像感測器，其中該純硼層具有2nm至20nm之範圍內之一厚度，且其中該半導體薄膜具有10μm至40μm之範圍內之一厚度。
  27. 如請求項25之影像感測器，該影像感測器進一步包括安置於該純硼層上之一抗反射層及一保護層之一者，其中該純硼層在3nm與10nm厚之間。
  28. 如請求項25之影像感測器，其中該p型摻雜劑由硼構成。
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