TWI813377B

TWI813377B - 半導體元件及其製造方法

Info

Publication number: TWI813377B
Application number: TW111126347A
Authority: TW
Inventors: 張世明
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-11-22
Filing date: 2022-07-13
Publication date: 2023-08-21
Also published as: US12224241B2; KR20230075336A; KR102774731B1; US20230163071A1; US20250149447A1; DE102022110498A1; TW202322235A; CN115881626A

Abstract

在製造半導體元件的方法中，在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案，在第一導電圖案及第一層間介電層之上形成第二層間介電層，在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面，在通孔觸點之上形成第二導電圖案，其中俯視時從第二導電圖案暴露部分的通孔觸點的上表面，藉由使用第二導電圖案作為蝕刻遮罩，蝕刻部分的通孔觸點，從而在通孔觸典與第二層間介電層之間形成空間，並在第二層間介電層之上形成第三層間介電層。

Description

半導體元件及其製造方法

本揭露是有關於一種半導體元件及其製作方法。

半導體元件(積體電路)包含具有佈線圖案的多個佈線層及連接垂直地毗鄰佈線圖案的通孔觸點，以實現複雜的電路系統功能。在半導體元件產製期間形成通孔觸點及金屬佈線時，需要改善的重疊控制。鑲嵌製程，特別是雙鑲嵌製程，被廣泛使用於形成通孔觸點及金屬佈線。然而，仍需要進一步改善佈線層形成製程以產製先進的半導體元件。

於一實施例中，一種製造半導體元件的方法包括以下步驟：在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案，在第一導電圖案及第一層間介電層之上形成第二層間介電層，在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面，在通孔觸點之上形成第二導電圖案，其中俯視時從第二導電圖案暴露一部分的通孔觸點的上表面，藉由使用第二導電圖案為蝕刻遮罩，蝕刻部分的通孔觸點，從而在通孔觸點與第二層間介電層之間形成空間，以及在第二層間介電層之上形成第三層間介電層。

於一實施例中，一種製造半導體元件的方法包括以下步驟：在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案，在第一導電圖案及第一層間介電層之上形成第二層間介電層，在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面，在通孔觸點之上形成第二導電圖案，其中俯視時在第二導電圖案的兩側處從第二導電圖案暴露一部分的通孔觸點的上表面，蝕刻通孔觸點的部分，從而在通孔觸點與第二層間介電層之間形成一空間，及在第二層間介電層之上形成第三層間介電層，其中使用硬質遮罩圖案作為蝕刻遮罩，藉由蝕刻形成第二導電圖案，及藉由使用硬質遮罩圖案作為蝕刻遮罩，蝕刻通孔觸點的部分。

於一實施例中，一種半導體元件包括電晶體及複數個佈線層。電晶體設置在基材之上。佈線層設置在電晶體之上。佈線層中的一個包含佈線圖案及連接至佈線圖案的底部表面的通孔觸點，佈線圖案在第一方向上延伸，通孔觸點上方的佈線圖案在與第一方向交叉的第二方向上的寬度W1及通孔觸點在第二方向上的寬度W2滿足0.98

W1/W2

1.02，寬度W2小於通孔觸點在第一方向上的最大寬度W3。

D1~D13,W1’,W1”:寬度

H1~H4:高度

M_x:導電佈線圖案

M_x-1:佈線圖案

M_x+1:佈線圖案

L_x:佈線層

L_x-1:佈線層

L_x+1:佈線層

V_x:佈線層上的通孔觸點

V_x-1:觸點

V_x+1:觸點

X,Y,Z:軸

7g-7g:線

10:基材

15:場效應電晶體

15D:汲極

15G:閘極電極

15S:源極

20:下層結構

30:層間介電層

50:第一層間介電層

52:第二層間介電層

53,54:第三層間介電層

56:第四層間介電層

58:第五層間介電層

60:第一佈線圖案

70:第一通孔觸點

70B:底部部分

70B’:底部未蝕刻部分

70C:彎曲的面

70F:平坦的側面

70L:超大第一通孔觸點

70U:上部分

70U’:上部已蝕刻部分

72:表面的部分

74,74’,74”:空間

74G,74G’:間隙

80:第二佈線圖案

85:硬質遮罩圖案

90:第二通孔觸點

95:第三佈線圖案

當與隨附圖式一起閱讀時，可由以下實施方式最佳地理解本揭露內容的態樣。應注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加的或減少各種特徵的尺寸。

第1圖為根據本揭露內容的實施例，半導體元件的截面視圖。

第2A、2B、2C、及2D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第3A、3B、3C、及3D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第4A、4B、4C、及4D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第5A、5B、5C、及5D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第6A、6B、6C、及6D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第7A、7B、7C、7D、及7E圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。第 7F及7G圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第8A、8B、8C、及8D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。第8E圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第9A、9B、9C、及9D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第10A、10B、10C、10D、10E、及10F圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。第10G圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。第10H圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第11A、11B、11C、及11D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第12A、12B、12C、及12D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第12E圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第13A、13B、13C、及13D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第14A、14B、14C、及14D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第14E圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第15圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第16A及16B圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第17A、17B、及17C圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第18圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

第19圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段的視圖。

應當瞭解，以下揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定實施例或範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，並未將元素的尺寸限於所揭露內容的範圍或值，而是可取決於製程條件及/或元件的符合需求的性質。此外，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含形成額外特徵而插入在第一特徵與第二特徵間，使得第一特徵及第二特徵可不直接接觸的實施例。為簡單起見及清楚起見，能以不同尺度任意地繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。

進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖式中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦預期涵蓋元件在使用或操作中之不同定向。元件能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。此外，術語「由...所製成」可意指「包括」或「由...組成」其中任一者。進一步地，在以下的產製製程中，在所描述的操作之中/之間可能存在一個或更多個額外操作，且可改變操作順序。除非另作說明，後文所描述的數值、範圍、尺寸、材料、工藝、配置及/或佈置僅為範例且不限於所揭露的該等，且其他值、範圍、尺寸、材料、製程、配置及/或佈置可在本揭露內容的範圍之內。

在形成金屬佈線層的生產線後端(BEOL)製程中，使用雙鑲嵌製程，其中產製用於金屬線路(導電佈線圖案)的溝槽及用於通孔觸點的孔，然後採用導電材料同時填充溝槽及孔。在雙鑲嵌製程中，同時形成通孔觸點及設置在通孔觸點上方的金屬佈線圖案(即，金屬佈線層在通孔觸點上方)。隨著溝槽及/或孔的臨界尺寸(CD)變得更小，變得更為難以採用導電材料填充非常狹窄的溝槽及孔。進一步地，在雙鑲嵌製程中，(在通孔觸點之上形成的)通孔觸點與金屬層之間的重疊誤差可能致使高電阻或電性短路任一者。通孔觸點重疊誤差亦可能引發同一階層的金屬佈線圖案之間的空間更小，這可能會增加電性短路的風險。此外，在形成用於通孔觸點的孔期間，通孔觸點重疊誤差與過度蝕刻相結合可能會引發跨層隧道效應並致使電性短路。

在本揭露內容中，提供一種藉由使用導電材料蝕刻製程來形成金屬佈線圖案及通孔觸點的新穎製程，以進一步調整通孔的形狀，從而可減少由重疊誤差所致使的各種作用。通孔觸點及金屬佈線圖案二者均可藉由，諸如鑲嵌製程的導電材料填充製程或導電材料蝕刻製程來形成。特別地，本實施例提供通孔觸點與設置在通孔觸點上方的金屬佈線圖案之間的自對準製程。更具體而言，下方的通孔觸點被上方的金屬佈線圖案或上方的蝕刻遮罩修改。

第1圖為根據本揭露內容的實施例，包含多個佈線層的半導體元件的截面視圖。

在一些實施例中，在基材10之上設置諸如場效應電晶體(FET)的電晶體15。在一些實施例中，場效應電晶體15包含閘極電極15G、源極15S、及汲極15D。在本揭露內容中，源極及汲極可互換地使用並且可具有相同的結構。在一些實施例中，FET管為平面FET、鰭片FET(Fin FET)、或全環繞閘極(GAA)FET。在一些實施例中，在FET之上形成一個或更多個層間介電(ILD)層30。

在一些實施例中，基材10可為由合適的元素型半導體(諸如，矽、鑽石、或鍺)、合適的合金或複合半導體(諸如第-IV族複合半導體(例如，矽鍺(SiGe)、碳化矽(SiC)、矽碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn)、第III至V族複合半導體(例如，砷化鎵、銦鎵砷化鎵、砷化銦、磷化銦、銻化銦、鎵磷化銻、或磷化鎵銦)、或類似物，所製成。在一些實施例中基材10包含的隔離區，諸如淺溝槽隔離(STI)，位於有源區之間並將一個或更多個電子元素與其他電子元素隔開。

在一些實施例中，在FET之上形成多個佈線層L_x(第x佈線層)，其中x為1、2、3、...，如第1圖中所圖示。每個佈線層L_x包含導電佈線圖案M_x及連接在佈線圖案M_x上方的通孔觸點V_x，每個佈線層L_x+1(第(x+1)佈線層)包含導電佈線圖案M_x+1及經由連接在佈線圖案M_x+1上方的觸點V_x+1。類似地，佈線層L_x-1包含導電佈線圖案M_x-1及連接在佈線圖案M_x-1上方的通路接觸V_x-1。

在一些實施例中，當佈線層L_x包含在X方向上延伸的佈線圖案M_x時，佈線層L_x+1包含在Y方向上延伸的佈線圖案M_x+1。換言之，X方向金屬佈線圖案及Y方向金屬佈線圖案在垂直方向上交替地堆疊。在一些實施例中，x高達20。在一些實施例中，除了局部互連接之外，佈線層L₁可包含最靠近場效應電晶體15的佈線圖案M₁。每個佈線層L_x亦包含一個或更多個層間介電層或金屬間介電(IMD)層。在其他實施例中，佈線層可包含形成在金屬佈線圖案上方的通孔觸點。

第2A至2D至第7G圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。可以瞭解，可在第2A至7G圖所圖示之製程之前、期間、及之後提供額外的操作，並針對此方法的額外的實施例而言，可替換或消除後文所描述之一些操作。可互換操作/製程的順序。在第2A至7D圖中，「A」圖及「B」圖為透視圖，「C」圖為平面視圖(由俯視的視圖)，「D」圖是沿著X方向的橫截面圖。

如第2A至2D圖中所圖示，在第一層間介電(ILD)層50中形成在X方向延伸的一個或更多個第一佈線圖案(第一導電圖案)60，第一層間介電(ILD)層設置在下層結構20之上(參見第1圖)，下方結構設置在基材10之上。第2A及2B圖亦圖示對應至第2D圖的橫截面的平面(及「D」圖)。第一層間介電層50包含設置在FET之上的一個或更多個介電層，如第1圖中所圖示。在一些實施例中，在下層結構20之上形成第一佈線圖案60且將第一佈線圖案並嵌入第一層間介電層50中。舉例而言，第一佈線圖案60對應至一些實施例中在第1圖中所圖示實施例中的佈線層M_x，或直接在FET的源極及/或汲極上設置的局部互連接。

在一些實施例中，第一佈線圖案60包含一層或更多層導電材料，諸如Cu、Al、Ru、W、Co、Ti、或Ta 或其等的合金。在一些實施例中，第一佈線圖案60的厚度為在自約20nm至約200nm的範圍內。當第一佈線圖案由單一金屬元素製成時，金屬元素的純度在一些實施例中大於99%。在一些實施例中，純度小於100%且第一佈線圖案可能包含雜質，諸如碳。在一些實施例中，使用Ru、Co或Cu。在一些實施例中，藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)，包含濺鍍、電鍍、或原子層沉積(ALD)形成第一佈線圖案60。

在一些實施例中，第一層間介電層50包含一層或更多層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低k值介電材料、或極低k介電材料。在一些實施例中，藉由鑲嵌製程形成第一佈線圖案60，使得第一佈線圖案60的上表面與第一層間介電層50的上表面大致上齊平。

接下來，如第3A及3B圖中所圖示，在第一佈線圖案60及第一層間介電層50之上形成第二層間介電層52。在一些實施例中，第二層間介電層52由與第一層間介電層50相同的材料或不同的材料製成，包含一層或更多層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低k值介電材料、或極低k值介電材料。在一些實施例中，第二層間介電層52的厚度為在自約20nm至約200nm的範圍內。

接著，在第二層間介電層52中形成一個或更多個第一通孔觸點(通孔)70。在一些實施例中，第一通孔觸點 70對應至第1圖中的通孔層V_x。在一些實施例中，運用單一鑲嵌製程以形成第一通孔觸點70。在單一鑲嵌製程中，在第二層間介電層52之上形成具有對應至第一通孔觸點70的孔的抗蝕劑圖案，並藉由使用電漿蝕刻圖案化第二層間介電層52以在第二層間介電層52中形成孔。接著，在孔中(填充製程)及第二層間介電層52的上表面之上形成一個或更多個導電層，並進行一個或更多個平坦化操作，諸如化學機械拋光(CMP)製程，以去除導電層的多餘部分。

在一些實施例中，第一通孔觸點70包含一層或更多層的A導電材料，諸如Cu、Al、Ru、W、Co、Ti、或Ta或其等的合金。在一些實施例中，第一通孔觸點70包含一個或更多個阻擋層或黏著層(例如，Ti、TiN、Ta、及/或TaN)及一個或更多個主體層(例如，Cu、Ru、Co等)。在一些實施例中，第一通孔觸點70，特別為主體層，由與第一佈線圖案60相同或不同的材料製成。在一些實施例中，第一佈線圖案60包含Ru且第一通孔觸點70包含Cu。在一些實施例中，第一通孔觸點70包含主體層及在主體層上設置的覆蓋件層。當第一通孔觸點70，特別地，主體層由單一金屬元素製成時，金屬元素的純度在一些實施例中大於99%。在一些實施例中，純度小於100%且材料可能包含雜質，諸如碳。

取決於設計要求，在一些實施例中，第一通孔觸點70在其上表面沿著X方向的直徑或最大寬度D1在自約 10nm至約100nm的一個範圍內，及在其他實施例中，自約20nm至約40nm的一個範圍內。

接著，如第4A至4D圖中所圖示，在第一通孔觸點70及第二層間介電層52之上形成在Y方向上延伸的一個或更多個第二佈線圖案(第二導電圖案)80。在一些實施例中，在第二層間介電層52之上形成一個或更多個導電層作為覆蓋層，且進行一個或更多個微影及蝕刻操作以將覆蓋層圖案化作第二佈線圖案80。在一些實施例中，第二佈線圖案80對應至第1圖中的M_x+1佈線層。

在一些實施例中，第二佈線圖案80包含一層或更多層的導電材料，諸如Cu、Al、Ru、W、Co、Ti、或Ta或其等的合金。在一些實施例中，第二佈線圖案80的厚度為在自約20奈米至約200奈米的範圍內。當第二佈線圖案由單一金屬元素製成時，金屬元素的純度在一些實施例中大於99%。在一些實施例中，純度小於100%且第二佈線圖案可能包含雜質，諸如碳。在一些實施例中，使用Ru、Co或Cu。在一些實施例中，藉由CVD、PVD或ALD形成用於第二佈線圖案80的覆蓋層。在一些實施例中，第二佈線圖案80的材料(當第二佈線圖案包含多個層時，最上層的材料)與第一通孔觸點70的材料不同。

如第4A至4D圖中所圖示，第二佈線圖案80沿著X方向的寬度W1小於第一通孔觸點70的直徑或寬度D1。據此，第一通孔觸點70的上表面的部分72在第二佈線圖案的一個側或兩側從第二佈線圖案80暴露。當第二佈線圖案80與對應的第一通孔觸點70完全地對準時，第二佈線圖案兩側的部分72的暴露量彼此相等。當第二佈線圖案80未與對應的第一通孔觸點70對準時(即，第一通孔觸點70與第二佈線圖案80之間存在重疊誤差)，且在第二佈線圖案兩側的部分72的暴露量彼此不同，而反映重疊誤差，且因此在一個側的暴露量大於在另一側的暴露量。

接著，如第5A至5D圖中所圖示，藉著使用第二佈線圖案80作為蝕刻遮罩來蝕刻第一通孔觸點70。當蝕刻為各向異性的時，大致上垂直地蝕刻暴露部分72之下的第一通孔觸點70的側部，從而在第二層間介電層52中形成空間74。在一些實施例中，電漿蝕刻中的蝕刻氣體包含Cl₂及/或O₂,，或任何其他合適的蝕刻氣體。當第一及第二佈線圖案由與第一通孔觸點70不同的材料製成時，電漿乾式蝕刻大致上停止在第一佈線圖案60的上表面。在一些實施例中，將蝕刻停止監視器使用於檢測第一佈線圖案60暴露的時序，接著停止蝕刻。在蝕刻之後，第二佈線圖案80在X方向上的寬度W1’與第一通孔觸點70在X方向上的寬度D1’大致上相同。在一些實施例中，約0.95

W1’/D1’

約1.05，且在其他實施例中，約0.98

W1’/D1’

1.02。在一些實施例中，在其上表面(在第一通孔觸點70與第二佈線圖案80之間的交界處)量測D1’。在一些實施例中，W1’等於W1，且在其他實施例中，W1’為約95%至約99%的W1。

接下來，如第6A至6D圖及第7A至7E圖中所圖示，在第二層間介電層52及第二佈線圖案80之上形成第三層間介電層54，並進行平坦化操作，諸如回蝕操作或CMP操作，以暴露第二佈線圖案80的上表面。第7A至7D圖為分別地對應至第6A至6D圖的半透明視圖，且第7E圖圖示沿著Y方向的橫截面視圖。

在一些實施例中，空間74被第三層間介電層54完全地填充。在一些實施例中，第三層間介電層54由與第一層間介電層50及/或第二層間介電層52相同的材料或不同的材料製成，包含一層或更多個層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低k值介電材料、或極低k值介電材料。在一些實施例中，第三層間介電層54的厚度為在自約20nm至約200nm的範圍內。

如第7C圖中所圖示，第一通孔觸點70在第一通孔觸點70的沿著X方向的兩側具有大致上平坦的側面70F，且在第一通孔觸點70的沿著Y方向的兩側具有彎曲的側面70C。取決於設計要求，在一些實施例中，彎曲的面70C的半徑為自約5nm至約50nm的範圍內，在其他實施例中為自約10nm至約20nm的範圍內。在一些實施例中，平坦面70F具有在自約0.1nm至約1nm的範圍內之粗糙度。

如第7C圖中所圖示，在一些實施例中，第一通孔觸點沿著X方向的寬度D1’小於第一通孔觸點70沿著Y 方向的寬度D2，當第一通孔觸點俯視時為圓形時，寬度D2與直徑或寬度D1相同。在一些實施例中，D1’為約70%至約95%的D2。

如第7E圖中所圖示，沿著Y方向，當第一通孔觸點俯視時為圓形時，第一通孔觸點70的寬度D3與寬度D1相同。

如第7A至7E圖中所圖示，第二佈線圖案80與第一通孔觸點70自對準，因此，即使在形成第二佈線圖案的抗蝕劑圖案時在X方向上存在重疊誤差，第二佈線圖案80亦沿著X方向與第一通孔觸點70對齊。在第5A至5D圖中所圖示通孔觸點蝕刻之後，毗鄰通孔觸點70之間的空間大於形成時毗鄰通孔觸點70之間的空間，這可防止半導體元件中的短路或其他不符合需求的故障，並可減少毗鄰通孔觸點70之間的寄生電容。此外，由於沿著Y方向的寬度D3不改變，因此可能在第一通孔觸點70與第二佈線圖案80之間保持較大的接觸面積，這可減少接觸電阻。

在形成第三層間介電層54之後，進行與參照第3A至6D圖所說明的類似或相同的操作以形成嵌入在第四層間介電層56中的一個或更多個第二通孔觸點90及嵌入第五層間介電層58中的一個或更多個第三佈線圖案95，如第7F及7G圖中所圖示。第7F圖為平面視圖(一些層為透明)且第7G圖為對應至第7F圖的線7g-7g的截面視圖。第四及/或第五層間介電層的材料與如前文所闡述第一、第二、及/或第三層間介電層的材料相同或不同，第二通孔觸點及第三佈線圖案的材料與上述相同或不同。在一些實施例中，分別為第一通孔觸點及第二佈線圖案等。

第8A至8E圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在一些實施例中，在圖案化第二佈線圖案80時，將硬質遮罩圖案85用作蝕刻遮罩，如第8A至8D圖中所圖示。在一些實施例中，在用於第二佈線圖案的覆蓋層之上形成用於硬質遮罩圖案的覆蓋層。在一些實施例中，由不同於第二佈線圖案80及第一通孔觸點70的覆蓋層的材料製成硬質遮罩圖案85的層。在一些實施例中，用於硬質遮罩圖案85的層包含一種或更多種介電材料(例如，氮化矽、氧化鋁、氧化鉿、氧化鋯等)或一種或更多種金屬或金屬氮化物層，諸如Ta、Ti、TaN、或TiN。在一些實施例中，使用TiN。在一些實施例中，藉由CVD、PVD或ALD形成用於硬質遮罩圖案的層。在一些實施例中，取決於製程要求，硬質遮罩圖案85的厚度為在自約5nm至約100nm,的範圍內。接著，藉由使用一種或更多種微影及蝕刻操作，硬質遮罩圖案的覆蓋層被圖案化城硬質遮罩圖案85。

在其他實施例中，藉由使用單一鑲嵌製程形成硬質遮罩圖案85。在如此情況下，在用於第二佈線圖案的覆蓋層之上形成額外的層間介電層，並在額外的層間介電層之上形成具有對應至硬質遮罩圖案85的溝槽開口的抗蝕劑圖案。藉由使用電漿蝕刻圖案化額外的層間介電層以在額外的層間介電層中形成溝槽，並在溝槽及額外層間介電層的上表面中形成一種或更多種硬質遮罩材料。接著進行平坦化操作，諸如CMP製程，以暴露額外的層間介電層的上表面。接著，去除額外的層間介電層以在用於第二佈線圖案的覆蓋層上保留硬質遮罩圖案85。

接下來，如第8A至8D圖中所圖示，使用硬質遮罩圖案85作為蝕刻遮罩，藉由一個或更多個蝕刻操作來圖案化用於第二佈線圖案的覆蓋層。在一些實施例中，運用電漿蝕刻製程。接著，類似於參照第5A至5C圖所說明的操作，蝕刻第一通孔觸點70的側部分以形成空間74，如第8E圖中所圖示。在形成空間74之後，進行與參照第6A至6D圖所說明的操作相同的操作以形成第三層間介電層54。在一些實施例中，在第三層間介電層54上的平坦化操作，諸如CMP製程期間去除硬質遮罩圖案85。

第9A至9D圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在一些實施例中，當形成第三層間介電層54時，被第三層間介電層54僅部分地填充(未完全地填充)空間74，並在第一通孔觸點70的下部分的側形成間隙74G，如第9D圖中所圖示。當第一通孔觸點70的高度(或第一佈線圖案60上的第二層間介電層52的厚度)為H1時，間隙74G的高度H2為約70%至約95%的H1。在一些實施例中間隙為氣隙，可減少佈線層中的寄生電容。可將此實施例的操作應用於第8A至8E圖的實施例。

第10A至10H圖圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在形成第4A至4D圖中所圖示的結構之後，藉由使用第二佈線圖案80(或硬質遮罩圖案85)為蝕刻遮罩，僅部分地蝕刻第一通孔觸點70，從而在第二層間介電層52中形成空間74’。如第10D圖中所圖示，由於蝕刻停止在第一通觸點70的中間，第一通孔觸點70具有底部未蝕刻部分70B及上部已蝕刻部分70U。在一些實施例中，高度或蝕刻深度H3在自約1%至約70%的H1的範圍，且在其他實施例中，在自約5%至約50%的H1的範圍。在某些實施例中，H3為約10%至約25%的H1。在一些實施例中，第二佈線圖案80在一個側的深度H3與第二佈線圖案80在另一側的深度H1不同。

第10E圖為平面(頂部)視圖，第10F圖為沿著Y方向部分地蝕刻的第一通孔觸點70的橫截面視圖。如第10E圖中所圖示，在一些實施例中，第一通孔觸點的上部分70U沿著X方向的寬度D1’小於第一通孔觸點70底部部分沿著Y方向的寬度D2，當第一通孔觸點俯視時為圓形時，寬度D2與直徑或寬度D1相同。在一些實施例中，D1’為約70%至約95%的D2。

在部分地蝕刻第一通孔觸點70之後，形成第三層間介電層54以填充形成在上部分70U的側面處的空間74’，如第10G圖中所圖示。在一些實施例中，第三層間介電層54僅部分地填充空間74’，並在上部分70U的側面形成間隙74G’，如第10H圖中所圖示。在一些實施例中，間隙74G’的高度為上部分70U的高度H3的約20%至約80%。第二佈線圖案80在X方向上的寬度W1’與第一通孔觸點70的上部分70U在X方向上的寬度D1’大致上相同。在一些實施例中，約0.95

W1’/D1’

約1.05，且在其他實施例中，約0.98

W1’/D1’

1.02。在一些實施例中，在其上表面(在第一通孔觸點70與第二佈線圖案80之間的交界處)量測D1’。

第11A至12E圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在形成如第4A至4D圖中所圖示的結構之後，藉由使用第二佈線圖案80為蝕刻遮罩，使第二層間介電層52凹陷(蝕刻)，以暴露第一佈線圖案60的上表面，如第11A至11D圖中所圖示。在一些實施例中，使用電漿乾式蝕刻製程以去除第二層間介電層52。電漿蝕刻中的蝕刻氣體包含選自四氟化碳(CF₄)、二氟甲烷(CH₂F₂)、三氟甲烷(CHF₃)、及八氟環丁烷(C₄F₈)中的一種或更多種或任何適當的反應物所組成的群祖。在一些實施例中，將二氧化碳(CO₂)進一步添加至電漿源氣體。可使用其他合適的蝕刻氣體。在一些實施例中，當第一佈線圖案60暴露時，電漿乾式蝕刻大致上停止。在其他實施例中，部分地蝕刻第一層間介電層50。如第11A至11D圖中所圖示，在蝕刻第二層間介電層52的期間，並未蝕刻第一通孔觸點70。

接著，如第12A至12D圖中所圖示，俯視時從第二佈線圖案80突出的側部分被蝕刻，類似於參照第5A至5D圖中所說明的操作。此後，形成第三層間介電層54以填充包含第二佈線圖案80及第二佈線圖案80下方的層的壁結構之間的空間，如第12E圖中所圖示。

第13A至14E圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在形成如第4A至4D圖中所圖示的結構之後，藉由使用第二佈線圖案80為蝕刻遮罩，使第二層間介電層52凹陷(蝕刻)，以便不致暴露第一佈線圖案60的上表面，如第13A至13D圖中所圖示。在一些實施例中，第二層間介電層52的蝕刻深度H4在自約1%至約70%的H1的範圍，且在其他實施例中，在自約5%至約50%的H1的範圍。在某些實施例中，H4為約10%至約25%的H1。

接著，如第14A至14D圖中所圖示，俯視時從第二佈線圖案80突出的側面部分被蝕刻至約與凹陷的第二層間介電層52的上表面大致相同的水平，類似於參照第5A至5D圖中所說明的操作。此後，形成第三層間介電層54以填充包含第二佈線圖案及第二佈線圖案下方的層的壁結構之間的空間，如第14E圖中所圖示。在第10G圖中所圖示的實施例及第14E圖中所圖示的實施例二者中，第一通孔觸點70具有底部70B及上部分70U的類似形狀。然而，第二層間介電層52與第三層間介電層54的結構彼此不同，而顯示出第二與第三層間介電層之間的交界不同。

第15至17C圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在一些實施例中，第一通孔觸點70具有的頂部寬度D11大於底部寬度D12的反向錐形(斗)形狀，如第15圖中所圖示。在一些實施例中，D12’為約70%至約95%的D11。第16A圖為立體視圖，第16B圖為形成第二佈線圖案80之後的截面視圖。在一些實施例中，寬度D11大於第二佈線圖案80的寬度W1。在一些實施例中，寬度D12等於寬度W1、大於寬度W1或小於寬度W1。

接著，類似於參照第10A至10D圖所說明的操作，藉由使用第二佈線圖案80(或硬質遮罩圖案85)為蝕刻遮罩，僅部分地蝕刻第一通孔觸點70，從而在第二層間介電層52中形成空間74’，如第17B圖中所圖示。第17A圖為未圖示第二層間介電層52的立體視圖且第17C圖為沿著Y方向的截面視圖。如第17B圖中所圖示，由於蝕刻停止在第一通觸點70的中間，第一通孔觸點70具有底部未蝕刻部分70B及上部已蝕刻部分70U。未蝕刻的底部部分70B’具有反向錐形圓柱形狀且蝕刻的上部分70U’具有大致上平坦面及彎曲的面。平坦面具有如第17A圖中所圖示的U成型底部。隨後，形成第三層間介電層。在一些實施例中，第三層間介電層完全地填充空間74”或部分地填充空74”而形成間隙。

在一些實施例中，在上部分70U’及底部部分70B’之間的交界處，沿著X方向的寬度D13為第二佈線圖案80的寬度W1’的約95%至約105%。在一些實施例中，D13與W1’不同。在沿著Y方向的橫截面中，如第17C圖中所圖示維持第一通孔觸點70的反向錐度形狀。在一些實施例中，高度或蝕刻深度H4在自約1%至約70%的H1的範圍，且在其他實施例中，在自約5%至約50%的H1的範圍。在某些實施例中，H4為約10%至約25%的H1。在一些實施例中，第二佈線圖案80在一個側的深度H4與第二佈線圖案80在另一側的深度H1不同。

第18及19圖示根據本揭露內容的實施例，半導體元件的依序製造操作的各種階段。如參照以上實施例所說明的材料、製程、配置、及/或尺寸適用於以下實施例，並可省略對其的詳細說明。

在上述實施例中，在蝕刻第一通孔觸點之前，第一通孔觸點70僅接觸其中一個第二佈線圖案80。在第18至19圖中所圖示的實施例中，在蝕刻之前的第一通孔觸點70接觸兩個或更多個第二佈線圖案，如第18圖中所圖示。在一些實施例中，第一通孔觸點70具有在X方向上延伸的細長狀形狀並接觸兩個在Y方向上延伸的第二佈線圖案80。在一些實施例中，第一通孔觸點70具有在X方向上延伸的細長狀形狀並接觸兩個在Y方向上延伸的第二佈線圖案80以連接第二佈線圖案80的端部部分。

藉由一個或更多個操作蝕刻第18圖中所圖示的超大第一通孔觸點70L，如在上述實施例中所說明，以形成局限在第二佈線圖案80之下的第一通孔觸點70，如第19圖中所圖示。在一些實施例中，第一通孔觸點70具有一個四棱柱(四角柱，具有兩個原始形狀的平坦側面和兩個反映第二佈線圖案的側面的平坦蝕刻側面。

在本揭露內容的實施例中，藉由使用第二佈線圖案作為蝕刻遮罩來部分地蝕刻通孔觸點，通孔觸點被第二佈線圖案局限，因此即使遮罩圖案(硬質遮罩圖案及/或抗蝕劑圖案)與通孔觸點之間存在重疊誤差，圖案化的通孔觸點與毗鄰通孔觸點或佈線圖案具有足夠的間隔。進一步地，由於將最初通孔觸點形成為比最終圖案更大的圖案，因此改善高用於形成最初通孔觸點的微影及/或蝕刻操作中的製程空間。

將可瞭解，本文中並不必然已論述所有優點，所有實施例或範例均不需要特定的優點，且其他實施例或範例可能會提供不同的優點。

根據本揭露內容的態樣，在製造半導體元件的方法中，在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案，在第一導電圖案及第一層間介電層之上形成第二層間介電層，在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面，在通孔觸點之上形成第二導電圖案，其中俯視時從第二導電圖案暴露部分的通孔觸點的上表面，藉由使用第二導電圖案作為蝕刻遮罩，蝕刻部分的通孔觸點，從而在通孔觸典與第二層間介電層之間形成空間，並在第二層間介電層之上形成第三層間介電層。在一個或更多個上述或下文的實施例中，第一導電圖案在第一方向上延伸，第二導電圖案在與第一方向交叉的第二方向上延伸，及在蝕刻部分的通孔觸點之前，第二導電圖案在通孔觸點上方的第一方向上的寬度小於通孔觸點在第一方向上的最大寬度。在一個或更多個上述或下文的實施例中，在第二導電圖案的第一側處暴露部分的通孔觸點的上表面，且在第二導電圖案的第二側處暴露通孔觸點的上表面的另一部分，其相對於第二導電圖案與第一側相對。在一個或更多個上述或下文的實施例中，第二導電圖案係由與通孔觸點不同的材料製成。在一個或更多個上述或下文的實施例中，第二導電圖案係由與第一導電圖案相同的材料製成。在一個或更多個上述或下文的實施例中，藉由蝕刻部分的通孔觸點，暴露第一導電圖案的部分的上表面。在一個或更多個上述或下文的實施例中，在蝕刻部分的通孔觸點之後，通孔觸點的蝕刻深度D1小於通孔觸點的高度H1。在一個或更多個上述或下文的實施例中，D1為H1的1%至50%。在一個或更多個上述或下文的實施例中，空間被第三層間介電層完全地填充。在一個或更多個上述或下文的實施例中，空間僅部分地被第三層間介電層填充，以便間隙保持在第三層間介電層之下的通孔觸點的側。

根據本揭露內容的另一態樣，在製造半導體元件的方法中，在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案；在第一導電圖案及第一層間介電層之上形成第二層間介電層；在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面；在通孔觸點之上形成第二導電圖案，其中俯視時在第二導電圖案的兩側處從該第二導電圖案暴露部分的通孔觸點的上表面；蝕刻部分的通孔觸點，從而在通孔觸點與第二層間介電層之間形成空間；及在第二層間介電層之上形成第三層間介電層。在一個或更多個上述或下文的實施例中，使用硬質遮罩圖案作為蝕刻遮罩，藉由蝕刻形成第二導電圖案，及藉由使用硬質遮罩作為蝕刻遮罩，蝕刻通孔觸點的一部分。在一個或更多個上述或下文的實施例中，第一導電圖案在第一方向上延伸，第二導電圖案在與第一方向交叉的第二方向上延伸，及在蝕刻部分的通孔觸點之前，第二導電圖案在通孔觸點上方的第一方向上的寬度小於通孔觸點在第一方向上的最大寬度。在一個或更多個上述或下文的實施例中，硬質遮罩圖案係由與通孔觸點不同的材料製成。在一個或更多個上述或下文的實施例中，第二導電圖案係由與通孔觸點相同的材料製成。在一個或更多個上述或下文的實施例中，硬質遮罩圖案由與第一導電圖案不同的材料製成。在一個或更多個上述或下文的實施例中，將硬質遮罩移除。

根據本揭露內容的另一態樣，在製造半導體元件的方法中，在設置在基材之上的第一層間介電(ILD)層中形成第一導電圖案；在第一導電圖案及第一層間介電層之上形成第二層間介電層；在第二層間介電層中形成通孔觸點以接觸第一導電圖案的上表面；在通孔觸點之上形成第二導電圖案，其中俯視時從該第二導電圖案暴露部分的通孔觸點的上表面；蝕刻第一層間介電層以暴露至少部分的通孔觸點的側面，藉由使用第二導電圖案作為蝕刻遮罩，蝕刻部分的通孔觸點；及在第二層間介電層之上形成第三層間介電層，在一個或更多個上述或下文的實施例中，蝕刻第二層間介電層使得部分的第一導電圖案的上表面被暴露。在一個或更多個上述或下文的實施例中，蝕刻第二層間介電層使得部分的第一導電圖案的上表面被暴露。在一個或更多個上述或下文的實施例中，蝕刻部分的通孔觸點使得部分的第一導電圖案的上表面暴露。

根據本揭露內容的另一態樣，半導體元件包含設置在基材之上的電晶體以及複數個設置在電晶體之上的佈線層。佈線層中的一個包含佈線圖案及連接至佈線圖案的底部表面的通孔觸點，及佈線圖案沿著第一方向延伸。通孔觸點上方的佈線圖案在與第一方向交叉的第二方向上的寬度W1及通孔觸點在第二方向上的寬度W2滿足0.98

W1/W2

1.02，及寬度W2小於通孔觸點在第一方向上的最大寬度W3。在一個或更多個上述或下文的實施例中，寬度W1小於寬度W3。在一個或更多個上述或下文的實施例中，通孔觸點的第一側面為彎曲的表面。在一個或更多個上述或下文的實施例中，彎曲的表面具有的半徑在5nm至20nm的範圍內。在一個或更多個上述或下文的實施例中，通孔觸點的第二側與在佈線圖案的第一方向上延伸的側面齊平。在一個或更多個上述或下文的實施例中，其中一個第二側面在第一方向上的寬度與另一第二側面在第一方向上的寬度不同。在一個或更多個上述或下文的實施例中，佈線圖案係由與通孔觸點不同的材料製成。在一個或更多個上述或下文的實施例中，半導體元件進一步包含在通孔觸點的下部分的一側的間隙。在一個或更多個上述或下文的實施例中，藉由介電層覆蓋通孔觸點的上部分的側面。

根據本揭露內容的另一態樣，半導體元件包含設置在基材之上的電晶體以及複數個設置在電晶體之上的佈線層。佈線層中的一個包含在第一方向上延伸的佈線圖案及連接至佈線圖案的底部表面的通孔觸點，且通孔觸點包括下部分及上部分。上部分在與第一方向交叉的第二方向上的寬度W11小於下部分在第二方向上的寬度W12。在一個或更多個上述或下文的實施例中，通孔觸點上方的佈線圖案在第二方向交叉的寬度W13及通孔觸點的上部分在第二方向上的寬度W11滿足0.98

W13/W11

1.02。在一個或更多個上述或下文的實施例中，寬度W13小於寬度W12。在一個或更多個上述或下文的實施例中，在第一方向上的上部分的最大寬度W14及在第一方向上的下部分的最大寬度W15滿足0.98

W14/W15

1.02。在一個或更多個上述或下文的實施例中，寬度W14及寬度W15大於寬度W13。在一個或更多個上述或下文的實施例中，下部分的高度為通孔觸點的高度的50%至99%。在一個或更多個上述或下文的實施例中，半導體元件進一步包含在通孔觸點的上部分的一側的間隙。

根據本揭露內容的另一態樣，半導體元件包含設置在基材之上的電晶體以及複數個設置在電晶體之上的佈線層。佈線層包含第n佈線層及第(n+1)佈線層，第n佈線層包含在第一方向上延伸的第一佈線圖案及連接至上表面的第一通孔觸點，第(n+1)佈線層包含第二佈線圖案，第二佈線圖案在與第一方向交叉的第二方向上延伸並在第二佈線圖案的底部表面處連接至第一通孔觸點。在第二佈線圖案及第一通孔觸點之間的交界處，第一通孔觸點上方的第二佈線圖案在第一方向上的寬度W1及第一通孔觸點在第二方向上的寬度W2滿足0.98

W1/W2

1.02，且寬度W2小於通孔觸點在第一方向上的最大寬度W3。在一個或更多個上述或下文的實施例中，在第一佈線圖案及第一通孔觸點之間的交界處，第一通孔觸點在第一方向上的寬度W4小於W2。在一個或更多個上述或下文的實施例中，第一通孔觸點在第一佈線圖案之間的交界面的中心且第一通孔觸點在第一方向上在第二佈線圖案與第一通孔觸點之間的交界處與第一通孔觸點的中心未對準。在一個或更多個上述或下文的實施例中，第一通孔觸點包括下部分及上部分，且上部分包括至少一個平坦側面，且下部分未具有平坦側面。在一個或更多個上述或下文的實施例中，上部分包括二個平坦側面及二個彎曲的側面。

上述概述數種實施例或範例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例或範例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。

M _x: 導電佈線圖案 M _x-1:佈線圖案 M _x+1:佈線圖案 L _x: 佈線層 L _x-1:佈線層 L _x+1:佈線層 V _x: 佈線層上的通孔觸點 V _x-1:觸點 V _x+1:觸點 10: 基材 15: 場效應電晶體 15D: 汲極 15G: 閘極電極 15S: 源極 20: 下層結構 30: 層間介電層

Claims

一種製造半導體元件的方法，包括以下步驟：在設置在一基材之上的一第一層間介電(ILD)層中形成一第一導電圖案；在該第一導電圖案及該第一層間介電層之上形成一第二層間介電層；在該第二層間介電層中形成一通孔觸點以接觸該第一導電圖案的一上表面；在該通孔觸點之上形成一第二導電圖案，其中俯視時從該第二導電圖案暴露一部分的該通孔觸點的一上表面；藉由使用該第二導電圖案為蝕刻遮罩，蝕刻該部分的該通孔觸點以移除該部分的該通孔觸點，從而在該通孔觸點與第二層間介電層之間形成一空間；及在該第二層間介電層之上形成一第三層間介電層。
如請求項1所述之方法，其中：該第一導電圖案沿一第一方向延伸，該第二導電圖案在與該第一方向交叉的一第二方向上延伸，及在蝕刻該部分的該通孔觸點之前，該第二導電圖案在該通孔觸點上方的該第一方向上的一寬度小於該通孔觸點在該第一方向上的一最大寬度。
如請求項2所述之方法，其中在該第二導電圖案的一第一側處暴露該通孔觸點的該上表面的一部分，且在該第二導電圖案的一第二側處暴露該通孔觸點的該上表面的另一部分，其相對於該第二導電圖案與該第一側相對。
如請求項1所述之方法，其中該第二導電圖案係由與該通孔觸點不同的一材料製成。
一種製造半導體元件的方法，包括以下步驟：在設置在一基材之上的一第一層間介電(ILD)層中形成一第一導電圖案；在該第一導電圖案及該第一層間介電層之上形成一第二層間介電層；在該第二層間介電層中形成一通孔觸點以接觸該第一導電圖案的一上表面；在該通孔觸點之上形成一第二導電圖案，其中俯視時在該第二導電圖案的兩側處從該第二導電圖案暴露一部分的該通孔觸點的一上表面；蝕刻該通孔觸點的該部分，從而在該通孔觸點與該第二層間介電層之間形成一空間；及在該第二層間介電層之上形成一第三層間介電層，其中：使用一硬質遮罩圖案作為蝕刻遮罩，藉由蝕刻形成該第二導電圖案，及藉由使用該硬質遮罩圖案作為蝕刻遮罩，蝕刻該通孔觸點的該部分。
如請求項5所述之方法，其中：該第一導電圖案沿一第一方向延伸，該第二導電圖案在與該第一方向交叉的一第二方向上延伸，及在蝕刻該通孔觸點的該部分之前，該第二導電圖案在該通孔觸點上方的該第一方向上的一寬度小於該通孔觸點在該第一方向上的一最大寬度。
如請求項5所述之方法，其中該硬質遮罩圖案係由與該通孔觸點不同的一材料製成。
如請求項5所述之方法，其中該第二導電圖案係由與該通孔觸點相同的一材料製成。
一種半導體元件，包括：一電晶體，設置在一基材之上；及一複數個佈線層，設置在該電晶體之上，其中：該些佈線層中的一個包含一佈線圖案及連接至該佈線圖案的一底部表面的一通孔觸點，該佈線圖案在一第一方向上延伸，該通孔觸點上方的該佈線圖案在與該第一方向交叉的一第二方向上的一寬度W1及該通孔觸點在該第二方向上的一寬度W2滿足0.98
W1/W2
1.02，及該寬度W2小於該通孔觸點在該第一方向上的一最大寬度W3。
如請求項9所述之半導體元件，其中該寬度W1與小於該最大寬度W3。