[go: up one dir, main page]

TWI812395B - 用於邏輯分析的微控制器、方法及電子系統 - Google Patents

用於邏輯分析的微控制器、方法及電子系統 Download PDF

Info

Publication number
TWI812395B
TWI812395B TW111130178A TW111130178A TWI812395B TW I812395 B TWI812395 B TW I812395B TW 111130178 A TW111130178 A TW 111130178A TW 111130178 A TW111130178 A TW 111130178A TW I812395 B TWI812395 B TW I812395B
Authority
TW
Taiwan
Prior art keywords
data
signal
microcontroller
transmission data
count value
Prior art date
Application number
TW111130178A
Other languages
English (en)
Other versions
TW202407571A (zh
Inventor
黃國庭
Original Assignee
緯創資通股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 緯創資通股份有限公司 filed Critical 緯創資通股份有限公司
Priority to TW111130178A priority Critical patent/TWI812395B/zh
Priority to CN202211065277.3A priority patent/CN117632616A/zh
Priority to US18/060,072 priority patent/US12393541B2/en
Application granted granted Critical
Publication of TWI812395B publication Critical patent/TWI812395B/zh
Publication of TW202407571A publication Critical patent/TW202407571A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本揭露提供一種用於邏輯分析的微控制器、方法及電子系統。微控制器包括一計數單元、一控制單元，以及一緩衝單元。計數單元以一預設週期進行計數，並且輸出一計數值。控制單元接收複數個資料以及計數值。緩衝單元用以執行先進先出的操作。響應於複數個資料的至少一者發生轉態，控制單元記錄當下的複數個資料的狀態以及計數值，進而產生一傳輸資料，並且將傳輸資料儲存至緩衝單元。

Description

用於邏輯分析的微控制器、方法及電子系統
本發明之實施例是關於一種電子裝置，特別是關於一種用於邏輯分析的微控制器、方法及電子系統。
伺服器電腦主機板在設計開發過程中，當遇到難以短時間釐清方向或不易複製現象的問題時，總是需要將眾多可疑的相關訊號一一焊接跳線出來，再藉由邏輯分析儀(Logic Analyzer)去觀察各個訊號狀態來釐清問題。
然而，若是因為設計或複製現象的必要條件上的限制，必須以整個系統而無法單純使用單板(PCBA)去除錯，則又會使得焊接跳線以及其連接至邏輯分析儀上的每一輸入端的難度更為增加。另外，邏輯分析儀所能夠觀測時間的長度也會因電腦上所分配的記憶體所限制，有可能因為所分配的記憶體滿了，而將之前具有價值意義的資料覆蓋，進而造成錯誤的判斷或錯過關鍵時刻訊號狀態的觀察。
有鑑於此，本揭露的實施例提供一種用於邏輯分析的微控制器、方法及電子系統，在使用上沒有記錄時間長度的限制，可彈性任意變換欲觀測的訊號，使得伺服器電腦主機板不再只是一張主機板，更可以是一台無形的邏輯分析儀內建於主機板中，無需使用烙鐵去焊接跳線，也無需使用邏輯分析儀，就可自動獲得真實的訊號波形圖。
依據本揭露一實施例之用於邏輯分析的微控制器，微控制器包括一計數單元、一控制單元，以及一緩衝單元。計數單元以一預設週期進行計數，並且輸出一計數值。控制單元耦接至計數單元，用以接收複數個資料及計數值。緩衝單元耦接至控制單元，用以執行先進先出的操作。響應於複數個資料的至少一者發生轉態，控制單元記錄當下的複數個資料的狀態以及計數值，進而產生一傳輸資料，並且將傳輸資料儲存至緩衝單元。
依據本揭露一實施例之用於邏輯分析的方法，方法包括：響應於一預設週期進行計數，輸出一計數值；接收複數個資料及計數值；響應於複數個資料的至少一者發生轉態，記錄當下的複數個資料的狀態以及計數值；產生一傳輸資料及儲存傳輸資料；以及響應於傳輸資料執行先進先出的操作。
依據本揭露一實施例之用於邏輯分析的電子系統，電子系統包括一微控制器、一通訊處理器、一中央處理器，以及一顯示器。微控制器以一預設週期進行計數，並且接收複數個資料。響應於複數個資料的至少一者發生轉態，微控制器記錄當下的複數個資料的狀態以及計數值，進而產生一傳輸資料，並且將傳輸資料執行先進先出的操作。通訊處理器耦接至微控制器，用以接收來自微控制器的傳輸資料，並且對傳輸資料進行解碼，以產生一解碼資料。中央處理器耦接至通訊處理器，用以執行一應用程式，以產生一使用者介面訊號。顯示器耦接至中央處理器，用以依據該使用者介面訊號進行顯示。中央處理器讀取解碼資料，依據複數個資料的狀態以及計數值，透過顯示器對應地顯示複數個資料的波形圖。
本揭露係參照所附圖式進行描述，其中遍及圖式上的相同參考數字標示了相似或相同的元件。上述圖式並沒有依照實際比例大小描繪，其僅僅提供對本揭露的說明。一些揭露的型態描述於下方作為圖解示範應用的參考。這意味著許多特殊的細節，關係及方法被闡述來對這個揭露提供完整的了解。無論如何，擁有相關領域通常知識的人將認識到若沒有一個或更多的特殊細節或用其他方法，此揭露仍然可以被實現。
以其他例子來說，眾所皆知的結構或操作並沒有詳細列出以避免對這揭露的混淆。本揭露並沒有被闡述的行為或事件順序所侷限，如有些行為可能發生在不同的順序亦或同時發生在其他行為或事件之下。此外，並非所有闡述的行為或事件都需要被執行在與現有揭露相同的方法之中。
第1圖為本揭露實施例之用於邏輯分析的微控制器100的示意圖。如第1圖所示，微控制器100包括一計數單元102、一控制單元104，以及一緩衝單元106。在一實施例中，微控制器100可為一複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)或是可程式邏輯閘陣列(Field Programmable Gate Array，FPGA)，但本揭露不限於此。在一實施例中，計數單元102以一預設週期進行計數，並且輸出一計數值116。舉例來說，預設週期可為10奈秒，但本揭露不限於此。預設週期(例如為10奈秒)即為微控制器100擷取資料(或訊號)狀態時的精度。
控制單元104接收來自微控制器100外部的複數個資料110，以及控制單元104耦接至計數單元102，用以接收來自計數單元102的計數值116。在一實施例中，來自微控制器100外部的資料110可例如來自於一中央處理器(Central Processing Unit：CPU)、一基板管理控制器(Board Management Controller：BMC)，或一平台路徑控制器(Platform Controller Hub：PCH)，但本揭露不限於此。在一實施例中，響應於資料110的至少一者發生轉態時，控制單元104記錄當下的複數個資料的狀態以及計數值116，進而產生一傳輸資料112，並且將傳輸資料112儲存至緩衝單元106。接著，緩衝單元106對傳輸資料112執行先進先出(First-in, First-out：FIFO)的操作，而輸出一傳輸資料120。在一實施例中，緩衝單元106依據傳輸資料112中的計數值116的先後順序，對傳輸資料112執行先進先出的操作。
在一實施例中，轉態可例如為從邏輯低準位轉換為邏輯高準位，或由邏輯高準位轉換為邏輯低準位。在一實施例中，響應於資料110的至少一者發生轉態時，控制單元104輸出一重置訊號114予計數單元102，使得計數單元102的計數值116歸零。在一實施例中，響應於所有資料110皆沒有發生轉態，但計數單元102的計數值116為一最大值，也就是，計數單元102的計數值116已經計數到最大值時，控制單元104輸出重置訊號114予計數單元102，計數單元102響應於重置訊號114歸零計數值116。
第2圖為本揭露實施例之第1圖的傳輸資料112的資料結構示意圖。如第2圖所示，傳輸資料112包括一指示符200、一時間戳202，以及一訊號資料204。在一實施例中，指示符200為傳輸資料112的起始字元。指示符200的長度可為1個字元長度，例如為字元%，但本揭露不限定指示符200的字元種類及字元長度。在一實施例中，時間戳202為資料110的至少一者發生轉態時的計數值116。時間戳202的長度可為7個字元長度，例如為字元串FFFFFFF。時間戳202中相鄰於指示符200的字元F為最高有效字元(MSB)。在第2圖的實施例中，當預設週期為10奈秒(ns)時，7個字元的時間戳202(例如為28個位元)從零計數到一最大值時的時間長度為2.7秒(268435455*10ns=2.7s)。本揭露不限定時間戳202的字元種類及字元長度。
在一實施例中，訊號資料204為資料110的至少一者發生轉態時的資料110的狀態。訊號資料204的長度為至少1個字元長度。在第2圖的實施例中，訊號資料的長度為7個字元長度，例如為字元串5A5A963。訊號資料204中相鄰於時間戳202字元5為最高有效字元(MSB)。
第3圖為本揭露實施例之第2圖的傳輸資料112中訊號資料204的資料結構示意圖。如第3圖所示，以方塊300中的字元3為例，字元3可指示4筆資料的狀態，例如，訊號#1為邏輯低準位(0)、訊號#2為邏輯低準位(0)、訊號#3為邏輯高準位(1)，以及訊號#4為邏輯高準位(1)。總結來說，訊號資料204中的1個字元可指示資料110中的4筆資料的狀態。因此，訊號資料204中的7個字元總共可指示資料110中28筆(7*4=28)資料的狀態。
第4圖為本揭露實施例之第1圖的緩衝單元106的示意圖。如第4圖所示，緩衝單元106包括4個緩衝區，例如為緩衝區400、緩衝區402、緩衝區404，以及緩衝區406。在一實施例中，緩衝單元106耦接至控制單元104，用以接收來自控制單元104的傳輸資料112。若此時緩衝單元106並未儲存任何的傳輸資料，則緩衝單元106優先將傳輸資料112儲存於緩衝區400，並且依據通訊協定(例如為UART)輸出傳輸資料112。若此時緩衝單元106的緩衝區400已存有其他傳輸資料，則緩衝單元106將傳輸資料112儲存於緩衝區402。同理，若此時緩衝單元106的緩衝區400、緩衝區402已存有其他傳輸資料，則緩衝單元106將傳輸資料112儲存於緩衝區404。若此時緩衝單元106的緩衝區400、緩衝區402，以及緩衝區404已存有其他傳輸資料，則緩衝單元106將傳輸資料112儲存於緩衝區406。
在一實施例中，當緩衝單元106的緩衝區400、緩衝區402、緩衝區404，以及緩衝區406都存有資料時，緩衝單元106首先依據通訊協定將儲存於緩衝區400的傳輸資料輸出(即輸出傳輸資料120)，將儲存於緩衝區402的傳輸資料搬移至緩衝區400，將儲存於緩衝區404的傳輸資料搬移至緩衝區402，並且將儲存於緩衝區406的傳輸資料搬移至緩衝區404，使得緩衝區406得以空出來用以儲存來自控制單元104的另一傳輸資料。因此，緩衝單元106可對傳輸資料112執行先進先出(FIFO)的操作。
表一為第1圖的微控制器100的控制單元104輸出傳輸資料112的一實施例。在表一中，假設傳輸資料112中的訊號資料204有 1字元，用以指示4筆訊號的狀態，例如為訊號#1、訊號#2、訊號#3，及訊號#4。起始時間戳及訊號皆為0，且訊號可以2進制、10進制或16進制表示，但不以此為限。
傳輸資料112 時間戳202 訊號#1 訊號#2 訊號#3 訊號#4
1 00000F0 1 0 0 0
2 0001000 1 0 1 0
3 0000300 1 1 1 0
4 A00F005 1 1 1 1
表一
如表一所示，微控制器100的控制單元104於時間戳202的計數值116達到00000F0時，偵測到訊號#1發生轉態(由0轉為1)，訊號#2至訊號#4仍為0。訊號資料204依訊號#4至訊號#1排序，並且以16進制表示即為1，則控制單元104所輸出傳輸資料112的資料內容為%00000F0 1，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。接著，微控制器100的控制單元104於時間戳202的計數值116達到0001000時，偵測到訊號#3發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為%0001000 5，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
之後，微控制器100的控制單元104於時間戳202的計數值116達到0000300時，偵測到訊號#2發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為%0000300 7，並且計數單元102依據控制單元104的重置訊號114，將時間戳202再次歸零。最後，微控制器100的控制單元104於時間戳202的計數值116達到A00F005時，偵測到訊號#4發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% A00F005 F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
表二為第1圖的微控制器100的控制單元104輸出傳輸資料112的另一實施例。在表二中，假設傳輸資料112中的訊號資料204有 2字元，用以指示8筆訊號的狀態，例如為訊號#1、訊號#2、訊號#3、訊號#4、訊號#5、訊號#6、訊號#7，以及訊號#8。起始時間戳及訊號皆為0，但不以此為限。
傳輸資料112 時間戳202 訊號#1 訊號#2 訊號#3 訊號#4 訊號#5 訊號#6 訊號#7 訊號#8
1 00000F0 1 0 0 0 0 0 0 0
2 0001000 1 0 1 0 0 0 0 0
3 0000300 1 1 1 0 0 0 0 0
4 A00F005 1 1 1 1 0 0 0 0
5 FFFFFFF 1 1 1 1 0 0 0 0
6 00000D0 1 1 1 1 0 0 0 1
7 00B7903 1 1 1 1 0 1 0 1
8 0006ED0 1 1 1 1 1 1 0 1
9 C3502F4 1 1 1 1 1 1 1 1
表二
如表二所示，微控制器100的控制單元104於時間戳202的計數值116達到00000F0時，偵測到訊號#1發生轉態(由0轉為1)，訊號#2至訊號#8仍為0。訊號資料204依訊號#8至訊號#1排序，並且以16進制表示即為01，則控制單元104所輸出傳輸資料112的資料內容為%00000F001，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。接著，微控制器100的控制單元104於時間戳202的計數值116達到0001000時，偵測到訊號#3發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為%0001000 05，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。再者，微控制器100的控制單元104於時間戳202的計數值116達到0000300時，偵測到訊號#2發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為%0000300 0 7，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
之後，微控制器100的控制單元104於時間戳202的計數值116達到A00F005時，偵測到訊號#4發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% A00F005 0 F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。當微控制器100的控制單元104於時間戳202的計數值116達到FFFFFFF時，仍未偵測到任何訊號發生轉態，則控制單元104所輸出傳輸資料112的資料內容為%FFFFFFF 0 F ，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
接著，微控制器100的控制單元104於時間戳202的計數值116達到00000D0時，偵測到訊號#8發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% 00000D0 8 F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。再者，微控制器100的控制單元104於時間戳202的計數值116達到00B7903時，偵測到訊號#6發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% 00B7903 A F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
之後，微控制器100的控制單元104於時間戳202的計數值116達到0006ED0時，偵測到訊號#5發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% 0006ED0 B F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。最後，微控制器100的控制單元104於時間戳202的計數值116達到C3502F4時，偵測到訊號#7發生轉態(由0轉為1)，則控制單元104所輸出傳輸資料112的資料內容為% C3502F4 F F，並且計數單元102依據控制單元104的重置訊號114，將時間戳202歸零。
第5圖為本揭露實施例之用於邏輯分析的方法的流程圖。如第5圖所示，本揭露邏輯分析的方法包括：響應於一預設週期進行計數，並且輸出一計數值(步驟S500)；接收複數個資料，以及計數值(步驟S502)；響應於資料的至少一者發生轉態時，記錄當下資料的狀態以及計數值(步驟S504)；產生一傳輸資料及儲存傳輸資料(步驟S506)；以及響應於傳輸資料執行先進先出的操作(步驟S508)。
在一實施例中，步驟S500是由第1圖的微控制器100中的計數單元102所執行。步驟S502、步驟S504，以及步驟S506是由第1圖的微控制器100中的控制單元104所執行。步驟S508是由第1圖的微控制器100中的緩衝單元106所執行。在一實施例中，步驟S508包括依據傳輸資料中的計數值的先後順序，對傳輸資料執行先進先出的操作。在一實施例中，本揭露邏輯分析的方法更包括響應於資料的至少一者發生轉態時，將計數值歸零。在一實施例中，所有資料皆沒有發生轉態，但響應於計數值已經為一最大值時，將計數值歸零。
第6圖為本揭露實施例之用於邏輯分析的電子系統600的示意圖。如第6圖所示，電子系統600包括第1圖的微控制器100、一通訊處理器602、一中央處理器604，以及一顯示器612。在一實施例中，微控制器100以一預設週期進行計數，並且接收來自電子系統600中的複數個資料110。響應於資料110的至少一者發生轉態時，微控制器100記錄當下資料的狀態以及計數值，進而產生一傳輸資料120，並且將傳輸資料120執行先進先出(FIFO)的操作。
通訊處理器602耦接至微控制器100，用以接收來自微控制器100的傳輸資料120，並且對傳輸資料進行(通訊或UART)解碼，產生一解碼資料606。換句話說，解碼資料606也有記錄轉態當下資料110的狀態及計數值。在一實施例中，通訊處理器602可例如為一UART加密狗(dongle)內的一處理器，但本揭露不限於此。通訊處理器602可透過一通訊協定(例如為USB)與中央處裡單元604相溝通。
中央處理器604耦接至通訊處理器602，用以執行一應用程式610，以產生一使用者介面訊號614。在一些實施例中，中央處理器604為一電子裝置的中央處理單元，但本揭露不限於此。在一些實施例中，電子裝置可例如為一桌上型電腦、一筆記型電腦、一智慧手機、一平板電腦，以及一伺服器，但本揭露不限於此。顯示器612耦接至中央處理器604，用以依據該使用者介面訊號614進行顯示。中央處理器604讀取來自通訊處理器602的解碼資料606，依據資料110的狀態以及計數值，透過顯示器612對應地顯示資料110的波形圖。在一些實施中，中央處理器604可為桌上型電腦、筆記型電腦、智慧型手機，或伺服器內的一處理器，但本揭露不限於此。在一實施例中，中央處理器604接收來自通訊處理器602的解碼資料606後，會對應地產生一記錄檔。使用者透過顯示器612載入記錄檔，使得資料110的波形圖可在顯示器612中顯示。在一些實施中，顯示器612可包含使用者介面、面板、平板或螢幕，或是可與中央處理器604整合為一體，但本揭露不限於此。
舉例來說，假設資料110包括表一中的訊號#1、訊號#2、訊號#3以及訊號#4。因此，中央處理器604可將訊號#1、訊號#2、訊號#3以及訊號#4的時間戳拼接起來，並且在對應的時間戳描繪訊號#1、訊號#2、訊號#3以及訊號#4的狀態改變，進而產生包含訊號#1、訊號#2、訊號#3以及訊號#4的狀態改變的使用者介面訊號614，顯示器612自中央處理器604接收使用者介面訊號614，最後輸出其對應的波形圖於顯示器612中。
本揭露的方式去實現邏輯分析儀的功能，不僅可節省高單價邏輯分析儀的硬體成本，使用上更沒有記錄時間長度的限制，並且無需焊接跳線即可觀測訊號狀態，更支援可彈性任意變換欲觀測的訊號。本揭露使得伺服器電腦主機板不再只是一張主機板，更可以說是一台無形的邏輯分析儀內建於主機板中，無需使用烙鐵去焊接跳線，也無需使用實體量測儀器設備(邏輯分析儀)，就可自動獲得真實的訊號波形圖。
雖然本揭露的實施例如上述所描述，我們應該明白上述所呈現的只是範例，而不是限制。依據本實施例上述示範實施例的許多改變是可以在沒有違反發明精神及範圍下被執行。因此，本揭露的廣度及範圍不該被上述所描述的實施例所限制。更確切地說，本揭露的範圍應該要以以下的申請專利範圍及其相等物來定義。
儘管上述揭露已被一或多個相關的執行來圖例說明及描繪，等效的變更及修改將被依據上述規格及附圖且熟悉這領域的其他人所想到。此外，儘管本揭露實施例的一特別特徵已被相關的多個執行之一所示範，上述特徵可能由一或多個其他特徵所結合，以致於可能有需求及有助於任何已知或特別的應用。
除非有不同的定義，所有本文所使用的用詞(包含技術或科學用詞)是可以被屬於上述揭露的技術中擁有一般技術的人士做一般地了解。我們應該更加了解到上述用詞，如被定義在眾所使用的字典內的用詞，在相關技術的上下文中應該被解釋為相同的意思。除非有明確地在本文中定義，上述用詞並不會被解釋成理想化或過度正式的意思。
100:微控制器
102:計數單元
104:控制單元
106:緩衝單元
110:資料
112:傳輸資料
114:重置訊號
116:計數值
120:傳輸資料
FIFO:先進先出
200:指示符
202:時間戳
204:訊號資料
MSB:最高有效字元
FFFFFFF:字元串
5A5A963:字元串
300:方塊
#1,#2,#3,#4:訊號
0:邏輯低準位
1:邏輯高準位
400,402,404,406:緩衝區
S500,S502,S504:步驟
S506,S508:步驟
600:電子系統
602:通訊處理器
604:中央處理器
606:解碼資料
610:應用程式
612:顯示器
614:使用者介面訊號
第1圖為本揭露實施例之用於邏輯分析的微控制器100的示意圖。 第2圖為本揭露實施例之第1圖的傳輸資料112的資料結構示意圖。 第3圖為本揭露實施例之第2圖的傳輸資料112中訊號資料204的資料結構示意圖。 第4圖為本揭露實施例之第1圖的緩衝單元106的示意圖。 第5圖為本揭露實施例之用於邏輯分析的方法的流程圖。 第6圖為本揭露實施例之用於邏輯分析的電子系統600的示意圖。
100:微控制器
102:計數單元
104:控制單元
106:緩衝單元
110:複數資料
112:傳輸資料
114:重置訊號
116:計數值
120:傳輸資料
FIFO:先進先出

Claims (20)

  1. 一種用於邏輯分析的微控制器，包括：一計數單元，以一預設週期進行計數，並且輸出一計數值；一控制單元，耦接至於該計數單元，用以接收複數個資料及該計數值；一緩衝單元，耦接至該控制單元，用以執行先進先出的操作；其中，響應於該複數個資料的至少一者發生轉態，該控制單元記錄當下的該複數個資料的狀態以及該計數值，進而產生一傳輸資料，並且將該傳輸資料儲存至該緩衝單元；其中，該緩衝單元執行先進先出的操作而將所儲存的該傳輸資料傳送至一用以解碼該傳輸資料的通訊處理器。
  2. 如請求項1之微控制器，其中，該傳輸資料包括：一指示符，為該傳輸資料的起始字元；一時間戳，為該複數個資料的該至少一者發生轉態時的該計數值；以及一訊號資料，為該複數個資料的該至少一者發生轉態時的該複數個資料的狀態。
  3. 如請求項1之微控制器，其中，該緩衝單元依據該傳輸資料中的該計數值的先後順序，對該傳輸資料執行先進先出的操作。
  4. 如請求項1之微控制器，其中，該複數個資料的該至少一者發生轉態，該控制單元輸出一重置訊號予該計數單元，該計數單元響應於該重置訊號歸零該計數值。
  5. 如請求項1之微控制器，其中，所有該複數個資料皆沒有發生轉態，該計數單元的該計數值為一最大值，該控制單元輸出一重置訊號予該計數單元，該計數單元響應於該重置訊號歸零該計數值。
  6. 如請求項1之微控制器，其中，該預設週期為10奈秒。
  7. 如請求項2之微控制器，其中，該指示符的長度為1個字元長度，該時間戳的長度為7個字元長度，以及該訊號資料的長度為至少1個字元長度。
  8. 如請求項7之微控制器，其中，該訊號資料中的1個字元可指示該複數個資料中的4筆資料的狀態。
  9. 如請求項1之微控制器，其中，該複數個資料的至少一者發生轉態為從一邏輯低準位轉換為一邏輯高準位，或從該邏輯高準位轉換為該邏輯低準位。
  10. 一種用於邏輯分析的方法，包括：響應於一預設週期進行計數，輸出一計數值；接收複數個資料及該計數值；響應於該複數個資料的至少一者發生轉態，記錄當下的該複數個資料的狀態以及該計數值；產生一傳輸資料及儲存該傳輸資料；響應於該傳輸資料執行先進先出的操作；以及解碼該傳輸資料。
  11. 如請求項10之方法，其中，產生該傳輸資料的步驟包括： 以一指示符指示該傳輸資料的起始字元；以一時間戳記錄該複數個資料的該至少一者發生轉態時的該計數值；以及以一訊號資料記錄該複數個資料的該至少一者發生轉態時的該複數個資料的狀態。
  12. 如請求項10之方法，其中，響應於該傳輸資料執行先進先出的操作的步驟包括：依據該傳輸資料中的該計數值的先後順序，對該傳輸資料執行先進先出的操作。
  13. 如請求項10之方法，更包括：響應於該複數個資料的該至少一者發生轉態，將該計數值歸零。
  14. 如請求項10之方法，更包括：響應於該計數值為一最大值，將該計數值歸零，其中，所有該複數個資料皆沒有發生轉態。
  15. 如請求項10之方法，其中，該預設週期為10奈秒。
  16. 如請求項11之方法，其中，該指示符的長度為1個字元長度，該時間戳的長度為7個字元長度，以及該訊號資料的長度為至少1個字元長度。
  17. 如請求項16之方法，其中，該訊號資料中的1個字元可指示該複數個資料中的4筆資料的狀態。
  18. 如請求項10之微控制器，其中，該複數個資料的至少一者發生轉態為從一邏輯低準位轉換為一邏輯高準位，或從該邏輯高準位轉換為該邏輯低準位。
  19. 一種用於邏輯分析的電子系統，包括： 一微控制器，以一預設週期進行計數，並且接收複數個資料，其中，響應於該複數個資料的至少一者發生轉態，該微控制器記錄當下的該複數個資料的狀態以及一計數值，進而產生一傳輸資料，並且將該傳輸資料執行先進先出的操作；一通訊處理器，耦接至該微控制器，用以接收來自該微控制器的該傳輸資料，並且對該傳輸資料進行解碼，以產生一解碼資料；一中央處理器，耦接至該通訊處理器，用以執行一應用程式，以產生一使用者介面訊號；以及一顯示器，耦接至中央處理器，用以依據該使用者介面訊號進行顯示，其中，該中央處理器讀取該解碼資料，依據該複數個資料的狀態以及該計數值，透過該顯示器對應地顯示該複數個資料的波形圖。
  20. 如請求項19之電子系統，其中，該傳輸資料包括：一指示符，為該傳輸資料的起始字元；一時間戳，為該複數個資料的該至少一者發生轉態時的該計數值；以及一訊號資料，為該複數個資料的該至少一者發生轉態時的該複數個資料的狀態。
TW111130178A 2022-08-11 2022-08-11 用於邏輯分析的微控制器、方法及電子系統 TWI812395B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW111130178A TWI812395B (zh) 2022-08-11 2022-08-11 用於邏輯分析的微控制器、方法及電子系統
CN202211065277.3A CN117632616A (zh) 2022-08-11 2022-09-01 用于逻辑分析的微控制器、方法及电子系统
US18/060,072 US12393541B2 (en) 2022-08-11 2022-11-30 Microcontroller, method, and electronic system for logic analysis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111130178A TWI812395B (zh) 2022-08-11 2022-08-11 用於邏輯分析的微控制器、方法及電子系統

Publications (2)

Publication Number Publication Date
TWI812395B true TWI812395B (zh) 2023-08-11
TW202407571A TW202407571A (zh) 2024-02-16

Family

ID=88585862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111130178A TWI812395B (zh) 2022-08-11 2022-08-11 用於邏輯分析的微控制器、方法及電子系統

Country Status (3)

Country Link
US (1) US12393541B2 (zh)
CN (1) CN117632616A (zh)
TW (1) TWI812395B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458711C (zh) * 2003-04-08 2009-02-04 孕龙科技股份有限公司 逻辑分析仪的资料撷取处理方法及其装置
TWI308690B (en) * 2005-01-11 2009-04-11 Hewlett Packard Development Co System to qualify data capture and on-chip logic analyzer
US20130054931A1 (en) * 2009-08-14 2013-02-28 Tina C. Zhong On-Die Logic Analyzer For Semiconductor Die
CN103995764A (zh) * 2014-05-21 2014-08-20 电子科技大学 一种具有串行总线协议连续触发功能的逻辑分析仪
TWI516933B (zh) * 2009-09-30 2016-01-11 英特爾股份有限公司 用於在本地代理者之記憶體鏡像及遷移之裝置及方法以及電腦可讀取媒體

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760898B1 (en) * 2002-02-22 2004-07-06 Xilinx, Inc. Method and system for inserting probe points in FPGA-based system-on-chip (SoC)
US10482205B2 (en) * 2017-07-24 2019-11-19 Xilinx, Inc. Logic analyzer for integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458711C (zh) * 2003-04-08 2009-02-04 孕龙科技股份有限公司 逻辑分析仪的资料撷取处理方法及其装置
TWI308690B (en) * 2005-01-11 2009-04-11 Hewlett Packard Development Co System to qualify data capture and on-chip logic analyzer
US20130054931A1 (en) * 2009-08-14 2013-02-28 Tina C. Zhong On-Die Logic Analyzer For Semiconductor Die
TWI516933B (zh) * 2009-09-30 2016-01-11 英特爾股份有限公司 用於在本地代理者之記憶體鏡像及遷移之裝置及方法以及電腦可讀取媒體
CN103995764A (zh) * 2014-05-21 2014-08-20 电子科技大学 一种具有串行总线协议连续触发功能的逻辑分析仪

Also Published As

Publication number Publication date
CN117632616A (zh) 2024-03-01
TW202407571A (zh) 2024-02-16
US12393541B2 (en) 2025-08-19
US20240054088A1 (en) 2024-02-15

Similar Documents

Publication Publication Date Title
TWI526921B (zh) 字串顯示方法及裝置
CN111858318A (zh) 一种响应时间的测试方法、装置、设备和计算机存储介质
US7895376B2 (en) Hardware configuration information system, method, and computer program product
CN112559426A (zh) 数据传输方法、接口电路以及装置
CN114238335B (zh) 一种埋点数据生成方法及其相关设备
CN111800454A (zh) 一种可视化数据展示系统及可视化页面投屏方法
CN111596897B (zh) 代码复用的处理方法、装置及电子设备
TWI812395B (zh) 用於邏輯分析的微控制器、方法及電子系統
CN114443404B (zh) 一种ocp接口测试用板卡、测试系统及测试方法
CN112000603A (zh) 一种握手协议电路、芯片及计算机设备
CN107562221A (zh) 基于fpga在线实验平台的ps/2键盘鼠标接口在线实验方法
US8942300B1 (en) Integrated digitizer system with streaming interface
CN106443115B (zh) 一种基于深度存储的示波器
US7756655B2 (en) Observation apparatus, observation method and program
TW201935278A (zh) 以模版為基礎製作元件之系統及方法
US6961797B2 (en) Computer system using an interfacing circuit to increase general purpose input/output ports
CN110134478B (zh) 全景场景的场景转换方法、装置及终端设备
WO2017092576A1 (zh) 一种信息操作区域面积的确定方法、装置及电子设备
CN112000886B (zh) 用户行为记录方法、装置、设备和可读存储介质
KR101738005B1 (ko) 논리 분석기
US20050091470A1 (en) Calculation of gray codes using exhaustive combinations
CN117134773A (zh) 一种信号地址的转换方法、装置及介质
TWI547859B (zh) 移除外接設備的方法、電腦系統及非暫態電腦可讀媒介
CN116016821B (zh) 一种识别电路、方法、装置、系统及介质
CN103135703A (zh) 一种用于快速读取现场可更换单元信息的方法