TWI812221B

TWI812221B - 記憶體裝置及其操作方法

Info

Publication number: TWI812221B
Application number: TW111118068A
Authority: TW
Inventors: 林道遠; 楊怡箴; 張耀文
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-05-13
Filing date: 2022-05-13
Publication date: 2023-08-11
Also published as: TW202345152A

Abstract

本案提供記憶體裝置與其操作方法。該記憶體裝置之操作方法包括：於程式化操作時，程式化複數條串選擇線與複數條接地選擇線上的複數個開關的複數個臨界電壓以具有一第一參考臨界電壓；以及程式化複數條冗餘字元線上的複數個冗餘記憶體晶胞的複數個臨界電壓以沿著一第一方向或一第二方向為逐漸增加且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往複數條字元線，而該第二方向從該些接地選擇線往該些字元線。

Description

記憶體裝置及其操作方法

本發明係有關於一種記憶體裝置及其操作方法。

於記憶體裝置中，於閒置一段長時間後，對記憶體裝置的讀取(底下稱為第一次讀取)，讀取電流會偏高，通常會感應到低臨界電壓(Vt)，容易出現暫時讀取錯誤(temporal read error)。然而，暫時讀取錯誤通常不會出現在下一次讀取(亦即第二次讀取)，因為在兩次連續讀取之間的閒置時間通常不會太長。

第1A圖顯示第一次讀取與第二次讀取的讀取波形圖。在第一次讀取(100μs)與第二次讀取(100μs)之間的閒置時間約為10μs。如第1A圖所示，讀取電壓Vread與臨界電壓Vt皆為1.5V，汲極電壓Vd為0.6V，而通過電壓Vpass則為8V。

第1B圖顯示第一次讀取與第二次讀取的讀取電流(ID)與讀取時間圖。如第1B圖所示，第一次讀取的讀取電流ID高於第二次讀取的讀取電流ID。於時序T1處代表感應時序，也就是在感應時序T1處取出讀取電流，來判斷記憶體單元的臨界電壓值。以第一次讀取而言，將會對應到較低的臨界電壓，容易出現暫時讀取錯誤；以及，以第二次讀取而言，將會對應到正常臨界電壓，較不會出現暫時讀取錯誤。

第1C圖(X軸為“第二次讀取時間”)與第1D圖(X軸為“閒置時間”)顯示在不同閒置時間下的第二次讀取電流與讀取時間圖。如第1C圖與第1D圖所示，當閒置時間愈長時(如1s)，則第二次讀取電流將愈高，亦即愈容易出現暫時讀取錯誤；以及，當閒置時間愈短時(如10μs)，則第二次讀取電流將愈低，亦即愈不容易出現暫時讀取錯誤。

故而，如何避免記憶體裝置的暫時讀取錯誤乃是努力方向之一。

根據本案一實例，提出一種記憶體裝置之操作方法，該記憶體裝置包括複數條接地選擇線、複數條串選擇線、複數條字元線、複數條冗餘字元線，該些冗餘字元線之一第一部份靠近該些串選擇線，該些冗餘字元線之一第二部份靠近該些接地選擇線，該些字元線介於該些冗餘字元線之該第一部份與該些冗餘字元線之該第二部份之間，該記憶體裝置之操作方法包括：於程式化操作時，程式化該些串選擇線與該些接地選擇線上的複數個開關的複數個臨界電壓以具有一第一參考臨界電壓；以及程式化該些冗餘字元線上的複數個冗餘記憶體晶胞的複數個臨界電壓以沿著一第一方向或一第二方向為逐漸增加且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往該些字元線，而該第二方向從該些接地選擇線往該些字元線。

根據本案又一實例，提出一種記憶體裝置，包括：複數條位元線；複數條接地選擇線，複數個第一開關位於該些位元線與該些接地選擇線之交叉處；複數條串選擇線，複數個第二開關位於該些位元線與該些串選擇線之交叉處；複數條字元線，複數個記憶體晶胞位於該些位元線與該些字元線之交叉處；以及複數條冗餘字元線，複數個冗餘記憶體晶胞位於該些位元線與該些冗餘字元線之交叉處；其中，該些冗餘字元線之一第一部份靠近該些串選擇線，該些冗餘字元線之一第二部份靠近該些接地選擇線，該些字元線介於該些冗餘字元線之該第一部份與該些冗餘字元線之該第二部份之間，該些串選擇線與該些接地選擇線上的該些第一開關與該些第二開關的複數個臨界電壓被程式化具有一第一參考臨界電壓，該些冗餘字元線的該些冗餘記憶體晶胞的複數個臨界電壓被程式化為沿著一第一方向或一第二方向為逐漸增加，且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往該些字元線，而該第二方向從該些接地選擇線往該些字元線。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

T1:感應時序

200:記憶體裝置

B0~BQ:記憶體區塊

CSL:共同源極線

WL0~WLN:字元線

BL0~BLP:位元線

SW:開關

SSL0~SSL2:串選擇線

DWLT0-DWLT2、DWLB0-DWLB2:冗餘字元線

GSL0~GSL2:接地選擇線

SS:記憶體串

MC:記憶體單元

DMC:冗餘記憶體單元

L31、L32:通道電壓曲線圖

510:步驟

第1A圖顯示第一次讀取與第二次讀取的讀取波形圖。

第1B圖顯示第一次讀取與第二次讀取的讀取電流(ID)與讀取時間圖。

第1C圖與第1D圖顯示在不同閒置時間下的第二次讀取電流與讀取時間圖。

第2圖顯示根據本案一實施例之記憶體裝置之等效電路示意圖。

第3圖顯示本案一實施例與習知技術之通道電壓與信號線位置圖。

第4A圖顯示在本案一實施例的第一次讀取與第二次讀取的讀取波形圖。

第4B圖顯示在第一字元線處的閒置時間(第一次讀取與第二次讀取之間)對第二次讀取電流圖。

第4C圖顯示在第二字元線處的閒置時間(第一次讀取與第二次讀取之間)對第二次讀取電流圖。

第5圖顯示根據本案又一實施例之記憶體裝置操作方法之流程圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

第2圖顯示根據本案一實施例之記憶體裝置200之等效電路示意圖。記憶體裝置200例如但不受限於，為三維(3D)記憶體裝置。如第2圖所示，記憶體裝置200包括複數個記憶體區塊(memory block)B0~BQ(Q為正整數)、共同源極線(common source line)CSL、複數條字元線WL0~WLN(N為正整數)、複數條冗餘字元線、複數條位元線BL0~BLP(P為正整數)、複數條串選擇線與複數條接地選擇線(ground select line，GSL)。在第1圖中，雖顯示出3條串選擇線SSL0~SSL2、3條接地選擇線GSL0~GSL2與6條冗餘字元線DWLT0~DWLT2與DWLB0~DWLB2，但本案並不受限於此，該些串選擇線、該些接地選擇線與該些冗餘字元線可以有其他數量，此亦在本案精神範圍內。此外，靠近串選擇線SSL0~SSL2的該些冗餘字元線DWLT0~DWLT2亦可稱為該些冗餘字元線之一第一部份，而靠近該些接地選擇線GSL0~GSL2的該些冗餘字元線DWLB0~DWLB2亦可稱為該些冗餘字元線之一第二部份。該些字元線WL0~WLN介於該些冗餘字元線之該第一部份與該些冗餘字元線之該第二部份之間。

以記憶體裝置200為例，由底部往頂端的順序分別是：接地選擇線GSL0~GSL2、冗餘字元線DWLB0~DWLB2、字元線WL0~WLN、冗餘字元線DWLT0~DWLT2與串選擇線 SSL0~SSL2。亦即，接地選擇線GSL0位於最底部，而串選擇線SSL2位於最頂端。

各該些記憶體區塊B0~BQ包括複數個開關SW與複數個記憶體串SS。各記憶體串SS包括複數個記憶體單元MC。該些記憶體單元MC位於該些字元線WL0~WLN與該些位元線BL0~BLP之交叉處。此外，各記憶體串SS包括複數個冗餘記憶體單元DMC，該些冗餘記憶體單元DMC位於該些冗餘字元線DWLB0~DWLB2與該些位元線BL0~BLP之交叉處，或者是，該些冗餘記憶體單元DMC位於該些冗餘字元線DWLT0~DWLT2與該些位元線BL0~BLP之交叉處。在同一記憶體區塊內，耦接至同一位元線的該些記憶體單元MC及該些冗餘記憶體單元DMC組成一記憶體串SS。該些記憶體單元MC與該些冗餘記憶體單元DMC例如但不受限於，由MOSFET電晶體所組成，但當知本案並不受限於此。該些記憶體單元MC與該些冗餘記憶體單元DMC可由其他類似元件所組，此亦在本案精神範圍內。

該些開關SW分別位於串選擇線SSL0~SSL2與該些位元線BL0~BLP之交叉處，或者是，接地選擇線GSL0~GSL2與該些位元線BL0~BLP之交叉處。當選擇一相關記憶體串SS時，相關的開關SW將被導通。該些開關SW例如但不受限於，由MOSFET電晶體所組成，但當知本案並不受限於此。該些開關SW可由其他類似元件所組，此亦在本案精神範圍內。

流經該些記憶體串SS的複數個晶胞電流將透過共同源極線CSL而流至後端的相關電路以進行相關操作。

在本案一實施例中，於進行程式化時，對於串選擇線SSL0~SSL2、接地選擇線GSL0~GSL2、冗餘字元線DWLB0~DWLB2、冗餘字元線DWLT0~DWLT2上的該些冗餘記憶體晶胞DMC及/或該些開關SW的臨界電壓程式化條件如下所述，但當知這只是用於舉例說明，本案並不受限於此。

串選擇線SSL0~SSL2與接地選擇線GSL0~GSL2的該些開關SW的臨界電壓被程式化具有第一參考臨界電壓。於本案一實施例中，第一參考臨界電壓例如但不受限於為2V。

冗餘字元線DWLB0與DWLT2上的該些冗餘記憶體單元DMC的臨界電壓被程式化具有第二參考臨界電壓，第二參考臨界電壓高於第一參考臨界電壓。於本案一實施例中，第二參考臨界電壓例如但不受限於為3V。

冗餘字元線DWLB1與DWLT1上的該些冗餘記憶體單元DMC的臨界電壓被程式化具有第三參考臨界電壓，第三參考臨界電壓高於第二參考臨界電壓。於本案一實施例中，第三參考臨界電壓例如但不受限於為4V。

冗餘字元線DWLB2與DWLT0上的該些冗餘記憶體單元DMC的臨界電壓被程式化具有第四參考臨界電壓，第四參考臨界電壓高於第三參考臨界電壓。於本案一實施例中，第四參考臨界電壓例如但不受限於為5V。

亦即於本案一實施例中，該些冗餘字元線DWLB0~DWLB2、DWLT0~DWLT2上的該些冗餘記憶體晶胞DMC的臨界電壓被程式化成沿著第一方向或第二方向為逐漸增加，其中，該第一方向例如為從串選擇線SSL0~SSL2往該些字元線WL0-WLN的方向；該第二方向例如為從接地選擇線GSL0~GSL2往該些字元線WL0-WLN的方向。

於本案一實施例中，在第一次讀取結束之後，施加至該些未選字元線的通過電壓會降低至邏輯低電位，而介於高臨界電壓冗餘記憶體晶胞(位於冗餘字元線DWLT0與DWLB2之間)之間的區域(亦即，字元線WL0~WLN的該些記憶體晶胞MC)將可以在第一次讀取與第二次讀取之間的閒置時間內建立向下耦合環境。

為方便解釋，在此以N=47為例做說明，但當知本案並不受限於此。例如，以上例而言，某些位置的字元線(在此以字元線WL10與WL30為例，但當知本案並不受限於此)上的記憶體晶胞將具有高臨界電壓，而其他位置的字元線(在此以字元線WL20與WL40為例，但當知本案並不受限於此)上的記憶體晶胞將具有低臨界電壓。

於習知技術中，當第一次讀取結束後，未選字元線的通過電壓下降至邏輯低電位(例如下降至接地電位)，如此一來，字元線WL20上的記憶體晶胞(具有低臨界電壓)將會處於由字元線WL10與WL30所形成的向下耦合區間，這是因為字元線 WL20上的記憶體晶胞(具有低臨界電壓)介於高臨界電壓記憶體晶胞(亦即，字元線WL10與WL30上的記憶體晶胞)之間。但是，字元線WL40上的記憶體晶胞(具有低臨界電壓)不處於由字元線WL10與WL30所形成的向下耦合區間，這是因為在習知技術中，SSL側與GSL側上的開關通常具有低臨界電壓。所以，在習知技術中，字元線WL40上的記憶體晶胞(具有低臨界電壓)不位於向下耦合區間，較不易維持記憶體串列於強反轉狀態，故其暫時讀取錯誤之情況較為嚴重。

相反地，於本案一實施例中，當第一次讀取結束後，未選字元線的通過電壓下降至邏輯低電位(例如下降至接地電位)，如此一來，字元線WL20上的記憶體晶胞(具有低臨界電壓)將會處於由字元線WL10與WL30所形成的向下耦合區間，而且，字元線WL40上的記憶體晶胞(具有低臨界電壓)將會處於由字元線WL30與冗餘字元線DWLT0-DWLT2所形成的向下耦合區間。所以，在本案一實施例中，較容易維持記憶體串列於強反轉狀態，故暫時讀取錯誤可得到有效抑制。

於本案一實施例中，於第一次讀取與第二次讀取之間的閒置時間內，使用高臨界電壓的冗餘記憶體晶胞(DMC)建立向下耦合(down coupling)的條件與環境。

在本案一實施例中，向下耦合是指，當讀取操作結束之後，如果記憶體晶胞的周圍(如上方或下方)有高臨界電壓冗餘記憶體晶胞的話，則當通過電壓Vpass向下至0V時，位於高臨界電壓記憶體晶胞的區間的該些記憶體晶胞會進入向下耦合。當有向下耦合時，可將記憶體串列通道(channel)中的電子暫時困住，能夠使該記憶體晶胞維持在強反轉狀態(strong inversion state)較長時間。如此一來的好處是降低記憶體晶胞的多晶矽通道(poly channel)中的晶粒邊界陷阱(grain boundary trap)的陷阱損失行為(de-trapping behavior)，可以盡量保持該記憶體晶胞在晶粒邊界陷阱的陷阱狀態(trapping status)，降低陷阱損失行為風險就是降低再一次(下一次)讀取時的臨界電壓(Vt)變化，於下次的讀取操作時，比較可以讀到正確的讀取電流，在臨界電壓(Vt)的判讀上比較不會有問題，達到改善暫時讀取錯誤的目的。

於本案一實施例中，在第一次讀取與第二次讀取之間的閒置時間內，利用在GSL側與SSL側的各一個擁有較高臨界電壓(Vt=5V)的冗餘記憶體晶胞透過向下耦合來保持記憶體串列於強反轉狀態，使記憶體晶胞的多晶矽通道中晶粒邊界陷阱的陷阱損失行為延緩發生。

於本案一實施例中，在GSL側與SSL側的複數個冗餘記憶體晶胞建立逐漸增加的冗餘記憶體晶胞臨界電壓分布。藉此可以減少靠近高臨界電壓(Vt=5V)冗餘記憶體晶胞的能帶漏電流(band-to-band leakage current)，更能延長記憶體串列於強反轉狀態的維持時間，使記憶體晶胞多晶矽通道中晶粒邊界陷阱的陷阱損失行為進一步延緩發生。

本案一實施例中，不需額外電路面積成本下，可以有效抑制暫時讀取錯誤。

第3圖顯示本案一實施例與習知技術之通道電壓圖。第3圖之橫軸代表信號線位置，最左邊位置代表底部的接地選擇線GSL0，最右邊位置代表頂端的串選擇線SSL2。第3圖之縱軸代表通道電壓。曲線L31代表，於本案一實施例中，於第一次讀取操作結束時，在各信號線位置所測量到的通道電壓；曲線L32代表，於習知技術，於第一次讀取操作結束時，在各信號線位置所測量到的通道電壓。在第3圖中，接地選擇線GSL0~GSL2、冗餘字元線DWLB0~DWLB2、字元線WL0~WLN、冗餘字元線DWLT0~DWLT2與串選擇線SSL0~SSL21上的該些記憶體晶胞MC及/或冗餘記憶體晶胞DMC的臨界電壓分布如上所述。

比較曲線L31與L32可以看出，在本案一實施例中，透過在GSL側與SSL側的複數個冗餘記憶體晶胞建立逐漸增加的冗餘記憶體晶胞臨界電壓分布，可以減少高臨界電壓冗餘記憶體晶胞附近的通道電壓差，以降低能帶漏電流，更能延長記憶體串列於強反轉狀態的維持時間，使記憶體晶胞多晶矽通道中晶粒邊界陷阱的陷阱損失行為進一步延緩發生，進而減少記憶體晶胞的臨界電壓(Vt)變化，改善暫時讀取錯誤。

第4A圖顯示在本案一實施例的第一次讀取與第二次讀取的讀取波形圖。在第一次讀取與第二次讀取之間的閒置時間可以為10μs或100μs或1ms或10ms或100ms或1s或10s或100s或1000s等。如第4A圖所示，讀取電壓Vread與臨界電壓Vt皆為1.5V，汲極電壓Vd為0.6V，而通過電壓Vpass則為8V，當知這只是用於舉例說明，本案並不受限於此。

第4B圖顯示本案一實施例與習知技術在字元線WL40處的閒置時間(第一次讀取與第二次讀取之間)對第二次讀取電流的比較圖，而第4C圖顯示本案一實施例與習知技術在字元線WL20處的閒置時間(第一次讀取與第二次讀取之間)對第二次讀取電流的比較圖。

如第4B圖與第4C圖所示，不論閒置時間為何，本案一實施例的第二次讀取電流明顯低於習知技術1與習知技術2的第二次讀取電流，較高的第二次讀取電流會對應到較低的臨界電壓(Vt)，容易出現暫時讀取錯誤，故而，本案一實施例可以有效抑制暫時讀取錯誤。在此，於習知技術1中，於程式化時，冗餘字元線DWLB0~DWLB2與冗餘字元線DWLT0~DWLT2的該些冗餘記憶體晶胞DMC的臨界電壓被程式化具有，例如是0V。於習知技術2中，於程式化時，冗餘字元線DWLB2與DWLT0的該些冗餘記憶體晶胞DMC的臨界電壓被程式化具有，例如是5V，而冗餘字元線DWLB0~DWLB1與冗餘字元線DWLT1~DWLT2的該些冗餘記憶體晶胞DMC的臨界電壓被程式化具有，例如是0V。

第5圖顯示根據本案又一實施例之記憶體裝置操作方法之流程圖。如第5圖所示，記憶體裝置操作方法包括：於程式化操作時，程式化該些串選擇線與該些接地選擇線上的複數個開關的複數個臨界電壓以具有一第一參考臨界電壓；以及程式化該些冗餘字元線上的複數個冗餘記憶體晶胞的複數個臨界電壓以沿著一第一方向或一第二方向為逐漸增加且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往該些字元線，而該第二方向從該些接地選擇線往該些字元線(510)。

本案一實施例可應用於多晶矽通道式三維記憶體裝置，例如但不受限於，3D NAND型記憶體裝置、3D NOR型記憶體裝置等，以改善暫時讀取錯誤。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

510:步驟

Claims

一種記憶體裝置之操作方法，該記憶體裝置包括複數條接地選擇線、複數條串選擇線、複數條字元線、複數條冗餘字元線，該些冗餘字元線之一第一部份靠近該些串選擇線，該些冗餘字元線之一第二部份靠近該些接地選擇線，該些字元線介於該些冗餘字元線之該第一部份與該些冗餘字元線之該第二部份之間，該記憶體裝置之操作方法包括：於程式化操作時，程式化該些串選擇線與該些接地選擇線上的複數個開關的複數個臨界電壓以具有一第一參考臨界電壓；以及程式化該些冗餘字元線上的複數個冗餘記憶體晶胞的複數個臨界電壓以沿著一第一方向或一第二方向為逐漸增加且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往該些字元線，而該第二方向從該些接地選擇線往該些字元線。
如請求項1所述之記憶體裝置之操作方法，其中，於該第一方向上，該些冗餘字元線之該第一部份上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為沿著該第一方向為逐漸增加且高於該第一參考臨界電壓。
如請求項2所述之記憶體裝置之操作方法，其中，該些冗餘字元線之該第一部份至少包括一第一冗餘字元線、一第二冗餘字元線與一第三冗餘字元線，該第一冗餘字元線相鄰於該些串選擇線；該第一冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第二參考臨界電壓，該第二參考臨界電壓高於該第一參考臨界電壓；該第二冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第三參考臨界電壓，該第三參考臨界電壓高於該第二參考臨界電壓；以及該第三冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第四參考臨界電壓，該第四參考臨界電壓高於該第三參考臨界電壓。
如請求項3所述之記憶體裝置之操作方法，其中，於該第二方向上，該些冗餘字元線之該第二部份上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為沿著該第二方向為逐漸增加且高於該第一參考臨界電壓。
如請求項4所述之記憶體裝置之操作方法，其中，該些冗餘字元線之該第二部份至少包括一第四冗餘字元線、一第五冗餘字元線與一第六冗餘字元線，該第四冗餘字元線相鄰於該些接地選擇線；該第四冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第二參考臨界電壓；該第五冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第三參考臨界電壓；以及該第六冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第四參考臨界電壓。
一種記憶體裝置，包括：複數條位元線；複數條接地選擇線，複數個第一開關位於該些位元線與該些接地選擇線之交叉處；複數條串選擇線，複數個第二開關位於該些位元線與該些串選擇線之交叉處；複數條字元線，複數個記憶體晶胞位於該些位元線與該些字元線之交叉處；以及複數條冗餘字元線，複數個冗餘記憶體晶胞位於該些位元線與該些冗餘字元線之交叉處；其中，該些冗餘字元線之一第一部份靠近該些串選擇線，該些冗餘字元線之一第二部份靠近該些接地選擇線，該些字元線介於該些冗餘字元線之該第一部份與該些冗餘字元線之該第二部份之間，該些串選擇線與該些接地選擇線上的該些第一開關與該些第二開關的複數個臨界電壓被程式化具有一第一參考臨界電壓，該些冗餘字元線的該些冗餘記憶體晶胞的複數個臨界電壓被程式化為沿著一第一方向或一第二方向為逐漸增加，且該些冗餘記憶體晶胞的該些臨界電壓高於該第一參考臨界電壓，其中，該第一方向為從該些串選擇線往該些字元線，而該第二方向從該些接地選擇線往該些字元線。
如請求項6所述之記憶體裝置，其中，於該第一方向上，該些冗餘字元線之該第一部份的該些冗餘記憶體晶胞的該些臨界電壓被程式化為沿著該第一方向為逐漸增加且高於該第一參考臨界電壓。
如請求項7所述之記憶體裝置，其中，該些冗餘字元線之該第一部份至少包括一第一冗餘字元線、一第二冗餘字元線與一第三冗餘字元線，該第一冗餘字元線相鄰於該些串選擇線；該第一冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第二參考臨界電壓，該第二參考臨界電壓高於該第一參考臨界電壓；該第二冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第三參考臨界電壓，該第三參考臨界電壓高於該第二參考臨界電壓；以及該第三冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為一第四參考臨界電壓，該第四參考臨界電壓高於該第三參考臨界電壓。
如請求項8所述之記憶體裝置，其中，於該第二方向上，該些冗餘字元線之該第二部份上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為沿著該第二方向為逐漸增加且高於該第一參考臨界電壓。
如請求項9所述之記憶體裝置，其中，該些冗餘字元線之該第二部份至少包括一第四冗餘字元線、一第五冗餘字元線與一第六冗餘字元線，該第四冗餘字元線相鄰於該些接地選擇線；該第四冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第二參考臨界電壓；該第五冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第三參考臨界電壓；以及該第六冗餘字元線上的該些冗餘記憶體晶胞的該些臨界電壓被程式化為該第四參考臨界電壓。