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TWI809201B - 用於校正晶粒放置錯誤之適應性路由 - Google Patents

用於校正晶粒放置錯誤之適應性路由 Download PDF

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TWI809201B
TWI809201B TW108134348A TW108134348A TWI809201B TW I809201 B TWI809201 B TW I809201B TW 108134348 A TW108134348 A TW 108134348A TW 108134348 A TW108134348 A TW 108134348A TW I809201 B TWI809201 B TW I809201B
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麥可 伯狄諾夫
伊雷德 葛許恩
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以色列商奧寶科技有限公司
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Abstract

本發明揭示一種方法，其包含接收一電子模組之至少部分之一佈局設計，該設計指定至少(i)耦合至至少一基板之一電子裝置，及(ii)連接至該電子裝置且具有一經設計路由之一電跡線。接收一數位輸入，該數位輸入表示根據該佈局設計製造但無該電跡線之至少一部分之一實際電子模組之至少部分。基於該數位輸入估計在將該電子裝置耦合至該基板時相對於該佈局設計之一錯誤。針對該電跡線之至少該部分計算校正該經估計錯誤之一實際路由。在該實際電子模組之該基板上沿著該實際路由而非該經設計路由形成該電跡線之至少該部分。

Description

用於校正晶粒放置錯誤之適應性路由
本發明大體上係關於製造電子模組且特定言之，係關於用於一電子模組之一基板上之電子裝置之適應性路由互連之方法及系統。
電子模組及系統通常包括使用電互連件電連接至一基板之一或多個電子裝置。此項技術中已知圖案化電互連件之各種技術。
例如，美國專利7,508,515描述用於製造一電路之一系統及方法，其中藉由不均勻地修改一電路之一表示而產生一數位控制影像，使得使用數位控制影像在一基板上記錄之一電路圖案精確地符合一已經形成之電路部分。
美國專利8,799,845描述用於製造基於面板之封裝結構之一適應性圖案化方法及系統。個別裝置單元在一面板或網狀晶圓中之未對準可藉由量測各個別裝置單元之位置且在各個別裝置單元上方形成一單元特定圖案而調整。
美國專利9,040,316描述用於使用動態通孔截割之框組封裝(panelized packaging)之適應性圖案化之一半導體裝置及方法。形成包括安置於複數個半導體晶粒周圍之一囊封材料之一面板。量測面板內之複數個半導體晶粒之各者之一實際位置。形成包括與複數個半導體晶粒之各者之實際位置對準之第一捕獲墊之一導電重佈層(RDL)。形成至少部分安置於第一捕獲墊上方且與複數個半導體封裝之各者之一封裝輪廓對準之複數個第二捕獲墊。調整複數個導電通孔之一標稱佔據面積以考量各半導體晶粒與其對應封裝輪廓之間之一未對準。
本文中描述之本發明之一實施例提供一種方法，其包含接收一電子模組之至少部分之一佈局設計，該設計指定至少(i)耦合至至少一基板之一電子裝置，及(ii)連接至該電子裝置且具有一經設計路由之一電跡線。接收一數位輸入，該數位輸入表示根據該佈局設計製造但無該電跡線之至少一部分之一實際電子模組之至少部分。基於該數位輸入估計在將該電子裝置耦合至該基板時相對於該佈局設計之一錯誤。針對該電跡線之至少該部分計算校正該經估計錯誤之一實際路由。在該實際電子模組之該基板上沿著該實際路由而非該經設計路由形成該電跡線之至少該部分。
在一些實施例中，計算該實際路由包含針對該實際電子模組定義(i)一第一框架，其包圍該電子裝置且保持該電子裝置周圍之一第一裕度，及(ii)一第二框架，其包圍該第一框架且保持該電子裝置周圍之大於該第一裕度之一第二裕度。在該第一框架與該第二框架之間計算該實際路由。在其他實施例中，定義該第二框架包含基於在將該電子裝置耦合至該基板時之該經估計錯誤設定該第二裕度。在又其他實施例中，接收該數位輸入包含接收選自由以下項組成之一清單之至少一個輸入：(a)佈置於至少該第一框架及該第二框架內之該實際電子模組之一影像，及(b)佈置於至少該第一框架與該第二框架之間之該電跡線之至少該部分之一寬度之量測。
在一實施例中，該方法包含基於該數位輸入，當該電子裝置之至少部分或該第一框架超出該第二框架時，使該實際電子模組不合格。在另一實施例中，估計該錯誤包含估計選自由以下項組成之一清單之一或多個錯誤類型：(a)該電子裝置自該佈局設計中指定之一第一位置至在該數位輸入中接收之一第二位置之一移位，(b)該電子裝置在該數位輸入中相對於該佈局設計之旋轉，及(c)該電子裝置與該基板之間之一縮放錯誤。在又一實施例中，該經設計路由包含佈置於該經設計路由之一第一邊緣上之一第一位置處之至少一點，且計算該實際路由包含基於該數位輸入估計該點自該第一位置至一第二不同位置之一位移，且基於該第二位置，計算該實際路由上之一第一經計算邊緣，使得該第二位置佈置於該第一經計算邊緣上。
在一些實施例中，計算該實際路由包含檢查該實際路由是否違反該佈局設計之一或多個設計規則，且調整該實際路由以遵守該等設計規則。在其他實施例中，形成該電跡線包含使用一直接成像系統沿著該實際路由產生該電跡線。
在一實施例中，該基板包含一印刷電路板(PCB)且該電子裝置包含安裝於該PCB上之一積體電路(IC)。在另一實施例中，使用一嵌入式晶粒封裝程序將該電子裝置耦合至該基板。
根據本發明之一實施例，另外提供一種系統，其包含一處理器及一直接成像子系統。該處理器經組態以：(a)接收一電子模組之至少部分之一佈局設計，該設計指定至少(i)耦合至至少一基板之一電子裝置，及(ii)連接至該電子裝置且具有一經設計路由之一電跡線；(b)接收一數位輸入，該數位輸入表示根據該佈局設計製造但無該電跡線之至少一部分之一實際電子模組之至少部分；(c)基於該數位輸入，估計在將該電子裝置耦合至該基板時相對於該佈局設計之一錯誤；及(d)針對該電跡線之至少該部分，計算校正該經估計錯誤之一實際路由。該直接成像子系統經組態以基於該實際路由，在該實際電子模組之該基板上沿著該實際路由而非該經設計路由形成該電跡線之至少該部分。
自與圖式一起進行之本發明之實施例之以下詳細描述將更完全理解本發明，其中：
概述
產生一電子模組通常包括(例如)藉由自一經切割晶圓挑選電子裝置作為一晶粒且將晶粒放置於一基板上而將至少一個電子裝置耦合至基板。電子裝置通常使用電跡線連接至基板上之其他組件。
在一些情況中，在放置晶粒時發生一錯誤，其可引起電子裝置與基板上之電跡線之間之未對準，從而導致電子模組之不良功能性或不合格。
下文描述之本發明之實施例提供用於藉由適應性地路由基板上之電跡線而估計並校正電子裝置之放置錯誤之系統及方法。
在一些實施例中，系統包括一處理器，該處理器經組態以接收電子模組之至少部分之一佈局設計。經接收佈局設計包括至少耦合至基板之電子裝置及連接至電子裝置且具有一經設計路由之電跡線。
在一些實施例中，處理器進一步接收根據佈局設計製造但無一或多個電跡線之至少一區段之一實際電子模組之至少部分之一數位輸入(諸如一影像及量測)。在一些實施例中，處理器經組態以基於數位輸入估計電子裝置在基板上之一位置相對於佈局設計之一錯誤。處理器進一步經組態以針對一或多個電跡線之至少該區段計算校正經估計錯誤之一實際路由。
在一些實施例中，基於佈局設計及一經指定錯誤，處理器經組態以計算包圍電子裝置之內部框架及外部框架。內部框架(例如)以一預定義裕度同軸地包圍電子裝置，且外部框架包圍內部框架且具有等於或大於經指定錯誤之裕度。內部框架與外部框架之間之裕度在本文中亦被稱為一「校正區」。
在一些實施例中，處理器經組態以沿著區段之經設計路由之一給定邊緣選擇一或多個點。針對各選定點，處理器經組態以沿著區段之面對給定邊緣之一相對邊緣尋找定位於距選定點之一最小距離處(在本文中被稱為一經設計寬度)之一點。
在一些實施例中，基於數位輸入，處理器經組態以藉由變換經設計路由之至少選定點以遵守數位輸入而在校正區內計算區段之一經計算路由。處理器進一步藉由尋找定位於區段之相對邊緣處之與各自選定點相距一最小距離之一對應點而針對選定點之各者計算一寬度。
在一些實施例中，處理器經組態以(例如)藉由在選定點之一或多者處在對應經設計及經計算寬度之間進行比較而檢查經計算路由是否遵守區段之設計規則，且當需要時，藉由調整經計算路由以遵守設計規則而計算一實際路由。
在一些實施例中，系統進一步包括一直接成像子系統，該直接成像子系統經組態以基於實際路由而在實際電子模組之基板上沿著實際路由而非經設計路由產生電跡線之至少該區段。
所揭示技術藉由調整裝置與基板之間之路由以便補償電子模組之取放程序中之變動而改良整合於(例如)一PCB或一嵌入式晶粒封裝中之電子模組之品質。此外，所揭示技術藉由改良生產良率且藉由實現在一基板之一給定面積(real estate)上產生之電子模組之較高密度而改良此等電子模組之生產效率。 系統描述
圖1係根據本發明之一實施例之用於在一基板106上印刷一圖案之一直接成像(DI)系統100之一示意性圖示。
在一些實施例中，系統100包括安裝於一光學支撐台(未展示)上之一機殼101。機架101包括經組態以固持基板106以便藉由系統100在其上印刷圖案之一基板支撐表面104。在一些實施例中，基板106可包括適用於待在其上執行之電腦化直接寫入之任何基板且圖案化通常藉由將上覆各自表面之光阻劑曝露至雷射光而定義基板106之一或多個表面上之物件。在其他實施例中，圖案化可藉由將上覆各自表面之任何其他適合光敏材料曝露至雷射光而定義基板106之一或多個表面上之物件。在一些實施例中，系統100經組態以將一直接寫入程序應用至基板以便在其上印刷多個物件之一設計。
在本發明之背景內容中，術語物件係指可藉由在基板106上進行電腦化直接寫入而圖案化之任何單元(諸如一電子模組)之特徵，各單元通常與定位於基板106上之其他相鄰單元隔開。在一些實施例中，系統100經組態以處理各種類型之模組，諸如(但不限於)經組態以與安裝於一印刷電路板(PCB)上之一或多個裝置電連接之電子電路及經封裝為任何適合基板中之嵌入式晶粒之一或多個裝置(諸如積體電路(IC)裝置)。嵌入式晶粒封裝可包括(例如)各種類型之裝置(諸如處理器、控制器、記憶體裝置)、各種類型之一或多個感測器及各種類型之一或多個光源之扇入及/或扇出封裝。
在一些實施例中，基板106可包括：一面板，其包括一編織玻璃纖維、聚醯亞胺、環氧樹脂化合物或任何其他類型之剛性或可撓性聚合物之至少一者；或一晶圓，其由半導體材料(例如，聚矽氧、聚矽氧-鍺或化合物半導體)、玻璃、塑膠模具或任何其他適合材料製成。此外，基板106可係在生產期間接合至一剛性支撐層(諸如玻璃)且隨後在完成生產程序之後自其移除之一可撓性基板。
在一些實施例中，系統100包括經配置用於沿著平行於相對於機殼101定義之一第一軸線114之一軸線相對於基板支撐表面104線性運動之一橋112。在其他實施例(未展示)中，橋可係靜態的且支撐表面連同放置於其上之基板經組態以移動，或橋及支撐表面兩者相對於彼此移動。
在一些實施例中，系統100包括沿著橋112安裝之至少一個讀取/寫入總成。在圖1之實例中，一單一讀取/寫入總成116經配置用於沿著與第一軸線114正交之一第二軸線118相對於橋112可選擇定位。此組態使多個循序平行掃描能夠在基板106上方實行，各掃描產生複數個物件120。
在其他實施例中，系統100可包括可在橋112上沿著第二軸線118以一並排組態配置之複數個讀取/寫入總成116。此組態使多個掃描能夠由各自總成116在基板106上方同時或部分同時實行，各掃描產生複數個物件120。
在一些實施例中，物件120通常但未必彼此類似且可在平行於第一軸線114之一方向上前後配置及平行於第二軸線118並排配置，如圖1中繪示。替代地，物件120可以任何其他適合型樣(諸如以一非線性重複或非重複型樣)配置。在一些實施例中，電子模組200包括一裝置202，諸如一積體電路(IC)或一記憶體裝置或任何其他適合電子裝置。
在一些實施例中，系統100包括一操作主控台(在本文中亦被稱為一控制總成124)，該操作主控台包括一電腦126 (其包括各種裝置，諸如一或多個處理器及一或多個記憶體裝置(未展示))及一使用者介面128。電腦126進一步包括經組態以控制讀取/寫入總成116、橋112及系統100之其他組件之操作之軟體模組。
在本發明之背景內容中，且在發明申請專利範圍中，為了簡潔，術語「電腦126之處理器」在下文簡稱為「處理器」。
在一些實施例中，控制總成124進一步包括一寫入指令資料庫130，該寫入指令資料庫130包括根據本發明之一實施例用於在基板106之至少一個表面上寫入物件120之電腦輔助設計(CAD)指令。
在一些實施例中，至少一個讀取/寫入總成116包括經組態以擷取由電腦126之處理器接收之基板106之光學影像134之一自動光學成像(AOI)子系統132。此等光學影像134可包括物件120之一或多個適合特徵(例如，具有一獨有形狀)之光學影像及/或基板106上之通常用於系統100之配準及/或校準之任何適合基準點135。在一些實施例中，AOI子系統132進一步經組態以量測電子模組之特徵之各種尺寸以及(例如)相鄰特徵之間之距離。
在一些實施例中，讀取/寫入總成116進一步包括一直接成像子系統(諸如一雷射直接成像(LDI)子系統136)，該直接成像子系統包括經組態以回應於自電腦126之處理器接收之直接寫入資料138而啟用雷射寫入至基板106上以產生物件120之一光學掃描總成。應注意，儘管AOI子系統132及LDI子系統136兩者在本文中被稱為成像子系統之類型，但由各子系統執行之成像具有一相互不同之性質。AOI子系統132至少為了在執行基板106上之直接寫入之前進行系統100之量測、檢測、配準及校準之目的執行基板106之光學成像以便擷取其光學影像。相比之下，LDI子系統136藉由將一圖案雷射成像至基板106上而執行基板106上之直接寫入。在本發明之背景內容中，且在發明申請專利範圍中，為了簡潔，術語「LDI子系統」在下文簡稱為「LDI」或「DI」。
在一些實施例中，LDI 136可包括在美國專利8,531,751中描述之類型之一雷射掃描器，該專利被讓與與本發明相同之受讓人。適合與本發明一起使用之直接成像系統之其他實例包括可購自日本東京之SCREEN Semiconductor之型號編號為DW-3000之一直接成像系統及可購自德國海德堡(Heidelberg)之HEIDELBERG Instruments之模型編號為MLA150之一無遮罩對準器系統。
在一實施例中，AOI子系統132經組態以用作用於改良LDI子系統136之直接成像程序之一配準測試子系統。
在一些實施例中，電腦126之處理器經組態以自資料庫130接收包括用於基板106上之直接寫入之電路設計資料之一電腦輔助設計(CAD)檔案，該CAD檔案包括待在基板106上產生之多個物件120之CAD資料。
在一些實施例中，電腦126之處理器經組態以控制讀取/寫入總成116以基於CAD資料引導一或多個雷射光束用於在多個平行掃描中在基板106上直接寫入資料。多個平行掃描可如圖1中繪示般由一單一可重定位讀取/寫入總成循序執行，或可使用複數個讀取/寫入總成同時或部分同時執行。
在一些實施例中，控制總成124 (其亦被稱為一自動直接寫入機器組態(ADWMC)單元)經組態以接收含有用於在基板106之至少一個表面上直接寫入之電路設計資料之一CAD檔案。控制總成124進一步經組態以自動地組態包括至少一個讀取/寫入總成116之直接寫入機器以在多個掃描中基於CAD資料在基板106上直接寫入直接寫入資料。
在一實施例中，電腦126之處理器自動地組態直接寫入資料以使多個物件120在多個掃描之各者中以一並排方式被寫入以便在掃描寬度內，使得無物件在多個掃描中被寫入，藉此避免對於在鄰近掃描之間拼接直接寫入資料之需要。
在一些實施例中，讀取/寫入總成116由控制總成124控制以通常在多個掃描遍次中在基板106上產生多個物件120，其中鄰近掃描遍次之接縫不定位於一物件內，藉此避免對於在鄰近掃描之間拼接直接寫入資料之需要。應注意，接縫經配置以在物件120之間且不上覆於物件120內。
在一些實施例中，歸因於由LDI 136提供之最大掃描長度之一固有限制，通常需要多個掃描遍次以便掃描基板106之一完整寬度。此多個掃描遍次可使用一單一可重定位掃描頭循序實行或藉由同時操作之複數個掃描頭至少部分同時執行。掃描長度之此限制受必須在執行基板表面上之直接寫入之聚焦雷射光束之所需大小與LDI 136之掃描透鏡之掃描長度之間維持之一臨界比率以及其他因素制約。
在一些實施例中，基板106不限於係其上僅圖案化單層物件120之一單層基板。實情係，可以一加成方式採用系統100以便選擇性地逐層修改一基板層以便產生一三維結構。因此，物件120可由多個層形成，該多個層可由讀取/寫入總成116循序地在彼此上方配準地寫入。
通常言之，電腦126包括在軟體中程式化以實行本文中描述之功能之一通用電腦。軟體可例如經由一網路以電子形式被下載至電腦，或其可替代地或另外被提供及/或儲存於非暫時性有形媒體(諸如磁性、光學或電子記憶體)上。
圖2A係根據本發明之一實施例之一電子模組200之一佈局設計之一示意性圖示。電子模組200可替換(例如)上文之圖1之物件120之一電子模組。在一些實施例中，電子模組200包括在上文之圖1中描繪之裝置202。
在一實施例中，裝置202耦合至一基板255，該基板255可替換(例如)上文之圖1之基板106。在此實施例中，裝置202及基板255可使用任何適合組態彼此耦合。例如，裝置202可安裝於包括一PCB之基板255上。在另一實例中，裝置202可使用任何適合嵌入式晶粒封裝技術(諸如扇入(例如，在一半導體基板中)或扇出(例如，在一塑膠模具基板中))嵌入基板255中。在一些實施例中，基板255包括連接至裝置202之電跡線222，各電跡線222具有(例如)裝置202之一墊204與基板255之一連接器206 (在本文中亦被稱為一連接墊)之間之一經設計路由。
在一些實施例中，電腦126之處理器經組態以計算電子模組200中，包圍裝置202且具有距裝置202之邊緣之預定義裕度(在本文中被稱為一區233)之一框架210。應注意，框架210遵循裝置202之大小、位置及定向。例如，假使裝置202按一給定旋轉角度相對於經設計佈局旋轉，則框架210亦按相同角度旋轉。
處理器進一步經組態以計算在電子模組200中，包圍框210之其等之間具有另一裕度(在本文中被稱為一區211或一校正區)之一框架220。在下文之圖2B中詳細描繪用於計算框架220之大小及區211之寬度之一方法。應注意，框架210及220係由處理器佈置於電子模組200之設計上之虛擬框架。在一實施例中，框架210與220之間之校正區用於校正裝置202在基板255上之放置錯誤，如下文之圖2B中將詳細描述。
在一些實施例中，電子模組200之各跡線222包括三個區段。一內部區段(在本文中亦被稱為一區段218)經佈置於墊204與框架210之間。一外部區段(在本文中亦被稱為一區段216)經佈置於框架220與連接器206之間，且一中間區段(在本文中亦被稱為一區段244)經佈置於框架210與框架220之間且連接於區段216與218之間。 估計晶粒至基板之一耦合錯誤及計算校正經估計錯誤之一路由
圖2B係根據本發明之一實施例之一電子模組260之一示意性圖示。模組260可替換(例如)上文之圖2A之模組200。在模組260之製造程序中，自一基板(例如，矽晶圓)切割裝置202作為一晶粒，且使用一捲帶或任何其他適合技術將裝置202與相鄰晶粒分開。
隨後，一取放系統(未展示)自捲帶拾取裝置202，且將裝置202耦合至基板255上之一預定義位置。取放系統可具有可導致裝置202至基板255之耦合程序中之錯誤之程序變動。例如，取放系統可按相對於(例如)上文之圖2A中展示之經設計佈局之預定義位置之一偏移將裝置202放置於基板255上。此偏移錯誤在本文中亦被稱為「平移」或「移位」。
耦合程序可具有其他錯誤，諸如由裝置202相對於(例如)上文之圖2A中展示之經設計佈局中指定之定向之非所要旋轉引起之一旋轉錯誤。此外，製造程序中之熱循環可引起裝置202及基板255之大小及/或面積相對於上文之圖2A中展示之佈局設計之間之一不同比率。例如，基板255可包括具有大於通常由聚矽氧製成之裝置202之熱膨脹係數(CTE)之一CTE之聚合物。此CTE差可導致(例如)上文描述之不同比率，在本文中亦被稱為裝置202與基板255之間之一縮放錯誤。
如上文之圖1中描繪，基板可包括多個物件120，因此多個(例如，多於一千個)電子模組260 (各包括至少裝置202)。在電子模組260之例示性製造程序中，多於一千個裝置202耦合至基板255且一適合量測系統(諸如一配準測試系統或AOI子系統132)跨基板255擷取多個電子模組260之影像(例如，對五個電子模組取樣)。
在一些實施例中，處理器經組態以自資料庫130僅提取類似於全部電子模組206之全部框架210之面積及位置(而非基板之整個面積)且將此資訊保存於電腦126之記憶體中。在此等實施例中，處理器減少電腦126之記憶體及通信資源上之負載，此亦實現LDI子系統136之操作之經改良速度及可靠性。
在一些實施例中，處理器經組態以自配準測試系統及/或自AOI子系統132接收一數位輸入，諸如自各經取樣電子模組260擷取之一組影像及/或一組量測(例如，電子模組260之經設計特徵與實際產生之特徵之間之大小、定向及配準)。應注意，數位輸入包括根據(例如)上文之圖2A中展示之佈局設計製造但無電跡線222之至少一部分(例如，區段244)之經產生電子模組260 (在本文中亦被稱為一實際電子模組260)之至少部分。
在一些實施例中，處理器經組態以基於數位輸入之影像及量測估計在裝置至基板255之耦合中相對於佈局設計(例如，上文之圖2A中展示)之一錯誤。應注意，經估計錯誤通常包括上文描述之移位、旋轉及縮放錯誤之一組合。
在替代實施例中，經估計錯誤可包括僅前述錯誤之一者，或額外錯誤，或基於自配準測試系統或自任何其他成像及/或量測系統接收之數位輸入估計之任何兩個或兩個以上錯誤之一組合。
在一些實施例中，處理器經組態以基於裝置202在基板255上之最大放置錯誤設定區211之寬度(即，框架210與220之間之裕度)。最大錯誤通常係上文描述之移位及旋轉及縮放錯誤之一組合。在一實施例中，處理器將一因數(例如，5)應用至最大錯誤用於設定區211之寬度。例如，針對具有一1 mm大小(例如，長度及寬度)之裝置202，經指定移位錯誤係30 μm，經指定旋轉錯誤係10毫弧度(mrad) (歸因於旋轉而導致高達10 μm位移)且經指定縮放錯誤係1% (歸因於裝置202及基板255之至少一者之縮放錯誤而導致一額外10 μm錯誤)。在此實例中，經組合最大錯誤加總高達50 μm，因此，將區211之選定寬度設定為250 μm。
在其他實施例中，處理器可應用用於設定區211之寬度之任何其他適合計算。例如，應用至最大錯誤之因數可大於1但小於5。1.5之一例示性因數藉由將區211之寬度自250 μm減小至75 μm而減小框架220之佔據面積。此因數容許在基板255上併入更大數目個電子模組260，但假使總錯誤超過50 μm之經指定值(例如，當總錯誤加總高達80 μm時)，則可降低生產良率。在此實例中，一各自電子模組260之裝置202之至少一部分可超過框架220之面積且因此，電腦126之處理器將使此各自電子模組260不合格。
在替代實施例中，處理器可僅使用一個錯誤(例如，移位錯誤)，或前述錯誤之選定兩者之一組合(例如，移位錯誤及旋轉錯誤)，或(例如)由AOI子系統132提供之另一量測之另一錯誤，或其等之一組合，或區211之寬度之計算中之任何其他適合方法。
另外或替代地，假使一給定電子模組中之經估計錯誤超過經指定值，則處理器可發出使各自給定電子模組不合格之一警報。在一實施例中，AOI子系統132進一步經組態以偵測(例如)一特定電子模組260中之一缺陷，使得即使在特定電子模組中，上文描述之經估計錯誤在規範內，處理器仍可歸因於缺陷而使特定電子模組不合格。
在一些實施例中，處理器經組態以針對電跡線222之至少區段244計算校正上文描述之經估計錯誤之一實際路由。如圖2B中展示，跡線222之區段218及216如在上文之圖2A中展示之經設計佈局中般(例如)相對於裝置202之墊204保持，使得區段244之實際路由藉由連接於區段218及216之分別定位於框架210及220上之端之間而補償錯誤。
應注意，儘管區段218經保持於相對於各自墊204之相同位置及定向處，然實務上，墊204歸因於上文描述之錯誤而移位。在一實施例中，處理器經組態以使用用於計算區段244之實際路由之相同方法計算各區段218之實際路由。
換言之，區段218之實際路由不同於區段218之經設計路由以便保持各區段218相對於各自墊204之經設計位置及定向(其在裝置202之位移內經移位)。區段244之實際路由不同於區段244之經設計路由以便補償區段218之實際路由與經設計路由之間之相對位移。
隨後，基於經計算實際路由，LDI子系統136如上文描述般印刷跡線222之全部區段(例如，區段216、244及218)。
圖2B之方法及佈局為了清楚起見被簡化且藉由實例展示以便繪示由本發明之實施例解決之某些問題且證實此等實施例在增強任何DI系統(諸如一DI系統100)之效能中之應用。
然而，本發明之實施例絕不限於此特定種類之例示性DI系統及/或方法及/或佈局，且本文中描述之原理可類似地應用至任何其他種類之系統、方法及佈局。
在替代實施例中，處理器可應用用於校正裝置202至基板255之耦合中之經估計錯誤之任何其他適合方法。例如，使用一噴墨系統而非DI系統100，或任何其他適合類型之加成製造技術(諸如金屬列印機)，或任何CAM站重路由解決方案，或用於校正裝置202與基板255之間之耦合中之經估計錯誤之任何其他適合方法。
圖3係示意性地繪示根據本發明之一實施例之用於校正將裝置202耦合至基板255時之一經估計錯誤之一方法之一流程圖。方法以在一設計接收步驟300處，處理器(例如)自資料庫130接收佈置於基板255上之一面板之設計開始。處理器進一步經組態以基於來自系統100之一使用者之一輸入及/或基於資料庫130之一或多個檔案定義所關注區域及各所關注區域之各自大小。例如，使用者輸入可包括各電子模組(例如，電子模組200)之位置，裝置202之大小以及如上文描述之移位、旋轉及縮放之經指定錯誤。
在一面板學習步驟302 (在本文中亦被稱為「一離線步驟」或「一預處理步驟」)處，處理器在設計佈局中(例如)沿著跡線222判定所關注點，且對緊密接近各所關注點之點進行分類。在一些實施例中，處理器經組態以基於離線步驟計算跡線222之一經設計寬度，如在下文之圖5中將詳細描述。
原則上，面板學習步驟302可在一後續階段(例如，在(例如)自配準測試系統接收數位輸入之後)實行，但步驟202之預處理改良系統100之速度及效率。
在一數位輸入接收步驟304處，處理器自配準測試系統(或自任何其他適合系統，諸如AOI子系統132)接收根據上文之圖2A中展示之佈局設計製造但無電跡線222之至少區段244之實際電子模組(例如，電子模組260)之至少部分之數位輸入(例如，在跨基板255之多個位置處擷取之影像及/或量測)。如上文之圖2B中描述，處理器經組態以基於數位輸入估計在將裝置202耦合至基板255之程序中引起之相對於(例如，電子模組200之)佈局設計之(例如，移位、旋轉及縮放之)經組合錯誤。應注意，步驟300及302被視為離線步驟，且藉由處理器在接收數位輸入之後實行之全部其他操作被視為線上步驟。在下文之圖4至圖6中更詳細描繪離線及線上步驟。
在一變換步驟306處，處理器變換區段244及視情況，電子模組206之其他元件之經預處理資料(在步驟302處前文提及)以便形成遵守在步驟304處接收之數位輸入之一經計算路由。換言之，處理器變換電跡線222之所關注特徵之經設計圖案以便遵守裝置202相對於基板255之經設計佈局之實際位置。在下文之圖5中詳細描繪經計算變換。
在一驗證步驟308處，處理器將電子模組之一組設計規則(例如，跡線222之最小寬度、電子模組之鄰近特徵之間之最小距離、所關注特徵之經容許形狀及其他設計規則)應用至在上文之步驟306處獲得之經計算路由。在一些實施例中，處理器可使用用於檢查設計規則之一軟體，及/或可與任何適合市售設計規則檢查站(未展示)介接。
在一些實施例中，在應用設計規則之後，處理器可識別違反(即，可不遵守)設計規則之一或多個電子模組。換言之，在各自電子模組中，區段244之經計算路由將不能夠校正在步驟304處估計之錯誤，或校正可未能遵守設計規則。在此等實施例中，處理器經組態以使此等電子模組不合格(在本文中亦被稱為「報廢」)以便聚焦LDI子系統136在遵守設計規則之電子模組上之利用時間。
在其他實施例中，處理器經組態以針對可在程序之一後續階段實行之一校正程序步驟標記此等電子模組。標記可係電子的(例如，使用具有各自一或多個電子模組之座標之一檔案)及/或使用任何適合技術之一實體標記。如上文提及，處理器可計算區段244及/或電跡線222之另一部分之一新路由且可將一或多個指令檔案發送至LDI子系統136用於校正跡線222中之經計算錯誤。
在一調整步驟310處，處理器基於設計規則調整經計算路由，且針對至少區段244 (及視情況針對電子模組之其他元件)計算校正經估計錯誤且亦遵守電子模組之設計規則之一實際路由。在一些實施例中，在獲得實際路由之後，處理器將用於將實際路由應用至跡線222之區段244之一或多個指令檔案發送至LDI子系統136 (或至任何其他適合類型之圖案化系統)，藉此終止方法之線上步驟。
在一例示性實施例中，基於一給定點處之設計規則，電跡線222沿著區段216、218及244之經設計寬度係10 μm。在變換步驟306之後，至少一個區段244之經計算寬度係8 μm，從而導致2 μm之一錯誤，使得處理器必須增加區段244之寬度。在此實施例中，處理器在給定點處在遠離區段244之中心之一方向上將區段244之兩個邊緣之各者移位達錯誤之一半(例如，1 μm)，藉此將區段244之寬度自8 μm增加至10 μm。
在另一例示性實施例中，跡線222在一給定位置處之經計算寬度係14 μm，而跡線在該給定位置處之經設計寬度係10 μm，使得處理器必須將跡線之寬度減小達4 μm。在此實施例中，處理器在給定位置處將跡線222之兩個邊緣之各者朝向中心移位達2 μm。
在其他實施例中，處理器可應用兩個邊緣之間之不對稱調整以便遵守其他設計規則，諸如兩個鄰近線之間之一最小距離。在區段244具有8 μm之一經計算寬度(而在設計規則中之經指定寬度係10 μm)之實例中，處理器可(例如)遠離區段244之中心將一個邊緣移位達0.5 μm且將另一邊緣移位達1.5 μm以便補償經計算寬度與設計規則之間之2 μm差。在又一實施例中，處理器可僅將一個邊緣移位達2 μm，而將不移動其他邊緣。
在其他實施例中，處理器經組態以將任何其他適合調整應用至線及/或至線之間之空間及/或至溝槽及/或至物件120之其他特徵及圖案。
在一圖案化步驟312處，LDI子系統136執行一或多個指令檔案以便基於實際路由在基板255上形成至少區段244。應注意，LDI子系統136沿著實際路由而非經設計路由印刷區段244以便補償裝置202之放置錯誤且遵守設計規則。圖案化步驟312結束圖3之方法。
圖4係根據本發明之一實施例之電子模組200之中間區段之一佈局設計之一示意性圖示。圖4之佈局設計詳細繪示上文描述之用於相對於電子模組200之佈局設計估計裝置202在基板255上之放置錯誤之方法。
在一些實施例中，「p」表示佈置於跡線222之一邊緣上之一點。點p定位於區段244中，在距框架220之一dout 距離處及距框架210之一din 距離處。在一些實施例中，處理器計算提供點p與框架210及220之接近性之一參數α。使用一方程式(1)執行α之計算：
α之值具有在0與1之間之一範圍。若點p經佈置於點402處，則din 等於0，因此參數α等於0。若點p經佈置於點404處，則dout 等於0，因此參數α等於1。
在一些實施例中，處理器經組態以(在應用設計規則之前)藉由將所關注點(諸如點p)之位置變換為一經計算位置(在本文中被稱為「pcalc 」)而計算區段244之經計算路由。使用一方程式(2)實行pcalc 之計算：
其中T(p)係一變換函數，例如，一變換矩陣。應注意，方程式(2)基於點p與框架210及220之接近性而應用變換矩陣。因此，若α等於1，則pcalc 等於p，此意謂無點p之變換。假使α等於0，則pcalc 等於T(p)，此意謂點p處之完全變換。在下文之圖5中示意性地展示所關注點(諸如點p)之變換。如圖2B中展示，區段244可具有(例如)安置於區段218及216之分別定位於框架210及220上之端之間之一線性形狀。因此，pcalc 之位置取決於α，其表示點p距框架210及220之距離。
圖5係根據本發明之一實施例之用於計算區段244之實際路由之一程序序列之一示意性圖示。
現參考圖5之離線區段。在一些實施例中，處理器自資料庫130接收可替換(例如)上文之圖2A之經佈置於基板255上之經設計區段244之一中間區段之一經設計路由502。如面板學習步驟302處描述，處理器在設計佈局中識別所關注點，諸如在一經預處理路由504 (其係經設計路由502之一經預處理版本)上展示之點pdesign 、p1及p2。
在一些實施例中，處理器進一步識別(例如)定位於經預處理路由504之一左邊緣506上之點pdesign 與定位於經預處理路由504之一右邊緣508上之一最接近點(在本文中被稱為qdesign )之間一最小距離，以便計算經預處理路由504之經設計寬度(在本文中亦被稱為經預處理路由504中展示之「Wdesign 」)。
應注意，離線步驟係對電子模組之一設計實行，但適用於具有相同設計且耦合至一各自基板(例如，基板255)之全部電子模組。
現參考圖5之線上區段。線上區段包括由處理器在離線步驟計算之經預處理路由504之一複本。如上文之圖3之步驟304中描述，處理器自配準測試系統接收根據電子模組200之佈局設計製造但無電跡線之至少中間區段之各實際電子模組(例如，電子模組260)之數位輸入。
應注意，歸因於將裝置耦合至各自基板時之不同經估計錯誤，針對各電子模組實行以下線上步驟。
在一些實施例中，處理器經組態以基於數位輸入估計在將裝置202放置於基板255上之程序中引起之相對於佈局設計之移位、旋轉及縮放之經組合錯誤。基於經估計錯誤，處理器針對各點p計算α及T(p)，且基於經計算α及T(p)，處理器變換路由504之經預處理資料以便形成遵守經接收數位輸入之一經計算路由510。
在圖5之實例中，點p1calc 可對應於中間區段上與上文之圖2B之區段216之端與框架220之間之一相交點緊密接近之一點，且點p2calc 可對應於中間區段上與上文之圖2B之區段218之端與框架210之間之一相交點緊密接近之一點。
如圖2B中展示，大多數錯誤發生在裝置202之邊緣處，且接近區段216之端與框架220之間之相交點，幾乎未觀察到錯誤。因此，點p1calc 緊密接近p1定位。換言之，點p1至點p1calc 之變換中之位移距離幾乎為零。
如在經計算路由510中展示，點p2在經計算路由510上最緊密接近裝置202定位，因此，點p2至點p2calc 之變換包括一大位移。類似地，在此實例中，點pdesign 至pcalc 之變換包括大於點p1至p1calc 之變換且小於點p2至p2calc 之變換之一位移。
在一些實施例中，處理器自變換接收表示中間區段之圖案之一或多個多邊形，且沿著各自多邊形之邊緣508搜尋定位於距點pcalc 之一最小距離處之一點qcalc 。點pcalc 與qcalc 之間之距離在本文中被稱為一經計算寬度，亦被稱為在經計算路由510上展示之Wcalc。
處理器將相同方法應用至其他點(諸如點p1calc 及p2calc )，以便產生在各自最小距離Wcalc1 及Wcalc2 處之各自點q1calc 及q2calc ，藉此計算經計算路由510之完整圖案。應注意，(例如，來自Wcalc 、Wcalc1 及Wcalc2 當中之)經計算寬度之至少兩者可彼此不同。
在一些實施例中，處理器將電子模組之一組設計規則應用至經計算路由510，以便驗證與設計規則之合規性，且若需要，則調整經計算路由510之圖案。在圖5之實例中，處理器檢查經計算路由510之寬度是否遵守設計規則之經指定寬度。在沿著路由504學習經設計寬度且將此等寬度應用至經計算路由510之後，處理器經組態以藉由使用(例如)一方程式(3)而判定校正之方向：
其中「dir」係在一笛卡爾(Cartesian)座標系統之一斜度中展示自pcalc 至邊緣508上之對應qcalc 之校正之方向之一單位向量。
在一些實施例中，處理器進一步經組態以使用(例如)一方程式(4)計算校正之量：
其中X係沿著向量「dir」之校正之經計算量且|pcalc -qcalc |表示經計算寬度(在圖5中展示為Wcalc )之絕對值。
應注意，將經設計寬度與經計算寬度之間之差除以2，此係因為在計算X時，兩個邊緣(即，邊緣506及508)上之點經移位。在其他實施例中，處理器可藉由僅移動一個點(例如，藉由將506上之點設定為錨且僅移動508上之點，或相反)而計算X。在此等實施例中，將自方程式(4)省略除以2。
隨後，處理器將方程式(3)及(4)應用至沿著經計算路由510之多個選定點(例如，點p1calc 及p2calc )，且藉由驗證或調整經計算路由510之至少一些點而產生一實際路由520。
在圖5之實例中，處理器設定分別對應於pcalc 及qcalc 之實際位置，在本文中被稱為pact 及qact 。實際位置被設定為一實際寬度(在本文中亦被稱為實際路由520中展示之Wact )，其中Wact 遵守各自電子模組之設計規則。
處理器亦驗證或調整額外對之點 (諸如對p1act 及q1act 以及對p2act 及q2act )以便產生實際路由520。
上文描述之程序序列及方法係藉由實例提供，且在替代實施例中，亦可使用其他適合方法。例如，執行特定移位及旋轉之經預計算確切解決方案之間之內插或外插，或沿著基於晶粒之實際位置之經變形格柵變換跡線，或在設計規則下執行跡線路徑之最佳化。
圖6係根據本發明之一實施例之用於產生給定電子模組之一佈局設計600與表示給定電子模組之實際產生組件之數位輸入之一影像620之間之變換矩陣之一程序序列之一示意性圖示。在一些實施例中，本文中描述之程序序列包括在上文之圖3之步驟306處大體上描述之變換步驟之部分之一詳細描述。
在一些實施例中，處理器自資料庫130接收佈局設計600，該佈局設計600包括具有四個配準標記604之一面板602及各分別具有四個配準標記610及612之兩個電子模組606及608。在其他實施例中，面板602以及各電子模組606及608可具有可彼此不同之任何其他適合數目個配準標記。再者，電子模組606及608可具有彼此不同之組態，例如，不同數目及類型之裝置及/或電跡線之不同圖案。
在其他實施例中，佈局設計600可具有包括兩個晶粒之一單一電子模組而非電子模組606及608。下文之描述藉由使用術語「晶粒」替換術語「電子模組」而適用於此等實施例。
在一些實施例中，處理器自配準測試系統及/或自AOI子系統132接收數位輸入之影像620，該影像620包括對應於佈局設計600之面板602之一面板622。面板622包括對應於配準標記604之四個配準標記624，以及各分別具有四個配準標記630及632之兩個電子模組626及628。電子模組626及628分別對應於電子模組606及608，且配準標記630及632分別對應於佈局設計600之配準標記610及612。
在一些實施例中，處理器基於佈局設計600及影像620之前述特徵計算變換矩陣以便產生中間區段(及視情況，各自電子模組之額外特徵)之經計算路由。
在一些實施例中，處理器藉由在電子模組606之一座標系統中在配準標記610與630之間匹配而將一初始變換矩陣「B」應用至配準標記610。類似地，處理器藉由在電子模組608之一座標系統中在配準標記612與632之間匹配而將一初始變換矩陣「C」應用至配準標記612。
在一些實施例中，處理器藉由在面板622之一座標系統中在配準標記624與面板602之配準標記604之位置之間匹配而將一變換矩陣「A」應用至影像620之面板622之配準標記624。
在一些實施例中，處理器應用變換矩陣「A」以調整初始變換矩陣「B」及「C」，從而導致用於產生電子模組606之所關注點之一變換之一變換組合物「AB」及用於產生電子模組608之所關注點之一變換之一變換組合物「AC」。
圖7係根據本發明之一實施例之用於校正電子裝置702與712之間經由一基板777電耦合之一錯誤之一佈局700之一示意性圖示。基板777可替換(例如)基板255且裝置702及712之各者可替換(例如)上文之圖2B之裝置202。應注意，裝置702及712可彼此類似或可彼此不同。
在一些實施例中，佈局700包括一電子模組(其包括兩個裝置而非如(例如)上文之圖2A中展示般包括一個裝置)之至少部分之一佈局。
在一些實施例中，佈局700包括在裝置702之墊704與基板777之連接器706之間連接之電跡線708。類似地，電跡線718安置於裝置712之墊714與基板777之連接器716之間。在一些實施例中，佈局700進一步包括在裝置702之墊704與裝置712之墊714之間連接之電跡線710。電跡線708、710及718通常類似，但可替代地(例如)在長度及/或寬度及/或材料組合物方面彼此不同。例如，電跡線710可不同於電跡線708。
如描述，例如在上文之圖2B中，一或多個取放系統自一或多個各自捲帶拾取裝置702及712，且將裝置702及712耦合至基板777上之預定義各自位置。裝置702及712至基板777之耦合之放置錯誤通常類似於在圖2B中之裝置202至基板255之耦合中描述之放置錯誤。又，裝置702與712之間之緊密接近性可增加(例如，翻番)待藉由路由電跡線710而校正之錯誤之量值。
在一些實施例中，處理器通常應用上文描述之相同方法以便估計錯誤且計算實際路由，但可將不同組經容許錯誤應用至(例如)電跡線708及電跡線710。
在其他實施例中，處理器可將用於計算實際路由之不同組變換矩陣及/或設計規則應用至(例如)電跡線708及電跡線710。
在替代實施例中，處理器可計算用於在墊704及714之至少一些處直接彼此電連接(例如)而非經由基板777之類似或替代路由。在此等實施例中，直接路由可使用藉由LDI子系統136實行之一LDI程序或任何適合生產程序(諸如打線接合)實行。
在電跡線710之實例中，處理器可將各電跡線710劃分成三個區段：一第一區段，其在墊704與裝置702之一實體邊緣703之間；一第二區段，其在墊714與裝置712之一實體邊緣713之間；及一第三區段，亦被稱為一區720，其連接於第一區段與第二區段之間。
在一些實施例中且根據上文描述之方法論，處理器可調整電跡線710在墊(例如，墊704及714)與區720之間之區段之實際圖案以便相對於各自墊保持此等區段之經設計路由。處理器可計算在區720內，校正由裝置702及712之放置中相對於佈局設計之經組合錯誤引起之經估計錯誤之一實際路由。隨後，處理器可將包括至少經計算實際路由之一或多個執行檔案發送至LDI子系統136以便產生電跡線710之實際路由。
應注意，實務上，處理器針對各電跡線710之全部區段計算實際路由。如上文之圖2B中描述，處理器計算跡線710之連接於區720與墊(例如，墊704及714)之間之區段之實際路由，使得此等區段相對於各自墊704及714之相對位置及定向如在設計佈局中般保持。換言之，墊704及714相對於原始設計移位，因此，耦合至此等墊之區段相應地移位以便與墊704及714之各者穩固地連接。
儘管本文中描述之實施例主要解決基於PCB及/或嵌入式晶粒程序製造電子模組，然本文中描述之方法及系統亦可用於其他應用中，諸如顯示器或其他電子電路中。
因此，將瞭解，藉由實例引述上文描述之實施例，且本發明不限於上文特定展示且描述之內容。實情係，本發明之範疇包含上文描述之各種特徵之組合及子組合兩者以及熟習此項技術者在閱讀前述描述之後將想到且在先前技術中未揭示之其之變動及修改。以引用的方式併入本專利申請案中之文件應被視為申請案之一整體部分，惟至任何術語在此等經併入文件中以與在本說明書中明確或隱含做出之定義衝突之一方式定義之程度除外，應僅考量本說明書中之定義。
100:直接成像(DI)系統 101:機殼 104:基板支撐表面 106:基板 112:橋 114:第一軸線 116:讀取/寫入總成 118:第二軸線 120:物件 124:控制總成 126:電腦 128:使用者介面 130:寫入指令資料庫 132:自動光學成像(AOI)子系統 134:光學影像 135:基準點 136:雷射直接成像(LDI)子系統 138:直接寫入資料 200:電子模組 202:裝置 204:墊 206:連接器 210:框架 211:區 216:區段 218:區段 220:框架 222:電跡線 233:區 244:區段 255:基板 260:電子模組 300:設計接收步驟 302:面板學習步驟 304:數位輸入接收步驟 306:變換步驟 308:驗證步驟 310:調整步驟 312:圖案化步驟 402:點 404:點 502:經設計路由 504:經預處理路由 506:左邊緣 508:右邊緣 510:經計算路由 520:實際路由 600:佈局設計 602:面板 604:配準標記 606:電子模組 608:電子模組 610:配準標記 612:配準標記 620:影像 622:面板 624:配準標記 626:電子模組 628:電子模組 630:配準標記 632:配準標記 700:佈局 702:電子裝置 703:實體邊緣 704:墊 706:連接器 708:電跡線 710:電跡線 712:電子裝置 713:實體邊緣 714:墊 716:連接器 718:電跡線 720:區 777:基板 A:變換矩陣 B:初始變換矩陣 C:初始變換矩陣 din:距離 dout:距離 p1:點 p2:點 p1act:點 p2act:點 p1calc:點 p2calc:點 pact:點 pcalc:點 pdesign:點 qdesign:點 q1act:點 q2act:點 q1calc:點 q2calc:點 qact:點 qcalc:點 Wact:實際寬度 Wcalc:經計算寬度 Wdesign:經設計寬度
圖1係根據本發明之一實施例之用於在一基板上印刷導體之一直接成像(DI)系統之一示意性圖示；
圖2A係根據本發明之一實施例之一電子模組之一佈局設計之一示意性圖示；
圖2B係根據本發明之一實施例之用於校正在將一電子裝置耦合至一基板時之一錯誤之一佈局之一示意性圖示；
圖3係示意性地繪示根據本發明之一實施例之用於校正在將一電子裝置耦合至一基板時之一經估計錯誤之一方法之一流程圖；
圖4係根據本發明之一實施例之一電子模組之一區段之一佈局設計之一示意性圖示；
圖5係根據本發明之一實施例之用於計算校正在將一電子裝置耦合至一基板時之一經估計錯誤之一電跡線之一實際路由之一程序序列之一示意性圖示；
圖6係根據本發明之一實施例之用於產生給定電子模組之一佈局設計與給定電子模組之實際產生組件之一影像之間之變換矩陣之一程序序列之一示意性圖示；及
圖7係根據本發明之一實施例之用於校正兩個電子裝置之間經由一基板電耦合之一錯誤之一佈局之一示意性圖示。
100:直接成像(DI)系統
101:機殼
104:基板支撐表面
106:基板
112:橋
114:第一軸線
116:讀取/寫入總成
118:第二軸線
120:物件
124:控制總成
126:電腦
128:使用者介面
130:寫入指令資料庫
132:自動光學成像(AOI)子系統
134:光學影像
135:基準點
136:雷射直接成像(LDI)子系統
138:直接寫入資料
202:裝置

Claims (20)

  1. 一種用於製造電子模組之方法，其包括：接收一電子模組之至少部分之一佈局設計，該設計指定至少(i)耦合至至少一基板之一電子裝置，及(ii)連接至該電子裝置且具有一經設計路由之一電跡線；接收一數位輸入，該數位輸入表示根據該佈局設計製造但無該電跡線之至少一部分之一實際電子模組之至少部分；基於該數位輸入，估計在將該電子裝置耦合至該基板時相對於該佈局設計之一錯誤；針對該電跡線之至少該部分，計算校正該經估計錯誤之一實際路由，其中計算該實際路由包括：針對該實際電子模組定義(i)一第一框架，其包圍該電子裝置且保持該電子裝置周圍之一第一裕度(margin)，及(ii)一第二框架，其包圍該第一框架且保持該電子裝置周圍之大於該第一裕度之一第二裕度；及計算該第一框架與該第二框架之間之該實際路由；及在該實際電子模組之該基板上沿著該實際路由而非該經設計路由形成該電跡線之至少該部分。
  2. 如請求項1之方法，其中定義該第二框架包括基於在將該電子裝置耦合至該基板時之該經估計錯誤設定該第二裕度。
  3. 如請求項1之方法，其中接收該數位輸入包括接收選自由以下項組成 之一清單之至少一個輸入：(a)佈置於至少該第一框架及該第二框架內之該實際電子模組之一影像，及(b)佈置於至少該第一框架與該第二框架之間之該電跡線之至少該部分之一寬度之量測。
  4. 如請求項1之方法，且其包括基於該數位輸入，當該電子裝置之至少部分或該第一框架超出該第二框架時，使該實際電子模組不合格。
  5. 如請求項1之方法，其中估計該錯誤包括估計選自由以下項組成之一清單之一或多個錯誤類型：(a)該電子裝置自該佈局設計中指定之一第一位置至在該數位輸入中接收之一第二位置之一移位，(b)該電子裝置在該數位輸入中相對於該佈局設計之旋轉，及(c)該電子裝置與該基板之間之一縮放錯誤。
  6. 如請求項1之方法，其中該經設計路由包括佈置於該經設計路由之一第一邊緣上之一第一位置處之至少一點，且其中計算該實際路由包括基於該數位輸入估計該點自該第一位置至一第二不同位置之一位移，且基於該第二位置，計算該實際路由上之一第一經計算邊緣，使得該第二位置佈置於該第一經計算邊緣上。
  7. 如請求項6之方法，其中計算該實際路由包括檢查該實際路由是否違反該佈局設計之一或多個設計規則，且調整該實際路由以遵守該等設計規則。
  8. 如請求項1之方法，其中形成該電跡線包括使用一直接成像系統沿著該實際路由產生該電跡線。
  9. 如請求項1之方法，其中該基板包括一印刷電路板(PCB)且該電子裝置包括安裝於該PCB上之一積體電路(IC)。
  10. 如請求項1之方法，其中使用一嵌入式晶粒封裝程序將該電子裝置耦合至該基板。
  11. 一種電子系統，其包括：一處理器，其經組態以：接收一電子模組之至少部分之一佈局設計，該設計指定至少(i)耦合至至少一基板之一電子裝置，及(ii)連接至該電子裝置且具有一經設計路由之一電跡線；接收一數位輸入，該數位輸入表示根據該佈局設計製造但無該電跡線之至少一部分之一實際電子模組之至少部分；基於該數位輸入，估計在將該電子裝置耦合至該基板時相對於該佈局設計之一錯誤；及針對該電跡線之至少該部分，計算校正該經估計錯誤之一實際路由，其中計算該實際路由包括：針對該實際電子模組定義(i)一第一框架，其包圍該電子裝置且保持該電子裝置周圍之一第一裕度，及(ii)一第二框架，其包圍該第一框架且保持該電子裝置周圍之大於該第一裕度之一第二裕度；及 計算該第一框架與該第二框架之間之該實際路由；及一直接成像子系統，其經組態以基於該實際路由，在該實際電子模組之該基板上沿著該實際路由而非該經設計路由形成該電跡線之至少該部分。
  12. 如請求項11之系統，其中該處理器經組態以基於在將該電子裝置耦合至該基板時之該經估計錯誤設定該第二裕度。
  13. 如請求項11之系統，其中該處理器經組態以接收選自由以下項組成之一清單之至少一個輸入：(a)佈置於至少該第一框架及該第二框架內之該實際電子模組之一影像，及(b)佈置於至少該第一框架與該第二框架之間之該電跡線之至少該部分之一寬度之量測。
  14. 如請求項11之系統，其中基於該數位輸入，該處理器經組態以當該電子裝置之至少部分或該第一框架超出該第二框架時，使該實際電子模組不合格。
  15. 如請求項11之系統，其中該處理器經組態以估計選自由以下項組成之一清單之一或多個錯誤類型：(a)該電子裝置自該佈局設計中指定之一第一位置至在該數位輸入中接收之一第二位置之一移位，(b)該電子裝置在該數位輸入中相對於該佈局設計之旋轉，及(c)該電子裝置與該基板之間之一縮放錯誤。
  16. 如請求項11之系統，其中該經設計路由包括佈置於該經設計路由之一第一邊緣上之一第一位置處之至少一點，且其中該處理器經組態以基於該數位輸入估計該點自該第一位置至一第二不同位置之一位移，且基於該第二位置，計算該實際路由上之一第一經計算邊緣，使得該第二位置佈置於該第一經計算邊緣上。
  17. 如請求項16之系統，其中該處理器經組態以檢查該實際路由是否違反該佈局設計之一或多個設計規則，且調整該實際路由以遵守該等設計規則。
  18. 如請求項11之系統，其中該直接成像子系統經組態以沿著該實際路由印刷該電跡線。
  19. 如請求項11之系統，其中該基板包括一印刷電路板(PCB)且該電子裝置包括安裝於該PCB上之一積體電路(IC)。
  20. 如請求項11之系統，其中使用一嵌入式晶粒封裝程序將該電子裝置耦合至該基板。
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