TWI809165B

TWI809165B - 電子組件模組

Info

Publication number: TWI809165B
Application number: TW108128254A
Authority: TW
Inventors: 金亨俊; 金碩煥; 趙成一; 沈正虎
Original assignee: 南韓商三星電機股份有限公司
Priority date: 2019-05-21
Filing date: 2019-08-08
Publication date: 2023-07-21
Also published as: US20200373271A1; CN111987065B; US10957670B2; TW202044495A; CN111987065A; KR102574414B1; KR20200134094A

Abstract

一種電子組件模組包括：半導體封裝，具有設置為安裝表面的第一表面及與所述第一表面相對的第二表面，且包括半導體晶片；組件封裝，具有面對所述半導體封裝的所述第二表面的第一表面及與所述組件封裝的所述第一表面相對的第二表面，所述組件封裝包括被動組件；以及連接件，配置於所述組件封裝的所述第二表面上且具有連接表面，所述連接表面被配置為機械地耦合至外部裝置，所述連接件包括排列於所述連接表面上的多個連接線。

Description

電子組件模組

[相關申請案的交叉參考]

本申請案主張於2019年5月21日在韓國智慧財產局中提出申請的韓國專利申請案第10-2019-0059710號的優先權的權益，所述韓國專利申請案的全部揭露內容出於所有目的併入本案供參考。

本發明概念是有關於一種包括半導體晶片的電子組件模組。

隨著行動顯示器變得更大，對電池容量增加的需求日益增長。隨著電池容量增加，電池所佔用的面積增大。因此，有必要減小設置為主板的印刷電路板(printed circuit board，PCB)的尺寸。另一方面，因應於減小尺寸的此種需求，慮及各種組件(例如，被動組件)以及半導體封裝的安裝面積，需要模組化(modularization)。

本發明概念的態樣是提供一種可減小主板安裝空間的電子組件模組。

根據本發明概念的態樣，一種電子組件模組包括：半導體封裝，具有設置為安裝表面的第一表面及與所述第一表面相對的第二表面，且包括半導體晶片；組件封裝，具有面對所述半導體封裝的所述第二表面的第一表面及與所述組件封裝的所述第一表面相對的第二表面，所述組件封裝包括被動組件；以及連接件，配置於所述組件封裝的所述第二表面上且具有連接表面，所述連接表面被配置為機械地耦合至外部裝置，所述連接件包括排列於所述連接表面上的多個連接線。

根據本發明概念的態樣，一種電子組件模組包括：連接結構，具有彼此相對的第一表面與第二表面，且包括重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上且連接至所述重佈線層；包封體，配置於所述連接結構的所述第一表面上且包封所述半導體晶片；第一配線結構，連接至所述重佈線層且在實質上垂直於所述第一表面的方向上延伸；被動組件，配置於所述連接結構的所述第二表面上且連接至所述重佈線層；框架，具有與所述連接結構的所述第二表面接觸的第一表面及與所述第一表面相對的第二表面，所述框架具有貫穿所述第一表面及所述第二表面且容置所述被動組件的貫穿孔；第二配線結構，連接至所述重佈線層且貫穿所述框架的所述第一表面及所述第二表面；以及連接件，配置於所述框架的所述第二表面上且具有連接表面，所述連接表面被配置為機械地耦合至外部裝置，所述連接件包括排列於所述連接表面上且電性連接至所述第二配線結構的多個連接線。

根據本發明概念的態樣，一種電子組件模組包括：第一框架，具有貫穿孔且包括第一配線結構，所述第一配線結構具有配置於所述第一框架的表面上的配線層；被動組件，配置於所述貫穿孔中；連接構件，所述第一框架配置於所述連接構件上，所述連接構件包括重佈線層，所述被動組件及所述第一配線結構連接至所述重佈線層；半導體晶片，連接至所述重佈線層，所述半導體晶片及所述被動組件配置於所述連接構件的相對側上；連接件，配置於所述第一貫穿孔上方，且具有延伸至所述第一配線結構的所述配線層的連接端子；以及電性連接金屬本體，將所述連接端子分別連接至所述配線層。

100、100C、1121:半導體封裝

100A:第一表面/半導體封裝

100B:第二表面/半導體封裝

110、110':框架/第一框架

110A:第一表面

110B:第二表面

110H、210H:貫穿孔

110H':空腔

111a:第一絕緣層/核心絕緣層

111b:第二絕緣層/第一積層絕緣層

111c:第二積層絕緣層

112a:配線層/第一配線層

112b:配線層/第二配線層

112c:配線層/第三配線層

112d:第四配線層

112M:終止層

113a:第一配線通孔

113b:第二配線通孔

113c:第三配線通孔

115:第一配線結構

115':金屬柱

115"、275:低熔點金屬本體

120:半導體晶片/第一半導體晶片

120B:導電凸塊

120P、2122、2222:連接墊

121:本體/鈍化膜

125:黏合層

130:包封體/第一包封體

140:連接結構/第一連接結構

140A、140A、200A、210A、240A:第一表面

140B、140B、200B、210B、240B:第二表面

141、191、241、2141、2241:絕緣層

142:第一重佈線層

143:通孔/重佈線通孔/第一重佈線通孔

152、155:第三重佈線層

153:第三重佈線通孔

160:第一凸塊下金屬層

170:第一電性連接金屬本體

181、281:第一鈍化層

181H、182H、281H、2251:開口

182、282:第二鈍化層

190:第一連接結構

192、2142:重佈線層

193:重佈線通孔

200:組件封裝

210:第二框架

211:絕緣構件

212a:第一配線層

212b:第二配線層

213:配線通孔

215:第二配線結構

220:被動組件

230:第二包封體

240:第二連接結構

242:第二重佈線層

243:第二重佈線通孔

260:第二凸塊下金屬層

270:第二電性連接金屬本體

300、300A、300B、300C、300D:電子組件模組

319:外部連接端子

320:第三電性連接金屬本體

350、650:連接件

351:連接表面

352:耦合部分

355:連接線

355a、1090:訊號線

355b:電源線

380:底部填充膠

400:主板

500:顯示面板

600:外部裝置/剛性-柔性印刷電路板(PCB)

1000:電子裝置

1010、2500:主板

1020:晶片相關組件

1030:網路相關組件

1040:其他組件

1050、1130:照相機模組

1060:天線

1070:顯示器裝置

1080:電池

1100:智慧型電話

1101、2121、2221:本體

1110:母板

1120:電子組件

2100:扇出型半導體封裝

2120、2220:半導體晶片

2130、2290:包封體

2140、2240:連接構件

2143、2243:通孔

2150、2223、2250:鈍化層

2160、2260:凸塊下金屬層

2170、2270:焊球

2200:扇入型半導體封裝

2242:配線圖案

2243h:通孔孔洞

2280:底部填充樹脂

2301、2302:中介基板

I1-I1'、II1-II1'、II2-II2':線

藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣、特徵以及優點，在所附圖式中：

圖1為示出電子裝置系統的實例的方塊示意圖。

圖2為電子裝置的實例的立體示意圖。

圖3A及圖3B為分別示意性地示出封裝前及封裝後的扇入型半導體封裝(fan-in semiconductor package)的剖面圖。

圖4為扇入型半導體封裝的封裝製程的剖面示意圖。

圖5為示意地示出扇入型半導體封裝安裝於中介基板(interposer substrate)上以最終安裝於電子裝置的主板上之情形的剖面圖。

圖6為示意地示出扇入型半導體封裝嵌入中介基板中以最終安裝於電子裝置的主板上之情形的剖面圖。

圖7為示出扇出型半導體封裝(fan-out semiconductor)的剖面示意圖。

圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。

圖9為根據本發明概念例示性實施例的電子組件模組的剖面示意圖。

圖10為沿圖9中的線I1-I1'截取的圖9所示電子組件模組的平面圖。

圖11為示出可在圖9中所示電子組件模組中採用的連接件的實例的立體圖。

圖12A為示出根據本發明概念例示性實施例的作為圖9所示電子組件模組的應用實例的顯示總成的實例的平面圖，且圖12B是沿圖12A所示的線II1-II1'截取的顯示總成的剖面圖。

圖13為沿圖12A所示的線II2-II2'截取的剖面圖。

圖14至圖17為根據本發明概念例示性實施例的電子組件模組的剖面示意圖。

在下文中，將參照所附圖式闡述本發明概念的例示性實施例。為清晰起見，可誇大或減小圖式中的構成元件的形狀及尺寸。

電子裝置

圖1為示出電子裝置系統的實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件，以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未示出)、視訊編解碼器(未示出)、功率放大器(未示出)、羅盤(未示出)、加速度計(未示出)、陀螺儀(未示出)、揚聲器(未示出)、大容量儲存單元(例如，硬碟驅動機)(未示出)、光碟(compact disk，CD)驅動機(未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(未示出)等。然而，該些其他組件不限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦(laptop PC)、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的立體示意圖。

參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接或電性連接至主板1010的其他組件或可不物理連接或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝1121可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必限於智慧型電話1100，而是可為如上所述的其他電子裝置。

半導體封裝

一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，而是被封裝且在電子裝置等中以封裝狀態使用。

通常利用半導體封裝的原因在於：一般而言，半導體晶片與電子裝置的主板之間會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此使用用於緩衝半導體與主板之間的電路寬度差異的封裝技術是有利的。

視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。

扇入型半導體封裝

圖3A及圖3B為示出封裝前及封裝後的扇入型半導體封裝的剖面示意圖，且圖4表示示出扇入型半導體封裝的封裝製程的一系列剖面示意圖。

參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。

因此，視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成向連接墊2222敞開的通孔孔洞 2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，且可形成開口2251以具有延伸穿過其的凸塊下金屬層2260等。舉例而言，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的連接墊(例如，輸入/輸出(input/output，I/O)端子)中的所有者均配置於半導體晶片內部的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以實施快速的訊號傳輸並同時具有緊湊的尺寸。

然而，由於扇入型半導體封裝中的所有I/O端子一般均需要配置於半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，可能難以將此結構應用於具有大量I/O端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的I/O端子的尺寸及半導體晶片的I/O端子之間的間隔的情形中，半導體晶片的I/O端子的尺寸及半導體晶片的I/O端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出例如最終安裝於電子裝置的主板上的安裝於中介基板上的扇入型半導體封裝的剖面示意圖，且圖6為示出例如最終安裝於電子裝置的主板上的嵌入中介基板中的扇入型半導體封裝的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(例如，I/O端子)可經由中介基板2301再次進行重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以包封體2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(例如，I/O端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板(例如，2500)上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板(例如，2301或2302)上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在其嵌入中介基板中的狀態下在電子裝置的主板上安裝及使用。

扇出型半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。

在本製造製程中，可在半導體晶片2120之外形成包封體2130之後形成連接構件2140。在此種情形中，執行用於形成連接構件2140的製程以形成將重佈線層與半導體晶片2120的連接墊2122連接至彼此的通孔、以及重佈線層2142，且因此通孔2143可具有朝向半導體晶片2120減小的寬度。

如上所述，扇出型半導體封裝可具有半導體晶片的I/O端子藉由形成於半導體晶片2120上的連接構件2140朝半導體晶片2120之外進行重新分佈並朝半導體晶片2120之外進行配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有I/O端子一般均需要配置於半導體晶片內部(例如，配置於封裝上的半導體晶片的覆蓋區(footprint)內)。因此，當半導體晶片的尺寸減小時，一般需減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片2120的I/O端子藉由形成於半導體晶片上的連接構件2140朝半導體晶片2120之外(例如，朝半導體晶片的覆蓋區之外)進行重新分佈並朝半導體晶片2120之外(例如，朝半導體晶片的覆蓋區之外)進行配置的形式。因此，即使在半導體晶片2120的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，進而使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。

參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。舉例而言，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至例如半導體晶片2120的面積/覆蓋區之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般堆疊式封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決由翹曲(warpage)現象出現而造成的問題。

同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝於電子裝置的主板等上，並保護半導體晶片免於外部影響的封裝技術。扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等並具有扇入型半導體封裝嵌入其中。

圖9為根據例示性實施例的電子組件模組的示意性剖面圖，且圖10為沿圖9中的線I1-I1'截取的電子組件模組的平面圖。

參照圖9及圖10，根據例示性實施例的電子組件模組300包括：半導體封裝100，具有設置為安裝表面的第一表面100A及與第一表面100A相對的第二表面100B；組件封裝200，具有面對半導體封裝100的第二表面100B的第一表面200A及與第一表面200A相對的第二表面200B；以及連接件350，配置於組件封裝200的第二表面200B上。

此實施例中所採用的半導體封裝100包括：第一連接結構140，具有彼此相對的第一表面140A與第二表面140B，且包括第一重佈線層142；半導體晶片120，配置於第一連接結構140的第一表面140A上，且包括連接至第一重佈線層142的連接墊120P；以及第一包封體130，配置於第一連接結構140的第一表面140A上，且包封半導體晶片120。第一連接結構140的第二表面140B可設置為半導體封裝100的第二表面100B。

第一連接結構140的第一重佈線層142可在兩層級的多個(例如，兩個)絕緣層141上實施，但是其例示性實施例並非僅限於此。在一些實施例中，第一重佈線層142可由單層或多個不同的層形成。第一重佈線層142可藉由貫穿絕緣層141的第一重佈線通孔143連接至半導體晶片120的連接墊120P。

此實施例中所採用的半導體封裝100可更包括第一框架110，第一框架110具有彼此相對的第一表面110A與第二表面110B且包括將第一表面110A與第二表面110B連接的第一配線結構115。第一框架110可具有容置半導體晶片120的貫穿孔110H。在另一實施例中，用於半導體晶片120的接納部分的結構可改變為另一結構(參見圖14)。第一框架110的第二表面110B可與第一連接結構140的第一表面140A接觸。

在例示性實施例中，第一框架110包括第一絕緣層111a及第二絕緣層111b，且第一配線結構115包括三個配線層112a、112b及112c，且可包括將所述三個配線層112a、112b及112c連接至彼此的第一配線通孔113a及第二配線通孔113b，但是其例示性實施例並非僅限於此。在一些實施例中，第一配線結構115可形成為具有與其不同的層數及結構。第一框架110的第一配線結構115(詳言之，第一配線層112a)可藉由第一重佈線通孔143電性連接至第一連接結構140的第一重佈線層142。

此實施例中所採用的半導體封裝100更包括配置於第一框架110的第一表面110A上及第一包封體130上的第三重佈線層152。

第三重佈線層152可藉由貫穿第一包封體130的第三重佈線通孔153連接至第一配線結構115(詳言之，第三配線層112c)。在此實施例中，上面形成有第三重佈線層152的一側可設置為半導體封裝100的第一表面100A(例如，安裝表面)。在另一實施例中，第三重佈線層152被示為單層，但在一些實施例中，更包括絕緣層(未示出)，且可在兩個或更多個層級上實施。

此實施例中所採用的組件封裝200包括：第二連接結構240，具有彼此相對的第一表面240A與第二表面240B，且具有第二重佈線層242；被動組件220，配置於第二連接結構240的第二表面240B上，且電性連接至第二重佈線層242；以及第二包封體230，配置於第二連接結構240的第二表面240B上，且包封被動組件220。

組件封裝200的第一表面200A(詳言之，第二連接結構240的第一表面240A)可與半導體封裝100的第二表面100B(詳言之，第一連接結構140的第二表面140B)接觸。

第二連接結構240包括多個絕緣層241，且與第一重佈線層142相似，第二重佈線層242可在兩層級的多個(例如，兩個)絕緣層241上實施。第二連接結構240的結構並非僅限於此。在一些實施例中，絕緣層241及第二重佈線層242可實施為單層或者三個或更多個層。配置於第二連接結構240的第二表面240B上的被動組件220可藉由貫穿絕緣層241的第二重佈線通孔243連接至第二重佈線層242。

此實施例中所採用的組件封裝200可包括具有容置被動組件220的貫穿孔210H的第二框架210。第二框架210具有彼此相對的第一表面210A與第二表面210B，且第二框架210的第一表面210A可與第二連接結構240的第二表面240B接觸。

第二框架210可包括絕緣構件211及貫穿絕緣構件211的第二配線結構215。第二配線結構215可藉由貫穿絕緣層241的第二重佈線通孔243連接至第二連接結構240的第二重佈線層242。

此實施例中所採用的連接件350可配置於組件封裝200上，例如配置於第二框架210的第二表面210B上。圖11為示出可在圖9所示電子組件模組300中採用的連接件350的實例的立體圖。

參照圖11，連接件350可具有連接表面351，連接表面351被配置為機械地耦合至外部裝置600的連接件650。多個連接線355可排列於連接表面351上，以連接至外部裝置(例如，剛性-柔性印刷電路板(PCB)(rigid-flexible PCB，RF-PCB)600)的對應連接線(未示出)。所述多個連接線355可包括訊號線355a 及電源線355b。

連接件350可可拆離地耦合至外部裝置600的連接件650。例如，連接件350可在連接表面351上具有例如可自外部裝置600的連接件650拆離的耦合部分352。在一些實施例中，所述多個連接線355可分別被實施為突起引腳(protruding pin)或凹陷槽(recessed groove)，且可可移除地耦合至外部裝置600的對應連接線(未示出)，所述對應連接線被配置為凹陷槽或突起引腳，以確保電性連接及機械連接。在另一實施例中，連接件350可被配置為藉由單獨的固定單元可拆離地耦合，且在耦合狀態下，所述多個連接線355可電性連接至外部裝置600。

連接件350可包括電性連接至第二配線結構215的多個外部連接端子319。所述多個外部連接端子319可分別與多個連接線355相關聯。舉例而言，所述多個外部連接端子319可設置為多個鰭(fin)。所述多個外部連接端子319可藉由第三電性連接金屬本體320(例如低熔點金屬)連接至第二配線結構215(詳言之，第二配線層212b)。

在此結構中，連接件350的每一連接線355可藉由組件封裝200的電路結構(例如第二配線結構215及第二重佈線層242)及半導體封裝100的電路結構(例如第一配線結構115、第一重佈線層142及第三重佈線層152)電性連接至被動組件220及半導體晶片120。另外，連接件350的每一連接線355可藉由連接至位於半導體封裝100的安裝表面上的第三重佈線層152的第一電性連接金屬本體170連接至另一外部裝置(例如，主板)。

根據例示性實施例的電子組件模組300可藉由將具有被動組件220的組件封裝200配置於半導體封裝100的上部部分上來減小被動組件220的安裝空間，且進一步地，可藉由縮短被動組件220與半導體晶片120之間的電性連接通路來減小雜訊。

另外，根據例示性實施例的電子組件模組300可被配置為具有最上結構(例如，組件封裝200的上部結構)，在所述最上結構中，連接件350以使得連接件350的區域與電子組件模組300的安裝空間重疊的方式被引入。在此種情形中，由於在主板上不需要用於連接件350的區域，因此主板的面積可減小。隨後將參照圖12A及圖12B對其予以詳細闡述。

如上所述，根據例示性實施例，由於可省略佔用主板相當大空間的被動組件220及連接件面積，因此電子裝置的面積可顯著減小。

在下文中，將更詳細地闡述根據例示性實施例的電子組件模組300的主要配置。

第一框架110及第二框架210可視特定材料而提高半導體封裝100及組件封裝200的剛性，且可確保第一包封體130及第二包封體230的厚度均勻性。第一框架110及第二框架210具有如上所述的第一配線結構115及第二配線結構215，且可因此用作堆疊式封裝(POP)類型的封裝結構。因此，可以其他形式修改本發明的例示性實施例，且可視所述形式來執行其他功能。

如上所述，第一框架110包括：第一絕緣層111a，與第一連接結構140接觸；第一配線層112a，與第一連接結構140接觸且嵌入第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的一側上，第一絕緣層111a的所述一側與第一絕緣層111a的上面嵌入有第一配線層112a的一側相對；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c電性連接至連接墊120P。第一配線層112a、第二配線層112b及第三配線層112c藉由分別貫穿第一絕緣層111a及第二絕緣層111b的第一配線通孔113a及第二配線通孔113b電性連接至彼此。

在此實施例中所採用的第一框架的情形中，由於第一配線層112a嵌入第一絕緣層111a中，因此因第一配線層112a的厚度而產生的台階(step)可顯著地減小，且第一連接結構140的絕緣距離可更加恆定(constant)。當第一絕緣層111a凹陷入其中時，第一配線層112a可具有在第一絕緣層111a的下表面與第一配線層112a的下表面之間的台階。在此種情形中，可防止第一包封體130的材料滲出而污染第一配線層112a。

第二框架210包括配置於第二連接結構240上的絕緣構件211、分別配置於絕緣構件211的兩個表面上的第一配線層212a及第二配線層212b以及貫穿第一配線層212a及第二配線層212b的配線通孔213。第一配線層212a可藉由第二重佈線通孔243連接至第二重佈線層242。

第一框架110及第二框架210可藉由製造印刷電路板的製程製造成具有足夠的厚度，而第一連接結構140及第二連接結構240可藉由半導體製程等製造成具有相對減小的厚度。因此，第一框架110的第一配線層112a、第二配線層112b及第三配線層112c以及第二框架210的第一配線層212a及第二配線層212b中的每一者的厚度可大於第一連接結構140的第一重佈線層142及第二連接結構240的第二重佈線層242中的每一者的厚度。

在一些其他實施例中，第一連接結構140及/或第二連接結構240亦可藉由與第一框架110及第二框架210的印刷電路板製造製程相似的印刷電路板製造製程來製造。在此種情形中，第一框架110的第一配線層112a、第二配線層112b及第三配線層112c以及第二框架210的第一配線層212a及第二配線層212b中的每一者的厚度可相似於第一重佈線層142及第二重佈線層242中的每一者的厚度。

在一些實施例中，第一絕緣層111a及第二絕緣層111b以及絕緣構件211可由熱固性樹脂(例如環氧樹脂)、熱塑性樹脂(例如聚醯亞胺)或該些樹脂與無機填料的混合物或者其中該些樹脂連同無機填料被浸漬以核心材料(例如玻璃纖維、玻璃布、玻璃織物布等)的樹脂形成，例如預浸體樹脂(prepreg resin)、味之素構成膜(Ajinomoto Bulid-up Film，ABF)樹脂、弗朗克功能調節劑4(Frankel’s function regulator-4，FR-4)樹脂、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)樹脂等。在一些實施例中，可使用感光成像介電(PID)樹脂。預浸體可用於剛性維持。

第一配線層112a、第二配線層112b及第三配線層112c用於對半導體晶片120的連接墊120P進行重新分佈。第一配線層212a及第二配線層212b可用於對被動組件進行重新分佈。第一配線層112a、第二配線層112b及第三配線層112c以及第一配線層212a及第二配線層212b可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一配線層112a、第二配線層112b及第三配線層112c以及第一配線層212a及第二配線層212b可根據對應層的設計來執行各種功能，且例如可包括接地(GND)圖案、電源(PoWeR：PWR)圖案、訊號(S)圖案等。在此種情形中，訊號S圖案包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如包括資料訊號等。第一配線層112a、第二配線層112b及第三配線層112c中的至少一者及/或第一配線層212a及第二配線層212b中的至少一者亦可包括通孔接墊、配線接墊、球接墊等。

第一配線通孔113a及第二配線通孔113b以及配線通孔213分別設置於第一框架110及第二框架210中的層間連接結構中。第一配線通孔113a及第二配線通孔113b以及配線通孔213亦可使用上述導電材料。第一配線通孔113a及第二配線通孔113b以及配線通孔213可為以導電材料填充的填充型通孔(filled via)，或者可為隨著導電材料沿著通孔孔洞的壁表面形成而形成的共形型通孔(conformal via)。另一方面，根據所述製程，第一配線通孔113a及第二配線通孔113b可具有在相同方向上錐化的錐形形狀，例如，就剖面而言，上部寬度小於下部寬度的錐形形狀。第一配線通孔113a及第二配線通孔113b可分別藉由相同的鍍覆製程(plating process)與第二配線層112b及第三配線層112c整合。

半導體晶片120可為其中數百至數百萬個裝置整合於單一晶片中的積體電路(IC)。在此種情形中，積體電路可為(但不限於)處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之，可為應用處理器(AP)；或者可為記憶體晶片，例如(舉例而言)揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體等；或者可為邏輯晶片，例如類比數位轉換器等；或者可為另一類型的晶片，例如電源管理積體電路(power managementintegrated circuit，PMIC)；或者可為其中一些的組合。

半導體晶片120可基於主動晶圓而形成。在此種情形中，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體中可形成各種電路。提供連接墊120P以將半導體晶片120電性連接至其他組件，且作為其形成材料，可使用例如鋁(Al)、銅(Cu)等導電材料，而無任何特別限制。在本體的主動面上可形成鈍化膜121，以暴露出連接墊120P。鈍化膜121可為氧化物膜、氮化物膜等，或者可為氧化物膜及氮化物膜構成的雙層。連接墊120P的下表面可藉由鈍化膜121而具有與第一包封體130的下表面的台階，且因此，第一包封體130可填充鈍化膜121與第一連接結構140之間的空間的至少部分。在此種情形中，可在一定程度上防止第一包封體130滲出至連接墊120P的下表面。絕緣膜(未示出)等可進一步配置於其他需要的位置中。半導體晶片120可為裸晶粒，進而使得連接墊120P可物理地接觸第一連接結構140的第一重佈線通孔143。視半導體晶片120的類型而定，可進一步在半導體晶片120的主動面上形成單獨的重佈線層(未示出)，且可將凸塊(未示出)等連接至連接墊120P。

第一包封體130可保護第一框架110、第一半導體晶片120等。相似地，第二包封體230可保護第二框架210、被動組件220等。第二包封體230的包封形式並無特別限制，且可為包裹待保護對象的至少部分的形式。第一包封體130及第二包封體230填充貫穿孔110H及210H，以視第一包封體130及第二包封體230的詳細材料用作黏合劑，並減少彎曲(buckling)。

第一包封體130及第二包封體230的材料並非僅限於此。舉例而言，可使用熱固性樹脂(例如環氧樹脂)、熱塑性樹脂(例如聚醯亞胺)或者將該些樹脂與無機填料混合的樹脂、其中該些樹脂連同無機填料被浸漬以核心材料(例如玻璃纖維等)的樹脂。在一些實施例中，作為第一包封體130及第二包封體230，可使用可固化樹脂(curable resin)或感光成像包封體(photoimageable encapsulant，PIE)樹脂，例如預浸體樹脂、ABF樹脂、FR-4樹脂、BT樹脂等。

第三重佈線層152可如上所述配置於第一包封體130上，以連接至第一框架110的配線結構(詳言之，連接至第三配線層112c)。第三重佈線通孔153貫穿第一包封體130的至少部分，且將作為第一框架110的最上配線層的第三配線層112c與第三重佈線層152電性連接。第三重佈線層152及第三重佈線通孔153的形成材料可包括如上所述的導電材料，且在一些實施例中亦可包括例如銅(Cu)等金屬。第三重佈線層152及第三重佈線通孔153中的每一者可為各自由晶種層及鍍覆層構成的多個導體層。第三重佈線層152可根據設計來執行各種功能。舉例而言，第三重佈線層152可包括例如接地圖案、電源圖案、訊號圖案等。第三重佈線通孔153亦可具有就剖面而言，上表面寬度小於下表面寬度的錐形形狀。

第一連接結構140可對半導體晶片120的連接墊120P進行重新分佈。半導體晶片120的具有各種功能的數十至數百個連接墊120P可藉由第一連接結構140進行重新分佈，且可視其功能而藉由第一電性連接金屬本體170與外部進行物理連接及/或電性連接。

作為第一連接結構140的絕緣層141的材料，除上述絕緣材料之外還可使用感光成像介電材料(例如PID樹脂等)。當絕緣層141具有感光成像性質時，絕緣層141可形成為具有相對減小的厚度，且可更容易地利用微影製程(photolithography process)獲得第一重佈線通孔143的精密節距。在一些實施例中，絕緣層141可為包含絕緣樹脂及無機填料的感光成像介電層。舉例而言，當絕緣層141包括多層時，多層的材料可為彼此相同，且視需要，可為彼此不同。儘管絕緣層141由多層構成，然而視製程而定，其層之間的邊界可能是不清楚的。

第一重佈線層142可對連接墊120P實質上進行重新分佈，且以上所述的導電材料可用作其材料。第一重佈線層142可根據對應層的設計來執行各種功能，且例如可包括接地圖案、電源圖案、訊號圖案等。在此種情形中，訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如包括資料訊號等，且視需要，可包括各種形狀的接墊圖案。以上所述的導電材料亦可用作第一重佈線通孔143的材料。第一重佈線通孔143可以導電材料完全填充，或者可隨著導電材料沿著通孔的壁形成而形成。第二連接結構240的每一結構亦可以與第一連接結構140的材料及製程相似的材料及製程來製造。

第一連接結構140的通孔143可具有在與框架110的第一配線通孔113a及第二配線通孔113b錐化的方向相反的方向上錐化的形狀。舉例而言，通孔143可具有就剖面而言，上表面寬度大於下表面寬度的錐形形狀。

半導體封裝100的第一鈍化層181及第二鈍化層182以及組件封裝200的第一鈍化層281可包括例如預浸體、ABF、FR-4、BT、阻焊劑或PID。半導體封裝100的第一鈍化層181及第二鈍化層182以及組件封裝200的第一鈍化層281可包括用於電性連接的多個開口181H、182H及281H。

詳言之，在半導體封裝100的第一鈍化層181中形成多個開口181H以暴露出第三重佈線層152的部分，且形成第一凸塊下金屬層160以經由所述多個開口181H連接至第三重佈線層152的部分，且可形成第一電性連接金屬本體170。

相似地，在組件封裝200的第一鈍化層281中形成多個開口281H以暴露出第二重佈線層242的部分，且形成第二凸塊下金屬層260以經由所述多個開口281H連接至第二重佈線層242的部分，且可形成第二電性連接金屬本體270。在半導體封裝100的第二鈍化層182中形成多個開口182H以暴露出第一重佈線層142的部分，且第二電性連接金屬本體270可經由所述多個開口182H連接至第一重佈線層142的部分。

環繞第二電性連接金屬本體270的底部填充膠(underfill)380填充第一連接結構140的第二表面140B與第二連接結構240的第一表面240A之間的間隙，進而使得半導體封裝100與組件封裝200可牢固地耦合至彼此。

第一凸塊下金屬層160及第二凸塊下金屬層260可藉由習知金屬化方法、使用例如金屬等習知導電材料形成於第一鈍化層181及第一鈍化層281的開口中，但是其例示性實施例並非僅限於此。第一電性連接金屬本體170及第二電性連接金屬本體270的數目、間隔、排列類型等並無特別限制，且可視熟習此項技術者的設計規格進行充分修改。舉例而言，視連接墊120P的數目而定，第一電性連接金屬本體170的數目可為幾十至幾千個，且可為更多或更少的數目。

第一電性連接金屬本體170及第二電性連接金屬本體270用於將半導體封裝100物理連接及/或電性連接至外部裝置，例如電子裝置的主板。第一電性連接金屬本體170及第二電性連接金屬本體270可包含低熔點金屬，例如錫(Sn)-鋁(Al)-銅(Cu)形成的焊料等。第一電性連接金屬本體170可為多層或單層。舉例而言，多層可包括銅柱及焊料，且單層可包括錫-銀焊料或銅。

第一電性連接金屬本體170及第二電性連接金屬本體270以球形狀示出，但是可具有擁有另一恆定高度的結構(例如呈接腳(land)或引腳)。因此，藉由第一電性連接金屬本體170的高度，可在絕緣層141的下表面上固定一定的安裝空間。

根據例示性實施例的電子組件模組300採用連接件作為最上結構，藉此顯著地縮小主板。詳言之，參照圖12A及圖12B，將闡述由根據例示性實施例的電子組件模組對主板造成的小型化效應(miniaturization effect)。

圖12A為示出根據本發明概念例示性實施例的作為圖9所示電子組件模組的應用實例的顯示總成的實例的平面圖，且圖 12B是沿圖12A所示的線II1-II1'截取的顯示總成的剖面圖。圖13是沿線II2-II2'截取的圖12A所示顯示總成的剖面圖。

參照圖12A及圖12B，電子裝置可包括主板400、顯示面板500及將主板400與顯示面板500連接的剛性-柔性印刷電路板(RF-PCB)600。

剛性-柔性PCB 600的連接件650可耦合至用於主板400的連接件350，以確保顯示面板500與主板400之間的功率/訊號連接。此種電子裝置可為行動裝置。

如圖13中所示，安裝於主板400上的電子組件模組300包括具有例如電源管理IC(PMIC)晶片等半導體晶片的半導體封裝100以及配置於其上且包括被動組件的組件封裝200。參照圖9至圖11可理解電子組件模組300的詳細配置。

根據例示性實施例的電子組件模組300採用用於主板400的連接件350作為其最上結構，且剛性-柔性PCB 600的連接件650可連接至電子組件模組300的連接件350。因此，可藉由電子組件模組300確保顯示面板500與主板400之間的電源/訊號連接。

如上所述，可藉由利用電子組件模組300的安裝空間來配置連接件350，且可防止由於連接件350而導致的主板400的附加空間消耗。另外，由於各種被動組件可配置於電子組件模組300的組件封裝200中，因此可減少由於被動組件而導致的主板400的空間消耗。

因此，可減小行動裝置中所採用的主板400的尺寸，且可確保用於例如電池等其他配置的足夠空間，或者可進一步使行動裝置小型化。

根據例示性實施例的電子組件模組可以各種形式實施。組件封裝結構以及半導體封裝結構可進行多種改變(例如，參見圖14、圖16及圖17)，且可在不配置單獨的組件封裝(例如，參見圖15至圖17)的條件下，部分地使用半導體封裝的區域來配置被動組件。

圖14為根據例示性實施例的電子組件模組的剖面示意圖。

參照圖14，可理解，除採用具有不同結構的半導體封裝100A以外，根據例示性實施例的電子組件模組300A具有與圖9至圖11中所示結構相似的結構。除非另外具體闡述，否則例示性實施例的組件的說明可參照對圖9至圖11中所示電子組件模組300的相同或相似組件的說明。

例示性實施例中所採用的半導體封裝100A包括第一框架110'，第一框架110'配置於連接結構140的第一表面140A上且包括具有僅第二表面110B敞開的凹陷形狀的空腔110H'。半導體晶片120可以使得半導體晶片120的非主動面面對空腔110H'的底表面的方式接納於空腔110H'中。空腔110H'的底表面可包括由例如金屬等材料形成且在形成空腔110H'時用作終止元件(stopper)的終止層112M。第一半導體晶片120的非主動面與空腔110H'的底表面可藉由黏合層125貼附至彼此。

在半導體晶片120的連接墊120P上可配置有導電凸塊120B。導電凸塊120B具有預定高度且可具有與第一包封體130的表面共面的實質上平的上表面。半導體晶片120的連接墊120P可藉由導電凸塊120B連接至第一連接結構140的第一重佈線層142(詳言之，重佈線通孔143)。

例示性實施例中所採用的第一框架110'包括：核心絕緣層111a；第一配線層112a及第二配線層112b，分別配置於核心絕緣層111a的上表面及下表面上；第一積層絕緣層111b，配置於核心絕緣層111a下面以覆蓋第一配線層112a；第三配線層112c，配置於第一積層絕緣層111b上；第二積層絕緣層111c，配置於核心絕緣層111a的上側上以覆蓋第二配線層112b；以及第四配線層112d，配置於第二積層絕緣層111c上。

第一框架110'包括：第一配線通孔113a，貫穿核心絕緣層111a且將第一配線層112a與第二配線層112b連接；第二配線通孔113b，貫穿第一積層絕緣層111b且將第一配線層112a與第三配線層112c連接；以及第三配線通孔113c，貫穿第二積層絕緣層111c且將第二配線層112b與第四配線層112d連接。

與前述實施例相似，在半導體封裝100A上配置有組件封裝200，且第一連接結構140的第一重佈線層142與第二連接結構240的第二重佈線層242可電性連接至彼此。組件封裝200上配置有連接件350，且連接件350的外部連接端子319可電性連接至第二配線結構215(詳言之，第二配線層212b)。

例示性實施例中所採用的連接件350可電性連接至半導體封裝100的第一重佈線層142及第三重佈線層152以及第一配線結構115，且電性連接至第二配線結構215及第二重佈線層242，且因此亦可電性連接至被動組件220及半導體晶片120。

圖15為根據例示性實施例的電子組件模組的剖面示意圖。

參照圖15，除不形成單獨的組件封裝以外，根據例示性實施例的電子組件模組300B可被理解為相似於圖9至圖11中所示的結構。除非另外具體闡述，否則例示性實施例的組件的說明可參照對圖9至圖11中所示電子組件模組300的相同或相似組件的說明。

儘管根據例示性實施例的電子組件模組300B包括與圖9中所示例示性實施例的半導體封裝相似的半導體封裝100，然而可在半導體封裝100的第二表面100B上(例如，在第一連接結構140的第二表面140B上)直接配置被動組件220來替代單獨的組件封裝(參見圖9中的200)。被動組件220可藉由低熔點金屬本體275連接至第一重佈線層142的部分。第一重佈線層142的連接區域可由第二鈍化層182的開口界定。

採用第二框架210作為將連接件350與半導體封裝100互連的中介層(interposer)。第二框架210可包括分別配置於絕緣構件211的兩個表面上的第一配線層212a及第二配線層212b以及貫穿第一配線層212a及第二配線層212b的配線通孔213，但是其例示性實施例並非僅限於此，且因此亦可具有呈提供垂直連接通路的形式的另一配線結構。

第二框架210可包括分別配置於其第一表面210A及第二表面210B上的第一鈍化層281及第二鈍化層282。第一鈍化層281及第二鈍化層282可各自具有暴露出第一配線層212a及第二配線層212b的部分的開口。連接件350的外部連接端子319藉由第三電性連接金屬本體320(例如低熔點金屬)連接至第二配線結構215(詳言之，第二配線層212b)，且第二配線結構215(詳言之，第一配線層212a)可藉由第二電性連接金屬本體270連接至半導體封裝100的第一重佈線層142。

圖16為示意性地說明根據例示性實施例的電子組件模組的剖面圖。

參照圖16，除採用具有另一結構的半導體封裝100B且不配置單獨的組件封裝以外，根據例示性實施例的電子組件模組300C可被理解為相似於圖9至圖11中所示的結構。除非另外具體闡述，否則例示性實施例的組件的說明可參照對圖9至圖11中所示電子組件模組300的相同或相似組件的說明。

根據例示性實施例的半導體封裝100B可不具有框架結構，但是可具有作為配線結構(垂直連接結構)貫穿包封體130的金屬柱115'。金屬柱115'可包含例如銅(Cu)。金屬柱115'的一端連接至第一連接結構140的第一重佈線層142，且金屬柱115' 的另一端連接至第三重佈線層155。第三重佈線層155可配置於第一包封體130的表面上。

儘管在此實施例中，僅半導體封裝100B被例示為具有使用金屬柱115'的配線結構而不採用框架結構，然而與其相似，在圖9及圖14所示組件封裝200的配線結構的情形中，第二框架210可以貫穿第二包封體230的金屬柱來替換。

根據例示性實施例的電子組件模組300C可以使得被動組件220直接配置於半導體封裝100的第二表面100B上(例如配置於第一連接結構140的第二表面140B上)的方式進行配置。另外，第二框架210可具有將連接件350與半導體封裝100B互連的第二配線結構215。

第二配線結構215可包括第一配線層212a及第二配線層212b以及貫穿第一配線層212a及第二配線層212b的配線通孔213。連接件350的外部連接端子319可藉由第三電性連接金屬本體320(例如低熔點金屬)連接至第二配線結構215(詳言之，第二配線層212b)。第二配線結構215(詳言之，第一配線層212a)可藉由第二電性連接金屬本體270連接至半導體封裝100B的第一重佈線層142。

圖17為示意性地說明根據例示性實施例的電子組件模組的剖面圖。

參照圖17，除採用具有另一結構的半導體封裝100C且不配置單獨的組件封裝以外，根據例示性實施例的電子組件模組 300D可被理解為相似於圖9及圖10中所示的結構。除非另外具體闡述，否則例示性實施例的組件的說明可參照對圖9及圖10中所示電子組件模組300的相同或相似組件的說明。

與參照圖16的例示性實施例的半導體封裝100B相似，根據例示性實施例的半導體封裝100C可不具有框架結構，但是可具有作為配線結構(其為垂直連接結構)貫穿包封體130的低熔點金屬本體115"。低熔點金屬本體115"可包括例如焊球。低熔點金屬本體11"可連接至第一連接結構140的第一重佈線層142且延伸至半導體封裝的安裝表面，以在第一包封體130的外部暴露出。

如與圖15及圖16中所示電子組件模組300B及300C相似，在根據例示性實施例的電子組件模組300D的情形中，在半導體封裝100C的第二表面100B上(例如在第一連接結構140的第二表面140B上)可直接配置有被動組件220。另外，第二框架210可具有將連接件350與半導體封裝100C互連的第二配線結構215。

與前述實施例的第一連接結構140相似，此實施例中所採用的第一連接結構190可包括用於對半導體晶片120的連接墊120P進行重新分佈的重佈線層192以及重佈線通孔193，且如圖17中所示亦可實施為具有較前述實施例的第一連接結構140的厚度大的厚度。詳言之，與第二框架210的情形相似，第一連接結構190可被理解為具有藉由通用印刷電路板製造製程製造的形式。

第一連接結構190的重佈線層192可具有與另一框架 (如在第二框架210中)的配線層的厚度相似的厚度，且可具有較使用感光成像介電材料作為絕緣層製造的連接結構的重佈線層的厚度大的厚度。構成第一連接結構190的絕緣層191可由熱固性樹脂(例如環氧樹脂)、熱塑性樹脂(例如聚醯亞胺)或該些樹脂與無機填料的混合物或者其中該些樹脂連同無機填料被浸漬以核心材料(例如玻璃纖維、玻璃布、玻璃織物布等)的樹脂形成，例如預浸體樹脂、味之素構成膜(ABF)樹脂、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂等。

如上所述，藉由採用電子組件模組的最上結構作為連接件並在單個模組中安裝被動組件，可顯著減小主板的尺寸。因此，可確保用於例如電池等其他配置的足夠空間，或者可進一步使行動裝置小型化。

如上所述，根據例示性實施例，可提供一種電子組件模組，在所述電子組件模組中，藉由將例如被動組件等各種組件與半導體晶片模組化成一個組件以耦合至連接件，可顯著減小主板的安裝空間。

在本發明概念中，為方便起見，下側、下部部分、下表面等指代相對於圖式所示剖面而言向下的方向，且上側、上部部分及上表面用於與其相反的方向上。然而，應注意，對方向的此種定義是為了方便闡釋，且申請專利範圍的權利範圍不受此種方向的說明所特別限制。

在本發明概念中進行連接的含義不僅囊括直接連接，說且亦包括間接連接。另外，用語「電性連接」意指包括物理連接與非連接二者的概念。此外，使用「第一(first)」、「第二(second)」等表達是為了區分各個組件，而非限制組件的次序及/或重要性等。在一些情形中，在不背離權利範圍的條件下，第一組件可被稱為第二組件，且相似地，第二組件亦可被稱為第一組件。

此發明概念中所使用的表達「實例」並不意指同一實施例，而是為強調並闡釋不同的獨特特徵而提供。然而，上述實例或實施例並不排除與其他實例的特徵相組合而實施。舉例而言，儘管在具體實例中的說明在另一實例中並未闡述，然而除非所述另一實例另外闡述或相矛盾，否則所述說明可被理解為與另一實例相關的闡釋。

此發明概念中所使用的用語僅用於說明實例，而不旨在限制本發明概念。除非上下文另外清楚地指明，否則單數表達包括複數表達。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出修改及變型。

100:半導體封裝