TWI808295B

TWI808295B - 磁阻裝置及磁阻記憶體

Info

Publication number: TWI808295B
Application number: TW109101640A
Authority: TW
Inventors: 池川純夫; 漢圭李; 桑吉艾嘉沃; 吉軍孫; 席德Ｍ艾朗姆; 湯瑪斯安德瑞
Original assignee: 美商艾爾斯賓科技公司
Priority date: 2019-01-18
Filing date: 2020-01-17
Publication date: 2023-07-11
Also published as: US12167702B2; WO2020150451A1; US20230309416A1; US20200235288A1; TW202101458A; US11637235B2

Abstract

本發明尤其係關於一種磁阻裝置及一種包含複數個此類磁阻裝置的磁阻記憶體。在一些態樣中，一種磁阻裝置可包括一磁性固定區域、在該磁性固定區域上方或下方的一磁性自由區域，及定位在該磁性固定區域與該磁性自由區域之間的一中間區域，其中該中間區域包括一第一介電材料。該磁阻裝置亦可包括形成於該磁性自由區域之相反側壁上的封裝層，其中該等封裝層包括該第一介電材料。

Description

磁阻裝置及磁阻記憶體

本發明尤其係關於磁阻堆疊及用於製造及使用所揭示之磁阻堆疊之方法。

本文中描述且說明瞭許多發明，以及彼等發明之許多態樣及實施例。在一個態樣中，本發明係關於磁阻堆疊(例如，磁阻記憶體裝置、磁阻感測器/轉換器裝置等之部分)，及製造所描述之磁阻堆疊之方法。本發明之示範性磁阻堆疊(例如，磁穿隧接面(MTJ)磁阻裝置中所使用的)可包括形成於磁穿隧接面上的封裝層。本發明之示範性磁阻堆疊亦可包括由多個磁阻堆疊共享的自旋軌道轉矩(SOT)寫入線。因此，在一些態樣中，本發明可係關於SOT磁阻隨機存取記憶體(SOT MRAM)裝置及/或非揮發性邏輯裝置及製造及使用此類裝置之方法。然而，本發明之示範性磁阻堆疊(包括形成於磁穿隧接面上的封裝層)可適用於其他類型的裝置，包括但不限於自旋轉移轉矩(STT)裝置。

簡言之，記憶體裝置(例如，MRAM)中所使用之磁阻堆疊包括安置於「固定」磁性區域(下文中稱為「固定區域」)與「自由」磁性區域(下文中稱為「自由區域」)之間的至少一個非磁性層(例如，至少一個介電層，或非磁性但導電之層)，該「固定」磁性區域及該「自由」磁性區域各自包括一或多個鐵磁性材料層。可藉由切換、程式化及/或控制自由區域之該(該等)磁性層中的磁化向量之方向(亦即，磁化方向)來將資訊儲存在磁阻記憶體堆疊中。可藉由將寫入信號(例如，一或多個電流脈衝)施加至磁阻記憶體堆疊(例如，例如，藉由STT 導一或多個電流脈衝穿過磁阻堆疊，或藉由SOT切換來沿著SOT寫入線引導一或多個電流脈衝，等等)來切換且/或程式化(例如，藉由自旋軌道轉矩(SOT)或自旋轉移轉矩(STT))自由區域之磁化向量之方向。相比之下，固定區域之磁性層中之磁化向量磁性固定在預定方向上。當鄰近於非磁性層(例如，介電層)的自由區域之磁化向量在與鄰近於非磁性層的固定區域之磁化向量相同的方向上時，磁阻記憶體堆疊具有具有第一電阻的第一磁性狀態(例如，低電阻狀態)。相反，當鄰近於非磁性層的自由區域之磁化向量與鄰近於非磁性層的固定區域之磁化向量之方向相反時，磁阻記憶體堆疊具有具有第二電阻的第二磁性狀態(例如，高電阻狀態)。磁阻記憶體堆疊之磁性狀態係回應於讀取電流基於堆疊之電阻進行決定或讀取(例如，藉由引導讀取電流穿過堆疊)。

應注意，儘管本發明中的示範性實施例係在MTJ堆疊/結構之情境中予以描述，但實施例亦可實施於導體(例如，銅)安置於兩個鐵磁性區域/層/材料之間的巨大磁阻(GMR)堆疊/結構中。實際上，本發明之實施例亦可結合其他類型的磁阻堆疊(及/或結構)使用，其中此類堆疊包括固定區域、自由區域、中間區域，等等。為了簡潔起見，將不在GMR或其他磁阻堆疊/結構之情境中具體地重複論述及說明--但此類論述及說明將被解釋為完全適用於GMR及其他堆疊/結構。

隨著為了例如增加密度，磁性記憶體裝置(例如，MRAM)朝向更小製程節點推進，單獨MTJ位元大小必須側向地縮小以適應位元之間的較緊密間距及空間。然而，隨著MTJ位元之大小及/或縱橫比降低，MTJ之自由區域之兩個磁性狀態之間的能量障壁亦可降低。然而，隨著能量障壁降低，MTJ位元之資料保持及/或熱穩定性亦可降低或以其他方式變得受損。通常，藉由例如改變自由區域之組成物、材料及/或尺寸來增加該自由區域之磁異向性或磁矩，進而可校正或緩和MTJ位元之能量障壁之降低。然而，如此做亦可在某些情況下使MTJ 位元之臨界電流上升。具有高臨界電流之MTJ位元在寫入及/或重置操作期間經歷較大量的週期性損壞及退化，例如，在自旋轉移轉矩(STT)磁阻裝置中。在平面內(in-plane)磁穿隧接面之狀況下，關於臨界電流的退磁場效應之存在亦可降低切換效率(由於臨界電流之增加)。此外，隨著MTJ位元大小變得較小，MTJ位元中之電侵入效應變得較大，從而導致降低之磁阻比(MR)及低電阻狀態中的增加之MTJ電阻(Rmtj)，及增加之STT-切換電壓。

在一些實施例中，本發明係關於用於藉由操縱此類MTJ位元之形狀、組成物，及/或尺寸來獲得較小大小的MTJ位元(亦即，具有相對較小尺寸之MTJ位元)中的高能量障壁及切換效率之裝置及方法。此外，在一些實施例中，本發明係關於用於藉由利用自旋軌道轉矩(SOT)寫入線切換MTJ位元來獲得MTJ位元之高週期耐久性之裝置及方法。然而，本發明之範疇藉由隨附申請專利範圍，且並非藉由所得裝置或方法之任何特性限定。

在一個實施例中，一種磁阻裝置可包含：一磁性固定區域；一磁性自由區域，其定位在該磁性固定區域上方或下方；一中間區域，其定位在該磁性固定區域與該磁性自由區域之間，其中該中間區域包括一第一介電材料；以及封裝層，其形成於該磁性自由區域之相反側壁上，其中該等封裝層包括該第一介電材料。

在一個實施例中，一種磁阻記憶體可包含：複數個磁阻裝置，其中每個磁阻裝置包括一磁性固定區域、一磁性自由區域、定位在該磁性固定區域與該磁性自由區域之間的一中間區域，及形成在該磁性自由區域之相反側壁上的封裝層，其中該中間區域及該等封裝層中之每一者包括氧化鎂(MgO)；以及一第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中該第一導體與每個磁阻裝置之該磁性自由區域電接觸，且其中該等封裝層終止於該第一導體之一表面處。

在一個實施例中，一種磁阻記憶體可包含：複數個磁阻裝置，其中每個磁阻裝置包括一磁性固定區域、一磁性自由區域、定位在該磁性固定區域與該磁性自由區域之間的一中間區域，及形成於該磁性自由區域之相反側壁上的封裝層，其中該中間區域及該等封裝層中之每一者包括一相同介電材料；以及一第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中該第一導體與每個磁阻裝置之該磁性自由區域電接觸，且其中該等封裝層延伸超過一磁阻裝置與該第一導體之一界面。

在一個實施例中，一種磁阻記憶體可包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在該磁性固定區域與該磁性自由區域之間的中間區域，及形成在該磁性自由區域之相反側壁上的封裝層，其中該中間區域及磁性自由區域產生垂直於該中間區域與該磁性自由區域之間的界面的界面磁異向性，且其中該中間區域及該等封裝層中之每一者包括相同介電材料；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中該第一導體與每個磁阻裝置之該磁性自由區域電接觸。

在一個實施例中，一種磁阻記憶體可包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在該磁性固定區域與該磁性自由區域之間的中間區域，及形成於該磁性自由區域之相反側壁上的封裝層，其中該中間區域及該等封裝層中之每一者包括相同介電材料；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中該第一導體與每個磁阻裝置之該磁性自由區域電接觸，其中不斷地調節的電流流過該第一導體以用於寫入操作。

所揭示之實施例之額外目標及優勢將在隨後之描述中部分地陳述，且部分地將自該描述中顯而易見，或可藉由實踐所揭示之實施例學習。所揭示之實施例之目標及優勢將藉助於在所附申請專利範圍中特定指出之元件及組合來實現並獲得。

應理解，先前一般性描述及以下詳細描述僅為示範性及解釋性的，且不限制所揭示之實施例，如所主張。

本發明之實施例可結合隨附圖式中所說明之態樣來實施。此等圖式展示本發明之不同態樣，且在適當情況下，在不同的圖中說明類似結構、組件、材料及/或元件之參考數字係以類似方式標記。將理解，除特別展示之結構、組件及/或元件以外，結構、組件及/或元件之各種組合已被考量且在本發明之範疇內。

為說明之簡潔及清楚起見，圖描繪了各種所描述之實施例之一般結構及/或建構方式，以及相關聯之製造方法。出於說明之容易性，圖將沿著所說明堆疊之厚度的不同區域描繪為具有帶有直邊緣(例如，使用線描繪)之良好限定的邊界之層。然而，熟習此項技術者將理解，實際上，在鄰近區域或層之間的界面處，此等區域之材料可熔合在一起，或遷移至一個或另一材料中，且使該等區域之邊界不明確或擴散。亦即，儘管在圖中說明具有相異界面之多個層，但在一些情況下，隨著時間的流逝及/或曝露於高溫，該等層中之一些層的材料可遷移至其他層之材料中或與其他層之材料相互作用，以在此等層之間呈現出更擴散的界面。此外，儘管圖將每個區域或層說明為具有遍及其寬度的相對均勻厚度，但此項技術中之一般技術者將認識到，實際上，不同的區域可具有非均勻厚度(例如，層之厚度可沿著層之寬度變化)，且/或一個區域或層之厚度可相對於另一(例如，鄰近)區域或層而不同。

在圖及描述中，可出於簡潔之目的(且為避免遮擋其他特徵及細節)而省略眾所周知的特徵(例如，互連件，等等)及製造技術(例如，沈積技術、蝕刻技術，等等)之細節，因為此等特徵/技術為此項技術中之一般技術者眾所周知的。圖中的元件未必按比例繪製。一些特徵之尺寸可相對於其他特徵被誇示以改良對示範性實施例之理解。橫截面圖係被提供來幫助說明各種區域/層之相對定位且描述各種處理步驟的簡化圖。熟習此項技術者將瞭解，橫截面圖未按比例繪製且不應被視為表示不同區域/層之間的比例關係。此外，雖然說明特定區域/層及特徵具有直線90度邊緣，但實際上，此等區域/層可能更「圓」及/或逐漸傾斜。應注意，即使未特別提及，但參考一個實施例所描述之態樣亦可適用於其他實施例，且可與其他實施例一起使用。

此外，本文中描述且說明瞭許多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本發明之每一態樣及/或其實施例可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，本文中未單獨論述及/或說明特定排列及組合。值得注意的是，本文中描述為「示範性」的實施例或實施方式不應被解釋為例如相比於其他實施例或實施方式為較佳的或有利的。實情為，意欲反映或指示該(該等)實施例為一或多個「示例性」實施例。此外，即使圖及此書面揭示內容看上去以特定的建構次序(例如，自底部至頂部)描述所揭示之磁阻堆疊，但將理解，所描繪之磁阻堆疊可具有不同的次序(例如，相反次序(亦即，自頂部至底部))。

D:汲極

G:閘極

S:源極

L:長度

L_cell:長度

W:寬度

W_sot:寬度

W_cell:寬度

T:厚度

T_sot:厚度

T_enc:厚度

1-1:平面

2-2:平面

3-3:平面

4-4:平面

5-5:平面

6-6:平面

7-7:平面

8-8:平面

9-9:平面

10-10:平面

11-11:平面

12-12:平面

13-13:平面

14-14:平面

10:自由區域

15:封裝層

20:中間區域

30:固定區域

40:二極體

43:互連件

45:頂部電極

50:位元線

60:字線

70:SOT寫入線

75:導電導通體/導通體

75':空腔

77:導通體

80:電晶體

85:絕緣體區域

85':額外封裝物

90:源極線

95:切換電流

95:積體電路裝置(IC)

100:磁阻裝置/磁阻堆疊

150:區域

160、170、170'、180、190:線

200:記憶體單元

300:記憶體單元

321:MTJ位元

350:大小調整的堆疊

400:記憶體單元

700:方法

710:步驟

720:步驟

730:步驟

740:步驟

750:步驟

760:步驟

770:步驟

780:步驟

1000:磁阻裝置

1100:方法

1110:步驟

1120:步驟

1130:步驟

1140:步驟

1150:步驟

1160:步驟

1400:方法

1410:步驟

1420:步驟

1430:步驟

1440:步驟

1450:步驟

1460:步驟

2000:磁阻裝置

3000:磁阻裝置

圖1說明本發明之示範性磁阻堆疊的橫截面圖。

圖2A說明本發明之示範性磁阻堆疊之一部分的透視圖。

圖2B說明圖2A中所示之示範性磁阻堆疊之部分的平面圖。

圖3說明另一實施例中的示範性磁阻堆疊的平面圖。

圖4說明本發明之示範性磁阻堆疊之一部分的透視圖。

圖5A說明包括本發明之示範性磁阻堆疊的記憶體單元之一部分的平面圖。

圖5B說明沿著圖5A中所示之平面1-1的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的橫截面圖。

圖5C說明沿著圖5A中所示之平面2-2的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的另一橫截面圖。

圖6A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。

圖6B說明沿著圖6A中所示之平面3-3的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。

圖6C說明沿著圖6A中所示之平面4-4的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的另一橫截面圖。

圖7為製造本發明之示範性磁阻裝置1000之方法700的流程圖。

圖8A-8I為製造過程之各種級段處的磁阻裝置1000的示意性橫截面圖。

圖9為製造過程之一個級段處的磁阻裝置100的示意性橫截面圖。

圖10為製造本發明之示範性磁阻裝置1000之另一方法1100的流程圖。

圖11A、11B、11C、11D、11E、11F、11G及11H為製造過程之各種級段處的磁阻裝置1000的示意性橫截面圖。

圖11AA、11CC、11FF、11GG及11HH說明製造過程之各種級段處的磁阻裝置1000的平面圖。

圖12A說明包括本發明之示範性磁阻堆疊的記憶體單元之一部分的平面圖。

圖12B說明沿著圖12A中所示之平面8-8的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的橫截面圖。

圖12C說明沿著圖12A中所示之平面9-9的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的另一橫截面圖。

圖13A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。

圖13B說明沿著圖13A中所示之平面10-10的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。

圖13C說明沿著圖13A中所示之平面11-11的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的另一橫截面圖。

圖14為製造本發明之示範性磁阻裝置2000之方法1400的流程圖。

圖15A、15B、15C、15D、15E、15F、15G及15H為製造過程之各種級段處的磁阻裝置2000的示意性橫截面圖。

圖15AA、15CC、15FF、15GG及15HH說明製造過程之各種級段處的磁阻裝置2000的平面圖。

圖16A展示說明自由區域之尺寸與MTJ位元之熱穩定性參數之間的關係的圖表。

圖16B展示說明自由區域之尺寸與MTJ位元之熱穩定性參數之間的關係的另一圖表。

圖16C展示說明本發明之自由區域之尺寸與本發明之MTJ位元之熱穩定性參數之間的關係的另一圖表。

圖16D展示說明在本發明之MTJ位元之高熱穩定性參數的情況下的自由區域之合意尺寸之範圍的圖表。

圖17A為包含讀取選擇二極體的示範性磁阻記憶體架構的示意圖。

圖17B為包含讀取選擇電晶體的示範性磁阻記憶體架構的另一示意圖。

圖18A為說明包括本發明之示範性磁阻裝置的示範性離散記憶體裝置的示意性方塊圖。

圖18B為說明包括本發明之示範性磁阻裝置的示範性嵌入式記憶體裝置的示意性方塊圖。

圖19A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。

圖19B說明沿著圖19A中所示之平面14-14的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。

本申請案主張2019年1月18日申請之美國臨時申請案第62/793,957號之優先權權益，該美國臨時申請案以全文引用之方式併入本文中。

應注意，本文中所揭示之所有數值(包括所有揭示之厚度值、極限及範圍)可具有相對於所揭示之數值的±10%的變化(除非規定了不同變化)。舉例而言，揭示為厚「t」個單位之層在厚度上可自(t-0.1t)個單位變化至(t+0.1t)個單位。此外，諸如「約」、「大體上」、「大致」等所有相關術語係用於指示±10%的可能變化(除非另有說明，或規定了另一變化)。此外，在申請專利範圍中，例如所描述之層/區域的厚度及原子組成之值、極限及/或範圍意謂該值、極限及/或範圍±10%。應注意，本發明中所論述之示範性厚度值係緊接在沈積之後的層厚度之預期值(即，並非量測值)(基於沈積條件等)。如此項技術中之一般技術者將認識到，層或區域之此等沈積時的厚度值在進一步處理(例如，曝露於高溫等)之後可改變(例如，由於層間擴散等)。

除非另外定義，否則本文所使用之所有技術術語、記號及其他科學術語或術語學具有與熟習本發明所屬之技術的一般技術者所通常理解之含義相同的含義。本文中所描述或引用的組件、結構及/或製程中之一些被良好地理解且通常由熟習此項技術者使用習知方法論加以使用。因此，將不詳細描述此等組件、結構及製程。本文中提及之所有專利、申請案、公開申請案及其他公開案皆以全文引用的方式併入本文中。若本發明中所闡述之定義或描述與此等參考文獻中之定義及/或描述相反，或以其他方式不一致，則以本發明中所闡述之定義及/或描述為準，而非以引用的方式併入本文中的參考文獻中之彼等定義或描述。本文中所描述或引用的參考文獻中無一者被承認為本發明之先前技術。

應注意，本文中所闡述之描述本質上僅為說明性的，且不欲限制標的物之實施例或此等實施例之應用及使用。本文中描述為示範性的任何實施方案不應解釋為相比其他實施方案係較佳的或有利的。實情為，術語「示範性」係在舉例意義上使用或係「說明性的」，而非「理想的」。術語「包含」、「包括」、「具有(have)」、「具有(with)」及其任何變化係同義地用來指示或描述非排他性包括。因而，使用此等術語之裝置或方法並非僅包括彼等元件或步驟，而是可包括未明確列出的或並非此種裝置及方法所固有的其他元件及步驟。此外，本文中之術語「第一」、「第二」等並不指示任何次序、數量或重要性，而是實際上用於區分一個元件與另一元件。類似地，諸如「頂部」、「底部」、「左」、「右」等相對定向術語係參考正在描述的圖中所說明之一或多個結構之定向來使用。此外，本文中之術語「一」並不指示對數量之限制，而是實際上指示所提及項目中之至少一個之存在。

在本發明中，術語「區域」通常用於指代一或多個材料層。亦即，區域(如本文所使用)可包括單個材料層(或膜或塗層)或一個堆疊在另一個之頂部上以形成多層系統/結構的多個材料層或塗層(或膜)。此外，儘管在以下描述中，所揭示之堆疊中的不同區域有時藉由特定名稱(諸如，例如，自由區域、固定區域、中間區域、頂部電極層等)來提及，但此僅用於便於描述且不欲作為層之功能描述。此外，儘管以下描述及圖看上去描繪了層相對於彼此的特定定向，但熟習此項技術者將理解，此等描述及描繪僅為示範性的。例如，儘管自由區域經描繪為在中間區域「以下」，但在一些態樣中，整個磁阻堆疊可翻轉，使得中間區域在自由區域「以下」。

在一個示範性態樣中，可將本發明之磁阻堆疊實施為SOT MRAM元件(「記憶體元件」)。在此類態樣中，磁阻堆疊可包括定位(或夾層)在兩個鐵磁性區域之間以形成MTJ裝置(或MTJ型裝置)的中間區域。在MTJ裝置中，中間區域可為穿隧障壁且可包括絕緣材料，諸如，例如，介電材料。中間層可包括現在已知或未來開發的電絕緣材料(包括，例如，氧化物、氮化物、碳氮化物等)。然而，如先前所解釋，儘管在本文中未明確描述，但在其他實施例中，中間區域可為傳導材料，例如，銅、金或其合金。在此類其他實施例中，磁阻堆疊包括定位在兩個鐵磁性區域之間以形成巨大磁阻(GMR)裝置或GMR型裝置的傳導材料。

安置在中間區域之任一側上的兩個鐵磁性區域之中，一個鐵磁性區域可為磁性「固定」(或「釘紮」)區域，且另一鐵磁性區域可為磁性「自由」區域。術語「自由」意欲指代具有可回應於用來切換磁化向量的所施加磁場或自旋極化電流而顯著地改變或移動的磁化向量之鐵磁性區域。另一方面，詞「固定」及「釘紮」用來指代具有並不回應於此類所施加磁場或自旋極化電流而實質上移動的磁化向量之鐵磁性區域。

可藉由將寫入信號(例如，一或多個電流脈衝)施加至磁阻記憶體堆疊來切換且/或程式化(例如，藉由自旋轉移轉矩(STT)、自旋軌道轉矩(SOT)，或藉由通過附近導體的電流產生的磁場)自由區域之磁化向量之方向(亦即，磁化方向)。如此項技術中已知的，所描述之磁阻堆疊之電阻可基於鄰近於非磁性層的自由區域之磁化方向(例如，磁矩之方向)與鄰近於非磁性層的固定區域之磁化方向(例如，磁矩之方向)係平行對準(P)或反向平行對準(AP)而改變。通常，若兩個區域具有相同磁化對準(亦即，處於P磁性狀態中)，則將所得相對(較)低的電阻(R_L)視為數位「0」，而若對準係反向平行的(亦即，處於AP磁性狀態中)，則將所得相對(較)高的電阻(R_H)視為數位「1」。記憶體裝置(諸如MRAM)可包括佈置成行及列之陣列的多個此等磁阻堆疊，該等磁阻堆疊可被稱為記憶體單元或元件。藉由量測通過每一單元之電流，可「讀取」每一單元之電阻，及因而儲存於記憶體陣列中之資料。

磁阻比(MR)為磁阻堆疊之高電阻狀態與低電阻狀態之間的該磁阻堆疊之電阻之變化之比(MR=(R_H-R_L)/R_L，其中R_L及R_H分別為處於低電阻狀態及高電阻狀態中的磁阻堆疊之電阻。MR指示當記憶體元件經「讀取」時的信號之強度。對於具有強讀取信號之MTJ型磁阻堆疊，較大的MR(例如，單獨的電阻R_H與R_L之間的較大差異)係合意的。當磁阻堆疊之中間層為由介電材料製成的穿隧障壁時，可藉由電阻-面積乘積(RA)來量測電阻。

在利用SOT切換力學的磁阻裝置中，可藉由驅動電流脈衝穿過靠近自由區域(例如，與自由區域接觸或在自由區域附近)的自旋霍爾(SH)材料來實現磁阻堆疊之自由區域之磁化。電流脈衝之極性及SH材料之特性(例如，正自旋霍爾角或負自旋霍爾角)決定安置自由區域之磁矩的方向。SH材料可具有正自旋霍爾角或負自旋霍爾角。具有正自旋霍爾角之SH材料在本文中可稱為正SH材料，而具有負自旋霍爾角之SH材料在本文中可稱為負SH材料。如此情境中所使用之術語「正」及「負」僅為相對術語，其中「正」指示材料在SH材料之表面處引起相對於通過SH材料的電流脈衝之方向的例如順時針自旋磁化方向，且術語「負」指示材料在SH材料之表面處引起相對於穿過SH材料的電流脈衝之方向的例如逆時針自旋磁化方向。在正SH材料及負SH材料兩者中，自旋電流方向垂直於通過SH材料的電流脈衝。SH材料之實例包括但不限於鉑(Pt)、鎢(W)、β-鎢(β-W)、鉭(Ta)、鈀(Pd)、鉿(Hf)、金(Au)、包括金之合金(例如，AuPt、AuCu、AuW)、包括鉍(Bi)及硒(Se)之合金(例如，Bi₂Se₃或(BiSe)₂Te₃)、包括鉍(Bi)及銻(Sb)之合金(例如，Bi_xSb_1-x)、包括鉑(Pt)及鉿(Hf)、鋁(Al)或鐵(Fe)中之一或多者之合金(例如，PtHf合金、PtAl合金、PtFe合金)、包括銅(Cu)及鉑(Pt)、鉍(Bi)、銥(Ir)或鉛(Pb)中之一或多者之合金(例如，CuPt合金、CuBi合金、CuIr合金、CuPb合金)、包括銀(Ag)及鉍(Bi)之合金(例如，AgBi合金)、包括錳(Mn)及鉑(Pt)、銥(Ir)、鈀(Pd)、鐵(Fe)中之一或多者之合金(例如，PtMn合金、IrMn合金、PdMn合金、FeMn合金)、Ta-Nb-Hf-Zr-Ti合金，或其組合。在一或多個實施例中，鉑(Pt)、鈀(Pd)、金(Au)、包括鉍(Bi)及硒(Se)之合金、包括鉍(Bi)及銻(Sb)之合金、CuIr合金，及CuPt合金可充當正SH材料，而β-鎢(β-W)、鉭(Ta)、鉿(Hf)、CuBi合金、CuPb合金、Ta-Nb-Hf-Zr-Ti合金，及包括銀(Ag)及鉍(Bi)合金之合金可充當負SH材料。在一些實施例中，SH材料可取決於沈積之模式及方式而充當正SH材料或負SH材料。

在STT切換中通過自由區域或在SOT切換中通過SH材料以便改變該自由區域之磁性狀態所需要的平均電流可稱為臨界電流(Ic)。臨界電流指示將資料「寫入」磁阻記憶體單元中所需要的電流。通常，為寫入資料，將具有大於(或等於)Ic之量級之寫入電流(I_W)導向至MTJ位元以將MTJ位元自P改變至AP(或自AP改變至P，基於電流之極性)。減少臨界電流係合意的，使得尤其可將較小的存取電晶體使用於每個記憶體單元，且可產生較高密度、較低成本的記憶體。減少之臨界電流亦可導致磁阻記憶體單元之較大壽命及/或耐久性。

本文所描述之實施例可利用所謂自旋軌道轉矩來切換或輔助切換MTJ裝置或類似MTJ的裝置中之自由區域之磁性狀態，其中此MTJ裝置通常包括在磁性記憶體中之記憶體單元中。穿過鄰近於自由區域(及/或與自由區域接觸)的稱為寫入線的導體(例如，SH材料)的電荷電流導致作用於自由區域上的自旋轉矩，該自旋轉矩係由於導體(例如，SH材料)中之電子之依賴自旋的散射或自旋軌道相互作用導致將自旋電流注入至自由區域中而產生的。此可稱為自旋霍爾效應。自旋電流係沿垂直於自由區域與SH材料匯合的邊界(或界面)且正交於電荷電流流動之方向的方向注入至自由區域中。藉由自旋電流施加至自由區域的自旋轉矩以類似於流過傳統自旋-轉矩或STT磁穿隧接面中之MTJ的自旋極化穿隧電流的方式影響自由區域之磁性狀態。存在可引起自旋-軌道轉矩的額外機構。若電荷電流平行於自由區域與SH材料之間的界面流動，則流動電子由於自旋-軌道耦合而在界面處自旋極化。極化電子將轉矩施加在自由區域之磁化上。此可稱為Rashba-Edelstein效應或逆自旋電勢效應。因為STT磁穿隧接面之功能在此項技術中為眾所周知的，所以在此將不進一步描述該功能。

正如習知STT MTJ裝置中之寫入電流的情況，在使用SOT切換機構的裝置中，藉由自旋電流施加的轉矩之方向取決於寫入線中之電流流動之方向。換言之，穿過鄰近於自由區域的導體的電流流動方向決定施加至自由區域的轉矩之方向。因此，可能能夠基於藉由沿一個方向或另一方向流過相鄰寫入線的電流施加的轉矩來在兩個穩定狀態之間切換本發明之自由區域。在一些實施例中，可能能夠基於藉由沿任一方向流過鄰近導體的電流施加的轉矩來在兩個穩定磁性狀態之間切換自由區域。藉由施加電流穿過MTJ位元所產生的STT電流及施加電流穿過一或多個SH材料而自一或多個SH材料注入的自旋電流兩者所引起的轉矩，亦可來切換自由區域之磁性狀態。

在一些實施例中，單獨藉由自旋電流(亦即，SOT電流)施加的轉矩用來將自由區域切換至特定磁性狀態中，而在其他實施例中，自旋電流充當用來減少切換自由區域之磁性狀態所需的STT寫入電流之量級的「輔助」，其中STT寫入電流穿過整個MTJ堆疊行進以在自由區域與固定區域之間產生自旋極化穿隧電流。如在習知STT MTJ裝置中實現藉由MTJ堆疊儲存的資料之讀取。例如，將具有小於MTJ堆疊之STT臨界電流之彼量級之量級的讀取電流施加至MTJ堆疊以感測MTJ堆疊之電阻。如此項技術中之一般技術者將認識到的，存在可用來偵測或感測MTJ堆疊之電阻的許多技術。在一些實施例中，可將基於讀取電流感測的電阻與參考電阻相比以決定自由區域之狀態。在一些實施例中，執行自我參考的讀取操作，其中感測穿過MTJ的電阻，然後寫入(或重置)MTJ使得自由區域處於已知狀態中，然後再次感測電阻且將該電阻與最初感測的電阻比較。隨後可基於電阻是否已基於寫入或重置操作改變來決定自由區域之初始狀態。在仍然其他實施例中，可執行中點參考讀取操作。

為了簡潔起見，本文中可能未詳細描述與半導體處理相關之習知技術。可使用已知微影製程來製造示範性實施例。製造積體電路、微電子裝置、微機電裝置、微流控裝置及光子裝置涉及產生以某種方式相互作用的若干材料層或區域(例如，包含一或多個層)。此等區域中之一或多者可經圖案化，使得層之各種區域具有不同的電特性或其他特性，此等區域可在區域內互連或互連至其他區域以產生電氣組件及電路。可藉由選擇性地引入或移除各種材料來產生此等區域。限定此類區域的圖案通常藉由微影製程產生。例如，可將光阻劑層施加至上覆於晶圓基板之層上。光罩(含有透明及不透明區域)用來藉由某種形式之輻射(諸如紫外光、電子或x射線)選擇性地曝露光阻劑。可藉由施加顯影劑來移除曝露於輻射或未曝露於輻射之光阻劑。接著可使用/應用蝕刻，藉此圖案化未受到剩餘光阻劑保護之層(或材料)。替代地，可使用添加法，其中使用光阻劑作為模板來建置結構。

在一個態樣中，所揭示之實施例尤其係關於製造磁阻堆疊之方法，該磁阻堆疊在磁性材料堆疊之任一側上具有一或多個導電電極、導通體或導體。如以下進一步詳細地描述，磁性材料堆疊可包括許多不同的材料區域，其中此等區域中之一些包括磁性材料，而其他區域不包括磁性材料。在一個實施例中，製造方法包括順序地沈積、生長、濺鍍、蒸發及/或提供(其在本文中可共同地稱為「沈積」)區域，該等區域在進一步處理(例如，蝕刻)之後形成磁阻堆疊。

在一些實施例中，所揭示之磁阻堆疊可形成於頂部電極/導通體/線與底部電極/導通體/線之間，該頂部電極/導通體/線及該底部電極/導通體/線中兩者可藉由允許至磁阻裝置之電路及其他元件的連接性(例如，電連接性)而允許存取至堆疊。介於電極/導通體/線之間的係多個區域，包括至少一個固定區域、至少一個自由區域，及一或多個中間區域，該一或多個中間區域形成固定區域與自由區域之間的穿隧障壁。在一些實施例中，一或多個中間區域可由介電材料製成。固定區域及自由區域中之每一個尤其可包括複數個鐵磁層。在一些實施例中，固定區域(例如，以下所論述之固定區域30)可包括合成反鐵磁性(SAF)結構。在一些實施例中，可消除頂部電極(及/或)底部電極，且位元線可形成於堆疊之頂部上。另外，每個堆疊可鄰近於SOT寫入線而安置。SOT寫入線運載切換電流，該切換電流在寫入及重置操作期間將自旋-軌道轉矩給予自由區域。在至少一個實施例中，磁阻堆疊之電極/導通體/線可包含SOT寫入線。在其他實施例中，磁阻堆疊形成於頂部電極/導通體/線與底部電極/導通體/線之間，且進一步鄰近於SOT寫入線，該SOT寫入線可獨立地連接至電流源。在此類實施例中，磁阻裝置可稱為「三端」磁阻裝置。

現參考圖1，描繪了本發明之示範性磁阻堆疊100的橫截面圖。磁阻堆疊100可包括例如平面內或平面外(out-of-plane)磁異向性磁阻堆疊(例如，垂直磁異向性磁阻堆疊)。磁阻堆疊100可包括多個區域(或層)，該等區域一個佈置在另一個上以在SOT寫入線70上方或以其他方式鄰近於該SOT寫入線而形成區域堆疊(包括MTJ位元321，該MTJ位元包含自由區域10、中間區域20，及固定區域30)。如此項技術中之一般技術者將認識到的，在圖1中未說明磁阻堆疊100之若干其他通常使用的區域或層(例如，各種保護蓋層、晶種層、下層基板、導電互連件等)。儘管在圖1中未說明，但在一些實施例中，磁阻堆疊100可形成於半導體基板之平面表面(例如，具有形成在上方或其中的電路元件(例如，CMOS電路，諸如電晶體、二極體等)之半導體基板之表面)上，且可直接地或經由任何合適的電連接連接至信號線(例如，位元線、源極線、字線等)，該任何合適的電連接包括但不限於電極、導通體等。以下將描述磁阻堆疊100之不同區域。

在一些實施例中，如至少在圖1中所示，自由區域10可沈積在SOT寫入線70上(例如，直接沈積在該SOT寫入線上)或以其他方式鄰近於該SOT寫入線而沈積。例如，在一些實施例中，可將一或多個材料層或區域(例如，界面區域等)提供在SOT寫入線70與自由區域10之間。在一些實施例中，磁阻堆疊100可包括一或多個磁性界面層(例如，在SOT寫入線70與自由區域10之間的界面處)。在製造期間，磁性界面層可輔助SOT寫入線70上的上覆區域(例如，自由區域10之區域)之形成，且可促進或增強自由區域之磁性性質。磁性界面層之促進或增強效應可改良SOT切換特性，諸如，例如，改良之SOT切換效率。一或多個磁性界面層可包括鎳(Ni)、鈷(Co)、鐵(Fe)及其合金(例如，包括鈷(Co)及鐵(Fe)之合金)中之一或多者。

例如SOT磁阻裝置(例如，SOT MRAM)中的SOT寫入線70之使用可改良磁阻裝置之週期耐久性。此外，因為SOT寫入線70可與磁阻裝置之多個自由區域10接觸，或靠近於該等多個自由區域而定位(如在以下章節中更詳細地描述)，所以可在例如重置/設定操作期間藉由驅動切換電流(例如，寫入電流)95穿過SOT寫入線70來在一個方向或另一方向上切換多個自由區域10之磁化方向。

應注意，至少在圖1中所說明且以下所描述的自由區域10之建構/組態僅為示範性的，且許多其他建構/組態係可能的。儘管自由區域10之特定建構/組態，但如先前所解釋，可藉由所施加磁場或電流移動或切換自由區域10中之磁化向量。在一些實施例中，可調整或操縱自由區域10之建構/組態以達成合意的自由區域特性，諸如，例如，足夠的能量障壁、高切換效率等。例如，在一個實施例中，可調整自由區域10之大小以達成單疇、同調磁化反轉。另外，可將一或多個額外材料形成於自由區域10之一或多個表面上以達成均勻磁化方向。將在以下章節中更詳細地論述此等設想的實施例。

圖2A說明本發明之示範性磁阻堆疊之一部分的透視圖。圖2B說明圖2A中所示之示範性磁阻堆疊之部分的平面圖。具體而言，圖2A-2B說明為大體上長方體形的自由區域10，及形成於自由區域10之相反末端上的封裝層15。自由區域10之易磁化軸在圖2A-2B中處於水平方向上。自由區域10之大小可為相對小的。在一個實施例中，自由區域10之長度(L)可為大致15-30nm(奈米)，且自由區域10之厚度(T)可為大致6-16nm。自由區域10之寬度(W)可與自由區域10之厚度(T)大致相同，為大致6-16nm。自由區域10之相對較小的大小可輔助達成自由區域10之單疇、同調磁化反轉。在一些實施例中，自由區域10可由具有較大交換剛性常數A_ex之材料(例如，由多於大致90%的鐵(Fe)或鈷(Co)構成的合金)製成，以進一步促進單疇磁化反轉。此外，自由區域10之相對較厚的建構(亦即，T

W)可消除或最小化與包括自由區域10的MTJ位元之臨界電流有關的退磁場效應。通常，可藉由以下方程式計算MTJ位元之臨界電流(亦即，由於自旋軌道轉矩之切換電流)：

其中α表示自由層之吉伯(Gilbert)阻尼常數，e表示基本電荷，ħ表示約化普朗克(Planck)常數，M _s表示自由層之飽和磁化，t _F表示自由層之厚度，

表示磁阻裝置中之有效自旋霍爾角，H _k表示自由層之磁異向性場，H _d表示沿著其厚度方向的自由層中之退磁場，且A _H表示由重金屬製成的SOT寫入線之橫截面積。

藉由如以上所論述地將自由區域10調整為相對較厚的，可移除退磁場效應，該退磁場效應在以上方程式中藉由

表達。除厚度(T)之調整之外，SOT寫入線70與自由區域10之間的界面之調整及自由區域10與中間區域20之間的界面之調整亦可降低退磁場效應。調整可產生在界面處具有適當強度的界面垂直磁異向性(iPMA)(亦即，垂直於界面的界面磁異向性)。例如，由鉑(Pt)製成的SOT寫入線70與由鈷(Co)製成的自由區域10之間的界面可具有界面垂直磁異向性，且由鐵(Fe)製成的自由區域10與由氧化鎂(MgO)製成的中間區域20之間的界面可具有界面垂直磁異向性。界面垂直磁異向性可降低退磁場效應。界面垂直磁異向性不應過大，以便將易磁化軸維持在水平方向上。若利用界面垂直磁異向性，則自由區域10之厚度(T)可未必與自由區域10之寬度(W)相同，且可稍微小於寬度(W)以便移除退磁場效應。用於臨界電流(亦即，由於自旋軌道轉矩之切換電流)之所得表達可如下：

因此，退磁場效應之消除可大體上降低切換自由區域10所需要的臨界電流，此轉而可導致較好的切換效率。

繼續參考圖2A，可將封裝層15形成於自由區域10之相反末端上。具體而言，可將封裝層15形成於自由區域10之「較短」或「較小」末端上。如以上所論述，自由區域10之寬度(W)可比自由區域10之長度(L)更短。可將封裝層15形成於對應於自由區域10之寬度(W)的自由區域10之側上。每個封裝層15可大體上覆蓋自由區域10之整個鄰接表面(亦即，與封裝層15鄰接的自由區域10之表面)。如以下將進一步所論述，在一些實施例中，每個封裝層15可垂直延伸超過自由區域10之鄰接表面，且亦可覆蓋中間區域20之一部分或大體上整個鄰接表面(例如，如圖4中所說明)。此外，封裝層15可垂直延伸超過中間區域20之鄰接表面，且覆蓋固定區域30之一部分或大體上整個鄰接表面(例如，如圖5C中所說明)。此外，封裝層15可垂直延伸超過固定區域30之鄰接表面，且覆蓋磁阻堆疊之其他區域或層(例如，如圖5C、圖6C等中所說明)。

如圖2B中所示，每個封裝層15可遍及自由區域10之鄰接表面之大體上整個寬度延伸。自由區域10之相反末端上的封裝層15之形成可誘發界面垂直磁異向性，且可藉由防止磁化捲曲或指向自由區域10之邊緣來促進自由區域10中之均勻磁化方向。如藉由圖2A-2B中之箭頭所指示，可自自由區域10之一個末端朝向自由區域10之另一末端(亦即，自一個封裝層15朝向另一封裝層15)，在一個方向上均勻地定向安置在封裝層15之間的自由區域10中之磁矩。在一個實施例中，封裝層15可由諸如例如氧化鎂(MgO)的介電材料製成。然而，應注意，用於封裝層15之材料不限於本文中具體地論述的介電材料，且亦可包括能夠獲得合意的特性(例如，垂直界面異向性、均勻磁化方向)的任何介電材料，例如，MgO_xN_y、AlO_x。

圖3說明圖2A-2B中所示之示範性磁阻堆疊之部分的替代性實施例。具體而言，圖3說明當自區域10及15之頂部觀察時的橢圓形自由區域10及封裝層15。值得注意的是，與圖2A-2B中之矩形區域10及15相比，自由區域10之較短末端及鄰接封裝層15可具有圓形或橢圓形曲率。圖3中所說明之磁阻堆疊之自由區域10之長度、寬度及厚度另外可與圖2A-2B中所說明之自由區域10之彼等長度、寬度及厚度相同或大致相同。建構自由區域10以具有橢圓形末端及在自由區域10之末端上形成類似形狀的封裝層15可進一步促進自由區域10內的單疇、同調磁化反轉，因為其移除自由區域10之尖銳邊緣。

圖4說明本發明之示範性磁阻堆疊之一部分的透視圖。具體而言，圖4說明圖2A之自由區域10、在自由區域10上方形成的中間區域20，及在自由區域10及中間區域20之相反末端(亦即，較短末端)上形成的封裝層15。如以上所提及，每個封裝層15可垂直延伸超過自由區域10之鄰接表面，且亦可覆蓋中間區域20之大體上整個鄰接表面，如圖4中所示。中間層20可為由介電材料諸如例如氧化鎂(MgO)製成的穿隧障壁，該介電材料可為與封裝層15之彼介電材料相同的介電材料。然而，如以上所論述，中間區域20可由現在已知或未來開發的任何合適的介電材料製成。儘管如此，為提供以下所論述之額外利益，可將相同材料(例如，氧化鎂(MgO))使用於中間區域20及封裝層15。

通常，形成中間區域20的材料可不同於形成包圍包括中間區域20之磁阻堆疊之區域的材料。例如，中間區域20可由氧化鎂(MgO)形成，而包圍磁阻堆疊之區域(亦即，封裝物)可由氮化矽(SiN)或氧化矽(SiO₂)形成。因此，大侵入效應可在中間區域20與包圍磁阻堆疊之區域之間的界面處發生。更具體而言，大侵入可在與周圍區域界接的中間區域20之相反末端之邊緣處發生。中間區域20之邊緣通常具有高電阻。氧化劑諸如氧或水可穿過封裝物滲透至中間區域20中，且可在邊緣處過度氧化中間區域20與自由區域10之間及中間區域20與固定區域30之間的界面材料。此稱為侵入效應。相較於預期由尺寸引起的MTJ電阻，大侵入效應可引起更高MTJ電阻(Rmtj)，並且相較於預期由毯覆膜性質引起的MTJ電阻，可引起更低磁阻比(MR)。圖4中所示之示範性堆疊組態可減輕或緩和此侵入問題。如圖4中所示，中間區域20之相反末端亦可藉由封裝層15覆蓋，該等封裝層由與中間區域20相同的材料(亦即，MgO)製成。因此，可大體上減少發生在中間區域20之邊緣處的侵入，且因此可改良磁阻堆疊之磁阻比(MR)。圖4中所示之小三角形標記指示中間區域20之邊緣處的減少之侵入。

圖5A說明包括本發明之示範性磁阻堆疊的記憶體單元之一部分的平面圖。圖5B說明沿著圖5A中所示之平面1-1的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的橫截面圖。圖5C說明沿著圖5A中所示之平面2-2的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的另一橫截面圖。在以下論述中，將參考圖5A-5C。

如圖5A中所示，在每個記憶體單元200中，SOT寫入線70可形成在包括MTJ位元321(MTJ 321)的磁阻堆疊之底部處。SOT寫入線70可由以上所論述之自旋霍爾(SH)材料製成。MTJ 321可形成於SOT寫入線70上或上方。如以上參考圖1所論述，SOT寫入線70可與記憶體陣列中之複數個MTJ 321接觸或靠近該複數個MTJ定位，使得經驅動穿過SOT寫入線70的切換電流95(亦即，寫入電流)可將自旋轉矩給予複數個MTJ 321之靠近定位的自由區域10。在一個實施例中，如圖5B中所示，可將由導電材料製成的位元線50形成在MTJ 321上方以提供穿過MTJ 321之讀取電流。在一些實施例中，由導電材料諸如例如電極、互連件等製成的合適的傳導線(亦即，頂部電極45)可形成於位元線50 與MTJ 321之間，以提供至MTJ 321之電連接，如圖5B中所示。位元線50及頂部電極45在圖5A中所說明之平面圖中未示出，以便不遮擋形成在SOT寫入線70上的MTJ 321。在一個實施例中，記憶體單元200之寬度(W_cell)可為大致50-120nm，且記憶體單元200之長度(L_cell)可為大致50-120nm。在一些實施例中，記憶體單元200之寬度及長度可為大致相同的。然而，在其他實施例中，記憶體單元200之寬度及長度可並非相同的。在一個實施例中，SOT寫入線70之寬度(W_sot)可為大致35nm，且SOT寫入線70之厚度(T_sot)可為大致5nm。如以上參考圖2A-2B所論述，MTJ 321之寬度(或MTJ 321之自由區域10之寬度)(W)可為大致10nm，且MTJ 321之長度(或MTJ 321之自由區域10之長度)(L)可為大致25nm，以在自由區域10中提供單疇、同調磁化反轉。值得注意的是，在圖5A-5C中所說明之示範性實施例中，MTJ 321之長度(或MTJ 321之自由區域10之長度)(L)可小於SOT寫入線70之寬度(W_sot)。由於MTJ 321之長度(L)與SOT寫入線70之寬度(W_sot)之間的差異而剩餘在MTJ 321之側上的空間可至少部分地由封裝層15佔據，如圖5C中所說明。因而，封裝層15可並未垂直向下延伸超過SOT寫入線70之頂部表面，如例如圖5C中所示。因為提供圖5A主要用於說明MTJ 321相對於SOT寫入線70之位置及配置之目的，所以出於清晰性之目的，在圖5A中未示出封裝層15。應注意，本文所論述之磁阻裝置之各種組件之尺寸僅為示範性的。換言之，除本文所論述之尺寸之外的尺寸可用來形成本發明之磁阻裝置之各種組件。

現參考圖5B，每個記憶體單元200可包括MTJ 321，該MTJ定位在耦合至位元線50的頂部電極45與SOT寫入線70之間。MTJ 321可形成於SOT寫入線70上或上方。更具體而言，MTJ 321之自由區域10可形成於SOT寫入線70上或靠近於該SOT寫入線而形成。中間區域20可形成於自由區域10上或上方，且可安置在固定區域30與自由區域10之間。如藉由固定區域30中之符號(亦即，包圍在圓圈中的X)所指示，固定區域30之磁化方向「釘紮」或「固定」在一個方向上(例如，指向頁面中)，該方向平行於SOT寫入線平面且正交於切換電流95。應注意，在此等圖中，包圍在圓圈中的X之符號用來表示指向頁面中的磁化方向，且包圍在圓圈中的點之符號用來表示指向頁面外的磁化方向。如藉由自由區域10中之符號(亦即，包圍在圓圈中的X及包圍在圓圈中的點)所指示，可在一個方向或另一方向上「切換」自由區域10之磁化方向(例如，指向頁面中或指向頁面外)，該方向亦平行於SOT寫入線平面且正交於切換電流95。此組態可在寫入或重置/設定操作期間導致自由區域10之更確定及低電流切換。換言之，自由區域10由於藉由SOT寫入線70提供的SOT切換電流95而完全(或大體上完全)切換之可能性可為高的，且切換自由區域10之磁化方向所需要的SOT切換電流95(亦即，臨界電流)之強度可為相對低的。用於相對低的臨界電流(亦即，由於自旋軌道轉矩之切換電流)之數學表達可藉由以下方程式表達。因為此方程式中之所有參數在上方參考圖2A-2B予以解釋，所以不再次描述該等參數。

在一些實施例中，可使用相同記憶體單元架構，或大體上類似於圖5A-5C中所說明之記憶體單元架構的記憶體單元架構，但是其中區域30及10之磁化方向平行於SOT寫入線平面且平行於SOT切換電流95。替代地，區域30及10之磁化方向亦可正交於SOT寫入線平面並且正交於SOT切換電流95。與圖5B-5C中明確地所示之組態相比，此等後者組態可導致自由區域10之非確定(或不太確定)、高電流切換(亦即，自由區域10之有效部分未能切換或強切換電流為完全切換自由區域10所必需的)。在一些實施例中，可能經歷非確定切換的組態可以藉由外部磁鐵或導體提供的外部磁場輔助，使得可更完全地且徹底地切換自由區域10之磁化方向。用於後者組態中之相對高的臨界電流(亦即，由於自旋軌道轉矩之切換電流)之數學表達可如下：

其中H _x表示沿著x方向的外部施加磁場。(其餘參數在上文參考圖2A-2B予以解釋)。

將用於相對低的臨界電流及相對高的臨界電流之數學表達進行比較，後者組態中所需要的相對高的臨界電流可比前者組態(亦即，圖5B-5C中明確地所示之組態)中所需要的相對低的臨界電流大大致50倍(亦即，1/(2α))。因此，前者組態之切換效率可大體上高於後者組態之彼切換效率，且前者組態可為相對於後者組態較佳的。儘管如此，在本發明之磁阻裝置中可使用此等組態中之任何組態。

重新參考圖5B，自由區域10可與SOT寫入線70接觸或靠近於該SOT寫入線而定位，使得經驅動穿過SOT寫入線70的切換電流95(亦即，寫入電流)可將自旋轉矩給予靠近定位的自由區域10。自由區域10之磁化方向可取決於切換電流95之方向。例如，在圖5B中，若朝右驅動切換電流95，則可使自由區域10之磁化方向指向頁面外，藉由包含包圍在自由區域10中之圓圈中的點之符號指示。相反地，若朝左驅動切換電流95，則可使自由區域10之磁化方向指向頁面中，藉由包含包圍在自由區域10中之圓圈中的X之符號指示。

如以上參考圖2A-2B所論述，封裝層15可形成於自由區域10之相反末端上。值得注意的是，可形成封裝層15，使得封裝層平面可正交於自由區域10之磁化方向(以及固定區域30之磁化方向)且正交於SOT寫入線平面，如圖5C中所示。在一個實施例中，封裝層15可形成於自由區域10、中間區域20 及固定區域30之相反末端上。可將每個封裝層15形成為覆蓋區域10、20及30之大體上整個鄰接表面的連續層。此外，在一些實施例中，封裝層15亦可覆蓋磁阻堆疊中之其他區域之大體上整個鄰接表面，該等其他區域諸如例如頂部電極45。因而可將每個封裝層15形成為覆蓋區域10、20、30，及頂部電極45之大體上整個鄰接表面的連續層，如圖5C中所示。例如，一旦MTJ 321及頂部電極45藉由蝕刻圖案化至所要的尺寸，可將封裝層15形成於MTJ 321及頂部電極45之較短側(亦即，對應於自由區域10之寬度(W)的側)上。如圖5C中所示，SOT寫入線70之寬度可大致等於或大於自由區域10之長度(或MTJ 321之長度)與封裝層15之總厚度之總和(亦即，W_sot

L+2T_enc)。此外，SOT寫入線70之寬度可等於或稍微大於自由區域10之長度(或MTJ 321之長度)(亦即，W_sot

L)以降低SOT切換電流。位元線50可形成於頂部電極45及封裝層15上或上方。如以上所提及，位元線50可提供穿過MTJ 321之讀取信號以基於跨於MTJ 321量測的電壓降或電流來決定MTJ 321之磁性狀態。

圖6A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。圖6B說明沿著圖6A中所示之平面3-3的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。圖6C說明沿著圖6A中所示之平面4-4的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的另一橫截面圖。具體而言，圖6A-6C中所說明之磁阻裝置1000之一部分包括以上參考圖5A-5C所論述之記憶體單元200之水平陣列。此外，圖6A-6C中所描繪之每個記憶體單元200為包括參考圖2A-2B所論述之示範性磁阻堆疊的一個電晶體、一個二極體、一個MTJ記憶體單元。在以下論述中，將參考圖6A-6C。

如圖6A中所示，示範性磁阻裝置1000中之記憶體單元200之每個水平陣列可包括彼此水平間隔開的多個記憶體單元200。如此項技術中之一般技術者已知的，示範性磁阻裝置1000可包括佈置成列以形成記憶體陣列的任何數目的此類水平陣列。如以上參考圖5A所提及，每個記憶體單元200可在寬度(W_cell)上量測為大致50-120nm且在長度(L_cell)上為50-120nm。更具體而言，在一個實施例中，每個記憶體單元200可在寬度(W_cell)上量測為大致60nm且在長度(L_cell)上為84nm。每個記憶體單元200可包括形成於以上參考圖5B-5C所論述之平面內磁阻堆疊組態中的MTJ 321。如圖6B中所示，MTJ 321可定位在耦合至位元線50的頂部電極45與SOT寫入線70之間。具體而言，MTJ 321之自由區域10可形成於SOT寫入線70上或靠近於該SOT寫入線而形成，使得藉由SOT寫入線70提供的切換電流可將自旋轉矩給予自由區域10，以使自由區域10之磁化方向切換。中間區域20可形成於自由區域10上或上方，且固定區域30可形成於中間區域20上或上方。固定區域30可經由頂部電極45連接至位元線50，該頂部電極定位在該固定區域與該位元線之間。在圖6A中，未示出位元線50及/或頂部電極45，以便不遮擋形成於SOT寫入線70上的MTJ 321。在圖6B-6C中更清楚地展示包括位元線50及頂部電極45的堆疊組態。在一些實施例中，如圖6B中所說明，二極體40可形成於固定區域30與頂部電極45之間，以防止潛洩電流(例如，穿過非預期路徑及/或沿著非預期路徑行進的電流)，該潛洩電流可使讀取電流強度降級。在一些實施例中，二極體40可為形成於固定區域30上(或上方)且耦合至頂部電極45的薄膜二極體(TFD)。然而，二極體40可為任何類型的二極體，包括但不限於金屬-絕緣體-金屬(MIM)二極體或P-N接面二極體。頂部電極45可連接至位元線50，自該位元線提供讀取信號以決定MTJ 321之磁性狀態。藉由控制施加至供應線(亦即，位元線50、源極線90、字線60等)的電壓，讀取電流可經產生且可自位元線50行進穿過MTJ 321，以便例如在讀取操作期間決定MTJ 321之電阻狀態(例如，平行/低電阻或反向平行/高電阻)。此外，每個位元線50可連接至沿著記憶體陣列中之對應行定位的所有(或多個)記憶體單元之MTJ 321(例如，藉由頂部電極45及二極體40)。

如以上所論述，SOT寫入線70可與水平陣列中之所有MTJ 321之自由區域10接觸或靠近於該等自由區域而定位。在每個記憶體單元200中，SOT寫入線70可藉由導通體75連接至電晶體80之汲極(在圖6C中標記為「D」)。在一個實施例中，如圖6A-6C中所示，電晶體80可為鰭式場效電晶體(亦即，FinFET)。如此項技術中之一般技術者已知的，FinFET為構造在基板(例如，絕緣體上矽)上的非平面(亦即，三維)雙閘極電晶體。在圖6B中，在一個末端(例如，圖6B中之導通體75之頂部末端)處與SOT寫入線70接觸的導通體75看起來在另一末端(例如，圖6B中之導通體75之底部末端)處與字線60接觸。然而，此係因為導通體75之底部末端與電晶體80之間的接觸點在圖6B中被字線60遮擋。實際上，導通體75之底部末端可事實上與電晶體80之汲極D接觸，如圖6C中所示。

繼續參考圖6C，可以類似於參考圖5C所提供之描述的方式形成封裝層15。例如，封裝層15可垂直地形成在磁阻堆疊之部分之相反末端上，該磁阻堆疊之部分包括MTJ 321、二極體40及頂部電極45。可將每個封裝層15形成為覆蓋自由區域10、中間區域20、固定區域30、二極體40及頂部電極45之大體上整個鄰接表面的連續層。SOT寫入線70之寬度可大致等於或大於自由區域10之長度(或MTJ 321之長度)與封裝層15之總厚度之總和(亦即，W_sot

L+2T_enc)。另外，SOT寫入線70之寬度可等於或大於自由區域10之長度(或MTJ 321之長度)(亦即，W_sot

L)以降低SOT切換電流。字線60可與電晶體80之閘極(在圖6C中標記為「G」)接觸。如以上所論述，可將電壓施加至字線60以「接通」電晶體80以使電流通過。此外，字線60可與水平陣列中之所有記憶體單元之電晶體80之閘極接觸(例如，圖6A-6B)。因此，將電壓施加至字線60可藉由「接通」水平陣列中之所有電晶體80來啟動/選擇用於操作之水平陣列。進一步參考圖6C，源極線90可藉由連接在源極線90與電晶體80之源極之間的互連件 43(例如，電極、導通體等)與電晶體80之源極(在圖6C中標記為「S」)電接觸。可將合適的源極線電壓施加至水平陣列中之一或多個源極線90以驅動電流穿過SOT寫入線70之所要的部分，以便在例如寫入或重置/設定操作期間使目標自由區域10之磁化方向切換。每個源極線90可連接至沿著記憶體陣列中之對應行定位的所有(或多個)記憶體單元之電晶體80之源極。

對於寫入操作，以下偏壓施加方法可為可能的：(A)其中調節電流I_w可藉由電晶體80、導通體75、SOT寫入線70之一部分、另一導通體75及另一電晶體80自源極線90流動至另一源極線90的恆定-I模式；或(B)其中可將調節電壓V_cell施加在源極線90與另一源極線90之間的恆定-V模式。為達成SOT MRAM陣列中之低寫入錯誤率，可需要所有單元中之自由區域10下方的SOT寫入線70之部分處的寫入電流密度j_w[A/cm²]大於一定臨限值，藉此克服各種位元對位(bit-to-bit)分佈。為製作功率有效且可靠的記憶體陣列，可需要最小化寫入電流密度j_w之位元對位分佈。在恆定-I模式中，j_w可大致等於I_w/(T_sotW_sot)，其中用於j_w之變更因數可為W_sot及T_sot。在恆定-V模式中，j_w可大致等於V_cell/[ρW_cell+T_sotW_sot(R_para1+R_para2)]，且j_w可具有相較於恆定-I模式之彼等變更因數(例如，W_sot及T_sot)的更多變更因數(例如，ρ、W_cell、R_para1及R_para2)。在此，ρ表示SOT寫入線70之電阻率，R_para1表示電流路徑上之電晶體電阻、導通體電阻及其他雜項線及接觸電阻之組合電阻值，且R_para2表示電流路徑上之另一電晶體電阻、另一導通體電阻及其他雜項線及接觸電阻之組合電阻值。因此，與在恆定-V模式中相比，寫入電流密度j_w之位元對位分佈可在恆定-I模式中更小，且因而，恆定-I模式對於更功率有效且可靠的記憶體陣列而言可為較佳的。此係因為所需要的寫入電流可在恆定-I模式中為較小的，且與在恆定-V模式中相比，歸因於寫入電流路徑中之電遷移的寫入錯誤率及耐久性故障率可在恆定-I模式中更低。另一方面，對於較簡單的電路，恆定-V模式可為較佳的。

應注意，儘管圖6A-6C各自說明水平陣列中之僅四個記憶體單元200，但此僅出於簡單及清晰之目的。如此項技術中之一般技術者將已知的，任何數目的記憶體單元200可包括在水平陣列中。此外，所得磁阻裝置可包括佈置成列的任何數目的此類水平陣列。

現將描述製造示範性磁阻裝置1000之方法。應瞭解，所描述之方法僅為示範性的。在一些實施例中，方法可包括若干額外或替代性步驟，且在一些實施例中，可省略所描述之步驟中之一或多者。可省略或修改任何所描述之步驟，或添加其他步驟，只要所製造磁阻裝置之預期功能保持大體上不變即可。此外，儘管在所描述之方法中描述或暗示一定順序，但一般而言，所描述之方法之步驟不需要以所說明及描述之順序執行。此外，所描述之方法可併入具有本文未描述之額外功能的更廣泛程序或製程中。

圖7為製造本發明之示範性磁阻裝置1000之方法700的流程圖。圖8A-8I為製造過程之各種級段處的磁阻裝置1000的示意性橫截面圖。在以下描述中，將參考圖7及圖8A-8I。應注意，在以下論述中，將最終形成SOT寫入線、自由區域、中間區域、固定區域、二極體等中之每一者的一或多種材料之一或多個層(例如，在圖8A-8I中)分別稱為SOT寫入線、自由區域、中間區域、固定區域、二極體等。為了簡潔起見，本文中可能未詳細描述與半導體處理相關之習知製造技術。

在基板之表面，諸如例如積體電路裝置(IC)95之表面上，可形成或沈積絕緣體區域85(步驟710)。圖8A說明在一個示範性實施例中具有形成於其上的絕緣體區域85的IC 95。絕緣體區域85可包括任何現在已知或稍後開發的介電材料(例如，氧化物、氮化物、碳氮化物等)。在一些實施例中，可將氮化矽(例如，Si₃N₄、SiN等)、氧化矽(例如，SiO₂、SiO_x等)、低k ILD材料(例如，摻碳SiO₂(SiOC)、摻碳氧化物(CDO)、有機矽酸鹽玻璃(OSG)旋塗有機物等)、氧化鋁(例如，Al₂O₃)、氧化鎂(例如，MgO)、四乙氧基矽烷(TEOS)，及/或其一或多個組合用作絕緣體區域85。IC 95可為任何半導體基板，該半導體基板可以或可不具有形成於其上的各種電氣組件，諸如，例如，鰭式場效電晶體(FINFET)裝置、互補金氧半導體(CMOS)裝置等。絕緣體區域85可藉由任何現在已知或稍後開發的技術(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)沈積或形成於IC 95上。

然後可藉由蝕刻穿過絕緣體區域85來形成空腔75'之陣列，以暴露IC 95之表面(步驟720)。圖8B說明穿過絕緣體區域85形成，從而暴露IC 95的示範性空腔75'。任何合適的蝕刻製程可用來蝕刻空腔75'。例如，在一些實施例中，反應性離子蝕刻(RIE)或離子束蝕刻(IBE)可用來蝕刻穿過絕緣體區域85且形成空腔75'。如此項技術中之一般技術者已知，IBE及RIE可使用帶電離子(包含氬、氪、氙等中之一或多者)(在RIE之狀況下的反應性帶電離子)之射束來蝕刻穿過絕緣體區域85以形成空腔75'。如此項技術中之一般技術者已知的，在一些狀況下，蝕刻空腔75^′可包括本文出於簡潔之目的而未描述的多個步驟(例如，光微影等)。

然後可將導電材料沈積在蝕刻空腔75'中以形成導電導通體75(步驟730)。圖8C說明穿過IC 95上的絕緣體區域85形成的導通體75。應注意，可在IC 95上同時蝕刻多個空腔75'，且可同時在所有蝕刻空腔75'中形成導電導通體75。儘管在圖8C中未示出，但在一些實施例中，可形成空腔75'，使得該空腔到達(或暴露)IC 95之金屬互連結構(例如，金屬襯墊、導通體等)，使得隨後形成的導電導通體75將電耦合至IC 95之電晶體或其他電路。

然後可將SOT寫入線70形成或沈積在具有連接至IC 95之電路的導通體75之暴露表面的絕緣體區域85上(步驟740)。圖8D說明形成在絕緣體區域85上且與導通體75接觸的SOT寫入線70。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成SOT寫入線70(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。在一個實施例中，可使用任何現在已知或稍後開發的製造過程圖案化(例如，預圖案化)SOT寫入線70，以便達成SOT寫入線70之所要的寬度(亦即，W_sot)。如此項技術中之一般技術者已知的，圖案化使用光微影及遮罩之製程來印刷圖案，該等圖案在裝置製造過程期間的特定步驟處導引材料之沈積或自晶圓之移除。例如，圖11B展示經圖案化且嵌入絕緣體區域85中的SOT寫入線70。然而在一些實施例中，SOT寫入線70之預圖案化可並非必要的，且SOT寫入線70可在無此圖案化步驟的情況下沈積在絕緣體區域85上(例如，圖15B)。

在SOT寫入線70之表面上，可順序地形成或沈積多個材料層(例如，按順序為自由區域10、中間區域20、固定區域30、二極體40、頂部電極45)以形成多層堆疊(步驟750)。圖8E說明在一個示範性實施例中形成於SOT寫入線70上的多層堆疊。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成多層堆疊(例如物理氣相沈積(PVD)、化學氣相沈積(CVD)等)。在一些實施例中，可使用原子層沈積(ALD)(一種類型的PVD)將多個材料層順序地沈積在SOT寫入線70上。在區域包括一個堆疊在另一個之頂部上的多個層(例如，由藉由反鐵磁性耦合層分離的多個鐵磁性層形成的自由區域10及/或固定區域30、由形成金屬-絕緣體-金屬(MIM)結構的多個材料層形成的二極體40等)之實施例中，多個層可經順序地沈積以形成對應的區域。在一些實施例中，可藉由沈積電極且然後將二極體40沈積在電極上或上方來形成二極體40(例如，圖8E中之二極體40可包括形成電極的材料層及共同地形成二極體的一個堆疊在另一個之頂部上的多個材料層)。在一些實施例中，可消除電極且可直接將包含二極體(例如，金屬-絕緣體-金屬(MIM)結構等)40的材料沈積在固定區域30上或上方。

然後可蝕刻多層堆疊(包括自由區域10、中間區域20、固定區域30、二極體40及頂部電極45)之外末端以形成符合所要的尺寸(例如，W

6-16nm且L

15-30nm)的多層堆疊(步驟760)。此多層堆疊(亦即，蝕刻至所要的尺寸的多層堆疊)在下文中可稱為大小調整的堆疊350。圖8F說明大小調整的堆疊350。如在步驟720中所論述，任何合適的蝕刻製程可用來蝕刻多層堆疊之外末端(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。在RIE或IBE期間，離子之衝擊磨蝕多層堆疊之部分。在此製程期間，磨蝕材料中之一些可再沈積在多層堆疊之外壁上。在一些狀況下，此再沈積層可影響最終形成的磁阻裝置1000之電氣及/或磁性效能。因此，在一些實施例中，在刻蝕製程期間或之後，可藉由使用製程，諸如例如斜向蝕刻、各向同性蝕刻等來清潔或以其他方式自多層堆疊之外壁移除任何再沈積材料。在一些實施例中，此清潔步驟可經消除或僅對多層堆疊之外壁之選擇部分執行。此外，在一些實施例中，圖8F中所示之大小調整的堆疊350之形成可包括多個交替的蝕刻及清潔步驟。

一旦大小調整的堆疊350經形成，可將封裝層15形成或沈積在堆疊350之暴露表面上(步驟770)。圖8G說明具有形成在上面的封裝層15之大小調整的堆疊350。圖8H說明沿著圖8G中所示之平面5-5的具有形成在上面的封裝層15之大小調整的堆疊350的另一示意性橫截面圖。如在步驟710中所論述，任何現在已知或稍後開發的技術可用來沈積或形成封裝層15(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。如以上參考圖2A-2B所論述，封裝層15可由任何合適的介電材料製成。例如，在一個實施例中，封裝層15可由氧化鎂(MgO)製成。然而，亦可將其他材料諸如例如氧化鋁(諸如，例如，Al₂O₃)、四乙基正矽酸鹽(TEOS)，及/或其一或多個組合用作封裝層15。一般而言，封裝層15可具有任何厚度。在一些實施例中，封裝層15之厚度可為大致5nm。

在一些實施例中，在將封裝層15形成在大小調整的堆疊350之暴露表面上(步驟770)之後，可例如藉由蝕刻移除或大體上移除(例如，減薄)形成在堆疊350之「長」側上的封裝層15之部分。大小調整的堆疊350之「長」側係指對應於以上參考圖2A-2B及5A-5C所論述之長度(L)的堆疊350之側。例如，圖8G中所說明之大小調整的堆疊350之左側及右側為「長」側。如在步驟720中所論述，任何合適的蝕刻製程可用來蝕刻封裝層15之部分(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。圖9說明在形成於堆疊350之「長」側上的封裝層15之部分經減薄之後的大小調整的堆疊350。應注意，儘管圖9說明「長」側上之減薄的封裝層15，但在一些實施例中，可移除或大體上移除「長」側上之封裝層15。在一些實施例中，可保留形成於大小調整的堆疊350之「長」側上的封裝層15之部分而不影響所得磁阻裝置1000之效能。

繼續參考圖7，在形成封裝層15之後，可將位元線50形成於大小調整的堆疊350上(步驟780)。更具體而言，可形成位元線50，使得大小調整的堆疊350之頂部電極45可與位元線50接觸。亦應注意，在形成位元線50之前，可藉由步驟740處之沈積之預圖案化或後圖案化將SOT寫入線70圖案化至所要的寬度(亦即，W_sot)。圖8I說明圖案化的SOT寫入線70，及形成於大小調整的堆疊350上且與頂部電極45接觸的位元線50。形成位元線50可為例如後段製程(BEOL)處理之部分。BEOL處理可包括額外處理步驟，諸如例如，將額外封裝物85'(例如，任何非導電材料，諸如例如，氮化矽、氧化矽、低k ILD材料等)沈積在具有形成在上面的封裝層15之大小調整的堆疊350上，研磨所形成結構之頂部表面以暴露大小調整的堆疊350之傳導區域(亦即，頂部電極45)，將位元接觸結構形成於大小調整的堆疊350之暴露區域上以與MTJ 321進行電接觸，形成頂部接點、黏合襯墊、位元線等，以便由MTJ 321製造磁阻裝置。因為此等額外處理步驟為此項技術中之一般技術者已知的，所以在本文中出於簡潔之目的而不詳細描述該等額外處理步驟。

圖10為製造本發明之示範性磁阻裝置1000之另一方法1100的流程圖。圖11A-11H為製造過程之各種級段處的磁阻裝置1000的示意性橫截面圖。圖11AA、11CC、11FF、11GG及11HH說明製造過程之對應級段處的磁阻裝置1000的平面圖。在以下描述中，將參考圖10、圖11A-11H，及圖11AA、11CC、11FF、11GG及11HH。為了簡潔起見，在以下章節中可不詳細描述與半導體處理有關的習知製造技術，及類似於先前所描述方法(例如，方法700)中之彼等步驟的處理步驟。此外，以上參考圖8A-8D所描述之IC 95上的SOT寫入線70及導通體75之製造過程可同樣適用於方法1100，且因此可在以下章節中不再次予以描述。

在形成SOT寫入線70(例如，圖7之步驟740)之後，可將多個材料層(例如，按順序為自由區域10、中間區域20、固定區域30、二極體40、頂部電極45)順序地形成或沈積於SOT寫入線70上以形成多層堆疊(步驟1110)。圖11A說明在一個示範性實施例中形成於SOT寫入線70上的多層堆疊。圖11AA說明在步驟1110及圖11A中形成之結構的平面圖，其展示多層堆疊之暴露表面(亦即，頂部電極45之暴露表面)。圖11B說明沿著圖11A中所示之平面6-6的多層堆疊的另一示意性橫截面圖。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成多層堆疊(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。如圖11B中所示，可使用任何現在已知或稍後開發的製造過程圖案化(例如，預圖案化)SOT寫入線70，以便達成SOT寫入線70之所要的寬度(亦即，W_sot)，如以上參考圖8D所論述。

然後可在一個方向上(例如，在x軸之方向上)蝕刻多層堆疊(包括自由區域10、中間區域20、固定區域30、二極體40及頂部電極45)，以形成具有所要的長度(例如，L

15-30nm)之多層堆疊之線(步驟1120)。更具體而言，可在x軸之方向上蝕刻多層堆疊之兩個相對側，直至絕緣體區域85及SOT寫入線70之頂部表面暴露，以達成自由區域10之所要的長度(L)。圖11C說明在一個方向上蝕刻以達成所要的長度的多層堆疊。圖11CC說明蝕刻多層堆疊的平面圖。更具體而言，圖11CC之平面圖較好地說明沿著x軸形成的多層堆疊之線。如以上關於步驟720所論述，任何合適的刻蝕製程可用來蝕刻多層堆疊(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。

一旦在一個方向上蝕刻多層堆疊，可將封裝層15形成或沈積在多層堆疊之暴露表面上(步驟1130)。圖11D說明具有形成在上面的封裝層15之多層堆疊(亦即，塗佈多層堆疊)。如在步驟710中所論述，任何現在已知或稍後開發的技術可用來沈積或形成封裝層15(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。然後，在絕緣體區域85及SOT寫入線70之暴露表面上，可將額外封裝物85'沈積在塗佈多層堆疊之周邊上(在步驟1140處)。圖11E說明沈積在塗佈多層堆疊之周邊上的額外封裝物85'。如在步驟710中所論述，任何現在已知或稍後開發的技術可用來沈積或形成額外封裝物85'(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。

然後可研磨封裝層15及額外封裝物85'之暴露表面，直至多層堆疊之頂部電極45經暴露(步驟1150)。圖11F說明在合適的研磨製程之後的多層堆疊之暴露頂部電極45。圖11FF說明在步驟1150及圖11F中形成的結構的平面圖。任何已知製程可用來研磨封裝層15及額外封裝物85'。在一些實施例中，諸如例如化學機械研磨(CMP)的技術可用來研磨封裝層15及額外封裝物85'。因為CMP製程係此項技術中已知的，所以該等製程在本文中未予以描述。

然後可在另一方向上(亦即，在y軸之方向上)蝕刻多層堆疊，以及周圍封裝層15及額外封裝物85'，以形成大小調整的堆疊350(步驟1160)。更具體而言，可在y軸之方向上蝕刻多層堆疊之兩個相反側，直至暴露SOT寫入線70，以達成自由區域10之所要的寬度(W)(例如，W

6-16nm)。在此狀況下，可在SOT寫入線70周圍保留額外封裝物85'(如圖11GG、11H及11HH中所示)。因而，在示範性製造方法1100中，大小調整的堆疊350可在兩步刻蝕製程之後形成，該兩步刻蝕製程包括步驟1120中所描述之蝕刻製程(用以達成所要的長度(L))及步驟1160中所描述之蝕刻製程(用以達成所要的寬度(W))。圖11G說明蝕刻至所要的寬度的多層堆疊(亦即，大小調整的堆疊350)。圖11H說明沿著圖11G中所示之平面7-7的大小調整的堆疊350的另一示意性橫截面圖。圖11GG及11HH說明分別對應於圖11G及11H的在兩步蝕刻製程之後形成的大小調整的堆疊350的平面圖。如以上關於步驟720所論述，任何合適的刻蝕製程可用來蝕刻多層堆疊(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。

如以上關於步驟780及圖8I所論述，可執行額外處理步驟(例如，BEOL處理)以由根據方法1100形成的結構形成磁阻裝置。因為此等額外處理步驟為此項技術中之一般技術者已知的，所以在本文中出於簡潔之目的而不詳細描述該等額外處理步驟。

圖12A說明包括本發明之示範性磁阻堆疊的記憶體單元之一部分的平面圖。圖12B說明沿著圖12A中所示之平面8-8的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的橫截面圖。圖12C說明沿著圖12A中所示之平面9-9的包括本發明之示範性磁阻堆疊的記憶體單元之一部分的另一橫截面圖。在以下論述中，將參考圖12A-12C。

如圖12A中所示，在每個記憶體單元300中，SOT寫入線70可形成在包括MTJ 321的磁阻堆疊之底部處。SOT寫入線70可由以上所論述之自旋霍爾(SH)材料製成。MTJ 321可形成於SOT寫入線70上或上方。如以上參考圖1所論述，SOT寫入線70可與記憶體陣列中之複數個MTJ 321接觸或靠近該複數個MTJ定位，使得經驅動穿過SOT寫入線70的切換電流95(亦即，寫入電流)可將自旋轉矩給予複數個MTJ 321之靠近定位的自由區域10。在一個實施例中，如圖12B中所示，可將由導電材料製成的位元線50形成在MTJ 321上方以提供穿過MTJ 321之讀取電流。在一些實施例中，由導電材料諸如例如電極、互連件等製成的合適的傳導線(亦即，頂部電極45)可形成於位元線50與MTJ 321之間，以提供至MTJ 321之電連接，如圖12B中所示。位元線50及頂部電極45在圖12A中所說明之平面圖中未示出，以便不遮擋形成在SOT寫入線70上的MTJ 321。在一個實施例中，記憶體單元300之寬度(W_cell)可為大致50-120nm，且記憶體單元300之長度(L_cell)可為大致50-120nm。在一些實施例中，記憶體單元300之寬度及長度可為大致相同的。然而，在其他實施例中，記憶體單元300之寬度及長度可並非相同的。在一個實施例中，SOT寫入線70之寬度(W_sot)可為大致25nm(亦即，比以上參考圖5A所論述之SOT寫入線70之寬度更窄)且SOT寫入線70之厚度(T_sot)可為大致5nm。如以上參考圖2A-2B所論述，MTJ 321之寬度(或MTJ 321之自由區域10之寬度)(W)可為大致10nm，且MTJ 321之長度(或MTJ 321之自由區域10之長度)(L)可為大致25nm，以在自由區域10中提供單疇、同調磁化反轉。值得注意的是，在圖12A-12C中所說明之示範性實施例中，MTJ 321之長度(MTJ 321之自由區域10之長度)(L)可與SOT寫入線70之寬度(W_sot)大致相同(亦即，L

W_sot

25nm)。換言之，沿著Y軸的MTJ 321及SOT寫入線70之相反末端可對準。因此，封裝層15可形成在沿著Y軸的MTJ 321及SOT寫入線70之相反末端上，如圖12C中所說明。因而，封裝層15可垂直向下延伸超過SOT寫入線70之頂部表面。因為提供圖12A用於說明MTJ 321相對於SOT寫入線70之位置及配置之目的，所以出於清晰性之目的，在圖12A中未示出封裝層15。應注意，本文所論述之磁阻裝置之各種組件之尺寸僅為示範性的。換言之，除本文所論述之尺寸之外的尺寸可用來形成本發明之磁阻裝置之各種組件。

現參考圖12B，每個記憶體單元300可包括MTJ 321，該MTJ定位在耦合至位元線50的頂部電極45與SOT寫入線70之間。MTJ 321可形成於SOT寫入線70上或上方。更具體而言，MTJ 321之自由區域10可形成於SOT寫入線70上或靠近於該SOT寫入線而形成。中間區域20可形成於自由區域10上或上方，且可安置在固定區域30與自由區域10之間。如藉由固定區域30中之符號(亦即，包圍在圓圈中的X)所指示，固定區域30之磁化方向「釘紮」或「固定」在一個方向上(例如，指向頁面中)，該方向平行於SOT寫入線平面且正交於切換電流95。如藉由自由區域10中之符號(亦即，包圍在相應圓圈中之X及點)所指示，可在一個方向或另一方向上「切換」自由區域10之磁化方向(例如，指向頁面中或指向頁面外)，該方向亦平行於SOT寫入線平面且正交於切換電流95。類似於以上關於圖5B所論述之組態，此組態可在例如寫入或重置/設定操作期間導致自由區域10之更確定及低電流切換。此外，由於圖12A-12C中所說明之示範性實施例中的SOT寫入線70之橫截面積之減少(與圖5A-5C之彼橫截面積相比)，可進一步降低臨界電流(切換自由區域10之磁化方向所需要的SOT切換電流95)之值。例如，用於進一步降低的臨界電流(亦即，由於自旋軌道轉矩之切換電流)之數學表達可如下：

其中A _F表示自由層與SOT寫入線之間的接觸面積，且Eb表示用於資料保持的自由層之能量障壁。(其餘參數在上文參考圖2A-2B予以解釋)。

自以上方程式，可推導出所需要的寫入電流I_w與W_SOT/L’成比例，其中L’表示接觸面積A_F之長度，該長度可小於或等於MTJ 321之長度L(亦即，L’

L)。為達成低寫入電流，較短W_SOT(亦即，較窄SOT寫入線70)及較長L’(亦即，較長接觸區域)可為較佳的。為以用於SOT裝置之充分低的寫入錯誤率切換自由區域10之磁化向量之方向，自由區域10下方的SOT寫入線70之部分處的寫入電流密度j_w[A/cm²]可需要大於一定臨限值(亦即，臨限寫入電流密度)。所需要的寫入電流I_w可大致等於臨限寫入電流密度j_w(臨限)乘以A_H，A_H直接與W_sot成比例。若W_sot大於L，則流過不與自由區域10直接接觸的SOT寫入線70之部分的電流可不促進切換，且切換效率因而可為低的或不充分的。若W_sot小於L，則不與SOT寫入線70直接接觸的自由區域10之部分可不經歷自旋軌道轉矩，從而亦導致低切換效率。因此，當W_sot大致等於L時，可獲得最能量有效的寫入。圖12A-12C中所說明之示範性實施例可達成具有大致等於MTJ 321之長度的寬度(亦即，W_sot=L)之SOT寫入線70，從而導致SOT MRAM中之能量有效的寫入。

類似於以上參考圖5A-5C之論述，可使用相同記憶體單元架構，或大體上類似於圖12A-12C中所說明之記憶體單元架構的記憶體單元架構，但其中區域30及10之磁化方向平行於SOT寫入線平面並且平行於SOT切換電流95，或正交於SOT寫入線平面並且正交於SOT切換電流95。再次，與圖12A-12C中明確地所示之組態相比，此等後者組態可導致自由區域10之非確定(或不太確定)、高電流切換(亦即，自由區域10之有效部分未能切換或強切換電流為完全切換自由區域10所必需的)。因此，圖12A-12C中明確地所示之組態可為較佳的。儘管如此，在本發明之磁阻裝置中可使用此等組態中之任何組態。

重新參考圖12B，自由區域10可與SOT寫入線70接觸或靠近於該SOT寫入線而定位，使得經驅動穿過SOT寫入線70的切換電流95(亦即，寫入電流)可將自旋轉矩給予靠近地定位的自由區域10。自由區域10之磁化方向可取決於切換電流95之方向。例如，如圖12B中所示，若朝右驅動切換電流95，則可使自由區域10之磁化方向指向頁面外，藉由包含包圍在自由區域10中之圓圈中的點之符號指示。相反地，若朝左驅動切換電流95，則可使自由區域10之磁化方向指向頁面中，藉由包含包圍在自由區域10中之圓圈中的X之符號指示。

如以上參考圖2A-2B所論述，封裝層15可形成於自由區域10之相反末端上。值得注意的是，可形成封裝層15，使得封裝層平面可正交於自由區域10之磁化方向(以及固定區域30之磁化方向)且正交於SOT寫入線平面，如圖12C中所示。在一個實施例中，封裝層15可形成於SOT寫入線70、自由區域10、中間區域20及固定區域30之相反末端上。可將每個封裝層15形成為覆蓋SOT寫入線70及區域10、20及30之大體上整個鄰接表面的連續層。此外，在一些實施例中，封裝層15亦可覆蓋頂部電極45之整個鄰接表面。每個封裝層15因而可形成為覆蓋SOT寫入線70、區域10、20及30，以及頂部電極45之整個鄰接表面的連續層，如圖12C中所示。例如，一旦SOT寫入線70、MTJ 321及頂部電極45藉由蝕刻圖案化至所要的尺寸，可將封裝層15形成於SOT寫入線70、MTJ 321及頂部電極45之較短側(亦即，對應於自由區域10之寬度(W)的側)上。如圖12C中所示，SOT寫入線70之寬度(W_sot)可與自由區域10之長度(或MTJ 321之長度)大致相同(亦即，W_sot

L)。位元線50可形成於頂部電極45及封裝層15上或上方。如以上所提及，位元線50可提供穿過MTJ 321之讀取信號以基於跨於MTJ 321量測的電壓降或電流來決定MTJ 321之磁性狀態。

圖13A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。圖13B說明沿著圖13A中所示之平面10-10的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。圖13C說明沿著圖13A中所示之平面11- 11的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的另一橫截面圖。具體而言，圖13A-13C中所說明之磁阻裝置2000之部分包括以上參考圖12A-12C所論述之記憶體單元300之水平陣列。此外，圖13A-13C中所描繪之每個記憶體單元300為包括參考圖2A-2B所論述之示範性磁阻堆疊的一個電晶體、一個二極體、一個MTJ記憶體單元。在以下論述中，將參考圖13A-13C。

如圖13A中所示，示範性磁阻裝置2000中之記憶體單元之每個水平陣列可包括彼此水平間隔開的多個記憶體單元300。如此項技術中之一般技術者已知的，示範性磁阻裝置2000可包括佈置成列以形成記憶體陣列的任何數目的此類水平陣列。如以上參考圖12A所提及，每個記憶體單元300可在寬度(W_cell)上量測為大致50-120nm且在長度(L_cell)上為50-120nm。更具體而言，在一個實施例中，每個記憶體單元300可在寬度(W_cell)上量測為大致60nm且在長度(L_cell)上為84nm。每個記憶體單元300可包括形成於以上參考圖12B-12C所論述之平面內磁阻堆疊組態中的MTJ 321。如圖13B中所示，MTJ 321可定位在耦合至位元線50的頂部電極45與SOT寫入線70之間。具體而言，MTJ 321之自由區域10可形成於SOT寫入線70上或靠近於該SOT寫入線而形成，使得藉由SOT寫入線70提供的切換電流可將自旋轉矩給予自由區域10，以使自由區域10之磁化方向切換。中間區域20可形成於自由區域10上或上方，且固定區域30可形成於中間區域20上或上方。固定區域30可經由頂部電極45連接至位元線50，該頂部電極定位在該固定區域與該位元線之間。在圖13A中，未示出位元線50及/或頂部電極45，以便不遮擋形成於SOT寫入線70上的MTJ 321。包括位元線50及頂部電極45的堆疊組態更清楚地展示於圖13B-13C中。在一些實施例中，如圖13B中所說明，二極體40可形成於固定區域30與頂部電極45之間，以防止潛洩電流(例如，穿過非預期路徑及/或沿著非預期路徑行進的電流)，該潛洩電流可使讀取電流強度降級。在一些實施例中，二極體40可為形成於固定區域30上(或上方)且連接至頂部電極45的薄膜二極體(TFD)。然而，二極體40可為任何類型的二極體，包括但不限於金屬-絕緣體-金屬(MIM)二極體或P-N接面二極體。頂部電極45可連接至位元線50，自該位元線提供讀取信號以決定MTJ 321之磁性狀態。藉由控制施加至供應線(亦即，位元線50、源極線90、字線60等)的電壓，讀取電流可經產生且可自位元線50行進穿過MTJ 321，以便例如在讀取操作期間決定MTJ 321之電阻狀態(例如，平行/低電阻或反向平行/高電阻)。此外，每個位元線50可連接至沿著記憶體陣列中之對應行定位的所有(或多個)記憶體單元之MTJ 321(例如，藉由頂部電極45及二極體40)。

如以上所論述，SOT寫入線70可與水平陣列中之所有MTJ 321之自由區域10接觸或靠近於該等自由區域而定位。在每個記憶體單元300中，SOT寫入線70可藉由導通體75連接至電晶體80之汲極D。在一個實施例中，如圖13A-13C中所示，電晶體80可為鰭式場效電晶體(亦即，FinFET)。如此項技術中之一般技術者已知的，FinFET為構建在基板(例如，絕緣體上矽)上的非平面(亦即，三維)雙閘極電晶體。在圖13B中，在一個末端(例如，圖13B中之導通體75之頂部末端)處與SOT寫入線70接觸的導通體75看起來在另一末端(例如，圖13B中之導通體75之底部末端)處與字線60接觸。然而，此係因為導通體75之底部末端與電晶體80之間的接觸點藉由圖13B中之字線60遮擋。實際上，導通體75之底部末端可事實上與電晶體80之汲極接觸，如圖13C中所示。

繼續參考圖13C，可以類似於參考圖12C所提供之描述的方式形成封裝層15。例如，封裝層15可垂直地形成在磁阻堆疊之部分之相反末端上，該磁阻堆疊之部分包括SOT寫入線70、MTJ 321、二極體40及頂部電極45。可將每個封裝層15形成為覆蓋SOT寫入線70、自由區域10、中間區域20、固定區域30、二極體40及頂部電極45之大體上整個鄰接表面的連續層。SOT寫入線70之寬度可大致等於自由區域10之長度(或MTJ 321之長度)(亦即，W_sot

L)。字線60可與電晶體80之閘極接觸。如以上所論述，可將電壓施加至字線60以「接通」電晶體80以使電流通過。此外，字線60可與水平陣列中之所有記憶體單元之電晶體80之閘極G接觸(例如，圖13A-13B)。因此，將電壓施加至字線60可藉由「接通」水平陣列中之所有電晶體80來啟動/選擇用於操作之水平陣列。進一步參考圖13C，源極線90可藉由連接在源極線90與電晶體80之源極之間的互連件43(例如，電極、導通體等)與電晶體80之源極S電接觸。可將合適的源極線電壓施加至水平陣列中之一或多個源極線90以驅動電流穿過SOT寫入線70之所要的部分，以便在例如寫入或重置/設定操作期間使目標自由區域10之磁化方向切換。每個源極線90可連接至沿著記憶體陣列中之對應行定位的所有(或多個)記憶體單元之電晶體80之源極。

應注意，儘管圖13A-13C各自說明水平陣列中之僅四個記憶體單元300，但此僅出於簡單及清晰之目的。如此項技術中之一般技術者將已知的，任何數目的記憶體單元300可包括在水平陣列中。此外，所得磁阻裝置可包括佈置成列的任何數目的此類水平陣列。

現將描述製造示範性磁阻裝置2000之方法。應瞭解，所描述之方法僅為示範性的。在一些實施例中，方法可包括若干額外或替代性步驟，且在一些實施例中，可省略所描述之步驟中之一或多者。可省略或修改任何所描述之步驟，或添加其他步驟，只要所製造磁阻裝置之預期功能保持大體上不變即可。此外，儘管在所描述之方法中描述或暗示一定順序，但一般而言，所描述之方法之步驟不需要以所說明及描述之順序執行。此外，所描述之方法可併入具有本文未描述之額外功能的更廣泛程序或製程中。

圖14為製造本發明之示範性磁阻裝置2000之方法1400的流程圖。圖15A-15H為製造過程之各種級段處的磁阻裝置2000的示意性橫截面圖。圖15AA、15CC、15FF、15GG及15HH說明製造過程之對應級段處的磁阻裝置2000 的平面圖。在以下描述中，將參考圖14、圖15A-15H，及圖15AA、15CC、15FF、15GG及15HH。為了簡潔起見，在以下章節中可不詳細描述與半導體處理有關的習知製造技術，及類似於先前所描述方法(例如，方法700及方法1100)中之彼等步驟的處理步驟。此外，以上參考圖8A-8D所描述之IC 95上的SOT寫入線70及導通體75之製造過程可同樣適用於方法1400，且因此可在以下章節中不再次予以描述。

在形成SOT寫入線70(例如，圖7之步驟740)之後，可將多個材料層(例如，按順序為自由區域10、中間區域20、固定區域30、二極體40、頂部電極45)順序地形成或沈積於SOT寫入線70上以形成多層堆疊(步驟1410)。圖15A說明在一個示範性實施例中形成於SOT寫入線70上的多層堆疊。圖15AA說明在步驟1410及圖15A中形成之結構的平面圖，其展示多層堆疊之暴露表面(亦即，頂部電極45之暴露表面)。圖15B說明沿著圖15A中所示之平面12-12的多層堆疊的另一示意性橫截面圖。值得注意的是，如藉由均勻地沈積在圖15B中之絕緣體區域85上的SOT寫入線70所表明，絕緣體區域85上的SOT寫入線70之預圖案化可並非在磁阻裝置2000之製造過程期間必要的。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成多層堆疊(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。

然後可在一個方向上(亦即，在x軸之方向上)順序地蝕刻多層堆疊(包括自由區域10、中間區域20、固定區域30、二極體40及頂部電極45)及SOT寫入線70，以形成一個堆疊在另一個之頂部上且符合MTJ 321之所要的長度(或自由區域10之長度)(例如，L

25nm)的多層堆疊之線及SOT寫入線70(步驟1420)。值得注意的是，可蝕刻多層堆疊及SOT寫入線70，使得所得SOT寫入線70之寬度(W_sot)可大致等於所得MTJ 321之長度(或自由區域10之長度)(L)(例如，W_sot

L)，如以上參考圖12C所論述。此外，可順序地蝕刻多層堆疊及 SOT寫入線70，直至絕緣體區域85之頂部表面暴露。圖15C說明在一個方向上蝕刻的多層堆疊及SOT寫入線70。圖15CC說明蝕刻多層堆疊及SOT寫入線70的平面圖。更具體而言，圖15CC之平面圖更好地說明沿著x軸形成的多層堆疊之線及SOT寫入線70。如以上關於步驟720所論述，任何合適的刻蝕製程可用來蝕刻多層堆疊及SOT寫入線70(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。

一旦多層堆疊及SOT寫入線70在一個方向上經蝕刻，可將封裝層15形成或沈積在多層堆疊及SOT寫入線70之暴露表面上(步驟1430)。圖15D說明形成在蝕刻多層堆疊及SOT寫入線70上的封裝層15(亦即，形成多層堆疊及SOT寫入線70之塗佈線)。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成封裝層15(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。然後，在絕緣體區域85之暴露表面上，可將額外封裝物85'沈積在多層堆疊及SOT寫入線70之塗佈線之周邊上(在步驟1440處)。

可存在以上參考步驟1420及1430所論述之蝕刻製程的替代性方法。在此替代性方法中，多層堆疊可經蝕刻以形成具有所要的長度(例如，L

25nm)之多層堆疊之線，直至SOT寫入線70之頂部表面暴露。然後，可將封裝層15形成或沈積在多層堆疊之暴露表面上。然後可藉由使用封裝層15作為側壁硬遮罩經由自我對準蝕刻來圖案化SOT寫入線70，以形成具有所要的寬度W_SOT之SOT寫入線70之線。在此狀況下，SOT寫入線70之寬度可大致等於自由區域10之長度(L)與形成在堆疊之側上的封裝層15之厚度(2T_enc)之總和(亦即，W_sot

L+2T_enc)。因此，所得結構之橫截面圖可看來像圖8I，而非圖15D或圖15E中所描繪之橫截面圖。甚至當SOT寫入線70之邊緣在圖案化期間受損且具有低自旋霍爾角時，此結構可導致高切換效率，因為SOT寫入線70之受損區域不與自由區域10接觸。

圖15E說明沈積在多層堆疊及SOT寫入線70之塗佈線之周邊上的額外封裝物85'。如以上關於步驟710所論述，任何現在已知或稍後開發的技術可用來沈積或形成額外封裝物85'(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)。

然後可研磨封裝層15及額外封裝物85'之暴露表面，直至多層堆疊之頂部電極45經暴露(步驟1450)。圖15F說明在合適的研磨製程之後的多層堆疊之暴露頂部電極45。圖15FF說明在步驟1450及圖15F中形成之結構的平面圖。任何已知製程可用來研磨封裝層15及額外封裝物85'。在一些實施例中，諸如例如化學機械研磨(CMP)的技術可用來研磨封裝層15及額外封裝物85'。因為CMP製程係此項技術中已知的，所以該等製程在本文中未予以描述。

然後可在另一方向上(亦即，在y軸之方向上)蝕刻多層堆疊，以及周圍封裝層15及額外封裝物85'，以形成大小調整的堆疊350(步驟1460)。更具體而言，可在y軸之方向上蝕刻多層堆疊之兩個相反側，直至暴露SOT寫入線70，以達成自由區域10之所要的寬度(W)(例如，W

6-16nm)。在此狀況下，可在SOT寫入線70周圍保留額外封裝物85'(如圖15GG、15H及15HH中所示)。因而，在示範性製造方法1400中，大小調整的堆疊350可在兩步刻蝕製程之後形成，該兩步刻蝕製程包括步驟1420中所描述之蝕刻製程(用以達成所要的長度(L))及步驟1460中所描述之蝕刻製程(用以達成所要的寬度(W))。圖15G說明蝕刻至所要的寬度的多層堆疊(亦即，大小調整的堆疊350)。圖15H說明沿著圖15G中所示之平面13-13的大小調整的堆疊350的另一示意性橫截面圖。圖15GG及15HH說明分別對應於圖15G及15H的在兩步蝕刻製程之後形成的大小調整的堆疊350的平面圖。如以上關於步驟720所論述，任何合適的刻蝕製程可用來蝕刻多層堆疊(例如，反應性離子蝕刻(RIE)、離子束蝕刻(IBE)等)。

如以上關於步驟780及圖8I所論述，可執行額外處理步驟(例如，BEOL處理)以由根據示範性方法1400形成的結構形成磁阻裝置。因為此等額外處理步驟為此項技術中之一般技術者已知的，所以在本文中出於簡潔之目的而不詳細描述該等額外處理步驟。

圖19A說明包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的平面圖。圖19B說明沿著圖19A中所示之平面14-14的包括本發明之示範性磁阻堆疊的磁阻裝置之一部分的橫截面圖。具體而言，圖19A-19B說明使用讀取選擇電晶體42而非分別在圖6A-6C及圖13A-13C中所說明之磁阻裝置1000及2000中所使用的二極體40的磁阻裝置3000。讀取選擇電晶體42之使用與使用二極體40之狀況相比可大體上增加信號雜訊比，此繼而可導致較高速度的讀取。為了簡潔起見，不再次描述已參考圖6A-6C及圖13A-13C論述的磁阻裝置之各種組件。具體而言，參考圖5A-5C、圖6A-6C、圖12A-12C及圖13A-13C所描述之MTJ 321及封裝層15亦可使用在磁阻裝置3000中。因此，以上所論述之MTJ 321及封裝層15之概念及組態同樣可應用於磁阻裝置3000。在一些實施例中，導通體77可用來將讀取選擇電晶體42之汲極連接至頂部電極45，該頂部電極連接至磁阻裝置3000中之MTJ 321。在一些實施例中，磁阻裝置3000之每個記憶體單元400可在寬度(W_cell)上量測為大致144nm且在長度(L_cell)上為228nm。

以下表1列出表示SOT MRAM之典型MTJ 321的示範性尺寸及參數。例如，可在製造本發明之示範性磁阻裝置1000、2000及3000中使用此等示範性尺寸及參數。然而，此等尺寸及參數係以非限制方式呈現，且使用本發明之方法製造的磁阻裝置可具有任何尺寸及/或參數。

圖16A展示說明自由區域之尺寸(直徑)與熱穩定性參數(Eb/kT)之間的關係的圖表，該熱穩定性參數在一個實施例中指示包含自由區域的MTJ位元之熱穩定性。具體而言，圖16A中之圖表係基於由非晶形金屬合金(亦即，非晶形硼化鐵)Fe₇₅B₂₅製成的圓柱形自由區域，具有大致20nm之厚度(亦即，t

20nm)及大致1194emu/cc之飽和磁化(亦即，Ms

1194emu/cc)。圖16A之x軸指示自由區域之直徑且y軸指示在室溫處的熱穩定性參數(亦即，熱穩定性因數)之計算值。線160指示用於一個實施例中之MTJ位元的所要的熱穩定性(例如，用於有效操作)。

如此項技術中之一般技術者將認識的，熱穩定性為決定磁阻裝置之可用壽命(諸如，例如，預期資料保留時間)中的重要因素。表示為Eb/kT(其中Eb表示MTJ單元之兩個穩定狀態之間的能量障壁，k為波茲曼常數，且T為絕對溫度)的熱穩定性因數可指示諸如例如本發明之裝置1000、2000及3000的磁阻裝置之熱穩定性(及因此，可用壽命)。在一個實施例中，熱穩定性因數之所要的值可經設定成Eb/kT=75，其藉由圖16A之圖表中之虛線160指示。線170表示可歸因於在符合某些尺寸的自由區域中誘發的形狀異向性的熱穩定性因數。基於線170，自由區域之直徑可經組配來落入區域150內，該區域可為表示最佳大小(亦即，自由區域之最佳直徑)及最佳熱穩定性因數的區域。鑒於線170及區域150，單獨基於形狀異向性，可以在直徑上量測為大致自8nm至13nm的自由區域達成所要的熱穩定性因數(Eb/kT=75)。然而，可藉由將封裝層15添加至自由區域以進一步誘發界面垂直異向性，從而以可為較小(或較大)的自由區域達成所要的熱穩定性因數。線180表示可歸因於藉由添加封裝層15誘發的界面垂直異向性的熱穩定性因數。線190表示可藉由形狀異向性及界面垂直異向性之組合效應達成的熱穩定性因數(亦即，總熱穩定性因數)。藉由在自由區域10中誘發形狀異向性及界面垂直異向性兩者，可以大小大體上較小的自由區域10達成所要的熱穩定性因數，如藉由圖16A中之線190表明。當投射至本發明之長方體形平面內MTJ 321(或自由區域10)時，在長度(L)上量測為大致20nm(亦即，L

20nm)且在寬度(W)及厚度(T)上量測為大致自7nm至12nm(亦即，W

T

7-12nm)的自由區域10可提供足夠的能量障壁(Eb)以達成所要的熱穩定性因數。

圖16B展示說明自由區域之尺寸(直徑)與熱穩定性參數(Eb/kT)之間的關係的另一圖表，該熱穩定性參數在另一實施例中指示包含自由區域的MTJ位元之熱穩定性。圖16B中之圖表亦基於由非晶形金屬合金(亦即，非晶形硼化鐵)Fe₇₅B₂₅製成的圓柱形自由區域，但具有大致25nm之厚度(亦即，t=25nm) 及大致1194emu/cc之飽和磁化(亦即，Ms=1194cmu/cc)。圖16B之x軸指示自由區域之直徑且y軸指示在室溫處的熱穩定性參數(亦即，熱穩定性因數)之計算值。線160指示75之所要的熱穩定性因數(亦即，Eb/kT=75)。

如以上參考圖16A所論述，線170表示可歸因於在符合某些尺寸的自由區域中誘發的形狀異向性的熱穩定性因數。在圖16B中之圖表之狀況下，與以上參考圖16A所論述之大致20nm厚的自由區域相比，自由區域之厚度可為大致25nm(亦即，t

25nm)。基於線170，自由區域之直徑可經組配來落入區域150內，該區域可為表示最佳大小(亦即，自由區域之最佳直徑)及最佳熱穩定性因數的區域。鑒於線170及區域150，單獨基於形狀異向性，可以在直徑上量測為大致自7nm至16nm的自由區域達成所要的熱穩定性因數(Eb/kT=75)。然而，如以上參考圖16A所論述，可藉由將封裝層15添加至自由區域以進一步誘發界面垂直異向性，從而以可在大小上較小的自由區域達成所要的熱穩定性因數。線180表示可歸因於藉由添加封裝層15誘發的界面垂直異向性的熱穩定性因數。線190表示可藉由形狀異向性及界面垂直異向性之組合效應達成的總熱穩定性因數。當投射至本發明之長方體形平面內MTJ 321(或自由區域10)時，當飽和磁化為大致1194emu/cc時，在長度(L)上量測為大致25nm(亦即，L

25nm)且在寬度(W)及厚度(T)上量測為大致自6nm至14nm(亦即，W

T

6-14nm)的自由區域10可提供足夠的能量障壁(Eb)以達成所要的熱穩定性因數。

圖16C展示說明本發明之自由區域10之尺寸(厚度

寬度)與在一個實施例中指示包括自由區域10的MTJ 321之熱穩定性的熱穩定性參數(Eb/kT)之間的關係的另一圖表。圖16C中之圖表係基於在一個實施例中由本發明涵蓋的自由區域10(亦即，具有大致等於寬度之厚度，及大於厚度或寬度之長度的長方體形自由區域10)，具有大致900emu/cc之飽和磁化(亦即，Ms

900emu/cc)。x軸指示自由區域10之厚度(T)或寬度(W)且y軸指示在室溫處的熱穩定性參數 (亦即，熱穩定性因數)之計算值。線160指示用於包含自由區域10之MTJ 321的所要的熱穩定性(例如，用於有效操作)。

如以上參考圖16A-16B所論述，熱穩定性因數之所要的值可經設定成Eb/kT=75，其藉由圖16C之圖表中之虛線160表示。線170'表示藉由具有2.5之縱橫比之自由區域10達成的熱穩定性因數。值得注意的是，線170'表示可僅歸因於在自由區域10中誘發的形狀異向性的熱穩定性因數。在一些實施例中，如藉由圖16C中之線170'(亦即，表示藉由具有2.5之縱橫比之自由區域10達成的熱穩定性因數的線)所指示，當飽和磁化為大致900emu/cc且由於封裝層15的誘發界面垂直異向性較小時，在寬度(W)及厚度(T)上量測為大致11.2nm且在長度(L)上量測為大致28nm(例如，縱橫比=L/W

2.5)的自由區域10可提供足夠的能量障壁(Eb)以達成所要的熱穩定性因數。

基於圖16A-16B，可基於兩個因數來考慮用於自由區域10的合意尺寸：(1)由於形狀異向性的熱穩定性因數及(2)用於高切換效率的單疇同調旋轉。圖16D中之陰影區域表示合意的尺寸，其中預期足夠的資料保持效能及高切換效率。

應瞭解，以上所描述之製造方法及製程僅為示範性的。在一些實施例中，一或多種方法可包括若干額外或替代性步驟，且在一些實施例中，可省略所描述之步驟中之一或多者。可省略或修改任何描述之步驟，或添加其他步驟，只要隨後形成的磁阻裝置之預期結果及/或功能保持大體上不變。儘管在所描述之方法中描述或暗示一定順序，但一般而言，所描述之方法之步驟不需要以所說明及描述之順序執行。此外，所描述之方法可併入製造用於所描述之磁阻裝置之MTJ位元之製程中。因為形成MTJ位元所需要的額外步驟為此項技術中之一般技術者已知的，所以該等額外步驟在本文中未予以描述。另外，所描述之方法可併入具有本文未描述之額外功能的更廣泛程序或製程中。

如以上所提及，磁阻裝置1000、2000及3000可包括邏輯架構或記憶體架構(以及其他架構)。例如，在具有記憶體組態的磁阻裝置中，MTJ位元可電連接至存取電晶體(及/或其他選擇裝置，例如，二極體)且經組配來耦合或連接至各種導體，該等各種導體可攜帶一或多個控制信號，如圖17A及17B中所示。將讀取選擇二極體使用在圖17A中所描繪之磁阻記憶體架構中，而將讀取選擇電晶體(而非讀取選擇二極體)使用在圖17B中所描繪之磁阻記憶體架構中。彼等導體可連接至各種記憶體架構或相關聯電路。磁阻裝置可使用於任何合適的應用中，包括例如使用於記憶體組態中。在此等情況下，磁阻裝置可形成為包含離散記憶體裝置(例如，如圖18A中所示)或在其中具有邏輯之嵌入式記憶體裝置(例如，如圖18B中所示)的積體電路，該離散記憶體裝置及該嵌入式記憶體裝置各自包括MRAM，MRAM在一個實施例中表示具有根據本文中所揭示之特定實施例之特定態樣的複數個磁阻堆疊/結構之一或多個MRAM陣列。

本發明尤其係關於磁阻裝置，該磁阻裝置包含磁性固定區域；磁性自由區域，其定位在磁性固定區域上方或下方；中間區域，其定位在磁性固定區域與磁性自由區域之間，其中中間區域包括第一介電材料；以及封裝層，其形成於磁性自由區域之相反側壁上，其中封裝層包括第一介電材料。

在各種態樣中，所描述之磁阻裝置可包括以下特徵中之一或多者：磁性自由區域定位在磁性固定區域下方；第一介電材料包括氧化鎂(MgO)；磁性自由區域之寬度及厚度為大致相同的；磁性自由區域係由具有較大交換剛性常數之材料製成；封裝層垂直延伸超過磁性自由區域之側壁且覆蓋中間區域之側壁之至少一部分；磁性自由區域及形成於磁性自由區域之相反側壁上的封裝層為圓形或橢圓形的；且磁性自由區域之易磁化軸與磁性自由區域之最長尺寸對準，磁性自由區域及封裝層產生垂直於磁性自由區域與封裝層之間的界面的界面磁異向性，且磁性自由區域之界面磁異向性及易磁化軸大致在相同方向上。

在另一態樣中，本發明尤其係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在磁性固定區域與磁性自由區域之間的中間區域，及形成於磁性自由區域之相反側壁上的封裝層，其中中間區域及封裝層中之每一者包括氧化鎂(MgO)；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中第一導體與每個磁阻裝置之磁性自由區域電接觸，且其中封裝層終止於第一導體之表面處。

在各種態樣中，所描述之磁阻記憶體可包括以下特徵中之一或多者：第一導體為自旋軌道轉矩(SOT)寫入線；磁性自由區域之長度小於第一導體之寬度；導體之寬度等於或大於磁性自由區域之長度與封裝層之總厚度之總和；封裝層垂直延伸超過磁性自由區域之側壁且覆蓋中間區域之側壁之至少一部分及磁性固定區域之側壁之至少一部分；且磁性自由區域係由具有較大交換剛性常數之材料製成。

在另一態樣中，本發明尤其係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在磁性固定區域與磁性自由區域之間的中間區域，及形成於磁性自由區域之相反側壁上的封裝層，其中中間區域及封裝層中之每一者包括相同介電材料；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中第一導體與每個磁阻裝置之磁性自由區域電接觸，且其中封裝層延伸超過磁阻裝置與第一導體之界面。

在各種態樣中，所描述之磁阻記憶體可包括以下特徵中之一或多者：第一導體係由自旋霍爾材料製成；磁性自由區域之長度等於或大於第一導體之寬度；第一導體之寬度小於磁性自由區域之長度與封裝層之總厚度之總和；封裝層垂直延伸超過磁性自由區域之側壁且覆蓋中間區域之側壁之至少一部分及磁性固定區域之側壁之至少一部分；磁性自由區域之寬度及厚度為大致相同的；且介電材料包括氧化鎂(MgO)。

在另一態樣中，本發明尤其係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在磁性固定區域與磁性自由區域之間的中間區域，及形成在磁性自由區域之相反側壁上的封裝層，其中中間區域及磁性自由區域產生垂直於中間區域與磁性自由區域之間的界面的界面磁異向性，且其中中間區域及封裝層中之每一者包括相同介電材料；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中第一導體與每個磁阻裝置之磁性自由區域電接觸。

在各種態樣中，所描述之磁阻記憶體可包括以下特徵中之一或多者：磁性自由區域之易磁化軸與磁性自由區域之最長尺寸對準；且第一導體及磁性自由區域產生垂直於第一導體與磁性自由區域之間的界面的界面磁異向性。

在另一態樣中，本發明尤其係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻裝置，其中每個磁阻裝置包括磁性固定區域、磁性自由區域、定位在磁性固定區域與磁性自由區域之間的中間區域，及形成於磁性自由區域之相反側壁上的封裝層，其中中間區域及封裝層中之每一者包括相同介電材料；以及第一導體，其鄰近於該複數個磁阻裝置中之每個磁阻裝置而延伸，其中第一導體與每個磁阻裝置之磁性自由區域電接觸，其中不斷地調節的電流流過第一導體以用於寫入操作。

在各種態樣中，所描述之磁阻記憶體可包括以下特徵中之一或多者：介電材料為氧化鎂(MgO)；且磁性自由區域之寬度及厚度為大致相同的。

儘管已詳細地說明且描述了本發明之各種實施例，但熟習此項技術者將顯而易見，在不背離本發明之情況下，可作出各種修改。