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TWI808153B - 錯誤偵測及校正電路 - Google Patents

錯誤偵測及校正電路 Download PDF

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TWI808153B
TWI808153B TW108113032A TW108113032A TWI808153B TW I808153 B TWI808153 B TW I808153B TW 108113032 A TW108113032 A TW 108113032A TW 108113032 A TW108113032 A TW 108113032A TW I808153 B TWI808153 B TW I808153B
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莫罕默德 沙夫 康捷特 雪克
威卡旭
安迪 旺坤 陳
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英商Ａｒｍ股份有限公司
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Abstract

本文中所描述之各種實施方案係針對一種具有一位元單元陣列之積體電路。該積體電路可包含具有用於位元單元之各列之一鎖存器之鎖存電路，其將有效匹配資料鎖存至用於位元單元之各列之該鎖存器中。該積體電路可包含自用於位元單元之各列之該鎖存器接收該有效匹配資料之優先編碼電路。該積體電路可包含耦合於該位元單元陣列與該優先編碼電路之間以有助於將該有效匹配資料提供至該鎖存電路之第一邏輯電路。

Description

錯誤偵測及校正電路
本章節意欲提供與理解本文中所描述之各種技術相關之資訊。如本章節之標題所暗示，此係絕不暗示其為先前技術之相關技術之一討論。一般而言，相關技術可或可不被視為先前技術。因此，應瞭解，本章節中之任何敘述應鑑於此來解讀，而不應被解讀為先前技術之任何許可。
在習知半導體製造設計中，軟錯誤係指記憶體設計者中之一日益關注，且通常使用錯誤偵測/校正碼來緩解此等軟錯誤。然而，用於實施各種錯誤偵測/校正方案之硬體額外負擔可歸因於強加於記憶體巨集之約束而限制其實施於某一小面積內，記憶體巨集可被推送至單晶片系統(SoC)內之共用暫存器轉移邏輯(RTL)。錯誤校正碼(ECC)之習知方法可使用靜態隨機存取記憶體(SRAM)，其中僅在自記憶體讀取資料時執行ECC。然而，當資料用於搜尋時，此一方案無法用於其他類型之記憶體結構中。記憶體設計已包含專用硬體來提供ECC，但不幸地，此會增加大量硬體額外負擔且通常會導致正常操作下之效能損失。
本文中所描述之各種實施方案係針對用於各種掃描鏈應用之錯誤偵測及校正電路。本文中所描述之一些實施方案係針對內容可定址記憶體(CAM)陣列架構，其中高效率再使用搜尋邏輯來錯誤偵測及錯誤校正。因此，本文中所描述之一些實施方案允許再使用CAM搜尋邏輯來計算錯誤偵測及校正檢查總和以緩解軟錯誤。
本文現將參考圖1A至圖4來詳細描述錯誤偵測及校正電路之各種實施方案。
圖1A繪示根據本文中所描述之各種實施方案之錯誤校正及偵測電路100之一圖式100A。錯誤校正及偵測電路100可包含多個組件，諸如一位元單元陣列102、鎖存電路104、優先編碼電路106及行輸入/輸出(I/O)電路108。錯誤校正及偵測電路100亦可包含具有第一邏輯電路122及第二邏輯電路124之邏輯電路120。此外，可實施錯誤校正碼(ECC)控制邏輯電路110來與錯誤校正及偵測電路100介接。此等組件102、104、106、108、110、120、122、124可耦合在一起以彼此介接及共同操作以提供各種掃描鏈應用中電路100之錯誤偵測及校正功能，如本文中所描述。錯誤偵測及校正電路100可僅指稱一錯誤偵測及校正電路。
如圖1A中所展示，位元單元陣列102可包含一位元單元陣列，諸如(例如)內容可定址記憶體(CAM)單元，其包含三元CAM (TCAM)單元、二元CAM單元或XY_CAM (資料x, 資料y)單元。此外，位元單元陣列102可包含配置成各種組態之任何數目個位元單元112，諸如(例如)具有多個位元單元112之任何數目個(N個)行(N行)及任何數目個列(N列)之二維(2D)記憶體陣列(N行×N列)，其可配置成具有2D索引能力之一2D柵格圖案。一般而言，各位元單元112可指稱一資料位元單元(或記憶體儲存單元)，且各位元單元112可經組態以儲存至少一資料位元值(例如與一邏輯「0」或「1」相關聯之資料值)。位元單元陣列102可指稱一資料位元單元陣列。
鎖存電路104可包含用於位元單元陣列102中之位元單元之各列之一或多個鎖存器。例如，鎖存電路104可包含用於位元單元之各列之一鎖存器，其經組態以將有效匹配資料鎖存至用於位元單元陣列102中之位元單元之各列之鎖存器中。
優先編碼電路106可自鎖存電路104接收有效匹配資料，諸如(例如)自用於位元單元之各列之各鎖存器接收有效匹配資料。優先編碼電路106可基於自用於位元單元之各列之各鎖存器接收之有效匹配資料來提供位元單元之一選定列之一編碼位址。
邏輯電路120可包含第一邏輯電路122，其耦合於位元單元陣列102與優先編碼電路106之間以有助於將有效匹配資料提供至鎖存電路104。此可包含給用於位元單元之各列之各鎖存器提供有效鎖存資料。在一些例項中，有效匹配資料可係指匹配儲存於位元單元之各列之一或多個位元單元中之記憶體資料之搜尋資料。
在一些實施方案中，第一邏輯電路122可操作以將鎖存電路104轉化(或變換)成同位累加電路(其可描述XOR (「互斥或」)函數及/或實施方案)。在此例項中，優先編碼電路106可經由逐位元(XOR)比較及累加來提供同位評估及錯誤偵測。此外，在此特定例項中，優先編碼電路106可組態為錯誤偵測及錯誤校正之一優先器。
如圖1A中所展示，ECC控制邏輯電路110與行I/O電路108及優先編碼電路106通信以自優先編碼電路106接收有效性資料及相關資訊且經由行I/O電路108來控制來自位元單元陣列102之資料流。在一些例項中，此控制機制允許ECC控制邏輯電路110實施及控制電路100之錯誤偵測及/或錯誤校正。
在各種實施方案中，錯誤校正及偵測電路100可使用(例如) TCAM位元單元及/或任何其他類型之揮發性記憶體來實施為各種類型之掃描鏈應用之一積體電路(IC)。錯誤校正及偵測電路100可實施為具有各種雙軌記憶體架構及相關電路之一IC。此外，錯誤校正及偵測電路100可與計算電路及相關組件整合於一單一晶片上。錯誤校正及偵測電路100可實施於電子、行動、IoT (物聯網)應用之嵌入系統中。
圖1B繪示根據本文中所描述之各種實施方案之記憶體單元電路112之一示意圖100B。在各種實施方案中，記憶體單元電路112可體現為一TCAM位元單元。在一些例項中，如圖1B中所展示，位元單元陣列102中之各位元單元112可由TCAM位元單元實施。WLX/Y及BLC/T信號線可用作儲存單元之輸入件，且在一例項中，一輸入信號(Axy)可作為一邏輯零(0)施加於輸入件WLX且另一輸入信號(Axy)可作為一邏輯一(1)施加於輸入件WLY。
TCAM位元單元112可包含多個組件，其等包含耦合至搜尋邏輯140之記憶體邏輯130。記憶體邏輯130可由耦合在一起且將輸出信號提供至搜尋邏輯140之一資料6T位元單元132及一遮罩6T位元單元134實施。在一些實施方案中，圖1A之位元單元陣列102中之位元單元112之各列之一輸出線係指匹配線(ML)，且圖1A之鎖存電路104將有效匹配資料鎖存至各鎖存器中以使位元單元之各列之匹配線(ML)預充電。
如圖1B中所展示，WLX/Y及BLC/T信號線用於在讀取/寫入操作期間存取TCAM位元單元112之記憶體邏輯130。搜尋邏輯140可使用配置成兩個N型金屬氧化物半導體(NMOS)堆疊之多個NMOS電晶體來實施為(例如)一佈線OR (「或」)閘結構。在一些實施方案中，搜尋邏輯140中之NMOS堆疊可用於比較搜尋資料信號SLC/SLT與資料/遮罩位元單元132、134之內部位元單元節點以藉此根據各TCAM位元及/或搜尋位元之以下真值表1、2、3來使用一匹配線(ML)信號決定搜尋係命中或未中。
下表1係指與一TCAM位元相關聯之TCAM資料。 表1
下表2係指與一搜尋位元相關聯之搜尋資料。 表2
下表3係指與一匹配線(ML)位元相關聯之ML資料。 表3
在一些實施方案中，若位元單元之一列中之資料位元之任何者係一未中，則整個ML線(其共用於資料字中)變成低態以因此使一比較結果為一未中。若位元單元之一列中之所有位元單元資料匹配輸入比較資料，則ML線保持高態且使結果為該字之一命中。此外，資料字之末端處之一有效位元(或有效位元資料)可確定字中之資料係有效或無效。在此例項中，僅將有效字之搜尋結構鎖存及傳給優先編碼電路106以產生匹配列位址。
圖2A至圖2D繪示根據本文中所描述之各種實施方案之錯誤偵測及校正電路200之各種圖。特定而言，圖2A展示錯誤偵測及校正電路200之一第一實施方案200A，圖2B展示錯誤偵測及校正電路200之一第二實施方案200B，圖2C展示錯誤偵測及校正電路200之一第三實施方案200C，且圖2D展示錯誤偵測及校正電路200之一第四實施方案200D。圖2A至圖2D中之各種組件在範疇、功能及操作上類似於參考圖1A中所展示之電路100及圖1B中所展示之TCAM位元單元112所描述之組件。
如圖2A中所展示，錯誤偵測及校正電路200包含配置成行及列之位元單元陣列102。在一些實施方案中，位元單元112體現為TCAM單元，例如圖1B中所描述。因此，如圖中所展示，位元單元陣列102可包含TCAM位元單元之多個列(其中各TCAM位元單元具有一資料6T單元212A及遮罩6T單元212B)，且TCAM位元單元之各列亦對應於一匹配線(ML)。在一些其他實施方案中，位元單元112可體現為二元CAM單元、三元CAM單元或XY-CAM單元。在一些例項中，本文中所描述之實施方案使位元單元陣列102保持完整且在一錯誤偵測/校正模式中將鎖存電路104轉換成一XOR累加器。
電路200包含具有用於位元單元之各列之一鎖存器204之鎖存電路104，位元單元之各列具有對應匹配線(ML0、…、MLN)，鎖存電路104將有效匹配資料鎖存至用於位元單元之各列之鎖存器204中。在一些實施方案中，位元單元之各列之輸出線係指匹配線(ML0、…、MLN)，且鎖存電路104可經組態以將有效匹配資料鎖存至各鎖存器204中以使位元單元之各列之匹配線(ML0、…、MLN)預充電。在一些例項中，如圖中所展示，鎖存電路104可包含用於TCAM位元單元之各列之至少一鎖存器204，其將有效匹配資料鎖存至至少一鎖存器204中。
電路200包含自用於位元單元之各列之鎖存器204接收有效匹配資料之優先編碼電路106。在一些實施方案中，優先編碼電路106基於自各鎖存器204接收之有效匹配資料來提供位元單元之一選定列之一編碼位址。優先編碼電路106可經由逐位元(XOR)比較及累加來提供同位評估及錯誤偵測。在此例項中，優先編碼電路106可實施為用於錯誤偵測及/或錯誤校正之一優先器。在一些例項中，如圖中所展示，優先編碼電路106自各鎖存器204接收有效匹配資料。
電路200包含耦合於位元單元陣列102與優先編碼電路106之間以有助於將有效匹配資料提供至鎖存電路104之第一邏輯電路122。如上文所描述，有效匹配資料可係指匹配儲存於位元單元之各列之一或多個位元單元112中之記憶體資料之搜尋資料。第一邏輯電路122可將鎖存電路104轉化成可描述XOR實施方案之同位累加電路。
在一些實施方案中，第一邏輯電路122可包含耦合於TCAM位元單元之各列與鎖存器204之間以有助於將有效匹配資料提供至鎖存器204之第一邏輯222。第一邏輯電路122之第一邏輯222可體現為一邏輯閘(即，第一邏輯閘)，且如圖2B中所展示，第一邏輯電路122之第一邏輯(閘) 222可體現為一XOR閘232。在其他實施方案中，如圖2C中所展示，第一邏輯電路122之第一邏輯(閘) 222可體現為XOR閘232及可使用一選擇信號(SEL)來操作之一多工器242 (呈一第一組態)。在其他實施方案中，如圖2D中所展示，第一邏輯電路122之第一邏輯(閘) 222可體現為XOR閘232及可使用選擇信號(SEL)來操作之多工器242 (呈一第二組態)。
電路200包含用於位元單元之各列之有效位元(VBIT)電路230以指示有效資料儲存於位元單元之各列中，且有效位元(VBIT)電路230將有效資料提供至鎖存電路104。如圖中所展示，第一邏輯電路122耦合於有效位元(VBIT)電路230與鎖存電路104之間以有助於將有效匹配資料提供至鎖存電路104。
電路200包含耦合至位元單元之各列之第二邏輯電路124，且如圖中所展示，第一邏輯電路122耦合於第二邏輯電路124與鎖存電路104之間。在一些實施方案中，第二邏輯電路124可包含耦合於TCAM位元單元之各列與第一邏輯電路122 (亦及鎖存器204)之間以有助於將有效匹配資料提供至鎖存器204之第二邏輯224。如圖中所展示，第二邏輯電路124之第二邏輯224可體現為用於TCAM位元單元之各列之一邏輯閘(即，第二邏輯閘)，且如圖2B至圖2D中所展示，第二邏輯電路124之第二邏輯(閘) 224可體現為一AND (「及」)閘234。
在一些實施方案中，如圖2A至圖2D中所展示，第二邏輯(閘) 224可耦合於TCAM位元單元之各列與第一邏輯(閘) 222之間以藉此有助於將有效匹配資料提供至用於TCAM位元單元之各列之鎖存器204。在此例項中，用於TCAM位元單元之各列之有效位元電路230可用於指示有效資料儲存於TCAM位元單元之各列中，且如圖中所展示，有效位元電路230可耦合至鎖存器204且將有效資料提供至用於TCAM位元單元之各列之第二邏輯(閘) 224。在一些例項中，用於TCAM位元單元之各列之第二邏輯(閘) 224耦合於用於TCAM位元單元之各列之有效位元電路230與第一邏輯(閘) 222之間。在其他例項中，用於TCAM位元單元之各列之第一邏輯(閘) 222可耦合於用於TCAM位元單元之各列之第二邏輯(閘) 224與鎖存器204之間。
參考圖2A，將鎖存器204之輸出回饋至第一邏輯(閘) 222，且第一邏輯(閘) 222因此基於接收來自第二邏輯(閘) 224之輸出及來自鎖存器204之輸出來提供輸出。
參考圖2B，將鎖存器204之輸出回饋至第一邏輯XOR閘232，且第一邏輯XOR閘232因此基於接收來自第二邏輯AND閘234之輸出及來自鎖存器204之輸出來提供輸出。
參考圖2C，將鎖存器204之輸出回饋至第一邏輯XOR閘232，且第一邏輯XOR閘232因此基於接收來自第二邏輯AND閘234之輸出及來自鎖存器204之輸出來提供輸出。此外，如圖2C中MUX 242之第一組態中所展示，MUX 242基於選擇信號(SEL)基於接收來自第二邏輯AND閘234之輸出及來自第一邏輯XOR閘232之輸出來提供輸出。
參考圖2D中MUX 242之第二組態，經由MUX 242來將鎖存器204之輸出回饋至第一邏輯XOR閘232。如圖2D中所展示，MUX 242基於選擇信號(SEL)基於接收來自鎖存器204之輸出及一邏輯零(0)輸入(例如一接地信號)來提供輸出。此外，如圖2D中所展示，第一邏輯XOR閘232基於接收來自第二邏輯AND閘234之輸出及來自MUX 242之輸出來提供輸出。
在一些實施方案中，可僅在一錯誤偵測碼(EDC)評估模式及/或一錯誤校正碼(ECC)評估模式中實現XOR路徑。在EDC/ECC評估模式中，檢查資料之同位可開啟(在SLT線之僅一者(例如SLT0)中之任何給定時間)，且其起類似於讀取一字線之作用。例如，若資料係零(0)，則檢查同位可使對應ML線放電，且可將SLC線拉低以隔離相鄰列。可在多個時脈週期中對資料同位之SLT線之各者重複此操作，同時每次使ML輸出與一先前部分XOR結果進行XOR運算，直至完成所有位元之XOR運算。可使最終同位資料通過優先編碼電路106以藉此識別位元單元之哪一特定列可能具有一錯誤。
圖3繪示根據本文中所描述之各種實施方案之同位位元覆蓋之一漢明碼圖300。
在一些實施方案中，如圖3中所展示，漢明碼圖300涉及使資料字之不同位元位置處之多個同位位元相加。例如，同位位元檢查之各者提供資料字之特定子集位元之同位，如圖3中所展示。在此例項中，p1可用於檢查一或多個或所有奇數位元位置。
在一些實施方案中，可對同位位元之各者重複漢明碼操作，同時調整SLT序列以僅存取對應於該同位位元之所需位元。可由優先器區塊(即，優先編碼電路106)(其係CAM之部分)產生資料字位址(其中同位失效)。可在CAM外組合對應於同位位元之各者之資料字位址以指向其中發生錯誤之一特定位元。可將類似硬體擴展至SECDED編碼(即，單錯校正-雙錯偵測)，因為其類似於漢明碼及一額外同位位元。在一些例項中，為檢查遮罩資料字上之同位，可藉由在將SLT繫至低態(諸如(例如)接地(GND、VSS)或一接地電壓源)時存取SLC線來重複漢明碼操作。
本文中所描述之各種實施方案提供各種優點。例如，本文中所描述之方案及技術提供以最少額外負擔高效率再使用硬體以藉此透過同位、漢明碼、SECDED編碼或依靠按位元XOR之任何其他相關編碼系統來實施全錯誤偵測及校正之一方法。此外，可用任何其他邏輯替換XOR累加以擴展應用。在本文所描述之方案及技術中，使ECC覆蓋全陣列所需之總週期數可等於位元之數目。在本文所描述之方案及技術中，硬體可等於一個XOR累加器×(即，乘以)資料字之數目。此外，在本文所描述之方案及技術中，因為跨位元寬度之共用匹配線(ML)輸出，每資料字可易於使用一個XOR累加器。此外，本文中所描述之方案及技術與提供面積效率之優點相關聯。
圖4繪示根據本文中所描述之各種實施方案之用於製造一積體電路之一方法400之一程序流程圖。
應瞭解，即使方法400可指示操作執行之一特定順序，但可依一不同順序及在不同系統上執行操作之各種特定部分。此外，額外操作及/或步驟可新增至方法400及/或自方法400省略。在各種實施方案中，可在硬體及/或軟體中實施方法400。例如，若在硬體中實施，則可使用本文中參考圖1A至圖3所描述之各種電路組件來實施方法400。否則，若在軟體中實施，則可將方法400實施為經組態以用於各種掃描鏈應用之錯誤偵測及校正電路之一程式及/或軟體指令程序。此外，若在軟體中實施，則可將與方法400相關之指令儲存於非暫時性記憶體及/或一資料庫中。例如，一電腦或具有一處理器及記憶體之各種其他類型之計算裝置可經組態以執行方法400。
如參考圖4所描述及展示，方法400可用於製造實施各種類型之掃描鏈應用(諸如(例如) TCAM應用)中之錯誤偵測及/或校正電路之一積體電路(IC)。
在區塊410中，方法400可製造配置成行及列之一位元單元陣列。在各種實施方案中，位元單元陣列中之位元單元可包含各種類型之記憶體儲存單元，諸如(例如)內容可定址記憶體(CAM)單元、二元CAM單元、三元CAM單元或XY-CAM單元。
在區塊420中，方法400可製造具有用於位元單元之各列之一鎖存器之鎖存電路，其將有效匹配資料鎖存至用於位元單元之各列之鎖存器中。在一些例項中，有效匹配資料可係指匹配儲存於位元單元之各列之一或多個位元單元中之記憶體資料之搜尋資料。在一些例項中，位元單元之各列之一輸出線可包含一匹配線(ML)，且鎖存電路將有效匹配資料鎖存至各鎖存器中以使位元單元之各列之匹配線預充電。
在區塊430中，方法400可製造自用於位元單元之各列之鎖存器接收有效匹配資料之優先編碼電路。優先編碼電路可基於自各鎖存器接收之有效匹配資料來提供位元單元之一選定列之一編碼位址。在一些實施方案中，優先編碼電路可經由逐位元(XOR)比較及累加來提供同位評估及錯誤偵測。在其他實施方案中，優先編碼電路可體現為用於錯誤偵測及錯誤校正之一優先器。
在區塊440中，方法400可製造耦合於位元單元陣列與優先編碼電路之間以有助於將有效匹配資料提供至鎖存電路之邏輯電路(即，第一邏輯電路)。在一些實施方案中，第一邏輯電路可將鎖存電路轉化成描述一XOR實施方案之同位累加電路。
在一些實施方案中，方法400可包含製造用於位元單元之各列之有效位元電路以指示有效資料儲存於位元單元之各列中，且有效位元電路可將有效資料提供至鎖存電路。第一邏輯電路可耦合於有效位元電路與鎖存電路之間以藉此有助於將有效匹配資料提供至鎖存電路。方法400可包含製造耦合至位元單元之各列之第二邏輯電路，且第一邏輯電路可耦合於第二邏輯電路與鎖存電路之間。
在一些實施方案中，第一邏輯電路可包含一第一邏輯閘，且第一邏輯閘可包含一XOR閘。第二邏輯電路可包含用於位元單元之各列之一第二邏輯閘，且第二邏輯閘可包含一AND閘。第二邏輯閘可耦合於位元單元之各列與第一邏輯閘之間以有助於將有效匹配資料提供至用於位元單元之各列之鎖存器。有效位元電路可耦合至鎖存器且將有效資料提供至用於位元單元之各列之第二邏輯閘。此外，用於位元單元之各列之第二邏輯閘可耦合於用於位元單元之各列之有效位元電路與第一邏輯閘之間。用於位元單元之各列之第一邏輯閘可耦合於用於位元單元之各列之第二邏輯閘與鎖存器之間。
本文中描述一積體電路之各種實施方案。該積體電路可包含配置成行及列之一位元單元陣列。該積體電路可包含具有用於位元單元之各列之一鎖存器之鎖存電路，其將有效匹配資料鎖存至用於位元單元之各列之該鎖存器中。該積體電路可包含自用於位元單元之各列之該鎖存器接收該有效匹配資料之優先編碼電路。該積體電路可包含耦合於該位元單元陣列與該優先編碼電路之間以有助於將該有效匹配資料提供至該鎖存電路之第一邏輯電路。
本文中描述一積體電路之各種實施方案。該積體電路可包含一列三元內容可定址記憶體(TCAM)位元單元。該積體電路可包含用於該列TCAM位元單元之一鎖存器，其將有效匹配資料鎖存至該鎖存器中。該積體電路可包含耦合於該列TCAM位元單元與該鎖存器之間以有助於將該有效匹配資料提供至該鎖存器之一邏輯閘。該積體電路可包含自該鎖存器接收該有效匹配資料之一優先編碼器。
本文中描述用於製造(manufacturing)或製造(fabricating)一積體電路之一方法之各種實施方案。該方法可包含製造配置成行及列之一位元單元陣列。該方法可包含製造具有用於位元單元之各列之一鎖存器之鎖存電路，該鎖存電路將有效匹配資料鎖存至用於位元單元之各列之該鎖存器中。該方法可包含製造自用於位元單元之各列之該鎖存器接收該有效匹配資料之優先編碼電路。該方法可包含製造耦合於該位元單元陣列與該優先編碼電路之間以有助於將該有效匹配資料提供至該鎖存電路之邏輯電路。
提供上文所提及之[發明內容]章節以依一簡化形式引入以上[實施方式]章節中進一步描述之概念之一選擇。[發明內容]不意欲識別主張標的之關鍵特徵或基本特徵，亦不意欲用於限制主張標的之範疇。此外，主張標的不受限於解決本發明之任何部分中所提及之任何或所有缺點之實施方案。
申請專利範圍之標的不意欲受限於本文中所提供之實施方案及繪示，而是包含該等實施方案之修改形式(其包含根據申請專利範圍之實施方案之部分及不同實施方案之元件之組合)。應暸解，如同任何工程或設計專案，在任何此類實施方案之開發中，應作出諸多實施方案特定決策以達成可隨實施方案變動之開發者之特定目標，諸如符合系統相關及企業相關約束。此外，應暸解，此一開發之努力可能既複雜又耗時，但會是受益於本發明之一般技術者之一例行設計、製造(fabrication)及製造(manufacture)任務。
已詳細參考各種實施方案，附圖中繪示其實例。在[實施方式]中，闡述諸多特定細節以提供本發明之一透徹理解。然而，可在無此等特定細節之情況下實踐本發明。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地使實施例之細節不清楚。
亦應瞭解，儘管術語「第一」、「第二」等等在本文中可用於描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區分。例如，一第一元件可被稱作一第二元件，且類似地，一第二元件可被稱作一第一元件。第一元件及第二元件係兩個各自元件，但其等不被視為相同元件。
本發明之[實施方式]中所使用之術語係用於描述特定實施方案且不意欲限制本發明。如本發明之[實施方式]及隨附申請專利範圍中所使用，除非內文另有明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。本文中所使用之術語「及/或」涉及及涵蓋相關聯列項之一或多者之任何及所有可能組合。本說明書中所使用之術語「包含」及/或「包括」特指存在所陳述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或新增一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等之群組。
如本文中所使用，術語「若」可被解釋為意謂「當…時」或「在…之後」或「回應於判定…」或「回應於偵測到…」，其取決於內文。類似地，片語「若判定…」或「若偵測到[一規定條件或事件]」可被解釋為意謂「在判定…之後」或「回應於判定…」或「在偵測到[規定條件或事件]之後」或「回應於偵測到[規定條件或事件]」，其取決於內文。術語「上」及「下」、「上部」及「下部」、「向上」及「向下」、「下方」及「上方」及指示一給定點或元件上方或下方之相對位置之其他類似術語可結合本文中所描述之各種技術之一些實施方案來使用。
儘管上文係針對本文中所描述之各種技術之實施方案，但可根據可由以下申請專利範圍判定之本發明來設計其他及進一步實施方案。
儘管已用專針對結構特徵及/或方法動作之語言描述標的，但應瞭解，隨附申請專利範圍中所界定之標的未必受限於上述特定特徵或動作。確切而言，上述特定特徵及動作係揭示為實施申請專利範圍之實例性形式。
100‧‧‧錯誤偵測及校正電路 100A‧‧‧錯誤偵測及校正電路之圖式 100B‧‧‧記憶體單元電路之示意圖 102‧‧‧位元單元陣列 104‧‧‧鎖存電路 106‧‧‧優先編碼電路 108‧‧‧行輸入/輸出(I/O)電路 110‧‧‧錯誤校正碼(ECC)控制邏輯電路 112‧‧‧位元單元/記憶體單元電路 120‧‧‧邏輯電路 122‧‧‧第一邏輯電路 124‧‧‧第二邏輯電路 130‧‧‧記憶體邏輯 132‧‧‧資料6T位元單元 134‧‧‧遮罩6T位元單元 140‧‧‧搜尋邏輯 200‧‧‧錯誤偵測及校正電路 200A‧‧‧錯誤偵測及校正電路之第一實施方案 200B‧‧‧錯誤偵測及校正電路之第二實施方案 200C‧‧‧錯誤偵測及校正電路之第三實施方案 200D‧‧‧錯誤偵測及校正電路之第四實施方案 204‧‧‧鎖存器 212A‧‧‧資料6T單元 212B‧‧‧遮罩6T單元 222‧‧‧第一邏輯(閘) 224‧‧‧第二邏輯(閘) 230‧‧‧有效位元(VBIT)電路 232‧‧‧XOR(「互斥或」)閘 234‧‧‧AND(「及」)閘 242‧‧‧多工器(MUX) 300‧‧‧漢明碼圖 400‧‧‧方法 410‧‧‧區塊 420‧‧‧區塊 430‧‧‧區塊 440‧‧‧區塊 Axy‧‧‧輸入信號 BLC‧‧‧信號線 BLT‧‧‧信號線 ML‧‧‧匹配線 ML0至MLN‧‧‧匹配線 SEL‧‧‧選擇信號 WLX‧‧‧輸入件 WLY‧‧‧輸入件
本文參考附圖來描述各種技術之實施方案。然而，應瞭解，附圖僅繪示本文中所描述之各種實施方案且不意謂限制本文中所描述之各種技術之實施例。
圖1A繪示根據本文中所描述之各種實施方案之錯誤校正及偵測電路之一方塊圖。
圖1B繪示根據本文中所描述之各種實施方案之記憶體單元電路之一示意圖。
圖2A至圖2D繪示根據本文中所描述之各種實施方案之錯誤偵測及錯誤校正電路之各種圖。
圖3繪示根據本文中所描述之各種實施方案之用於同位位元覆蓋之一漢明(Hamming)碼圖之一實施例。
圖4繪示根據本文中所描述之各種實施方案之用於製造一積體電路之一方法之一程序流程圖。
100‧‧‧錯誤偵測及校正電路
100A‧‧‧錯誤偵測及校正電路之圖式
102‧‧‧位元單元陣列
104‧‧‧鎖存電路
106‧‧‧優先編碼電路
108‧‧‧行輸入/輸出(1/O)電路
110‧‧‧錯誤校正碼(ECC)控制邏輯電路
112‧‧‧位元單元/記憶體單元電路
120‧‧‧邏輯電路
122‧‧‧第一邏輯電路
124‧‧‧第二邏輯電路

Claims (19)

  1. 一種積體電路，其包括：一陣列之位元單元，該等位元單元配置成行及列；鎖存電路，其具有用於該等位元單元之各列之一鎖存器，該鎖存電路將有效匹配資料鎖存至用於該等位元單元之各列之該鎖存器中；優先編碼電路，其自用於該等位元單元之各列之該鎖存器接收該有效匹配資料；及第一邏輯電路，其包括耦合於該陣列之位元單元與該優先編碼電路之間之一XOR(「互斥或」)閘，藉由提供有效鎖存資料及/或有效搜尋資料以有助於將該有效匹配資料提供至該鎖存電路。
  2. 如請求項1之積體電路，其中該等位元單元包括內容可定址記憶體(CAM)單元、二元CAM單元、三元CAM單元或XY-CAM單元。
  3. 如請求項1之積體電路，其中該有效匹配資料係指匹配儲存於該等位元單元之各列之一或多個位元單元中之記憶體資料之搜尋資料。
  4. 如請求項1之積體電路，其中該等位元單元之各列之一輸出線包括一匹配線，且其中該鎖存電路將該有效匹配資料鎖存至各鎖存器中以使該等位元單元之各列之該匹配線預充電。
  5. 如請求項1之積體電路，其中該優先編碼電路基於自各鎖存器接收之 該有效匹配資料來提供該等位元單元之一選定列之一編碼位址。
  6. 如請求項1之積體電路，其進一步包括用於該等位元單元之各列之有效位元電路以指示有效資料儲存於該等位元單元之各列中，且其中該有效位元電路將該有效資料提供至該鎖存電路。
  7. 如請求項6之積體電路，其中該第一邏輯電路耦合於該有效位元電路與該鎖存電路之間以有助於將該有效匹配資料提供至該鎖存電路。
  8. 如請求項6之積體電路，其進一步包括耦合至該等位元單元之各列之第二邏輯電路，且其中該第一邏輯電路耦合於該第二邏輯電路與該鎖存電路之間。
  9. 如請求項1之積體電路，其中該第一邏輯電路將該鎖存電路轉化成同位累加電路。
  10. 如請求項1之積體電路，其中該優先編碼電路經由逐位元比較及累加來提供同位評估及錯誤偵測。
  11. 如請求項1之積體電路，其中該優先編碼電路包括用於錯誤偵測及錯誤校正之一優先器。
  12. 一種積體電路，其包括： 一列三元內容可定址記憶體(TCAM)位元單元；一鎖存器，其用於該列TCAM位元單元，該鎖存器將有效匹配資料鎖存至該鎖存器中；一邏輯閘，其包括一第一邏輯閘，該第一邏輯閘包括耦合於該列TCAM位元單元與該鎖存器之間之一XOR(「互斥或」)閘，藉由提供有效鎖存資料及/或有效搜尋資料以有助於將該有效匹配資料提供至該鎖存器；及一優先編碼器，其自該鎖存器接收該有效匹配資料。
  13. 如請求項12之積體電路，其進一步包括用於該列TCAM位元單元之一第二邏輯閘，且其中該第二邏輯閘包括一AND(「及」)閘。
  14. 如請求項13之積體電路，其中該第二邏輯閘耦合於該列TCAM位元單元與該第一邏輯閘之間以有助於將該有效匹配資料提供至用於該列TCAM位元單元之該鎖存器。
  15. 如請求項13之積體電路，其進一步包括用於該列TCAM位元單元之一有效位元電路以指示有效資料儲存於該列TCAM位元單元中，且其中該有效位元電路耦合至該鎖存器且將該有效資料提供至用於該列TCAM位元單元之該第二邏輯閘。
  16. 如請求項15之積體電路，其中用於該列TCAM位元單元之該第二邏輯閘耦合於用於該列TCAM位元單元之該有效位元電路與該第一邏輯閘之 間。
  17. 如請求項14之積體電路，其中用於該列TCAM位元單元之該第一邏輯閘耦合於用於該列TCAM位元單元之該第二邏輯閘與該鎖存器之間。
  18. 如請求項12之積體電路，其中該優先編碼器包括用於錯誤偵測及錯誤校正之一優先器。
  19. 一種用於製造一積體電路之方法，其包括：製造配置成行及列之位元單元之陣列；製造鎖存電路，該鎖存電路具有用於該等位元單元之各列之一鎖存器，該鎖存電路將有效匹配資料鎖存至用於該等位元單元之各列之該鎖存器中；製造優先編碼電路，該優先編碼電路自用於該等位元單元之各列之該鎖存器接收該有效匹配資料；及製造包括一第一邏輯閘之邏輯電路，該第一邏輯閘包括耦合於該位元單元陣列與該優先編碼電路之間之一XOR(「互斥或」)閘，該邏輯電路藉由提供有效鎖存資料及/或有效搜尋資料以有助於將該有效匹配資料提供至該鎖存電路。
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