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TWI803881B - 積體電路中之自適應頻率控制 - Google Patents

積體電路中之自適應頻率控制 Download PDF

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TWI803881B
TWI803881B TW110120588A TW110120588A TWI803881B TW I803881 B TWI803881 B TW I803881B TW 110120588 A TW110120588 A TW 110120588A TW 110120588 A TW110120588 A TW 110120588A TW I803881 B TWI803881 B TW I803881B
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clock signal
clock
frequency
output
integrated circuit
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Application number
TW110120588A
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TW202205810A (zh
Inventor
德里克 伯斯爾
尼克 桑德斯
Original Assignee
美商谷歌有限責任公司
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Publication date
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Abstract

本文件描述用於積體電路(202)中之自適應頻率控制之系統及技術。回應於允許一時脈信號(306)之一較低頻率(322)之操作條件，該等所描述之系統及技術在未調整一輸入時脈信號(302)之頻率(318)之情況下動態地降低時脈頻率(322)。藉由閘控該輸入時脈信號(302)之一分率且將未閘控循環擴展一偏移量而降低該時脈頻率(322)。藉由以此方式動態地調整該時脈頻率(322)，一積體電路(202)可更快速地改變其時脈頻率(322)且維持供應電壓較接近一電壓下限以降低功率消耗且允許較安全操作。

Description

積體電路中之自適應頻率控制
本文件描述用於積體電路中之自適應頻率控制之系統及技術。更特定言之但非排他性地，本文件描述一種用於自適應地控制一輸出時脈信號之一頻率之方法。
一時脈頻率及一供應電壓定義積體電路之操作點(例如，中央處理單元(CPU))。一給定供應電壓允許積體電路在一時脈信號之一給定頻率下操作。由於功率消耗與電壓之平方成比例，故最小化供應電壓以降低功率消耗係設計一積體電路之一重要態樣。
一種節能技術係自適應電壓按比例縮放，其嘗試針對一給定時脈頻率最小化供應電壓。由於在全部操作條件下使用滿足一給定時脈頻率之時序要求之供應電壓浪費功率，故積體電路監測不同操作條件(例如，程序、電壓、溫度)以按比例縮放電壓。通常需要一顯著電壓裕度以確保針對最高可能電壓漂移滿足積體電路之時序要求且避免潛在掉電。然而，改變時脈頻率之回應時間可耗費數百微秒。確保電壓漂移不會違反時序要求之一較快回應時間可允許一積體電路運行較接近其電壓下限，從而導致降低功率消耗及較安全操作。
本文件描述用於積體電路中之自適應頻率控制之系統及技術。回應於允許一時脈信號之一較低頻率之操作條件，所描述之系統及技術在未調整一輸入時脈信號之頻率之情況下動態地降低時脈頻率。藉由閘控輸入時脈信號之一分率且將未閘控循環擴展一偏移量而降低時脈頻率。藉由以此方式動態地調整時脈頻率，一積體電路可更快速地改變其時脈頻率且維持供應電壓較接近一電壓下限以降低功率消耗且允許較安全操作。
舉例而言，描述一種用於自適應地控制控制一積體電路之時序之一輸出時脈信號之一頻率之方法。該方法接收一輸入時脈信號且基於可操作地耦合至積體電路之一或多個感測器之一輸出而判定降低輸出時脈信號之頻率之一降低量。該方法針對輸入時脈信號之多個時脈循環之一群組選擇性地閘控輸入時脈信號之一部分以產生一閘控時脈信號。在一相同持續時間內，閘控時脈信號具有比多個時脈循環之群組更少的時脈循環。接著，該方法延遲閘控時脈信號之時脈循環之轉變以產生輸出時脈信號。延遲轉變導致個別時脈循環之週期變長，此允許積體電路中之電晶體具有更多時間轉變為基於時脈時序之正確狀態。
本文件亦描述用於積體電路中之自適應頻率控制之其他方法、組態及系統。一個態樣(諸如上文描述之方法)之選用特徵可與其他態樣組合。
提供本發明內容以介紹用於積體電路中之自適應頻率控制之簡化概念，此在下文在實施方式及圖式中進一步描述。本發明內容不意欲識別所主張標的之基本特徵，亦不意欲用於判定所主張標的之範疇。
概述
本文件描述積體電路中之自適應頻率控制。積體電路使用時脈信號來協調操作序列。換言之，時脈信號可向一積體電路指示何時及如何執行程式化功能。
如上文描述，時脈信號之頻率及供應電壓定義積體電路之操作點。時脈頻率與積體電路之處理速度成比例。由於系統電壓與電晶體改變狀態所耗費之時間成反比，故電壓必須足夠高以允許積體電路在一特定頻率下操作。在全部操作條件下使用滿足一特定頻率之時序要求之系統電壓可能浪費功率。功率使用與系統電壓之平方成比例的事實加劇浪費功率。舉例而言，將電壓降低5%可節省約10%之功率消耗(例如，95% × 95% = 90.25%)。因此，設計並管理一積體電路之操作之一重要態樣係最小化時脈信號之頻率所需之系統電壓。
一些積體電路採用嘗試針對一給定時脈頻率使用最少量之電壓之自適應電壓按比例縮放來降低功率消耗。因此，積體電路監測操作條件以改變電壓。然而，回應於改變操作條件而校正電壓所耗費之時間影響可調整電壓之量。換言之，一較低回應時間通常允許積體電路維持系統電壓較接近操作下限，此提供更顯著節能潛力。在理想操作條件下，電壓之一改變通常可能耗費數百微秒。
調整供應電壓之緩慢回應直接影響一積體電路之功率消耗及效能。舉例而言，積體電路通常維持一顯著電壓裕度以確保最高可能電壓降仍滿足積體電路之時序要求。若電壓漂移足夠低且導致一時序違反，則積體電路可能掉電且停止起作用。可確保電壓降不會違反時序要求之一積體電路可明顯較接近電壓下限而運行，具有較安全操作及降低之功率消耗。
隨著效能要求改變、節能需求或熱問題出現，其他積體電路一起動態地按比例縮放時脈信號之電壓及頻率。舉例而言，積體電路可基於包含溫度(例如，較高溫度導致較高電流洩漏及因此較高電壓要求)、電流使用、程序節點頻格化(例如，基於製造品質減少或增加電壓要求)及使用中資源之數目(例如，在線核心之數目)之數個因素而調整電壓及時脈頻率。時脈頻率之改變通常相對較慢。舉例而言，一時脈產生器(例如，一壓控振盪器及一鎖相迴路)通常可耗費數百微秒來調整時脈信號之頻率。緩慢回應時間意謂系統電壓無法維持非常接近其下限。在調整週期期間，時脈信號中之時脈循環之週期可經歷大量抖動。抖動可導致積體電路比預期更慢地操作。
相比之下，所描述之系統及技術更快速地解決積體電路之邊際操作條件。邊際操作條件可包含接近違反一積體電路之時序要求或可能發生掉電之一限制之操作條件。代替在操作狀態需要或允許時降低電壓，所描述之系統及技術可透過一時脈分頻器或一時脈閘控器及一相位擴展器動態地調整時脈信號之頻率。時脈分頻器閘控一輸入時脈信號之時脈循環之一分率且相位擴展器調整閘控時脈信號中之時脈循環之週期。以此方式，積體電路可快速(例如，奈秒數量級)改變一輸出時脈信號之頻率而非一時脈產生器或一鎖相迴路之緩慢回應(例如，數百微秒)以調整輸入時脈信號之頻率。
此實例僅係所描述之自適應頻率控制可如何改良積體電路之效能及功率消耗之一個圖解。貫穿本文件描述其他例示性組態及方法。本文件現描述所描述之自適應頻率控制之例示性方法及組件。 例示性裝置
圖1繪示其中可實施一或多個積體電路106中之自適應頻率控制之一電腦系統102之一例示性裝置圖100。電腦系統102可包含為了清楚起見從圖1省略之額外組件及介面。
電腦系統102可為各種消費型電子裝置。作為非限制實例，電腦系統102可為一行動電話102-1、一平板裝置102-2、一膝上型電腦102-3、一桌上型電腦102-4、一電腦化手錶102-5、一可穿戴電腦102-6、一視訊遊戲控制器102-7、一語音助理系統102-8及類似者。
電腦系統102包含用於經由無線網路通信之一或多個射頻(RF)收發器104。電腦系統102可將(若干) RF收發器及支援電路(例如，天線、前端模組、放大器)調諧至藉由各種通信標準定義之一或多個頻帶。
電腦系統102包含一或多個積體電路106。作為非限制性實例，積體電路106可包含一中央處理單元、一圖形處理單元或一張量處理單元。一中央處理單元通常執行電腦系統102及一作業系統116所需之命令及程序。一圖形處理單元執行操作以顯示電腦系統102之圖形且可執行其他特定運算任務。張量處理單元通常在神經網路機器學習應用中執行符號匹配操作。積體電路106可係單核或多核處理器。
電腦系統102亦包含電腦可讀儲存媒體(CRM) 114。CRM 114係用以儲存電腦系統102之裝置資料之一適合儲存裝置(例如，隨機存取記憶體(RAM)、靜態RAM (SRAM)、動態RAM (DRAM)、非揮發性RAM (NVRAM)、唯讀記憶體(ROM)、快閃記憶體)。裝置資料可包含作業系統116、電腦系統102之一或多個應用程式118、使用者資料及多媒體資料。作業系統116通常管理電腦系統102之硬體及軟體資源(例如，應用程式118)且為應用程式118提供共同服務。通常可藉由積體電路106 (例如，一中央處理單元)執行作業系統116及應用程式118以實現與電腦系統102之通信及使用者互動。
積體電路106包含一或多個感測器108、一時脈產生器110及一頻率控制模組112。積體電路106可包含其他組件(未繪示)，包含通信單元(例如，數據機)、輸入/輸出控制器及系統介面。
一或多個感測器108包含可操作地耦合至積體電路106的感測器或其他電路。感測器108監測積體電路106之程序、電壓及溫度以輔助評估積體電路106之操作條件。感測器108亦可監測積體電路106之其他態樣及狀態。積體電路106可利用感測器108之輸出來監測其晶片狀態且向頻率控制模組112提供一輸入以動態地控制一時脈信號之頻率。其他模組亦可使用感測器輸出來調整積體電路106之系統電壓。
時脈產生器110提供可在一高狀態與一低狀態之間振盪之一輸入時脈信號以使積體電路106之操作同步。換言之，輸入時脈信號可調整積體電路106之循序程序。時脈產生器110可包含包含一晶體振盪器或一壓控振盪器之各種裝置以產生具有具所要頻率下之一特定作用時間循環(例如，個別高狀態之寬度)之一致數目個脈衝(例如，時脈循環)之輸入時脈信號。作為一實例，輸入時脈信號可係一週期性方波。
頻率控制模組112可更改藉由時脈產生器110產生之輸入時脈信號。可使用硬體、軟體、韌體或其等之任何組合來實施頻率控制模組112。頻率控制模組112可基於藉由感測器108之一或多者偵測之積體電路106之操作條件而自適應地管理時脈信號之頻率以改良效能且降低積體電路106之功率消耗。本文件關於圖2更詳細地描述頻率控制模組112之組件及操作。
圖2繪示其中可實施自適應頻率控制之一積體電路202之一例示性裝置圖200。在此實例中，積體電路202包含與圖1之積體電路106中繪示之組件類似的組件，具有一些額外細節。積體電路202包含感測器108、時脈產生器110及頻率控制模組112。積體電路202可包含圖2中未繪示之額外組件。
感測器108可包含一或多個程序監測器204、一或多個電壓感測器206及一或多個溫度感測器208。作為一實例，程序監測器204可監測積體電路202之程序可變性以維持所要速度、功率消耗及效能。積體電路202中之程序可變性可包含電阻增加、互連軌道長度之增加、對電壓及溫度變動之敏感性及歸因於積體電路202之老化之降級。電壓感測器206可監測供應電壓，包含偵測歸因於電雜訊、供應擾動、暫態事件及頻率突變之任何可變性(例如，電壓降及漂移)。溫度感測器208可管理並監測積體電路202之溫度。由於溫度問題可由洩漏、局部加熱及電遷移引起，故設計工程師可將溫度感測器208放置於積體電路202上之各個位置以監測潛在問題區域處之局部溫度。
可包含一鎖相迴路210之時脈產生器110提供一輸入時脈信號以使積體電路202之操作同步。積體電路202可使用鎖相迴路210來產生具有一穩定頻率之一輸入時脈信號。鎖相迴路210可控制一振盪器(例如，一壓控振盪器)以鎖定與來自一穩定參考(例如，一晶體、一晶體振盪器、矽微機電系統(MEMS)振盪器)之一參考信號成比例之輸入時脈信號。
頻率控制模組112可基於程序監測器204、電壓感測器206或溫度感測器208之至少一者之一輸出而調整藉由時脈產生器110及/或鎖相迴路210產生之輸入時脈信號。頻率控制模組112可包含一時脈分頻器212、一相位擴展器214及一相位比較器216。
時脈分頻器212可閘控輸入時脈信號之時脈循環之一子集以產生一閘控時脈信號。舉例而言，時脈分頻器212可移除輸入時脈信號之每第n個循環以減少多個時脈循環之一群組之時脈循環之數目。相位擴展器214可偏移一閘控時脈信號之時脈循環以產生一輸出時脈信號。舉例而言，相位擴展器214可延遲閘控時脈信號中之時脈循環之轉變以調整時脈循環之週期或作用時間循環。相位比較器216可監測輸出時脈信號之一相位與輸入時脈信號之一相位相比之差。本文件關於圖3A及圖3B更詳細地描述包含時脈分頻器212、相位擴展器214及相位比較器216之頻率控制模組112之操作。
圖3A繪示用於積體電路202之自適應頻率控制之頻率控制模組112之一例示性組態300。頻率控制模組112包含圖2之時脈分頻器212、相位擴展器214及相位比較器216。鎖相迴路210將一輸入時脈信號302輸出至時脈分頻器212。頻率控制模組112將可具有比輸入時脈信號302之一頻率更低的一頻率之一輸出時脈信號306提供至積體電路202之一或多個核心314。在其中各核心314具有一個別(例如，單獨)輸出時脈信號之一些實施方案中，可將一個別(例如，單獨)輸入時脈信號302輸出至核心314之每一者之頻率控制模組112。在其他實施方案中，可提供一單一輸入時脈信號302以針對多個核心314產生一或多個輸出時脈信號306。
一或多個核心314可係積體電路202內之個別處理器。舉例而言，積體電路202可含有一個、兩個或四個核心314。在一些實施方案中，核心314之各者可處理一單一任務或單一類型之任務以改良積體電路202之效率。
時脈分頻器212亦連接至一控制邏輯316及相位擴展器214。在此實例中，控制邏輯316係頻率控制模組112之部分。在其他實施方案中，控制邏輯316可係時脈產生器110之部分或定位於積體電路202上之別處。控制邏輯316可基於來自程序監測器204、電壓感測器206或溫度感測器208之至少一者之一輸入將一閘控控制信號308提供至時脈分頻器212。閘控控制信號308可指示降低輸出時脈信號306之頻率之一量。作為一實例，代替調整積體電路202之系統電壓或除調整積體電路202之系統電壓以外，控制邏輯316可回應於藉由程序監測器204、電壓感測器206或溫度感測器208之至少一者偵測之邊際操作條件而動態地調整輸出時脈信號306之頻率。
在積體電路202包含多個核心314之實施方案中，積體電路202可包含與核心314之各者相關聯之一或多個感測器108。控制邏輯316可分析一或多個感測器108之輸出以判定降低輸出時脈信號306之頻率之降低量。控制邏輯316可基於(若干)感測器輸出及系統電壓從一查找表判定降低量。舉例而言，若系統電壓下降至一特定值以下，則控制邏輯316可請求降低輸出時脈信號306之頻率。
在其他實施方案中，控制邏輯316可監測依據感測器108之輸出而變化之輸出時脈信號306之一平均頻率。控制邏輯316可回應於積體電路202之未來操作條件而使用平均頻率資訊來判定輸出時脈信號306之頻率。控制邏輯316亦可使用平均頻率資訊以在未來類似條件之更積極操作點(例如，時脈頻率及系統電壓對)操作積體電路202。
時脈分頻器212可基於閘控控制信號308而閘控輸入時脈信號302之循環之一子集以產生一閘控時脈信號304。舉例而言，閘控控制信號308可導致時脈分頻器212移除輸入時脈信號302之每第m個循環。因此，閘控時脈信號304具有n個循環，其中n等於(m-1)，且n與m之比率(例如，n/m)近似等於降低量。
相位擴展器214可調整閘控時脈信號304之時脈循環之一週期以降低輸出時脈信號306之頻率。舉例而言，相位擴展器214可將閘控時脈信號304中之時脈循環之轉變延遲一單位偏移以調整高狀態之作用時間循環(例如，寬度)。在一些實施方案中，相位擴展器214連接至控制邏輯316，控制邏輯316輸出一擴展控制信號310。擴展控制信號310可指示將單位偏移施加至閘控時脈信號304之n個時脈循環之各者。
相位擴展器214亦可連接至相位比較器216。相位比較器216可比較輸出時脈信號306之一相位與輸入時脈信號302之一相位。相位比較器216亦可判定輸出時脈信號306中之時脈循環之一週期(例如，與一時脈循環相關聯之一高狀態及一低狀態之時間)是否小於輸入時脈信號302中之時脈循環之一週期。基於此等判定，相位比較器216可在偵測到相位偏移中之一誤差之情況下將一回饋信號312提供至相位擴展器214。相位擴展器214可基於回饋信號312而藉由舉例而言減少各時脈循環之偏移調整施加至閘控時脈信號304之單位偏移。以此方式，相位擴展器214可調整施加至閘控時脈信號304之單位偏移以防止輸出時脈信號中之時脈循環之週期小於輸入時脈信號中之時脈循環之週期。更特定言之，若累積地施加一偏移，使得時脈循環之一群組中之閘控時脈信號304中之各時脈循環比先前時脈循環偏移更多，則在到達時脈循環之群組之末尾時，可能將已施加大於一單個輸入時脈週期之一偏移。在一些境況中，此可導致輸出時脈信號306之最後時脈週期小於輸入時脈信號302之一週期。藉由回應於偵測到此一誤差而減少各時脈循環之偏移，可增加時脈循環之群組中之最後時脈循環之週期，且避免此一誤差。
在其他實施方案中，相位比較器216可將回饋信號312提供至時脈分頻器212及/或控制邏輯316。時脈分頻器212可基於回饋信號312跳過輸入時脈信號302之額外循環，而相位擴展器214將相同偏移施加至閘控時脈信號304。控制邏輯316可基於回饋信號312終止自適應頻率控制及/或調整包含於閘控控制信號308及/或擴展控制信號310中之參數。
圖3B繪示頻率控制模組112之例示性時脈信號350。特定言之，圖3B繪示輸入時脈信號302之一輸入頻率318、閘控時脈信號304之一閘控頻率320、及輸出時脈信號306之一輸出頻率322之實例。在此實例中，頻率控制模組112包含類似於圖3A之頻率控制模組112中繪示之組件的組件。
在操作中，鎖相迴路210將輸入時脈信號302作為一輸入提供至時脈分頻器212。輸入頻率318針對一特定持續時間提供八個循環。時脈分頻器212基於閘控控制信號308而閘控輸入時脈信號302之時脈循環之一子集以產生閘控時脈信號304。換言之，時脈分頻器212可通過輸入時脈信號302之m個時脈循環之每n個時脈循環且閘控第(n+1)個、第(n+2)個、…、及第m個時脈循環，或(m-n)個時脈循環之一些其他選擇。在此實例中，閘控控制信號308控制時脈分頻器212將輸出時脈信號306之輸出頻率322降低近似12.5%。作為回應，時脈分頻器212閘控輸入時脈信號302之每第八個時脈循環。圖3B繪示第八個時脈循環之閘控，其中第七個時脈循環包含先前第八個時脈循環之低狀態及高狀態。換言之，時脈分頻器212導致在第m個時脈循環中跳過一下降邊緣及上升邊緣(統稱為一低狀態324)。
閘控時脈信號304包含特定持續時間之七個時脈循環。閘控時脈信號304中之大部分時脈循環(明確言之(n-1)個時脈循環)具有與輸入時脈信號302中之時脈循環相同之相位及作用時間循環。換言之，閘控時脈信號304之前六個時脈循環之相位及作用時間循環不受時脈分頻器212之影響。
相位擴展器214調整閘控時脈信號304中之時脈循環之週期。在此實例中，相位擴展器214將一時脈週期之1/n (例如，1/8)之一單位偏移添加至閘控時脈信號304之前(n-1)個時脈循環(例如，前六個時脈循環)之週期。以此方式，n個時脈循環之週期係輸入時脈信號302中之時脈循環之週期的m/n倍(例如，八分之九倍)。
在一些實施方案中，相位擴展器214不會將時脈循環之週期調整為均勻以解決相位擴展中之潛在誤差。代替地，相位擴展器214可將一偏移因數a施加至單位偏移以確保時脈循環不具有比輸入時脈信號302之週期更短的一週期。因此，相位擴展器214將1/(n+a)之一偏移施加至閘控時脈信號304之前(n-1)個時脈循環(例如，前六個時脈循環)。若偏移因數之值係1，則相位擴展器214將八分之一(例如，1 / (7 + 1) = 1/8)之一偏移添加至閘控時脈信號304之前六個時脈循環。以此方式，前六個時脈循環具有輸入時脈信號302之週期之八分之九的一週期，且最後時脈循環具有輸入時脈信號302中之週期之八分之十的一週期。
相位擴展器214可將偏移施加至閘控時脈信號304之上升邊緣及下降邊緣。如圖3B中繪示，相位擴展器214將(以輸入時脈信號302之週期之分率表達)以下偏移用於下降邊緣及上升邊緣：1/8、1/8、2/8、2/8、3/8、3/8、4/8、4/8、5/8、5/8、6/8、6/8及0/8。以此方式，高狀態之持續時間對於閘控時脈信號304之前六個時脈循環增加一時脈週期之八分之一且對於第七個時脈循環增加一時脈週期之四分之一。低狀態之持續時間對於時脈循環之各者保持恆定。因此，輸出時脈信號306中之各時脈循環之週期增加至少八分之一，此導致輸出時脈信號306之頻率比輸入時脈信號302之頻率低近似八分之一。在所描述之實例中，相對於輸入時脈信號302之作用時間循環延長輸出時脈信號306之作用時間循環。 例示性方法
圖4係繪示藉由用於積體電路202中之自適應頻率控制之頻率控制模組112執行之一例示性方法400之一流程圖。輸出時脈信號306可控制積體電路202之時序。方法400被展示為一組方塊，該等方塊指定所執行之操作但不一定限於經展示用於藉由各自方塊執行操作之順序或組合。在圖3A之頻率控制模組112之背景內容中描述方法400，舉例而言僅參考方法400。可以一不同順序或運用額外或較少操作執行方法400。此外，可重複、組合、重組或連結方法400之步驟之一或多者之任一者以提供多種額外及/或替代方法。
在402，接收一輸入時脈信號。舉例而言，頻率控制模組112接收輸入時脈信號302。可藉由時脈產生器110及/或鎖相迴路210輸出輸入時脈信號302。
在404，判定降低輸出時脈信號之一頻率之一降低量。判定係基於可操作地耦合至積體電路之一感測器之一輸出。舉例而言，控制邏輯316基於可操作地耦合至積體電路202之一或多個感測器108之一輸出而判定降低輸出時脈信號306之輸出頻率322之一降低量。一或多個感測器108可包含程序監測器204、電壓感測器206或溫度感測器208之一或多者。
在406，針對輸入時脈信號之多個時脈循環之一群組，輸入時脈信號之一部分經選擇性地閘控以產生一閘控時脈信號。在一相同持續時間內，閘控時脈信號具有比多個時脈循環之群組更少的時脈循環。舉例而言，時脈分頻器212針對輸入時脈信號302之多個時脈循環之一群組選擇性地閘控輸入時脈信號302之一部分以產生閘控時脈信號304。在一相同持續時間內，閘控時脈信號304具有比輸入時脈信號302之多個時脈循環之群組更少的時脈循環。如圖3B中繪示，時脈分頻器212可閘控輸入時脈信號302中之多個時脈循環之第八個循環以在相同持續時間內產生具有七個循環之多個時脈循環之一閘控群組。
在408，閘控時脈信號之時脈循環之轉變經延遲以產生輸出時脈信號。延遲有效地導致輸出時脈信號之頻率比輸入時脈信號之一頻率低近似降低量。舉例而言，相位擴展器214延遲閘控時脈信號304中之群組之時脈循環之轉變以產生輸出時脈信號306。延遲有效地導致輸出時脈信號306之輸出頻率322比輸入時脈信號302之輸入頻率318低近似降低量。 例示性組態
本章節繪示用於積體電路中之自適應頻率控制之例示性組態，其等可單獨發生或全部或部分一起發生。本章節描述各種例示性組態，為便於閱讀，關於一圖式描述各例示性組態。
圖5繪示用於利用延遲線之積體電路202中之自適應頻率控制之一例示性方法500。特定言之，相位擴展器214使用延遲線來擴展閘控時脈信號304之時脈循環。方法500被展示為一組方塊，該等方塊指定所執行之操作但不一定限於經展示用於藉由各自方塊執行操作之順序或組合。在圖3A之頻率控制模組112之背景內容中描述方法500，舉例而言僅參考方法500。相較於所繪示，可以一不同順序或運用額外或較少操作執行方法500。此外，可重複、組合、重組或連結方法500之步驟之一或多者之任一者以提供多種額外及/或替代方法。
在502，接收一輸入時脈信號。舉例而言，頻率控制模組112接收輸入時脈信號302。可藉由時脈產生器110及/或鎖相迴路210輸出輸入時脈信號302。
在504，判定降低輸出時脈信號之一頻率之一降低量。判定基於可操作地耦合至積體電路之一感測器之一輸出。舉例而言，控制邏輯316基於可操作地耦合至積體電路202之感測器108之一或多者之一輸出而判定降低輸出時脈信號306之頻率之一降低量。一或多個感測器108可包含程序監測器204、電壓感測器206或溫度感測器208之一或多者。
在506，判定基於輸入時脈信號中之每時脈循環之延遲線延遲週期之數目之一單位偏移。舉例而言，相位擴展器214可判定基於輸入時脈信號302中之每時脈循環之延遲線延遲週期之數目之單位偏移。
在508，針對輸入時脈信號之多個時脈循環之一群組選擇性地閘控輸入時脈信號之一部分以產生一閘控時脈信號。在一相同持續時間內，閘控時脈信號具有比多個時脈循環之群組更少的時脈循環。舉例而言，時脈分頻器212針對輸入時脈信號302之多個時脈循環之一群組選擇性地閘控輸入時脈信號302之一部分以產生閘控時脈信號304。在一相同持續時間內，閘控時脈信號304具有比輸入時脈信號302之多個時脈循環之群組更少的時脈循環。
在510，藉由延長閘控時脈信號中之至少一些時脈循環之一作用時間循環而延遲閘控時脈信號之時脈循環之轉變以產生輸出時脈信號。作用時間循環之延長包括藉由使時脈信號傳遞通過特定數目個延遲線而延遲時脈循環之一上升邊緣及/或一下降邊緣，該等延遲線之各者將信號延遲一預定延遲週期。延遲有效地導致輸出時脈信號之頻率比輸入時脈信號之一頻率低近似降低量。舉例而言，相位擴展器214藉由延長各時脈循環之一作用時間循環而延遲閘控時脈信號304中之時脈循環之轉變以產生輸出時脈信號306。相位擴展器214藉由將時脈循環之各者之一上升邊緣及/或一下降邊緣延遲預定數目個延遲線延遲週期而延長各時脈循環之作用時間循環。延遲有效地導致輸出時脈信號306之頻率比輸入時脈信號302之頻率低近似降低量。由於各延遲線將信號延遲一延遲週期，故可根據信號傳遞通過之延遲線之數目來指代一延遲持續時間。舉例而言，在提及「四條延遲線」之一延遲時，其可意謂具有一單一延遲線之延遲週期的四倍之一持續時間之一延遲，此可藉由使一信號傳遞通過四條延遲線而實施。
考量圖3B中繪示之實例。相位擴展器214將以下偏移施加至閘控時脈信號304中之下降邊緣及上升邊緣：1/8、1/8、2/8、2/8、3/8、3/8、4/8、4/8、5/8、5/8、6/8、6/8及0/8。在此實例中，相位擴展器214判定輸入時脈信號302中存在每時脈循環之32個延遲線延遲週期。在其他實施方案中，另一組件可判定輸入時脈信號302中之每時脈循環之延遲線延遲週期之數目。由於存在每時脈循環之32條延遲線，故相位擴展器214將用延遲線延遲週期表示之以下延遲施加至閘控時脈信號304之下降邊緣及上升邊緣：4條延遲線(例如，一單個單位偏移)、4條延遲線、8條延遲線(例如，兩個單位偏移)、8條延遲線、12條延遲線、12條延遲線、16條延遲線、16條延遲線、20條延遲線、20條延遲線、24條延遲線、24條延遲線及0條延遲線。因此，輸出時脈信號306中之各時脈循環之週期增加至少八分之一，此導致輸出時脈信號306之頻率係近似輸入時脈信號302之頻率之八分之一。
在所描述之實施方案中，一單個單位偏移對應於四個延遲線延遲週期，但在其他實施方案中，一單個單位偏移可對應於不同數目個延遲線延遲週期。此外，在所描述之實施方案中，單位偏移首先施加至下降邊緣，且接著，一相等偏移施加至隨後上升邊緣，從而導致延長各時脈循環之「高」週期之持續時間，而各時脈之「低」週期之持續時間保持恆定。在另一實施方案中，可藉由將偏移更平均地分配於上升與下降邊緣之間而實施相同整體效應。舉例而言，相位擴展器可將以下偏移施加至閘控時脈信號中之下降邊緣及上升邊緣：1/16、2/16、3/16、4/16、5/16、6/16、7/16、8/16、9/16、10/16、11/16、12/16及0/16。此一實施方案將導致藉由兩條延遲線提供第一延遲(例如，1/16)，依此類推。在此一實施方案中，單位偏移之一部分(例如，一半)將施加至下降邊緣，且單位偏移之另一部分(例如，一半)將施加至隨後上升邊緣，其中各部分相等，且藉由各自數目條(例如，在此情況中，兩條)延遲線施加。可提供不同分配及單位偏移量。
以此方式，單位偏移可施加至上升邊緣及下降邊緣之一或兩者。將瞭解，所施加之任何偏移將透過時脈循環群組累積以提供透過時脈循環群組逐漸增加之一累積偏移，其中累積偏移之一部分已在群組內之時脈循環之各者(或至少一些)期間施加至上升邊緣及下降邊緣之任一者或兩者。
圖6繪示用於具有多個核心314之積體電路202中之自適應頻率控制之一例示性方法600。方法600被展示為一組方塊，該等方塊指定所執行之操作但不一定限於經展示用於藉由各自方塊執行操作之順序或組合。在圖3A之頻率控制模組112之背景內容中描述方法600，舉例而言僅參考方法600。可以一不同順序或運用額外或較少操作執行方法600。此外，可重複、組合、重組或連結方法400之步驟之一或多者之任一者以提供多種額外及/或替代方法。
在602，接收用於一積體電路之多個核心之一共用輸出時脈信號之一輸入時脈信號。舉例而言，頻率控制模組112接收輸入時脈信號302。可藉由時脈產生器110及/或鎖相迴路210輸出輸入時脈信號302。頻率控制模組112基於輸入時脈信號302將一共用輸出時脈信號306提供至積體電路202之兩個或兩個以上核心314。
在604，接收來自可操作地耦合至積體電路之多個核心之各者之至少一個感測器之一輸出。舉例而言，核心314之各者可操作地耦合至包含一程序監測器204、一電壓感測器206及一溫度感測器208之至少一者之一或多個感測器108。即，可針對核心314之各者提供一或若干各自感測器108。控制邏輯316可從核心314之至少兩者之一或多個感測器108接收一輸出。在一些實施方案中，控制邏輯316可包含用於核心314之各者之單獨邏輯或用於核心314之一組合邏輯。
在606，判定降低用於積體電路之多個核心之共用輸出時脈信號之一頻率之一降低量。降低量係基於感測器之各自輸出、多個核心所需之最小頻率。舉例而言，控制邏輯316基於可操作地耦合至核心314之至少兩者之一或多個感測器108之各自輸出而判定降低共用輸出時脈信號306之頻率之一降低量。頻率控制模組112使用核心314之任一者所需之最高最小頻率作為共用輸出時脈信號306之頻率。共用輸出時脈信號306之頻率不會降低至核心314之任一者所需之最小頻率以下。作為一實例，控制邏輯316可基於各自核心314之(若干)感測器輸出從一查找表判定核心314之一者所需之頻率。頻率控制模組122可使用最小潛在降低量來調整共用輸出時脈信號306之頻率。
在608，執行自適應頻率控制以降低共用輸出時脈信號之一頻率。舉例而言，頻率控制模組112執行如上文詳細描述之自適應頻率控制以降低核心314之共用輸出時脈信號306之一頻率。
替代地，在將單獨輸出時脈信號306提供至不同核心314之情況下，可基於可操作地耦合至核心314之每一各自者之各自感測器108之輸出針對個別輸出時脈信號306之各者判定一各自降低量。在此一配置中，可提供複數個頻率控制模組112，或可提供經組態以針對不同輸出時脈信號306執行獨立時脈閘控及相位擴展之一頻率控制模組112。 實例
在以下章節中，提供實例。
實例1：一種用於自適應地控制一輸出時脈信號(306)之一頻率(322)之方法，該輸出時脈信號(306)控制一積體電路(202)之時序，該方法包括：接收一輸入時脈信號(302)；基於可操作地耦合至該積體電路(202)之一感測器(108)之一輸出而判定降低該輸出時脈信號(306)之該頻率(322)之一降低量；針對該輸入時脈信號(302)之多個時脈循環之一群組選擇性地閘控該輸入時脈信號之一部分以產生一閘控時脈信號(304)，在一相同持續時間內，該閘控時脈信號(304)具有比多個時脈循環之該群組更少的時脈循環；及延遲該閘控時脈信號(304)之該等時脈循環之轉變以產生該輸出時脈信號(306)，該延遲有效地導致該輸出時脈信號(306)之該頻率(322)比該輸入時脈信號(302)之一頻率(318)低近似該降低量。
實例2：如實例1之方法，該方法進一步包括：監測該輸出時脈信號之一相位及該輸入時脈信號之一相位之差以確保該輸出時脈信號之各自週期不小於該輸入時脈信號之一週期。
實例3：如實例2之方法，該方法進一步包括：回應於偵測該輸出時脈信號之該相位及該輸入時脈信號之該相位之差，基於該輸出時脈信號之該相位及該輸入時脈信號之該相位之該差而產生一回饋信號；及調整該閘控時脈信號中之該等時脈循環之該等延遲轉變以防止該輸出時脈信號中之該等時脈循環之該週期小於該輸入時脈信號中之該等時脈循環之該週期。
實例4：如任何前述實例之方法，該方法進一步包括：藉由追蹤該輸出時脈信號之一平均頻率而判定該輸出時脈信號之一未來平均頻率；及基於該輸出時脈信號之該未來平均頻率而判定降低該輸出時脈信號之該頻率之另一降低量。
實例5：如任何前述實例之方法，其中該感測器包括：該積體電路之一程序監測器、一電壓感測器或一溫度感測器之至少一者。
實例6：如實例5之方法，該方法進一步包括：基於該程序監測器、該電壓感測器及該溫度感測器之至少兩者而判定降低該輸出時脈信號之該頻率之各自潛在降低量，其中降低該輸出時脈信號之該頻率之該降低量包括最小潛在降低量。
實例7：如任何前述實例之方法，其中選擇性地閘控該輸入時脈信號之該部分包括：閘控該輸入時脈信號中之多個時脈循環之該群組之一最後時脈循環。
實例8：如任何前述實例之方法，其中延遲該閘控時脈信號中之至少一些該等時脈循環之該等轉變包括：將多個時脈循環之該群組中之至少一個時脈循環之一時脈週期延長一單位偏移。
實例9：如實例8之方法，其中該單位偏移包含一偏移因數，該偏移因數有效地避免該輸出時脈信號中之該等時脈循環之一週期小於該輸入時脈信號中之該等時脈循環之一週期。
實例10：如實例8之方法，其中該單位偏移有效地針對該輸出時脈信號之該等時脈循環產生一近似均勻週期。
實例11：如實例8至10中至少一項之方法，其中延遲該閘控時脈信號中之該等時脈循環之該等轉變包括：判定基於該輸入時脈信號中之每時脈循環之延遲線延遲週期之數目之該單位偏移，其中將多個時脈循環之該群組中之至少一個時脈循環之該週期延長該單位偏移包括以下至少一者：藉由第一各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一上升邊緣；或藉由第二各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一下降邊緣。
實例12：如任何前述實例之方法，其中藉由在一查找表中查找該積體電路之一供應電壓或該感測器之該輸出之至少一者而判定該降低量。
實例13：如任何前述實例之方法，其中：該積體電路包含至少兩個核心，該至少兩個核心共用該輸出時脈信號；且基於該至少兩個核心之任一者所需之一最高最小頻率而判定該降低量。
實例14：如實例1至12中至少一項之方法，其中：該積體電路包含至少兩個核心，該至少兩個核心各具有個別輸出時脈信號；且基於可操作地耦合至該至少兩個核心之各自者之一各自感測器之一輸出而判定該等個別輸出時脈信號之各者之一各自降低量。
實例15：一種實施於硬體中之自適應頻率控制電路，其經組態以執行一如實例1至14中至少一項之方法。 總結
雖然已依特定於特徵及/或方法之語言描述用於積體電路中之自適應頻率控制之各種組態及方法，但應瞭解，隨附發明申請專利範圍之主體不一定限於所描述之特定特徵或方法。實情係，特定特徵及方法被揭示為積體電路中之自適應頻率控制之非限制實例。
100:例示性裝置圖 102:電腦系統 102-1:行動電話 102-2:平板裝置 102-3:膝上型電腦 102-4:桌上型電腦 102-5:電腦化手錶 102-6:可穿戴電腦 102-7:視訊遊戲控制器 102-8:語音助理系統 104:射頻(RF)收發器 106:積體電路 108:感測器 110:時脈產生器 112:頻率控制模組 114:電腦可讀儲存媒體(CRM) 116:作業系統 118:應用程式 200:例示性裝置圖 202:積體電路 204:程序監測器 206:電壓感測器 208:溫度感測器 210:鎖相迴路 212:時脈分頻器 214:相位擴展器 216:相位比較器 300:例示性組態 302:輸入時脈信號 304:閘控時脈信號 306:輸出時脈信號 308:閘控控制信號 310:擴展控制信號 312:回饋信號 314:核心 316:控制邏輯 318:輸入頻率 320:閘控頻率 322:輸出頻率 324:低狀態 350:時脈信號 400:方法 402:步驟 404:步驟 406:步驟 408:步驟 500:方法 502:步驟 504:步驟 506:步驟 508:步驟 510:步驟 600:方法 602:步驟 604:步驟 606:步驟 608:步驟
在本文件中參考以下圖式描述積體電路中之自適應頻率控制之一或多個態樣之細節。貫穿多個圖式使用相同元件符號以引用相同特徵及組件。
圖1繪示其中可實施積體電路中之自適應頻率控制之一電腦系統之一例示性裝置圖。
圖2繪示其中可實施自適應頻率控制之一積體電路之一例示性裝置圖。
圖3A繪示用於一積體電路之自適應頻率控制之一頻率控制模組之一組態之一例示性圖。
圖3B繪示一頻率控制模組之例示性時脈信號。
圖4係繪示藉由用於一積體電路中之自適應頻率控制之一頻率控制模組執行之一例示性方法之一流程圖。
圖5繪示用於利用延遲線之一積體電路中之自適應頻率控制之一例示性方法。
圖6繪示用於具有多個核心之一積體電路中之自適應頻率控制之一例示性方法。
112:頻率控制模組
210:鎖相迴路
212:時脈分頻器
214:相位擴展器
216:相位比較器
300:例示性組態
302:輸入時脈信號
304:閘控時脈信號
306:輸出時脈信號
308:閘控控制信號
310:擴展控制信號
312:回饋信號
314:核心
316:控制邏輯
318:輸入頻率
320:閘控頻率
322:輸出頻率
324:低狀態
350:時脈信號

Claims (26)

  1. 一種積體電路(202)，其包括：一感測器(108)，其監測該積體電路(202)之狀態且提供輸出，該感測器包括該積體電路之一程序監測器、一電壓感測器或一溫度感測器之至少一者；一時脈產生器(110)，其提供一輸入時脈信號(302)；及一頻率控制模組(112)，其執行以下步驟：提供一輸出時脈信號(306)；接收該輸入時脈信號(302)及該感測器之該輸出；基於該感測器之該輸出而判定降低該輸出時脈信號之一頻率(322)之一降低量；針對該輸入時脈信號(302)之多個時脈循環之一群組，選擇性地閘控該輸入時脈信號之一部分以產生一閘控時脈信號(304)，在一相同持續時間內，該閘控時脈信號(304)具有比多個時脈循環之該群組更少的時脈循環；及延遲該閘控時脈信號(304)之該等時脈循環之轉變，以降低該輸出時脈信號(306)之該頻率，該延遲有效地導致該輸出時脈信號(306)之該頻率(322)比該輸入時脈信號(302)之一頻率(318)低近似該降低量，該延遲包括以一第一延遲量延遲該閘控時脈信號之該等時脈循環之一第一時脈循環之一轉變，及以小於該第一延遲量之一第二延遲量延遲該閘控時脈信號之該等時脈循環之一第二時脈循環之一轉變。
  2. 如請求項1之積體電路，其中該頻率控制模組(112)包括一相位比較器(216)，相位比較器(216)經組態以監測該輸出時脈信號之一相位及該輸入時脈信號之一相位之差以確保該輸出時脈信號之各自週期不小於該輸入時脈信號之一週期。
  3. 如請求項2之積體電路，其中該相位比較器(216)進一步經組態以執行以下步驟：回應於偵測該輸出時脈信號之該相位及該輸入時脈信號之該相位之一差，基於該輸出時脈信號之該相位及該輸入時脈信號之該相位之該差而產生一回饋信號(312)；及調整該閘控時脈信號中之該等時脈循環之該等延遲轉變以防止該輸出時脈信號中之該等時脈循環之該週期小於該輸入時脈信號中之該等時脈循環之該週期。
  4. 如請求項1之積體電路，其中該頻率控制模組進一步包括一控制邏輯(316)，其執行以下步驟：藉由追蹤該輸出時脈信號之一平均頻率而判定該輸出時脈信號之一未來平均頻率；及基於該輸出時脈信號之該未來平均頻率而判定降低該輸出時脈信號之該頻率之另一降低量。
  5. 如請求項1之積體電路，其中該頻率控制模組進一步經組態以執行以 下步驟：基於該程序監測器、該電壓感測器及該溫度感測器之至少兩者而判定降低該輸出時脈信號之該頻率之各自潛在降低量，其中降低該輸出時脈信號之該頻率之該降低量包括一最小潛在降低量。
  6. 如請求項1之積體電路，其中該頻率控制模組進一步包括一時脈分頻器(212)，時脈分頻器(212)經組態以藉由閘控該輸入時脈信號中之多個時脈循環之該群組之一最後時脈循環而選擇性地閘控該輸入時脈信號之該部分。
  7. 如請求項1之積體電路，其中該頻率控制模組經組態以藉由將多個時脈循環之該群組中之至少一個時脈循環之一時脈週期延長一單位偏移而延遲該閘控時脈信號中之至少一些該等時脈循環之該等轉變。
  8. 如請求項7之積體電路，其中該單位偏移包含一偏移因數，該偏移因數有效地避免該輸出時脈信號中之該等時脈循環之一週期小於該輸入時脈信號中之該等時脈循環之一週期。
  9. 如請求項7之積體電路，其中該單位偏移有效地針對該輸出時脈信號之該等時脈循環產生一近似均勻週期。
  10. 如請求項7之積體電路，其中該頻率控制模組經組態以藉由以下各者 延遲該閘控時脈信號中之該等時脈循環之該等轉變：判定基於該輸入時脈信號中之每時脈循環之延遲線延遲週期之一數目之該單位偏移，其中將多個時脈循環之該群組中之至少一個時脈循環之該週期延長該單位偏移包括以下至少一者；藉由一第一各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一上升邊緣；或藉由一第二各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一下降邊緣。
  11. 如請求項1之積體電路，其中藉由在一查找表中查找該積體電路之一供應電壓或該感測器之該輸出之至少一者而判定該降低量。
  12. 如請求項1之積體電路，其中該積體電路進一步包括經組態以接收該頻率控制模組之該輸出時脈信號的至少兩個核心(314)；且其中基於該積體電路之該至少兩個核心之任一者需要之一最高最小頻率而判定該降低量。
  13. 如請求項1之積體電路，其中：其中該積體電路進一步包括至少兩個核心(314)，各具有經組態以接收該頻率控制模組之該輸出時脈信號(306)一個別一者的一輸入；且其中基於可操作地耦合至該積體電路之該至少兩個核心之該各自核心之一各自感測器之一輸出而判定該等個別輸出時脈信號之各者之一各自 降低量。
  14. 一種用於自適應地控制一輸出時脈信號(306)之一頻率(322)之方法，該輸出時脈信號(306)控制一積體電路(202)之時序，該方法包括：自該積體電路之一感測器(108)接收一輸出，該感測器包括該積體電路之一程序監測器、一電壓感測器或一溫度感測器之至少一者；接收一輸入時脈信號(302)；基於可操作地耦合至該積體電路(202)之該感測器(108)之該輸出而判定降低該輸出時脈信號(306)之該頻率(322)之一降低量；針對該輸入時脈信號(302)之多個時脈循環之一群組選擇性地閘控該輸入時脈信號之一部分以產生一閘控時脈信號(304)，在一相同持續時間內，該閘控時脈信號(304)具有比多個時脈循環之該群組更少的時脈循環；及延遲該閘控時脈信號(304)之該等時脈循環之轉變以產生該輸出時脈信號(306)，該延遲有效地導致該輸出時脈信號(306)之該頻率(322)比該輸入時脈信號(302)之一頻率(318)低近似該降低量，該延遲包括以一第一延遲量延遲該閘控時脈信號之該等時脈循環之一第一時脈循環之一轉變，及以小於該第一延遲量之一第二延遲量延遲該閘控時脈信號之該等時脈循環之一第二時脈循環之一轉變。
  15. 如請求項14之方法，該方法進一步包括：監測該輸出時脈信號之一相位及該輸入時脈信號之一相位之一差以確保該輸出時脈信號之各自週期不小於該輸入時脈信號之一週期。
  16. 如請求項15之方法，該方法進一步包括：回應於偵測該輸出時脈信號之該相位及該輸入時脈信號之該相位之一差，基於該輸出時脈信號之該相位及該輸入時脈信號之該相位之該差而產生一回饋信號；及調整該閘控時脈信號中之該等時脈循環之該等延遲轉變以防止該輸出時脈信號中之該等時脈循環之該週期小於該輸入時脈信號中之該等時脈循環之該週期。
  17. 如請求項14至16中任一項之方法，該方法進一步包括：藉由追蹤該輸出時脈信號之一平均頻率而判定該輸出時脈信號之一未來平均頻率；及基於該輸出時脈信號之該未來平均頻率而判定降低該輸出時脈信號之該頻率之另一降低量。
  18. 如請求項14之方法，該方法進一步包括：基於該程序監測器、該電壓感測器及該溫度感測器之至少兩者而判定降低該輸出時脈信號之該頻率之各自潛在降低量，其中降低該輸出時脈信號之該頻率之該降低量包括一最小潛在降低量。
  19. 如請求項14至16中任一項之方法，其中選擇性地閘控該輸入時脈信號之該部分包括： 閘控該輸入時脈信號中之多個時脈循環之該群組之一最後時脈循環。
  20. 如請求項14至16中任一項之方法，其中延遲該閘控時脈信號中之至少一些該等時脈循環之該等轉變包括：將多個時脈循環之該群組中之至少一個時脈循環之一時脈週期延長一單位偏移。
  21. 如請求項20之方法，其中該單位偏移包含一偏移因數，該偏移因數有效地避免該輸出時脈信號中之該等時脈循環之一週期小於該輸入時脈信號中之該等時脈循環之一週期。
  22. 如請求項20之方法，其中該單位偏移有效地針對該輸出時脈信號之該等時脈循環產生一近似均勻週期。
  23. 如請求項20之方法，其中延遲該閘控時脈信號中之該等時脈循環之該等轉變包括：判定基於該輸入時脈信號中之每時脈循環之延遲線延遲週期之一數目之該單位偏移，其中將多個時脈循環之該群組中之至少一個時脈循環之該週期延長該單位偏移包括以下至少一者：藉由第一各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一上升邊緣；或 藉由第二各自數目個延遲線將該單位偏移之一部分施加至該至少一個時脈循環之一下降邊緣。
  24. 如請求項14至16中任一項之方法，其中藉由在一查找表中查找該積體電路之一供應電壓或該感測器之該輸出之至少一者而判定該降低量。
  25. 如請求項14至16中任一項之方法，其中：該積體電路包含至少兩個核心，該至少兩個核心具有經組態以共用該輸出時脈信號之輸入；且基於該積體電路之該至少兩個核心之任一者需要之一最高最小頻率而判定該降低量。
  26. 如請求項14至16中任一項之方法，其中：該積體電路包含至少兩個核心，該至少兩個核心各具有經組態以接收該頻率控制模組之該等輸出時脈信號之個別者；且基於可操作地耦合至該積體電路之該至少兩個核心之該各自核心之一各自感測器之一輸出而判定該等個別輸出時脈信號之各者之一各自降低量。
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