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TWI803861B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI803861B
TWI803861B TW110114887A TW110114887A TWI803861B TW I803861 B TWI803861 B TW I803861B TW 110114887 A TW110114887 A TW 110114887A TW 110114887 A TW110114887 A TW 110114887A TW I803861 B TWI803861 B TW I803861B
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fin
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semiconductor device
dielectric
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TW110114887A
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Inventor
呂佩瑜
郭哲銘
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本揭露提供了一種半導體裝置及其製造方法，其在半導體區域之間使用了隔離結構。在實施例中，以不同的間隔在不同的區域中的不同鰭片之間形成不同的隔離結構。一些隔離結構係用流動式（flowable）製程來形成。使用這種隔離結構可幫助防止損傷，且也允許在裝置的不同鰭片之間減少間隔。

Description

半導體裝置及其製造方法
本揭露是關於半導體裝置，特別是關於一種包含隔離結構的半導體裝置。
半導體裝置係用於各種電子應用，例如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置的製造通常係藉由：依序沉積絕緣或介電層、導電層、及半導體層的材料於半導體基板上；以及在其上方利用微影圖案化各種材料層以形成電路組件及元件。
半導體產業持續藉由不斷的縮小最小部件尺寸以改良各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，允許更多組件集成至給定的區域。
一種半導體裝置，包括：複數個半導體鰭片，突出於基板上；隔離層，覆蓋半導體鰭片的底部；阻擋層，覆蓋至少一部分的隔離層；以及絕緣鰭片結構，位於半導體鰭片中的第一鰭片與半導體鰭片中的第二鰭片之間，其中絕緣鰭片結構包括由順應性的氮化物材料形成的底部以及由氧化物材料形成的無縫（seamless）頂部。
一種半導體裝置，包括：第一源極/汲極區，與絕緣鰭片實體接觸，絕緣鰭片包括：第一介電材料，鄰近半導體基板；第二介電材料，位於第一介電材料上，第二介電材料與第一介電材料不同，第二介電材料順應於第一介電材料；以及第三介電材料，其中第三介電材料不具有縫（seams）或空隙（voids），其中第一源極/汲極區與第三介電材料實體接觸；以及第二源極/汲極區，與絕緣鰭片實體接觸，第二源極/汲極區與第一源極/汲極區位於絕緣鰭片的相對側。
一種半導體裝置的製造方法，包括：形成第一鰭片及第二鰭片於半導體基板上，第一區域位於第一鰭片與第二鰭片之間；以第一介電材料填充第一區域的第一部分；以第二介電材料填充第一區域的第二部分，其中第一區域的第二部分的填充至少一部分是以流動式（flowable）製程來進行；以及凹蝕第一介電材料以露出第一鰭片的側壁，第二鰭片的側壁、以及第二介電材料的側壁。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
以下將針對特定的實施例來描述實施例，上述特定的實施例使用流動式材料以在3nm或更小的製程節點下幫助分隔裝置。然而，在此所述的實施例並非旨在限定於所述之精確的實施例，且可以用於各式各樣裝置及方法。
以下參照第1圖，繪示了例如FinFET裝置之半導體裝置100的剖面圖。在一個實施例中，半導體裝置100包括基板101，其可以是矽基板，儘管也可以使用其他基板，例如絕緣體上半導體（semiconductor-on-insulator，SOI）基板、應變SOI（strained SOI）基板、及絕緣體上矽鍺（silicon germanium on insulator）基板。基板101可以是p型半導體，儘管在其他實施例中，其可以是n型半導體。
可以形成第一溝槽108以作為最終形成的第一隔離結構901、第二隔離結構903、及第三隔離結構905（未另外繪示於第1圖中，但以下參照第9圖以進一步說明並討論）的起始步驟 。第一溝槽108可以使用第一遮蔽層103和第二遮蔽層105以及適合的蝕刻製程來形成。在一個實施例中，第一遮蔽層103可以是介電材料，例如透過以下製程所形成的氧化矽，例如下方材料的氧化、化學氣相沉積、濺鍍、原子層沉積、前述之組合等。第二遮蔽層105可以是與第一遮蔽層103不同的材料，且可以是介電材料，例如氮化矽、氮氧化矽等，其可以利用例如氮化、化學氣相沉積、濺鍍、原子層沉積、前述之組合等製程來沉積。然而，可以使用任何適合的材料及沉積方法。
一旦沉積了第一遮蔽層103及第二遮蔽層105，可以圖案化第一遮蔽層103及第二遮蔽層105。在一些實施例中，可以利用微影遮蔽以及蝕刻製程來進行圖案化。然而，可以使用任何適合的圖案化製程。
一旦形成且圖案化了第一遮蔽層103及第二遮蔽層105，將第一溝槽108形成於基板101中。可以透過例如反應性離子蝕刻（reactive ion etching，RIE）之適合的製程移除露出的基板101以形成第一溝槽108於基板101中，儘管可以使用任何適合的製程。在一個實施例中，第一溝槽108可以被形成為從基板101的表面起具有小於約5000Å的第一深度，例如約2500Å。
除了形成第一溝槽108，遮蔽及蝕刻製程額外地從基板101之維持未移除的那些部分形成鰭片107。這些鰭片107可以如下所述地用於形成多閘極FinFET電晶體的通道區。儘管第1圖只繪示了形成自基板101的四個鰭片107，可以使用任何數目的鰭片107。
此外，可以藉由任何適合的方法以圖案化鰭片107。舉例而言，可以使用一或多個微影製程來圖案化鰭片107，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以將剩餘的間隔物用於圖案化鰭片107。
在一個實施例中，可以將鰭片107形成為在基板101的不同的區域中的不同的鰭片107之間具有不同的間隔。舉例而言，在基板101的第一區域102中，鄰近的鰭片107之間的第一間隔S1 可以在約16nm及約18nm之間。此外，在基板101的第二區域104，在鄰近的鰭片107之間的第二間隔S2 可以大於第一間隔S1 ，且可以在約42nm及約46nm之間。最後，在基板101的第三區域106，在相鄰的鰭片107之間的第三間隔S3 可以大於第二間隔S2 ，且可以在約150nm及約170nm之間（或更大）。然而，可以使用任何適合的間隔。
第1圖額外地繪示了位於鰭片107上且進入第一溝槽108的襯層109。在一個實施例中，襯層109可以是例如矽或氧化矽的過渡材料，上述過渡材料是利用例如化學氣相沉積或原子層沉積的製程以沉積至約1.3nm的厚度。然而，可以使用任何適合的製程及厚度。
第2圖繪示了第一介電材料201的沉積，藉此開始形成隔離結構（例如，第一隔離結構901、第二隔離結構903、及第三隔離結構905）的製程。在一個實施例中，第一介電材料201可以是氧化物材料，例如氧化矽、高密度電漿（high-density plasma，HDP）氧化物等。介電材料可以在第一溝槽108之可選的清潔（cleaning）及內襯（lining）之後形成，其利用了化學氣相沉積（chemical vapor deposition，CVD）方法（例如，HARP製程）、原子層沉積（atomic layer deposition，ALD）方法、高密度電漿CVD方法、或其他適合的形成方法。在一個實施例中，可以在第一溝槽108內將第一介電材料201順應性地形成至約12nm及約15nm之間的厚度，例如約13.5奈米。然而，可以使用任何適合的厚度。
在第2圖中可以看到，在第一介電材料201的沉積製程時，第一介電材料201將在第一區域102內填滿第一溝槽108。然而，由於在第二區域104及第三區域106內給定較寬的間隔（例如，第二間隔S2 及第三間隔S3 ），第一介電材料201的沉積將不填滿在第二區域104及第三區域106內的第一溝槽108，但是將部分填充在第二區域104內的第一溝槽108的第一部分，且將部分填充在第三區域106內的第一溝槽108的第一部分。
一旦沉積了第一介電材料201，形成可選的阻擋層203以保護未繪示之基板101的其他部分。在一個實施例中，阻擋層203可以是例如氮化矽碳（silicon carbon nitride，SiCN）的材料，其可以使用例如原子層沉積（ALD）、化學氣相沉積、濺鍍、前述之組合、類似沉積製程以形成至約2nm及約3nm之間的厚度。然而，可以使用任何適合的材料、製程、及厚度。
第3圖繪示了在第二區域104及第三區域106的第一溝槽108內之第二介電材料301的放置（placement）（在第一區域102中的第一溝槽108已由第一介電材料201填充）。在一個實施例中，第二介電材料301可以是例如氮化物材料的介電材料，例如氮化矽、SiCN、SiCON、前述之組合等，其由例如化學氣相沉積、濺鍍、原子層沉積、前述之組合等沉積製程所沉積。然而，可以使用任何適合的材料及沉積製程。
在一個實施例中，第二介電材料301可以被沉積至在第二區域104及第三區域106內填滿且/或過度填充（overfill）第一溝槽108，且可以接著利用例如化學機械拋光的製程來平坦化。一旦沉積了第二介電材料301，可以接著凹蝕第二介電材料301。在一個實施例中，第二介電材料301的凹蝕可以是利用例如使用對於第二介電材料301的材料（例如，氮化矽）具有選擇性的蝕刻劑的濕蝕刻製程來進行。然而，也可以使用任何適合的蝕刻製程，例如乾蝕刻。
在一個實施例中，可以凹蝕第二介電材料301，使得第二介電材料301在第二區域104中具有在約50nm及約53nm之間的第一高度H1 。此外，因為在第三區域106內有較大的間隔（例如，第三間隔S3 ），第二介電材料301在第三區域106內被蝕刻得比在第二區域104內更快。如此一來，在第二介電材料301可以在第二區域104內被凹蝕至第一高度H1 的同時，第二介電材料301可以在第三區域106內被完全移除。
第4圖繪示了在第二區域104及第三區域106的第一溝槽108內的第三介電材料401的放置（例如，在第一區域102內的第一溝槽108已經被第一介電材料201填滿）。在一個實施例中，第三介電材料401可以是相對於鰭片107的材料（例如，矽）具有較大的蝕刻選擇性的介電材料，例如高介電常數（high-k，HK）材料。在一些實施例中，高介電常數材料為：金屬氧化物材料，例如氧化鉿（HfOx ）、氧化鈦（TiOx ）、氧化鋯（ZrOx ）、氧化鎢（WOx ）、氧化鋁（AlOx ）；金屬氮化物，例如WN；金屬碳化物，例如TiC；其他具有氧、氮、碳、ON、OC、CN元素的金屬化合物；其他金屬有機（metalorganic）及/或奈米粒子材料；前述之組合等。然而，可以使用任何適合的材料。
在一個實施例中，第三介電材料401可以在第二區域104及第三區域106內被沉積至填滿且/或過度填充第一溝槽108。在一些實施例中，可以利用沉積製程來形成第三介電材料401，例如原子層沉積、化學氣相沉積、濺鍍、前述之組合等。
在其他實施例中，可以利用流動式製程以沉積第三介電材料401以進一步避免漏電路徑（leakage path）的形成。舉例而言，在一些實施例中，第三介電材料401可以利用流動式沉積製程來沉積，藉此包括所需的材料之液體流至表面上且接著被固化（cured）或燒結（sintered）以移除不需要的材料或使材料反應為所需的形式。然而，也可以使用任何適合的流動式製程，例如旋轉塗佈（spin-on-coating）製程、或流動式原子層沉積製程。
藉由使用流動式製程，包含第三介電材料401的隔離結構（例如，以下關於第9圖所繪示的第二隔離結構903）將被形成為無縫的及/或無空隙的（void-free）結構。此外，藉由使用流動式製程減少了施加於結構的應力，且如果需要，第二介電材料301可以變成是可選的。
藉由使用流動式製程，能夠利用可以施加於較寬的絕緣鰭片的製程（例如，旋轉塗佈），以優良的間隙填充能力（gap-fill capability）（用於具有在約13:1及約10:1之間的深寬比的溝槽）及薄膜品質（例如在小於400℃且2小時的條件下具有良好的熱穩定性）將第三介電材料401沉積至第一溝槽108中。此外，藉由移除任何縫（seams）或間隙的存在，後續的蝕刻製程（例如，H3 PO4 蝕刻）的蝕刻劑無法穿透第三介電材料401並損害下方的結構（例如，阻擋層203），例如阻擋層203。如此一來，對下方的結構具有較少的損害，較少的缺陷產生，允許整體的製造過程之較大的產率。
此外，藉由使用在此所述的實施例，能夠在對下方的材料維持蝕刻選擇性的同時達到間隙填充的效益。舉例而言，流動式的氧化鈦能夠對下方的多晶矽維持約1:3的選擇性（使用例如CH2 F2 /SF6 /He的蝕刻劑），對下方的氮化矽維持約1:4的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑），且對下方的氧化矽維持約1:3的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑）。此外，流動式的氧化鋯能夠對下方的多晶矽維持約1:12的選擇性（使用例如CH2 F2 /SF6 /He的蝕刻劑），對下方的氮化矽維持大於約1:20的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑），且對下方的氧化矽維持約1:12的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑）。最後，流動式的氧化錫能夠對下方的多晶矽維持約1:9的選擇性（使用例如CH2 F2 /SF6 /He的蝕刻劑），對下方的氮化矽維持大於約1:5的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑），且對下方的氧化矽維持約1:4的選擇性（使用例如CH2 F2 /CF4 的蝕刻劑）。
一旦沉積第三介電材料401以填滿且/或過度填充第一溝槽108，可以接著平坦化第三介電材料401。在一個實施例中，可以利用例如化學機械拋光製程的製程來平坦化第三介電材料401。然而，可以使用任何適合的平坦化製程。
一旦沉積了第三介電材料401，可以接著凹蝕第三介電材料401。在一個實施例中，第三介電材料401的凹蝕可以利用例如使用對於第三介電材料401具有選擇性的蝕刻劑的濕蝕刻製程來進行。然而，也可以使用任何適合的蝕刻製程，例如乾蝕刻。
在一個實施例中，可以凹蝕第三介電材料401，使得第三介電材料401在第二區域104中具有在約30nm及約40nm之間的第二高度H2 。此外，因為在第三區域106內之較大的間隔（例如，第三間隔S3 ），第三介電材料401在第三區域106內被蝕刻得比在第二區域104內更快。如此一來，在第三介電材料401可以在第二區域104內被凹蝕至第二高度H2 的同時，第三介電材料401可以在第三區域106內被完全移除。
第5圖繪示了在第二區域104及第三區域106中的第一溝槽108內將第四介電材料501沉積於第三介電材料401上（其中在第一區域102內的第一溝槽108已被第一介電材料201填滿）。在一個實施例中，第四介電材料可以是介電材料，例如碳氮氧化矽（silicon oxycarbon nitride，SiOCN）、SiCN、前述之組合等。此外，第四介電材料501可以利用沉積製程來形成，例如原子層沉積、化學氣相沉積、濺鍍、旋轉塗佈等。
在一個實施例中，可以將第四介電材料501沉積為填滿第二區域104內的第一溝槽108，且部分填充第三區域106內的第一溝槽108。舉例而言，在一個實施例中，可以沉積第四介電材料501直到其具有在約26nm及約30nm之間的第三高度H­3 。然而，因為在第二區域104內之較小的間隔（例如，第二間隔S2 ），同一個沉積製程將填滿在第二區域104內的第一溝槽108。
第6圖繪示了內第五介電材料601在第四介電材料501上的沉積以及在第三區域106內之第一溝槽108內至少部分的沉積。在一個實施例中，第五介電材料601可以是氧化物材料，例如氧化矽、前述之組合等。第五介電材料601可以利用流動式製程來沉積，例如流動式化學氣相沉積（flowable chemical vapor deposition，FCVD），儘管可以使用任何適合的沉積製程。藉由使用流動式沉積製程，沉積製程將填充所需的區域而不形成不理想的縫或空隙於所沉積的材料內。然而，可以使用任何適合的材料以及任何適合的沉積製程。
進行上述沉積製程以填滿且/或過度填充在第三區域106內的第一溝槽108，使得第五介電材料601完全填充在第三區域106內的第一溝槽108而不形成縫。一旦沉積了第五介電材料601，第五介電材料601可以利用平坦化製程來平坦化，例如化學機械拋光。然而，可以使用任何適合的平坦化製程。
第7圖繪示出，一旦平坦化了第五介電材料601的材料，第五介電材料601的材料可以接著被凹蝕且回蝕至完全位於第三區域106內的第一溝槽108內。在一個實施例中，第五介電材料601可以利用例如使用對於第五介電材料601的材料（例如，氧化物）具有選擇性的蝕刻劑的濕蝕刻製程來凹蝕。然而，也可以使用任何適合的蝕刻製程，例如乾蝕刻。在一個實施例中，可以凹蝕第五介電材料601，使得第五介電材料601具有在約30nm及約40nm之間的第四高度H4 。然而，可以使用任何適合的高度。
第8圖繪示出，在凹蝕第五介電材料601後，沉積第六介電材料801以覆蓋第五介電材料601且至少部分地覆蓋在第三區域106內的第一溝槽108。在一個實施例中，第六介電材料801可以是與第四介電材料501類似的材料，儘管可以使用任何適合的材料。
第9圖繪示出，在沉積第六介電材料801後，薄化結構以露出第一介電材料201，且凹蝕第一介電材料201。在一個實施例中，結構可以利用，舉例而言，化學機械拋光製程來薄化，化學機械拋光製程將移除部分的第六介電材料801、第四介電材料501、襯層109、第二遮蔽層105、第一遮蔽層103，且在一些實施例中移除部分的鰭片107。在一個實施例中，可以進行平坦化製程直到鰭片107具有在約95nm及約105nm之間的第五高度H5 。然而，可以使用任何適合的高度。
一旦藉由平坦化製程露出了鰭片107的頂表面，可以利用蝕刻製程凹蝕第一介電材料201。在一些實施例中，蝕刻製程可以是使用對於第一介電材料201的材料具有選擇性的蝕刻劑的濕蝕刻製程，或者可以是使用對於第一介電材料201的材料具有選擇性的蝕刻劑的乾蝕刻。然而，可以使用任何適合的製程。
在一些實施例中，可以充分地凹蝕第一介電材料201以在鰭片107之間形成第一隔離結構901、第二隔離結構903、及第三隔離結構905。如此一來，第一介電材料201可以具有在約60nm及約70nm之間的第六高度H6 。然而，可以使用任何適合的高度。
藉由凹蝕第一介電材料201，在第一區域102內形成第一隔離結構901。在一個實施例中，第一隔離結構901包括第一介電材料201、阻擋層203、及襯層109。此外，第一隔離結構901具有單一的第一寬度W1 ，其等於第一區域102內的第一間隔S1 。
此外，凹蝕也在第二區域104內形成了第二隔離結構903。在一個實施例中，第二隔離結構包括第一介電材料201、第二介電材料301、第三介電材料401、阻擋層203、及襯層109。此外，第二隔離結構903具有等於第二間隔S2 的第二寬度W2 ，也具有在約11nm及約13nm之間的第三寬度W3 。如此一來，第二隔離結構903可以被視為隔離鰭片或隔離鰭片結構，其與鰭片107等高，且可以用於將一鰭片107的結構與另一鰭片107的結構分隔。
最後，凹蝕也在第三區域106內形成了第三隔離結構905，使得第三隔離結構905包括第一介電材料201、第四介電材料501、第五介電材料601、第六介電材料801、阻擋層203、及襯層109中的每一個。此外，第三隔離結構905具有等於第三間隔S3 的第四寬度W4 ，也具有大於第三寬度W3 的第五寬度W5 ，第五寬度W5 在例如約120nm及約145nm之間。然而，可以使用任何適合的寬度。
藉由利用在此描述的間隙填充方法，當存在鰭片節距（fin pitch）（例如，在約50nm及約52nm之間的鰭片節距，其中鰭片間隔在42nm及約46nm之間）時，奈米裝置結構能夠在相鄰的源極/汲極區（以下進一步描述）之間避免短路（shorting）。間隙填充方法能夠用於在無孔隙的金屬氧化物膜中形成無縫結構。進一步地，這可以用於防止更多對於阻擋層203的損害，同時也簡化了流程並降低了製造成本。
第10A~10B圖繪示了利用上述的間隙填充方法形成的半導體裝置100的不同的剖面，其中第10A圖繪示了穿過半導體裝置100的閘極電極1005部分的剖面圖，且第10B圖繪示了穿過半導體裝置100的源極/汲極區1007的剖面圖。可以將虛置閘極介電質、虛置閘極介電質上的虛置閘極電極、及第一間隔物形成於各個鰭片107上以繼續形成半導體裝置100。在一個實施例中，虛置閘極介電質可以藉由熱氧化、化學氣相沉積、濺鍍、或本技術領域中具有通常知識者所知且使用的形成閘極介電質之任何其他方法來形成。取決於閘極介電質的形成方法，在鰭片107的頂部上的虛置閘極介電質厚度可以與在鰭片107的側壁上的閘極介電質厚度不同。
虛置閘極介電質可以包括例如二氧化矽或氮氧化矽的材料，其厚度為約3埃至約100埃，例如約10埃。虛置閘極介電質可以由高電容率（高介電常數）材料（例如，相對電容率大於約5）來形成，例如氧化鑭（La2 O3 ）、氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氮氧化鉿（hafnium oxynitride，HfON）、或氧化鋯（ZrO2 ）、或前述之組合，其中等效氧化物厚度為約0.5埃至約100埃，例如約10埃或10埃以下。此外，二氧化矽、氮氧化矽、及/或高介電常數材料的任何組合也可以用於虛置閘極介電質。
虛置閘極電極可以包括導電或非導電材料，且可以選自包括多晶矽、W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合等材料的群組。虛置閘極電極可以藉由化學氣相沉積（CVD）、濺鍍、或其他已知且在技術領域中用於沉積導電材料的技術來沉積。虛置閘極電極的厚度可以在約5埃至約200埃。虛置閘極電極的頂表面可以具有非平坦的頂表面，且可以在圖案化虛置閘極電極或閘極蝕刻之前平坦化。此時，可以或可以不將離子引入（introduce）虛置閘極電極。離子可以藉由例如離子佈植技術來引入。
一旦形成，虛置閘極介電質及虛置閘極電極可以被圖案化以在鰭片107上形成一系列的堆疊。堆疊在虛置閘極介電質下定義出位於鰭片107的各側的多個通道區。可以藉由在虛置閘極電極上利用例如技術領域中已知的沉積及微影技術沉積且圖案化閘極遮罩（未另外繪示於第10A圖中）以形成堆疊。閘極遮罩可以包含常用的遮蔽及犧牲材料，例如（但不限於）氧化矽、氮氧化矽、SiCON、SiC、SiOC、及/或氮化矽，且可以被沉積至約5埃及約200埃之間的厚度。虛置閘極電極和虛置閘極介電質可以利用乾蝕刻製程蝕刻以形成圖案化堆疊。
一旦圖案化了堆疊，可以形成第一間隔物（未另外繪示於第10A~10B圖中）。第一間隔物可以形成於堆疊的相對側上。第一間隔物通常是藉由毯覆（blanket）沉積間隔層於先前形成的結構上以形成。間隔層可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，且可以藉由用於形成這種膜層的方法來形成，例如化學氣相沉積（CVD）、電漿輔助CVD、濺鍍、及其他技術領域中已知的方法。間隔層可以包括與在第一隔離結構901內的介電材料具有不同的蝕刻特性之不同的材料或相同的材料。第一間隔物可以接著被圖案化，例如藉由一或多個蝕刻以從結構的水平表面移除間隔層，藉此形成第一間隔物。
在一些實施例中，可以從那些並未藉由堆疊及第一間隔物保護的區域移除鰭片107，且可以進行源極/汲極區的再成長（regrowth）。從那些並未藉由堆疊及第一間隔物保護的區域移除鰭片107可以藉由反應性離子蝕刻（RIE）來進行，其利用堆疊及第一間隔物作為硬遮罩（hardmasks），或藉由任何其他適合的移除製程來進行。可以持續移除直到鰭片107與第一隔離結構901的表面成平面或位於第一隔離結構901的表面下方。
一旦移除了鰭片107的這些部分，放置且圖案化硬遮罩（未另外繪示）以覆蓋虛置閘極電極以防止成長，且可以將源極/汲極區1007（參見第10B圖）再成長為與各個鰭片107接觸。在一個實施例中，可以再成長源極/汲極區1007，且在一些實施例中，可以再成長源極/汲極區1007以形成壓力源（stressor），壓力源將對位於堆疊下的鰭片107的通道區施加應力。在一個實施例中，其中鰭片107包括矽且FinFET為p型裝置，可以透過選擇性磊晶製程再成長源極/汲極區1007，上述選擇性磊晶製程是以例如矽或其他材料來進行，上述其他材料為例如矽鍺，其具有與通道區不同的晶格常數。磊晶成長製程可以使用例如矽烷、二氯矽烷、鍺烷（germane）等前驅物，且可以持續約5分鐘及約120分鐘之間，例如約30分鐘。
在一個實施例中，源極/汲極區1007可以被形成為具有約5埃及約1000埃之間的厚度以及位於第一隔離結構901上的約10埃及約500埃之間的高度，例如約200埃。在這個實施例中，源極/汲極區1007可以被形成為具有位於第一隔離結構901的上表面上方之在約5nm及約250nm之間的高度，例如約100nm。然而，可以使用任何適合的高度。
一旦形成了源極/汲極區1007，可以將摻質佈植到源極/汲極區1007中，藉由佈植適當的摻質以補充鰭片107中的摻質。舉例而言，可以佈植例如硼、鎵、銦等的p型摻質以形成PMOS裝置。在其他實施例中，可以將佈植例如磷、砷、銻等的n型摻質以形成NMOS裝置。這些摻質可以利用堆疊及第一間隔物作為遮罩來佈植。應當注意的是，技術領域中具有通常知識者將理解，許多其他的製程、步驟等可以用於佈植摻質。舉例而言，技術領域中具有通常知識者將理解，可以利用間隔物及襯層的各種組合以進行複數個佈植以形成具有用於特定目的之特定形狀或特徵的源極/汲極區1007。任何的這些製程可以用於佈植摻質，且以上描述並非意圖將本實施例限定為上述步驟。
此外，此時移除了在形成源極/汲極區1007時覆蓋虛置閘極電極的硬遮罩。在一個實施例中，硬遮罩可以藉由例如濕蝕刻或乾蝕刻製程來移除，其中上述濕蝕刻或乾蝕刻製程對硬遮罩的材料具有選擇性。然而，可以使用任何適合的移除製程。
層間介電質（inter-layer dielectric，ILD）層1003的形成可以參見於第10B圖中。ILD層1003可以包括例如硼磷矽酸鹽玻璃（boron phosphorous silicate glass，BPSG）的材料，儘管可以使用任何適合的介電質。ILD層1003可以利用例如PECVD的製程來形成，儘管可以替代地使用其他製程，例如LPCVD。ILD層1003可以形成至約100埃及約3000埃之間的厚度。一旦形成了ILD層1003，ILD層1003可以用例如平坦化製程以第一間隔物來平坦化，上述平坦化製程為例如化學機械拋光製程，儘管可以使用任何適合的製程。
一旦形成了ILD層1003，虛置閘極電極和虛置閘極介電質的材料可以被移除。在一個實施例中，虛置閘極電極和虛置閘極介電質可以利用例如一或多個濕蝕刻或乾蝕刻製程來移除，上述濕蝕刻或乾蝕刻製程使用對於虛置閘極電極和虛置閘極介電質的材料具有選擇性的蝕刻劑。然而，可以使用任何適合的移除製程。
一旦移除了虛置閘極電極和虛置閘極介電質，可以開始置換虛置閘極電極和虛置閘極介電質的製程，其中藉由沉積一系列的膜層以形成閘極堆疊1005（參見第10A圖）。在一個實施例中，上述一系列的膜層可以包括可選的界面層、第一閘極介電材料、及第一p金屬（p-metal）功函數層。
可選地，可以在形成第一閘極介電材料之前形成界面層。在一個實施例中，界面層可以是例如二氧化矽的材料，其透過例如原位蒸氣產生（in situ steam generation，ISSG）的製程所形成。在另一個實施例中，界面層可以是高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合等材料，其形成至約5埃及約20埃之間的第一厚度，例如約10埃。然而，可以使用任何適合的材料或形成製程。
一旦形成了界面層，第一閘極介電材料可以形成於界面層上。在一個實施例中，第一閘極介電材料為高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合等材料，其透過例如原子層沉積、化學氣相沉積等製程來沉積。第一閘極介電材料可以被沉積至約5埃及約200埃之間的第二厚度，儘管可以使用任何適合的材料及厚度。
第一p金屬功函數層可以形成為鄰近第一閘極介電材料。在一個實施例中，第一p金屬功函數層可以由金屬材料來形成，例如以矽摻雜的氮化鈦（titanium nitride doped with silicon，TSN）、TiN、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2 、NiSi2 、Mn、Zr、ZrSi2 、TaN、Ru、Al、Mo、MoSi2 、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽（metal aluminate）、矽酸鋯、鋁酸鋯、前述之組合等。此外，第一p金屬功函數層可以利用沉積製程來沉積，例如原子層沉積、化學氣相沉積、濺鍍等，沉積至約5埃及約200埃之間的第四厚度，儘管可以使用任何適合的沉積製程或厚度。
此外，一旦形成了第一p金屬功函數層，可以沉積第一n金屬（n-metal）功函數層。在一個實施例中，第一n金屬功函數層可以是例如W、Cu、AlCu、TiAlC、TiAlN、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料、或前述之組合。舉例而言，第一n金屬功函數層可以利用原子層沉積（ALD）製程、CVD製程等製程來沉積，沉積至約5埃及約5000埃之間的第六厚度，例如約30埃。然而，可以將任何適合的材料及製程用於形成第一n金屬功函數層。
在第一閘極堆疊1005內也沉積了黏著層（glue layer）及填充材料。一旦形成了第一n金屬功函數層，可以形成黏著層以幫助上方的填充材料與下方的第一n金屬功函數層附著，同時提供用於形成填充材料的成核層。在一個實施例中，黏著層可以是例如氮化鈦的材料，或可以是類似第一n金屬功函數層的材料，且可以利用類似的製程（例如ALD）以將黏著層形成至約10埃及約100埃之間的第七厚度，例如約50埃。然而，可以使用任何適合的材料。
一旦形成了黏著層，沉積填充材料以填充利用黏著層形成的開口的剩餘部分。在一個實施例中，填充材料可以是例如鎢、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TA、TaN、Co、Ni、前述之組合等材料，且可以利用例如電鍍（plating）、化學氣相沉積、原子層沉積、物理氣相沉積、前述之組合等沉積製程來形成。此外，填充材料可以被沉積至約1000埃及約2000埃之間的厚度，例如約1500埃。然而，可以使用任何適合的材料。
在沉積填充材料以填滿並過度填充開口後，可以將材料平坦化以形成第一閘極堆疊1005。在一個實施例中，材料可以利用例如化學機械拋光製程來平坦化，儘管可以使用任何適合的製程，例如研磨或蝕刻。雖然為了簡化而並未明確顯示，界面層可以沿著第一閘極堆疊1005的底表面是平坦的；第一介電材料、第一金屬材料、第一p金屬功函數層、第一n金屬功函數層、及黏著層可以具有U形；且填充材料可以填充第一閘極堆疊1005的空間的剩餘部分。然而，可以將任何適合的形狀或形狀的組合用於第一閘極堆疊1005的各種膜層。
藉由利用在此描述的製程及結構，可以基於鰭片107之間的間隔以形成適當的隔離結構。舉例而言，第一隔離結構901可以形成於具有較小間隔（例如，第一間隔S1 ）的區域中，第二隔離結構903可以形成於具有較大間隔（例如，第二間隔S2 ）的區域中，且第三隔離結構905可以形成於具有更大的間隔（例如，第三間隔S3 ）的區域中。隔離結構之這樣的調整允許裝置形成於越來越小的間隔，且依然維持足夠的隔離。
也可以包括其他部件及製程。舉例而言，可以包括測試結構（testing structures）以幫助3D封裝或3DIC裝置的驗證測試（verification testing）。測試結構可以包括例如形成於重佈線層（redistribution layer）中或基板上的測試墊（testing pads），其允許3D封裝或3DIC的測試、探針及/或探針卡的使用等。可以對中間結構（intermediate structures）以及最終結構進行驗證測試。此外，在此揭露的結構及方法可以與包含已知良好晶粒（known good dies）之中間驗證的測試方法（testing methodologies）結合使用以增加產率並減少成本。
第11A~11B圖繪示了特定的實施例，其中上述隔離區域用於形成鄰近第二半導體裝置1103的第一半導體裝置1101，且第11A圖繪示了穿過源極/汲極區1007的剖面圖。在一個實施例中，第一半導體裝置1101及第二半導體裝置1103可以是一或多個靜態隨機存取記憶裝置、邏輯裝置、I/O裝置、其他記憶裝置、功率控制裝置、前述之組合等。然而，可以使用任何適合的裝置或裝置的組合。
在第11A~11B圖中所繪示的特定實施例中，第一半導體裝置1101為SRAM裝置且第二半導體裝置1103為邏輯裝置。此外，第一半導體裝置1101可以由三個鰭片107（可見於此剖面圖中）所形成，其中兩個鰭片107之間的空間位於第一區域102的其中之一內，且另外兩個鰭片107之間的空間位於第二區域104的其中之一內。
如此一來，在一個實施例中，在第1區域中之鰭片107的第一鰭片以及鰭片107的第二鰭片係由第一隔離區901分隔。此外，鰭片107的第二鰭片以及鰭片107的第三鰭片係由不同類型的隔離區分隔，例如第二隔離區903。然而，可以在第一半導體裝置1101的鰭片107之間使用任何適合的組合之隔離結構。
此外，第一半導體裝置1101（例如，SRAM裝置）可以與第二半導體裝置1103（例如，邏輯裝置）分隔。在一些實施例中，第一半導體裝置1101係藉由第三區域106來與第二半導體裝置1103分隔，其中第三區域106具有例如第三間隔S3 。在這個實施例中，第一半導體裝置1101可以藉由第三隔離結構905來與第二半導體裝置1103分隔。然而，可以使用任何適合的隔離結構。
此外，可以參見於第11B圖中，其中鰭片107由第一隔離區901與第二隔離區903分隔，源極/汲極區1007將盡可能地成長至各個隔離區所允許的程度。舉例而言，在一個實施例中，位於第二隔離區903與第一隔離區901之間的源極/汲極區1007將往外成長，直到源極/汲極區1007接觸第二隔離區903並被第二隔離區903實體阻擋（physically stopped）。然而在其他的方向，源極/汲極區1007將成長並延伸於第一隔離區901上，且如果存在另一個源極/汲極區1007，源極/汲極區1007將與鄰近的源極/汲極區1007合併。
此外，參見由第二隔離區903及第三隔離結構905分隔的鰭片107，源極/汲極區1007將盡可能地成長至隔離區及成長製程所允許的程度。舉例而言，在一個實施例中，位於第二隔離區903及第三隔離區905之間的源極/汲極區1007將往外成長，直到源極/汲極區1007接觸第二隔離區903及第三隔離結構905兩者，並被第二隔離區903及第三隔離結構905兩者阻擋。
如此一來，第二隔離結構903及第三隔離結構905係用於限制源極/汲極區1007的形成，且同時依然確保不同的源極/汲極區1007彼此實體且電性隔離。如此一來，能夠將源極/汲極區1007形成於其上的鰭片107彼此放置得更近，而不造成不同的源極/汲極區1007之間的短路（shorts）。
再參照第11A圖，且參見第二半導體裝置1103，形成了另外三個鰭片107（可見於此剖面圖中），其中兩個鰭片107由第一隔離結構901分隔，且另外兩個鰭片107由第二隔離結構903分隔。此外，可以看到的是，第二半導體裝置1103在一側被第三隔離結構905限制（bounded）。
與第一半導體裝置1101類似，在第二半導體裝置1103內的源極/汲極區1007至少受到第二隔離結構903及第三隔離結構905的約束（constrained）。舉例而言，在第二隔離結構903與第三隔離結構905之間的鰭片107上的源極/汲極區1007受到第二隔離結構903及第三隔離結構905之存在的約束。
此外，然而，由第一隔離結構901分隔的鰭片107上的源極/汲極區1007的成長可以在第一方向上受到第三介電材料401的約束。在另一個方向上，源極/汲極區1007的成長可以不受約束，使得源極/汲極區1007延伸於第一隔離結構901上。在第二半導體裝置1103中，然而，在第一區域102中的鰭片107之間的間隔可以大於在第一半導體裝置1101內的間隔（同時依然在第一區域102之第一間隔S1 的範圍內）。如此一來，成長製程可以在源極/汲極區1007在第一隔離結構901上延伸得太遠且與鄰近的源極/汲極區1007合併之前結束。
此外，在一些實施例中，不同裝置內的不同隔離區域可以具有類似的成分，甚至各個隔離區為無縫的及/或無空隙的。舉例而言，在第一半導體裝置1101內的第二隔離結構903可以具有與在第二半導體裝置1103內的第二隔離結構903類似（如果並非相同）的材料。此外，第二隔離結構的成分具有和位於第一半導體裝置1101與第二半導體裝置1103之間的第三隔離結構905不同的成分。然而，可以使用任何適合的成分組合。
第12圖繪示了第四隔離結構1201，其可以與第一隔離結構901、第二隔離結構903、及/或第三隔離結構905中的一或多個合併使用。在這個實施例中，第四隔離結構1201可以形成於第四區域1203中，其中第四區域1203內的鰭片107可以在鰭片107之間具有約55nm及約120nm之間的第四間隔S4 ，例如約80nm。然而，可以使用任何適合的間隔。
在這個實施例中，可以在沉積第一介電材料201後將第七介電材料1205沉積至第四區域1203中，藉此填滿且/或過度填充在第四區域1203內的鰭片107之間的第一溝槽108。在一個實施例中，第七介電材料1205可以與第四介電材料501類似（例如，SiOCN），且可以利用沉積製程來沉積，例如原子層沉積（在可接受空隙或縫的狀況下），或利用旋轉塗佈製程來沉積（在不可接受空隙或縫的狀況下）。然而，可以使用任何適合的沉積製程。
第七介電材料1205一旦就位 ，且一旦沉積或放置了用於隔離結構的剩餘部分的材料（如果有），第七介電材料1205的材料可以被平坦化，且第一介電材料201可以被凹蝕。在一個實施例中，可以如以上關於第9圖所述地進行第七介電材料1205的平坦化以及第一介電材料201的凹蝕。舉例而言，第七介電材料1205可以利用化學機械拋光來平坦化，且第一介電材料201可以利用濕蝕刻來凹蝕。然而，可以使用任何適合的製程。
藉由使用第一隔離區901、第二隔離區903、第三隔離區905、及第四隔離區1201的各種組合，可以基於所形成的裝置的間隔及類型來決定隔離區的最佳類型。舉例而言，在鰭片到鰭片（fin-to-fin）間隔為第一間隔（例如，42nm及46nm之間）的SRAM裝置中，可以形成第二隔離區903。然而，在使用2F2C或3F2C佈局（layout）且具有約55nm及約80nm之間的鰭片到鰭片間隔的另一個SRAM裝置中，可以使用第四隔離區1201。此外，在使用2F3C或3F3C佈局且具有約80nm及約120nm之間的鰭片到鰭片間隔的又另一個SRAM裝置中，也依然可以使用第四隔離區1201。然而，在更大的裝置中，例如具有2F5C佈局（鰭片到鰭片間隔為150nm）的SRAM裝置或具有2F8C佈局（鰭片到鰭片間隔為170nm或更大）的SRAM裝置，可以使用第三隔離區905。可以使用所有這樣的組合的間隔及隔離結構，且所有這樣的組合的間隔及隔離結構（以及大致上所有這樣的組合的隔離結構）完全旨在包含在本實施例的範圍內。
第13圖在一個實施例中繪示了第一隔離結構901、第二隔離結構903、及第三隔離結構905的結合，上述實施例以例如奈米片或奈米線的奈米結構1303形成的全繞式閘極（gate all around，GAA）裝置。在這樣的實施例中，形成了半導體材料的第一膜層及半導體材料的第二膜層的交替堆疊。
根據一些實施例，第一膜層可以使用具有第一晶格常數的第一半導體材料來形成，例如SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述之組合等。在一些實施例中，利用沉積技術來磊晶成長第一半導體材料（例如，SiGe）的第一膜層，例如磊晶成長、氣相磊晶（vapor-phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE），儘管也可以使用其他的沉積製程，例如化學氣相沉積（CVD）、低壓CVD（LPCVD）、原子層CVD（atomic layer CVD，ALCVD）、極高真空CVD（ultrahigh vacuum CVD，UHVCVD）、對比壓力CVD（reduced pressure CVD，RPCVD）、前述之組合等。在一些實施例中，將第一膜層形成至約30埃及約300埃之間的厚度。然而，可以使用任何適合的厚度，同時維持在實施例的範圍內。
在形成了各個第一膜層後，可以在第一膜層上形成各自的第二膜層。根據一些實施例，第二膜層可以使用第二半導體材料來形成，例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述之組合等材料，其具有與第一膜層的第一晶格常數不同的第二晶格常數。在一個第一膜層為矽鍺的特定實施例中，第二膜層為例如矽的材料。然而，可以將任何適合的材料組合用於第一膜層及第二膜層。
在一些實施例中，利用類似用於形成第一膜層的沉積製程，將第二膜層磊晶成長於第一膜層上。然而，第二膜層可以使用任何適合用於形成第一膜層的沉積技術來形成，如上述技術或其他任何適合的技術。根據一些實施例，將第二膜層形成至與第一膜層類似的厚度。然而，也可以將第二膜層形成至與第一膜層不同的厚度。根據一些實施例，可以將第二膜層形成至約10埃及約500埃之間的厚度。然而，可以使用任何適合的厚度。
一旦形成了堆疊，將堆疊圖案化為例如交替的半導體材料的鰭片1305。鰭片1305可以藉由任何適合的方法來圖案化。舉例而言，可以利用一或多個微影製程來圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物作為遮罩以圖案化GAA結構。
一旦形成了鰭片1305，基於各個鰭片1305之間的間隔來形成隔離結構。舉例而言，如第13圖中所繪示，將第一隔離結構901形成於具有第一間隔S1 的第一區域102，將第二隔離結構903形成於具有第二間隔S2 的第二區域104，且將第三隔離結構905形成於具有第三間隔S3 的第三區域106。此外，在其他實施例中，第四隔離結構1201也可以與第一隔離結構901、第二隔離結構903、及第三隔離結構905一起形成。可以使用任何適合的組合之隔離結構。
第14圖繪示出一旦圖案化了鰭片1305且形成了所需的隔離結構以分隔鰭片1305，形成閘極堆疊1005。然而，在形成閘極堆疊1005之前，形成虛置閘極堆疊（未另外繪示於第14圖中），且移除由虛置閘極堆疊露出的部分的鰭片1305。形成間隔物且例用例如磊晶成長製程來成長源極/汲極區。將界面層沉積於源極/汲極區上，且移除虛置閘極以再露出（re-expose）鰭片1305。一旦露出了鰭片1305，材料（例如，矽或矽鍺）的交替堆疊的其中一個被移除以形成奈米結構1303的堆疊（由例如矽或矽鍺所形成），其延伸於源極/汲極區之間。
一旦形成且露出了奈米結構的堆疊，可以沉積閘極堆疊1005。在一個實施例中，閘極堆疊1005可以如以上關於第10圖所述地來沉積，儘管任何適合的材料可以用於閘極堆疊。然而，給定奈米結構1303的存在，用於閘極堆疊1005的各種材料的沉積製程將沉積材料以包圍各個奈米結構1303的堆疊。如此一來，在位於奈米結構1303內的通道區的全部周圍形成閘極堆疊1005。
藉由形成具有隔離結構（例如，第一隔離結構901、第二隔離結構903、第三隔離結構905、及第四隔離結構1201）的全繞式閘極結構，也能夠以全繞式閘極結構達到利用各種隔離結構的效益（例如，沒有空隙的形成、減少鰭片之間的間隔、減少損害等）。
此外，儘管已經詳述上述使用以說明特定的實施例，這些實施例是用以說明且並非用以限定。反之，實施例可以用於廣泛的製程及結構。舉例而言，實施例可以應用於不同的膜層以得到改良的間隙填充表現或較高的產能之效益，例如在閘極電極的形成時應用於高介電常數介電質沉積、應用各種硬遮罩、以及將實施例用於圖案化薄膜。
根據一個實施例，一種半導體裝置包括：複數個半導體鰭片，突出於基板上；隔離層，覆蓋半導體鰭片的底部；阻擋層，覆蓋至少一部分的隔離層；以及絕緣鰭片結構，位於半導體鰭片中的第一鰭片與半導體鰭片中的第二鰭片之間，其中絕緣鰭片結構包括由順應性的氮化物材料形成的底部以及由氧化物材料形成的無縫頂部。在一個實施例中，無縫頂部包括高介電常數介電材料。在一個實施例中，無縫頂部包括金屬碳化物。在一個實施例中，無縫頂部包括氧化鉿。在一個實施例中，半導體裝置更包括淺溝槽隔離，其與絕緣鰭片結構位於半導體鰭片中的第一鰭片的相對側，淺溝槽隔離包括第一材料，第一材料沒有氮化物材料的上覆部分且沒有氧化物材料的第二材料的上覆部分。在一個實施例中，半導體裝置更包括隔離結構，其與絕緣鰭片結構位於半導體鰭片中的第二鰭片的相對側，隔離結構包括第一材料、第二介電材料、第二介電材料、嵌入第二介電材料內的第三介電材料、以及第四介電材料。在一個實施例中，半導體鰭片中的第一個為靜態隨機存取記憶裝置的部分。
根據另一個實施例，一種半導體裝置包括：第一源極/汲極區，與絕緣鰭片實體接觸，絕緣鰭片包括：第一介電材料，鄰近半導體基板；第二介電材料，位於第一介電材料上，第二介電材料與第一介電材料不同，第二介電材料順應於第一介電材料；以及第三介電材料，其中第三介電材料不具有縫或空隙，其中第一源極/汲極區與第三介電材料實體接觸；以及第二源極/汲極區，與絕緣鰭片實體接觸，第二源極/汲極區與第一源極/汲極區位於絕緣鰭片的相對側。在一個實施例中，半導體裝置更包括第二絕緣鰭片，其與第二源極/汲極區實體接觸，第二絕緣鰭片包括：第一介電材料；第四介電材料，位於第一介電材料上，第四介電材料與第一介電材料不同；第五介電材料，嵌入第四介電材料內，第五介電材料與第四介電材料不同；以及第六介電材料，位於第五介電材料上方，第六介電材料與第五介電材料不同。在一個實施例中，第一源極/汲極區為靜態隨機存取記憶裝置的部分。在一個實施例中，半導體裝置更包括邏輯裝置，其與靜態隨機存取記憶裝置位於第二絕緣鰭片的相對側，部分的邏輯裝置與第二絕緣鰭片實體接觸。在一個實施例中，第一源極/汲極區與第一鰭片接觸，且第二源極/汲極區與第二鰭片接觸，且其中第一鰭片與第二鰭片之間的間隔在約42nm及約46nm之間。在一個實施例中，第三介電材料為金屬氧化物。在一個實施例中，第三介電材料為金屬碳化物。
根據又另一個實施例，一種半導體裝置的製造方法包括：形成第一鰭片及第二鰭片於半導體基板上，第一區域位於第一鰭片與第二鰭片之間；以第一介電材料填充第一區域的第一部分；以第二介電材料填充第一區域的第二部分，其中第一區域的第二部分的填充至少一部分是以流動式製程來進行；以及凹蝕第一介電材料以露出第一鰭片的側壁，第二鰭片的側壁、以及第二介電材料的側壁。在一個實施例中，半導體裝置的製造方法更包括在第一區域的第二部分的填充之前以第三介電材料填充第一區域的第三部分，第三介電材料與第一介電材料及第二介電材料不同。在一個實施例中，流動式製程為旋轉塗佈製程。在一個實施例中，流動式製程為流動式原子層沉積製程。在一個實施例中，第二介電材料包括金屬氧化物。在一個實施例中，半導體裝置的製造方法更包括在第一介電材料的凹蝕之前，以第三介電材料填充第二區域的第一部分，第二區域與第一區域位於第二鰭片的相對側，第三介電材料與第二介電材料不同；以第四介電材料填充第二區域的第二部分，第四介電材料與第一介電材料不同；凹蝕第四介電材料；以及以第五介電材料填充第二區域的第三部分，第五介電材料與第四介電材料不同。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:半導體裝置 101:基板 102:第一區域 103:第一遮蔽層 104:第二區域 105:第二遮蔽層 106:第三區域 107,1305:鰭片 108:第一溝槽 109:襯層 201:第一介電材料 203:阻擋層 301:第二介電材料 401:第三介電材料 501:第四介電材料 601:第五介電材料 801:第六介電材料 901:第一隔離結構（第一隔離區） 903:第二隔離結構（第二隔離區） 905:第三隔離結構（第三隔離區） 1003:層間介電質層（ILD層） 1005:閘極電極 1007:源極/汲極區 1101:第一半導體裝置 1103:第二半導體裝置 1201:第四隔離結構 1203:第四區域 1205:第七介電材料 1303:奈米結構 H1 :第一高度 H2 :第二高度 H3 :第三高度 H4 :第四高度 H5 :第五高度 H6 :第六高度 HK:高介電常數 S1 :第一間隔 S2 :第二間隔 S3 :第三間隔 W­1 :第一寬度 W­2 :第二寬度 W­3 :第三寬度 W4 :第四寬度 W­5 :第五寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例繪示了鰭片的形成。 第2圖根據一些實施例繪示了第一介電材料的沉積。 第3圖根據一些實施例繪示了第二介電材料的沉積。 第4圖根據一些實施例繪示了第三介電材料的沉積。 第5圖根據一些實施例繪示了第四介電材料的沉積。 第6圖根據一些實施例繪示了第五介電材料的沉積。 第7圖根據一些實施例繪示了第五介電材料的蝕刻。 第8圖根據一些實施例繪示了第六介電材料的沉積。 第9圖根據一些實施例繪示了第一介電材料的蝕刻。 第10A~10B圖根據一些實施例繪示了層間介電質及閘極電極的沉積。 第11A~11B圖根據一些實施例繪示了SRAM裝置及邏輯裝置。 第12圖根據一些實施例繪示了第四隔離結構。 第13~14圖根據一些實施例繪示了奈米結構裝置。
100:半導體裝置
101:基板
102:第一區域
103:第一遮蔽層
104:第二區域
105:第二遮蔽層
106:第三區域
107:鰭片
109:襯層
201:第一介電材料
203:阻擋層
301:第二介電材料
401:第三介電材料
501:第四介電材料
601:第五介電材料
801:第六介電材料
901:第一隔離結構(第一隔離區)
903:第二隔離結構(第二隔離區)
905:第三隔離結構(第三隔離區)
1003:層間介電質層(ILD層)
1007:源極/汲極區
H5 :第五高度
H6 :第六高度
HK:高介電常數

Claims (10)

  1. 一種半導體裝置，包括：複數個半導體鰭片，突出於一基板上；一隔離層，覆蓋該些半導體鰭片的底部；一阻擋層，覆蓋至少一部分的該隔離層；以及一絕緣鰭片結構，位於該些半導體鰭片中的第一鰭片與該些半導體鰭片中的第二鰭片之間，其中該絕緣鰭片結構包括一由順應性的氮化物材料形成的底部以及一由氧化物材料形成的無縫(seamless)頂部，其中該阻擋層位於該絕緣鰭片結構與該隔離層之間。
  2. 如請求項1之半導體裝置，其中該無縫頂部包括一高介電常數介電材料。
  3. 如請求項1或2之半導體裝置，更包括一淺溝槽隔離，該淺溝槽隔離與該絕緣鰭片結構位於該些半導體鰭片中的第一鰭片的相對側，該淺溝槽隔離包括一第一材料，該第一材料沒有該氮化物材料的上覆部分並且沒有該氧化物材料的一第二材料的上覆部分。
  4. 如請求項3之半導體裝置，更包括一隔離結構，該隔離結構與該絕緣鰭片結構位於該些半導體鰭片中的第二鰭片的相對側，該隔離結構包括該第一材料、一第二介電材料、一第二介電材料、嵌入該第二介電材料內的一第三介電材料、以及一第四介電材料。
  5. 一種半導體裝置，包括：一第一源極/汲極區，與一絕緣鰭片實體接觸，該絕緣鰭片包括：一第一介電材料，鄰近一半導體基板； 一第二介電材料，位於該第一介電材料上，該第二介電材料與該第一介電材料不同，該第二介電材料順應於該第一介電材料；一第三介電材料，其中該第三介電材料不具有縫(seams)或空隙(voids)，其中該第一源極/汲極區與該第三介電材料實體接觸；一第二源極/汲極區，與該絕緣鰭片實體接觸，該第二源極/汲極區與該第一源極/汲極區位於該絕緣鰭片的相對側，其中該第一源極/汲極區為一靜態隨機存取記憶裝置的部分；一第二絕緣鰭片，與該第二源極/汲極區實體接觸，該第二絕緣鰭片包括：該第一介電材料；一第四介電材料，位於該第一介電材料上，該第四介電材料與該第一介電材料不同；一第五介電材料，嵌入該第四介電材料內，該第五介電材料與該第四介電材料不同；以及一第六介電材料，位於該第五介電材料上方，該第六介電材料與該第五介電材料不同；以及一邏輯裝置，其與該靜態隨機存取記憶裝置位於該第二絕緣鰭片的相對側，一部分的該邏輯裝置與該第二絕緣鰭片實體接觸。
  6. 如請求項5之半導體裝置，其中該第一源極/汲極區與一第一鰭片接觸，且該第二源極/汲極區與一第二鰭片接觸，且其中該第一鰭片與該第二鰭片之間的間隔在約42nm及約46nm之間。
  7. 一種半導體裝置的製造方法，包括：形成一第一鰭片及一第二鰭片於一半導體基板上，一第一區域位於該第一鰭 片與該第二鰭片之間；以一第一介電材料填充該第一區域的一第一部分；以一第二介電材料填充該第一區域的一第二部分，其中該第一區域的該第二部分的填充至少一部分是以一流動式(flowable)製程來進行；凹蝕該第一介電材料以露出該第一鰭片的側壁，該第二鰭片的側壁、以及該第二介電材料的側壁；以及在該第一區域的該第一部分的填充之後且該第一區域的該第二部分的填充之前以一第三介電材料填充該第一區域的一第三部分，該第三介電材料與該第一介電材料及該第二介電材料不同。
  8. 如請求項7之半導體裝置的製造方法，其中該流動式製程為旋轉塗佈製程。
  9. 如請求項7之半導體裝置的製造方法，其中該流動式製程為流動式原子層沉積製程。
  10. 如請求項7之半導體裝置的製造方法，更包括：在該第一介電材料的凹蝕之前，以一第四介電材料填充一第二區域的一第一部分，該第二區域與該第一區域位於該第二鰭片的相對側，該第四介電材料與該第二介電材料不同；以一第五介電材料填充該第二區域的一第二部分，該第五介電材料與該第一介電材料不同；凹蝕該第五介電材料；以及以一第六介電材料填充該第二區域的一第三部分，該第六介電材料與該第五介電材料不同。
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