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TWI802811B - 半導體裝置 - Google Patents

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TWI802811B
TWI802811B TW109125373A TW109125373A TWI802811B TW I802811 B TWI802811 B TW I802811B TW 109125373 A TW109125373 A TW 109125373A TW 109125373 A TW109125373 A TW 109125373A TW I802811 B TWI802811 B TW I802811B
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西村武義
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日商富士電機股份有限公司
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Abstract

本發明的課題是在於提供一種可謀求將飄移層設為並列pn層的超接合半導體裝置的耐壓降低的抑制、突崩(avalanche)耐量降低的抑制、及低導通電阻化(Low on-resistance)之半導體裝置。 其解決手段是被層疊成多段而構成第1並列pn層(5)的磊晶層(43)的各段之中，從第1段到總段數的一半以下的段數為止的n- 型磊晶層(43a)之中的至少從汲極側起1段以上的n- 型磊晶層(43a)的n型區域(3)及p型區域(4)是設為第1方向(X)的雜質濃度梯度為不對稱的構成。藉此，成為活性區域(10)的第1並列pn層(5)的n型區域(3)及p型區域(4)的第1方向(X)的雜質濃度梯度是在源極側為對稱，在汲極側為不對稱的構成。

Description

半導體裝置
本發明是有關半導體裝置。
以往，使n型區域及p型區域彼此連接於與半導體基板(半導體晶片)的主面平行的方向(橫方向)而交替地重複配置飄移層作為並列pn層的超接合(SJ：Super Junction)半導體裝置眾所皆知。作為形成超接合半導體裝置的並列pn層的方法，有以在成為飄移層的被層疊成多段的各磊晶層分別於深度方向(縱方向)同導電型區域彼此間會互相鄰接而對向的方式形成n型區域及p型區域作為並列pn層的多段磊晶方式為人所知。
有關以往的超接合半導體裝置的構造，舉超接合MOSFET(Metal Oxide Semiconductor Field Effect Transistor)為例説明。圖20是從半導體基板的表面側來看以往的超接合半導體裝置的並列pn層的佈局的平面圖。圖21是表示圖20的切斷線AA-AA’的剖面構造的剖面圖。在圖21是顯示活性區域110的並列pn層105的剖面構造。
圖20，21所示的以往的超接合半導體裝置150是使n型區域103及p型區域104彼此鄰接於與半導體基板140的主面平行的第1方向X而交替地重複配置活性區域110的飄移層作為並列pn層105的超接合MOSFET。n型區域103及p型區域104是平行於半導體基板140的主面且延伸於與第1方向X正交的第2方向Y的條紋形狀。並列pn層125的n型區域123及p型區域124是在邊緣終端區域120分別以和n型區域103及p型區域104同一構造來使彼此鄰接於第1方向X而交替地重複配置，作為並列pn層125。
並列pn層105，125是在成為n+ 型汲極區域101的n+ 型半導體基板141的表面上，經由成為n型緩衝區域102的n型磊晶層142來設置。並列pn層105，125是彼此鄰接。n型區域103及p型區域104是以在成為並列pn層105的被層疊成多段的各磊晶層(在圖21是以1層的磊晶層143來表示被層疊成多段的各磊晶層)分別於深度方向Z同導電型區域彼此間會彼此鄰接而對向的方式，藉由分別離子注入n型雜質及p型雜質來形成。
半導體基板140是在n+ 型半導體基板141的表面上，依序層疊n型磊晶層142、及並列pn層105，125的磊晶層143之磊晶基板。在並列pn層105之對於n+ 型汲極區域101側相反側，設有由p- 型基極區域106、n+ 型源極區域107、溝(trench)108、閘極絕緣膜109及閘極電極111所成的一般的MOS閘極。符號112~114是分別為層間絕緣膜、源極電極及汲極電極。符號130是活性區域110與邊緣終端區域120的中間區域。
在以往的超接合半導體裝置150中，為了確保預定耐壓，而將活性區域110的並列pn層105的成對的鄰接的n型區域103及p型區域104取電荷平衡(charge balance)，且在被層疊成多段的各磊晶層143各者以同位置及同形狀來對稱地配置。所謂電荷平衡是表示以並列pn層105的n型區域103的載體濃度(雜質濃度)和n型區域103的寬度的乘積所表示的電荷量與以p型區域104的載體濃度(雜質濃度)和p型區域104的寬度的乘積所表示的電荷量的比。在OFF時，藉由空乏層從鄰接的p型區域104與n型區域103的pn接合擴大至並列pn層105，負擔耐壓，確保超過可以飄移層的雜質濃度實現的耐壓之耐壓。藉由提高飄移層的雜質濃度，導通電阻(on resistance)的大幅度的減低成為可能。
作為以往的超接合半導體裝置，有在活性區域具備取得n型區域與p型區域的電荷平衡的並列pn層，使被配置成包圍活性區域的周圍的環狀的場屏及p型低表面電場(Reduced Surface Field，簡稱RESURF)區域不接觸(電性接觸)於晶片角落部的裝置被提案(例如參照下述專利文獻1)。在下述專利文獻1中，藉由在等電位面的分佈為彎曲的晶片角落部不使場屏及p型低表面電場區域接觸，將晶片角落部間的等電位面的分佈比較平坦的晶片直線部的電位經由場屏來供給至晶片角落部。
又，作為以往的別的超接合半導體裝置，有跨越配置溫度檢測用二極體的溫度檢測區域及包圍該溫度檢測區域的周圍的活性區域，將取得n型區域與p型區域的電荷平衡的同一構造的並列pn層予以一樣且周期性地配置的裝置被提案(例如參照下述專利文獻2)。在下述專利文獻2中，藉由在並列pn層的n型區域上以和該n型區域同寬度配置閘極電極及和該閘極電極同寬度及同厚度的由多晶矽所成的溫度檢測用二極體，抑制並列pn層的n型區域與p型區域的電荷平衡的崩潰。
又，作為以往的別的超接合半導體裝置，有並列pn層的n型區域及p型區域皆是將汲極側部分設為比源極側部分更低雜質濃度區域，更將並列pn層的p型區域的汲極側部分(低雜質濃度區域)的汲極側端部設為使比接觸於該低雜質濃度區域的部分更高雜質濃度的第1部分及比接觸於該低雜質濃度區域的部分更低雜質濃度的第2部分與半導體基板的表面平行地彼此鄰接於該p型區域直線狀地延伸的方向而交替地重複等間隔配置的構造之裝置被提案(例如參照下述專利文獻3)。
又，下述專利文獻3是將並列pn層的p型區域的汲極側部分的高雜質濃度的第1部分設為比n型區域的源極側部分更廣的寬度，將並列pn層的p型區域的汲極側部分的低雜質濃度的第2部分設為比n型區域的源極側部分更窄的寬度。如此一來，藉由將並列pn層的p型區域的汲極側部分的汲極側端部設為選擇性地設置成為在突崩潰(avalanche breakdown)時流動的電流(以下稱為突崩電流)所流入的起點之p型雜質濃度高的第1部分，使寄生雙極電晶體的動作面積減低，而使突崩耐量提升。
又，作為以往的別的超接合半導體裝置，有將邊緣終端區域的一部分的並列pn層的n型區域與p型區域的重複間距設為比活性區域的並列pn層的n型區域與p型區域的重複間距更窄的裝置被提案(例如參照下述專利文獻4)。在下述專利文獻4中，縮小邊緣終端區域的並列pn層的n型區域與p型區域的重複間距，比起活性區域的並列pn層，在邊緣終端區域的並列pn層更容易擴大空乏層，使蓄積載體分散，不易在邊緣終端區域的並列pn層發生電場集中，藉此使逆回復耐量提升。
又，作為以往的超接合半導體裝置的製造方法，有取得與半導體元件的反餽電容具有相關的不同的第1，2特性，根據該等第1，2特性來評價該半導體元件的反餽電容，藉此選別良品與否的方法被提案(例如參照下述專利文獻5)。在下述專利文獻5中，取得分別可容易地測定的突崩電壓及導通電阻，作為第1，2特性，評價根據該等第1，2特性而取得的反餽電容的偏差，藉此檢測出使反餽電容變動的主要因素之並列pn層的n型區域及p型區域的寬度的變動(位移)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特許第6207676號公報 [專利文獻2] 日本特開2017-037997號公報 [專利文獻3] 國際公開第2014/013888號 [專利文獻4] 日本特開2004-022716號公報 [專利文獻5] 日本特開2017-143234號公報
(發明所欲解決的課題)
然而，在超接合半導體裝置中，如上述般，為了藉由設為在OFF時空乏層從並列pn層105的鄰接的p型區域104與n型區域103的pn接合擴大至並列pn層105內的構造，確保超過可以飄移層的雜質濃度實現的耐壓之耐壓，一旦並列pn層105的n型區域103與p型區域104的電荷平衡崩潰(例如n型區域103與p型區域104的電荷量的比偏離1：1時，或被配置於並列pn層105內的各者的n型區域103與p型區域104的電荷量的偏差大時等)，則耐壓會降低。另一方面，若並列pn層105的n型區域103與p型區域104的電荷平衡過取(例如n型區域103與p型區域104的電荷量的比為1：1時等)，則因雜質濃度或對位的偏差等細微的製程偏差，突崩耐量會大幅度地降低。
並且，在並列pn層105的n型區域103與p型區域104的電荷平衡過取時，一旦在並列pn層105的接近p- 型基極區域106的部分突崩潰，則在npn寄生雙極電晶體的基極之p- 型基極區域106，不經由p型區域104的電阻成分(飄移電阻)流入突崩電流，突崩耐量的降低成為顯著。因此，不得不避開可取得n型區域103與p型區域104的電荷平衡的構成，比取得電荷平衡的構成更使導通電阻等的特性降低。
本發明是為了解消上述的以往技術的問題點，而以提供一種可謀求將飄移層設為並列pn層的超接合半導體裝置的耐壓降低的抑制、突崩耐量降低的抑制、及低導通電阻化之半導體裝置為目的。 (用以解決課題的手段)
為了解決上述的課題，達成本發明的目的，本發明的半導體裝置是具有其次的特徴。在第1導電型的半導體基板的上面設有第1並列pn層，在前述第1並列pn層的上面設有絕緣閘極構造。前述第1並列pn層是第1的第1導電型區域及第1的第2導電型區域會交替地重複配置於與前述半導體基板的上面平行的第1方向。
前述第1的第1導電型區域的雜質濃度是隨著從雜質濃度成為最大的第1峰值位置在前述第1方向往兩側分離而變低。前述第1的第1導電型區域的前述第1方向的雜質濃度梯度，是在從前述第1並列pn層的上面到預定深度為止的第1部分，以前述第1峰值位置作為基準，在前述第1方向的兩側為對稱，在比前述第1部分更靠前述第1並列pn層的下面側的第2部分，以前述第1峰值位置作為基準，在前述第1方向的兩側相異。
前述第1的第2導電型區域的雜質濃度是隨著從雜質濃度成為最大的第2峰值位置在前述第1方向往兩側分離而變低。前述第1的第2導電型區域的前述第1方向的雜質濃度梯度，是在從前述第1並列pn層的上面到前述預定深度為止的第3部分，以前述第2峰值位置作為基準，在前述第1方向的兩側為對稱，在比前述第3部分更靠前述第1並列pn層的下面側的第4部分，以前述第2峰值位置作為基準，在前述第1方向的兩側相異。
又，本發明的半導體裝置是在上述的發明中，前述第1部分的前述第1峰值位置，係前述第1的第1導電型區域的前述第1方向的中心。前述第2部分的前述第1峰值位置，係位於比前述第1的第1導電型區域的前述第1方向的中心更偏離於前述第1方向的位置。前述第3部分的前述第2峰值位置，係前述第1的第2導電型區域的前述第1方向的中心。前述第4部分的前述第2峰值位置，係位於比前述第1的第2導電型區域的前述第1方向的中心更偏離於前述第1方向的位置為特徵。
又，本發明的半導體裝置是在上述的發明中，前述第1部分的前述第1峰值位置與前述第2部分的前述第1峰值位置之前述第1方向的偏離量，係前述第1的第1導電型區域與前述第1的第2導電型區域的重複間距的7%以上18%以下為特徵。
又，本發明的半導體裝置是在上述的發明中，前述第2部分的前述第1峰值位置偏離於前述第1方向的方向與前述第4部分的前述第2峰值位置偏離於前述第1方向的方向，係相同的方向。前述第2部分的前述第1峰值位置偏離於前述第1方向的方向，係於全部的前述第2部分相同。前述第4部分的前述第2峰值位置偏離於前述第1方向的方向，係於全部的前述第4部分相同為特徵。
又，本發明的半導體裝置是在上述的發明中，更具備：包圍前述第1並列pn層的周圍，以比前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距更窄的間距，第2的第1導電型區域及第2的第2導電型區域交替地重複配置於前述第1方向之第2並列pn層。前述第2的第1導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第3峰值位置在前述第1方向往兩側分離而變低。
前述第2的第1導電型區域的前述第1方向的雜質濃度梯度，係以前述第3峰值位置作為基準，在前述第1方向的兩側對稱。前述第2的第2導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第4峰值位置在前述第1方向往兩側分離而變低。前述第2的第2導電型區域的前述第1方向的雜質濃度梯度，係以前述第4峰值位置作為基準，在前述第1方向的兩側對稱為特徵。
又，本發明的半導體裝置是在上述的發明中，更具備：被設於前述第1並列pn層與前述第2並列pn層之間，包圍前述第1並列pn層的周圍，以和前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距相同的間距，第3的第1導電型區域及第3的第2導電型區域交替地重複配置於前述第1方向之第3並列pn層。前述第3的第2導電型區域的雜質濃度分佈，係與前述第1的第2導電型區域的雜質濃度的雜質濃度分佈相同。僅被配置於最內側的前述第3的第2導電型區域，前述第1方向的雜質濃度梯度與前述第1的第2導電型區域的前述第1方向的雜質濃度梯度相同為特徵。
又，本發明的半導體裝置是在上述的發明中，在前述半導體基板與前述第1並列pn層之間，係具備第1導電型的半導體層為特徵。
又，本發明的半導體裝置是在上述的發明中，具備第1，2絕緣閘極型場效電晶體。前述第1絕緣閘極型場效電晶體，其係具有被設於前述半導體基板的前述第1並列pn層及前述絕緣閘極構造。前述第2絕緣閘極型場效電晶體，其係以比前述第1絕緣閘極型場效電晶體更少的個數具有被設於前述半導體基板之與前述第1絕緣閘極型場效電晶體相同的單元構造的複數的單元。
若根據上述的發明，則由於第1並列pn層的第1的第1導電型區域及第1的第2導電型區域是只需要以預定的錯開量來將第2主面側部分的位置錯開於第1方向，未改變雜質濃度或面積(寬度)，因此電荷平衡不崩潰。所以，可取得第1並列pn層的第1的第1導電型區域及第1的第2導電型區域的電荷平衡。並且，在第1並列pn層的第2主面側部分可形成在雜質濃度梯度部分地形成陡峭的部分，可將產生突崩潰之處誘導至第1並列pn層的第2主面側。而且，可經由第1並列pn層的第1的第2導電型區域的電阻成分(飄移電阻)來將突崩電流流動至被形成於半導體基板內的npn寄生雙極電晶體的基極。 [發明的效果]
若根據本發明的半導體裝置，則取得可謀求將飄移層設為並列pn層的超接合半導體裝置的耐壓降低的抑制、突崩耐量降低的抑制、及低導通電阻化的效果。
以下參照附圖詳細說明本發明的半導體裝置的合適的實施形態。在本說明書及附圖中，冠上n或p的層或區域是分別意思電子或電洞為多數載體。並且，在n或p附上的+及-是分別意思比未附上的層或區域更高雜質濃度及低雜質濃度。另外，在以下的實施形態的説明及附圖中，對同樣的構成附上相同的符號，省略重複的説明。
(實施形態1) 說明有關實施形態1的半導體裝置的構造。圖1是從半導體基板的表面側來看實施形態1的半導體裝置50的佈局的平面圖。圖1所示的實施形態1的半導體裝置50是使n型區域(第1的第1導電型區域)3及p型區域(第1的第2導電型區域)4彼此連接於與半導體基板(半導體晶片)40的主面平行的第1方向X而交替地重複配置活性區域10的飄移層作為第1並列pn層5(參照圖2，3)的溝閘極構造的超接合MOSFET。
活性區域10是當MOSFET為ON狀態時電流流動的區域。活性區域10是例如具有形成閘極電極焊墊15的部分會成為包圍大致矩形狀的平面形狀的閘極電極焊墊15的周圍的3邊的凹部之平面形狀。另外，在圖1中，將閘極電極焊墊15的下部設為中間區域30，但閘極電極焊墊15的下部是亦可設為活性區域10，將活性區域10設為大致矩形狀的平面形狀。
活性區域10是被設在半導體基板40的大致中央(晶片中央)。活性區域10是在第1方向X比被配置於最外側的後述的溝8的中心更靠內側的區域(參照圖2)，在平行於半導體基板40的主面且與第1方向X正交的第2方向Y比後述的n+ 型源極區域7(參照圖2)的端部更靠內側的區域(未圖示)。
在活性區域10是MOSFET的單位單元(元件的構成單位：參照圖2)會彼此鄰接而配置。活性區域10的周圍是隔著中間區域30來被邊緣終端區域20包圍。中間區域30是活性區域10與邊緣終端區域20之間的區域，配置有p-- 型低表面電場區域21。邊緣終端區域20是後述的LOCOS膜26(參照圖2)的內側的端部與半導體基板40的端部(晶片端部)之間的區域，緩和半導體基板40的表面側的電場來保持耐壓(耐電壓)。
在邊緣終端區域20是例如配置有p- 型通道截斷環區域22及後述的通道截斷環電極28等的耐壓構造(參照圖2，3)。所謂耐壓是不引起元件誤動作或破壊的界限的電壓。在圖1是顯示源極電極13、閘極電極焊墊15、被電性連接至閘極電極焊墊15的閘極金屬層29。以虛線來表示活性區域10與中間區域30的境界、及中間區域30與邊緣終端區域20的境界。以比活性區域10與中間區域30的境界及中間區域30與邊緣終端區域20的境界更細的虛線來表示p- 型通道截斷環區域22的輪廓。p- 型通道截斷環區域22的外周的輪廓是與半導體基板40的各邊重疊之處成為實線。
在活性區域10與邊緣終端區域20之間，鄰接於活性區域10及邊緣終端區域20而設有中間區域30。中間區域30是包圍活性區域10的周圍。p-- 型低表面電場區域21是被設於中間區域30，包圍活性區域10的周圍。p-- 型低表面電場區域21是亦可從中間區域30往邊緣終端區域20延伸。p- 型通道截斷環區域22是在比p-- 型低表面電場區域21更外側(晶片端部側)與p-- 型低表面電場區域21分離而配置。
p- 型通道截斷環區域22是沿著半導體基板40的各邊而設，大致矩形狀地包圍比p- 型通道截斷環區域22更內側(晶片中央側)部分。p- 型通道截斷環區域22是在半導體基板40的各邊露出於半導體基板40的端部，在半導體基板40的角落部(晶片角落部)被配置於比半導體基板40的端部更若干內側，在半導體基板40的端部是未露出。所謂半導體基板40的角落部是相當於半導體基板40的4個的頂點的部分。
其次，說明有關實施形態1的半導體裝置50的剖面構造。圖2是表示圖1的切斷線A-A’的剖面構造的剖面圖。圖3是表示圖1的切斷線B-B’的剖面構造的剖面圖。圖4是表示圖2的切斷線C-C’的平面構造及雜質濃度分佈的特性圖。圖5是表示圖2的切斷線D-D’的平面構造及雜質濃度分佈的特性圖。在圖4，5是將從半導體基板40的表面側來看第1並列pn層5的佈局顯示於下側，將第1並列pn層5的雜質濃度分佈顯示於上側。
圖4的上側是構成第1並列pn層5的被層疊成多段的磊晶層43的第2~5段部分(相當於圖13的符號43b~ 43e)的雜質濃度分佈。圖5的上側是構成第1並列pn層5的被層疊成多段的磊晶層43的第1段部分(相當於圖13的符號43a)的雜質濃度分佈。在圖4，5中，分別以通過n型區域3及p型區域4的一點鎖線來表示n型區域3及p型區域4的各中心，分別以虛線及實線來表示n型區域3及p型區域4的各雜質濃度分佈。
如圖2，3所示般，實施形態1的半導體裝置50是在活性區域10、中間區域30及邊緣終端區域20中，在半導體基板40的內部分別具備第1，3，2並列pn層5，35，25。半導體基板40是在成為n+ 型汲極區域(低電阻層)1的n+ 型基板41的表面(上面)上依序層疊由n型緩衝區域2及第1~3並列pn層5，25，35所成的各磊晶層42，43之磊晶基板。有關第1~3並列pn層5，25，35的構造後述。
在活性區域10中，在半導體基板40的表面(磊晶層43側的主面)與第1並列pn層5之間設有p- 型基極區域6。p- 型基極區域6是接觸於第1並列pn層5的n型區域3及p型區域4。在半導體基板40的表面與p- 型基極區域6之間，接觸於p- 型基極區域6來選擇性地設有n+ 型源極區域7。p- 型基極區域6及n+ 型源極區域7是藉由被設在後述的層間絕緣膜12的接觸孔來分別選擇性地露出於半導體基板40的表面。
在半導體基板40的表面與p- 型基極區域6之間，亦可設有p+ 型接觸區域(未圖示)。設有p+ 型接觸區域時，n+ 型源極區域7及p+ 型接觸區域會藉由被設在後述的層間絕緣膜12的接觸孔來分別選擇性地露出於半導體基板40的表面。p+ 型接觸區域是在深度方向Z鄰接於p- 型基極區域6，在第1方向X鄰接於n+ 型源極區域7。溝8是貫通n+ 型源極區域7及p- 型基極區域6來到達第1並列pn層5的n型區域3。
雖圖示省略，但p- 型基極區域6、n+ 型源極區域7及p+ 型接觸區域是從半導體基板40的表面側來看，在相鄰的溝8間(台地(mesa)區域)，被配置成平行於溝8且延伸於與溝8同一方向(第2方向Y)的直線狀。各台地區域的p- 型基極區域6及p+ 型接觸區域是全部被連接至p-- 型低表面電場區域21，藉由p-- 型低表面電場區域21來彼此電性連接。
溝8是在第2方向Y條紋形狀地延伸至中間區域30，在p-- 型低表面電場區域21內終端。在第1方向X最外側的溝8的第1方向X外側的一半是被配置於中間區域30。如上述般在第1方向X最外側的溝8的中心是位於活性區域10與中間區域30的境界。溝8是在深度方向Z，被設為到達第1並列pn層5的n型區域3，在第1並列pn層5的p型區域4是未被設置。在溝8的內部是經由閘極絕緣膜9來設置閘極電極11。
在半導體基板40的表面的全面設有層間絕緣膜12。設有將層間絕緣膜12貫通於深度方向Z而到達半導體基板40的接觸孔。在活性區域10中，在接觸孔是露出p- 型基極區域6及n+ 型源極區域7。源極電極13是在活性區域10中被設於半導體基板40的表面的全面，在接觸孔內接觸於p- 型基極區域6及n+ 型源極區域7，被電性連接至p- 型基極區域6及n+ 型源極區域7。
設有p+ 型接觸區域時，源極電極13是在接觸孔內接觸於p+ 型接觸區域及n+ 型源極區域7，被電性連接至p- 型基極區域6、p+ 型接觸區域及n+ 型源極區域7。在第1~3並列pn層5，25，35及後述的n- 型飄移區域43’與n+ 型汲極區域1之間，鄰接於第1~3並列pn層5，25，35、n- 型飄移區域43’及n+ 型汲極區域1而設有n型緩衝區域2。
n型緩衝區域2是以n型磊晶層42所構成。又，n+ 型汲極區域1是以n+ 型基板41所構成。n型緩衝區域2及n+ 型汲極區域1是跨越半導體基板40的全域而具有一樣的厚度。所謂厚度一樣是意思在包含依製程的偏差而被容許的誤差的範圍大致相同的厚度。在半導體基板40的背面(n+ 型基板41側的主面(n+ 型基板41的背面))的全面設有汲極電極14。汲極電極14是接觸於n+ 型汲極區域1，被電性連接至n+ 型汲極區域1。
在中間區域30中，在半導體基板40的表面與第3並列pn層35之間是p- 型基極區域6會從活性區域10延伸。以下，以符號6a來表示中間區域30的p- 型基極區域6。p- 型基極區域6a是在比中間區域30與邊緣終端區域20的境界更內側終端。並且，在半導體基板40的表面與第3並列pn層35之間，在比p- 型基極區域6a更外側，鄰接於p- 型基極區域6a而設有p-- 型低表面電場區域21。
p-- 型低表面電場區域21是在比p- 型基極區域6a更外側，露出於半導體基板40的表面，從中間區域30往邊緣終端區域20延伸。p-- 型低表面電場區域21是比p- 型基極區域6a更從半導體基板40的表面到達深至n+ 型汲極區域1側的位置(深度)。p-- 型低表面電場區域21是在p- 型基極區域6a與第3並列pn層35之間往內側延伸，到達在第1方向X最外側的溝8，包圍該溝8的外側的底面角落部(圖2)。
p-- 型低表面電場區域21是在p- 型基極區域6a與第3並列pn層35之間往內側延伸，包圍全部的溝8的第2方向Y的端部(長度方向的端部)的底面角落部(圖3)。所謂溝8的底面角落部是溝8的側壁與底面的境界。在中間區域30中，在半導體基板40的表面是源極電極13會從活性區域10延伸，在接觸孔內接觸於p- 型基極區域6a，被電性連接至p- 型基極區域6a。源極電極13是被設至中間區域30內的層間絕緣膜12上為止。又，源極電極13是與被設在源極電極13的外側的閘極金屬層29分離，被電性絕緣。
在邊緣終端區域20中，在半導體基板40的表面是露出第2並列pn層25。在邊緣終端區域20的第2並列pn層25與半導體基板40的端部之間是鄰接於第2並列pn層25而設有n- 型飄移區域43’。n- 型飄移區域43’是在半導體基板40的端部露出。n- 型飄移區域43’是在第1~3並列pn層5，25，35的形成時不離子注入雜質至n- 型磊晶層43，以和層疊時的n- 型磊晶層43同樣的雜質濃度留下的部分。
在半導體基板40的表面與n- 型飄移區域43’之間是接觸於n- 型飄移區域43’來選擇性地設有p- 型通道截斷環(channel stopper)區域22。p- 型通道截斷環區域22是露出於半導體基板40的表面及端部。在p-- 型低表面電場區域21與p- 型通道截斷環區域22之間，半導體基板的表面的全面會以LOCOS膜(Local Oxidation of Silicon：局部絕緣膜)26來覆蓋。
邊緣終端區域20的半導體基板40的表面是除了p- 型通道截斷環區域22露出之處，全面會以LOCOS膜26所覆蓋。因此，LOCOS膜26是將中間區域30夾於之間，包圍活性區域10的周圍。在LOCOS膜26上是以包圍活性區域10的周圍之方式設有閘極多晶矽層27。閘極多晶矽層27是從邊緣終端區域20往中間區域30延伸。閘極多晶矽層27是亦可比p-- 型低表面電場區域21更延伸至外側。
閘極多晶矽層27是例如在各溝8的第2方向Y的端部分別接觸於閘極電極11，被電性連接至全部的閘極電極11的閘極配線。閘極多晶矽層27是藉由從溝8的側壁延伸至半導體基板40的表面上的閘極絕緣膜9及LOCOS膜26來與半導體基板40電性絕緣。通道截斷環電極28是與閘極多晶矽層27分離配置，包圍LOCOS膜26的周圍。
通道截斷環電極28是接觸於p- 型通道截斷環區域22，被電性連接至p- 型通道截斷環區域22。通道截斷環電極28是亦可在LOCOS膜26上往內側延伸。LOCOS膜26、閘極多晶矽層27及通道截斷環電極28是以層間絕緣膜12所覆蓋。源極電極13、閘極多晶矽層27及通道截斷環電極28是藉由層間絕緣膜12來彼此電性絕緣。
閘極金屬層29是在邊緣終端區域20中經由層間絕緣膜12來設於閘極多晶矽層27上。閘極金屬層29是對向於閘極多晶矽層27的全周。在閘極金屬層29與閘極多晶矽層27之間，在層間絕緣膜12是以包圍活性區域10的周圍之方式設有接觸孔。閘極金屬層29是在層間絕緣膜12的接觸孔內接觸於閘極多晶矽層27，被電性連接至閘極多晶矽層27。
閘極金屬層29與閘極多晶矽層27所接觸的接觸孔是例如在深度方向Z被設於與LOCOS膜26對向的位置。閘極金屬層29是與源極電極13分離配置。閘極金屬層29在亦可在不接觸於源極電極13的範圍，延伸至中間區域30。閘極金屬層29是亦可延伸至比閘極多晶矽層27更外側。閘極金屬層29是例如被設於比通道截斷環電極28更內側，被電性連接至閘極電極焊墊15。
其次，說明有關第1~3並列pn層5，25，35的構造。如上述般，第1~3並列pn層5，25，35是分別被配置於活性區域10、邊緣終端區域20及中間區域30。第1~3並列pn層5，25，35是例如以在被層疊成多段的各磊晶層43a~43e分別於深度方向Z同導電型區域彼此間會互相鄰接而對向的方式，藉由形成n型區域(第1~3的第1導電型區域)3，23，33及p型區域(第1~3的第2導電型區域)4，24，34的多段磊晶方式來形成(參照圖11，12)。
第1並列pn層5是n型區域3及p型區域4會在第1方向X使彼此鄰接而交替地重複配置於活性區域10。在第1並列pn層5的第1方向X的最外側是配置有n型區域3。n型區域3及p型區域4是在第2方向Y直線狀地延伸。又，n型區域3及p型區域4是在深度方向Z大致直線狀地延伸。第1並列pn層5是將n型區域3與p型區域4的寬度w11，w12形成大概相同，且將n型區域3與p型區域4的總雜質量形成大概相同，取電荷平衡。
第1並列pn層5的n型區域3及p型區域4的第1方向X的雜質濃度梯度是在源極側(源極電極13側)部分(第1，3部分)為對稱(參照圖4)，在汲極側(汲極電極14側)部分(第2，4部分)不對稱(參照圖5)。所謂n型區域3的第1方向X的雜質濃度梯度為對稱是意思n型區域3會在第1方向X的中心(峰值位置：第1峰值位置)顯示最大值(峰值)，具有從峰值位置至與在第1方向X鄰接於兩側的p型區域4的pn接合為止慢慢地降低的雜質濃度分佈，該雜質濃度梯度會以峰值位置作為基準對稱。以第1並列pn層5的源極側的表面作為上面，且以汲極側的表面作為下面。
所謂n型區域3的第1方向X的雜質濃度梯度不對稱是意思n型區域3會在比第1方向X的中心更偏離於第1方向X的位置(峰值位置：第1峰值位置)顯示最大值，具有從峰值位置至與在第1方向X鄰接於兩側的p型區域4的pn接合為止慢慢地降低的雜質濃度分佈，以峰值位置作為基準在兩側雜質濃度梯度不同(具有陡峭的雜質濃度梯度及緩和的雜質濃度梯度)。所謂p型區域4的第1方向X的雜質濃度梯度為對稱或不對稱是有關「n型區域3」的雜質濃度的峰值位置及雜質濃度梯度，只要將説明換成「p型區域4」的雜質濃度的峰值位置(第2峰值位置)及雜質濃度梯度來讀即可。
在本實施形態中，被多段地層疊於n型磊晶層42上而構成第1並列pn層5的磊晶層43的各段之中，從第1段至總段數(在圖11，12是5段)的一半以下的段數(在圖11，12是至2段)的n- 型磊晶層(亦即在圖11，12是相當於符號43a，43b)之中的至少從汲極側起1段以上的n- 型磊晶層的n型區域3及p型區域4是設為第1方向X的雜質濃度梯度為不對稱的構成。
剩下的段的n- 型磊晶層的n型區域3及p型區域4是將第1方向X的雜質濃度梯度形成對稱。所謂剩下的段的n- 型磊晶層是3段~5段的n- 型磊晶層(在圖11，12是相當於符號43c~43e)，或僅第1段的n- 型磊晶層43a形成n型區域3及p型區域4的第1方向X的雜質濃度梯度為不對稱的構成時是2段~5段的n- 型磊晶層(在圖11，12是相當於符號43b~43e)。
在此是僅第1段的n- 型磊晶層43a，n型區域3及p型區域4為第1方向X的雜質濃度梯度不對稱(參照圖2，11，12)。第1段的n- 型磊晶層43a的n型區域3及p型區域4是第1方向X的雜質濃度梯度相對地陡峭高雜質濃度之處(圖5的相向的橫箭號所夾的第1處)5a與第1方向X的雜質濃度梯度相對地緩和低雜質濃度的第2處(第1處5a以外之處)5b會在第1方向X彼此鄰接而交替地重複存在。
為了只將第1段的n- 型磊晶層43a設為在第1方向X不對稱的雜質濃度梯度，如後述般，只要比使用於用以在第2~5段的n- 型磊晶層43b~43e形成p型區域4的第4離子注入68之與離子注入用遮罩63同一圖案的離子注入用遮罩67(參照圖10)更錯開於第1方向X的一方向(以下設為列錯開方向)C來配置使用於用以在n- 型磊晶層43a形成p型區域4的第2離子注入64之離子注入用遮罩63(參照圖8)即可。
藉由如此形成第1段的n- 型磊晶層43a的p型區域4，第1段的n- 型磊晶層43a的p型區域4是被配置於比其他的n- 型磊晶層43b~43e的p型區域4更錯開於列錯開方向C的位置。第1段的n- 型磊晶層43a的p型區域4的朝以其他的n- 型磊晶層43b~43e的p型區域4的位置作為基準的列錯開方向C的錯開量d是n型區域3與p型區域4的重複間距的例如7%以上18%以下程度。
因此，第1段的n- 型磊晶層43a的全部的p型區域4的第1方向X的雜質濃度成為最大的峰值位置是位於從該p型區域4的第1方向X的中心僅上述錯開量d錯開於第1方向X的位置。第1段的n- 型磊晶層43a的全部的n型區域3的第1方向X的雜質濃度成為最大的峰值位置是位於從該n型區域3的第1方向X的中心僅上述錯開量d錯開於第1方向X的位置。
被多段地層疊於n型磊晶層42上而構成第1並列pn層5的n- 型磊晶層43的各段之中，將從第1段至總段數的一半以下的段數為止的n- 型磊晶層之中的何段的n- 型磊晶層的n型區域3及p型區域4設為第1方向X的雜質濃度梯度為不對稱的構成是只要根據所望的耐壓及各段的n- 型磊晶層43a~43e的厚度來決定即可。另外，各段的n- 型磊晶層的厚度43a~43e越薄，耐壓越低。
第3並列pn層35是在中間區域30，n型區域33與p型區域34會在第1方向X使彼此鄰接而交替地重複配置。第3並列pn層35是在第1並列pn層5的外側鄰接。在第3並列pn層35的第1方向X的最內側是配置有p型區域34。被配置在第3並列pn層35的第1方向X的最內側的p型區域34是接觸於被配置在第1並列pn層5的第1方向X的最外側的n型區域3。在第3並列pn層35的第1方向X的最外側是配置有n型區域33。
n型區域33及p型區域34是與第1並列pn層5的n型區域3及p型區域4同樣地，在第2方向Y直線狀地延伸，且在深度方向Z直線狀地延伸。第3並列pn層35是將n型區域33與p型區域34的寬度w31，w32大概設為相同，且將n型區域33與p型區域34的總雜質量設為大概相同，取得電荷平衡。第3並列pn層35的n型區域33與p型區域34的寬度w31，w32是分別和第1並列pn層5的n型區域3與p型區域4的寬度w11，w12相同。因此，第3並列pn層35的n型區域33與p型區域34的重複間距P3(寬度w31與寬度w32的和)是和第1並列pn層5的n型區域3與p型區域4的重複間距P1(寬度w11與寬度w12的和)相同。
僅第3並列pn層35之被配置於第1方向X的最內側的p型區域34(34a，34b)，第1方向X的雜質濃度梯度會與第1並列pn層5的p型區域4同樣地，成為在源極側部分是對稱，在汲極側部分不對稱的構成。因此，僅第3並列pn層35之被配置於第1方向X的最內側的p型區域34(34a，34b)，第1段的n- 型磊晶層43a的p型區域34會被配置於比其他的n- 型磊晶層43b~43e的p型區域34更錯開於列錯開方向C的位置。
藉由在第3並列pn層35之被配置於第1方向X的最內側的p型區域34a，34b在第1方向X存在雜質濃度梯度為不對稱之處，與第1段的n- 型磊晶層43a的p型區域34偏離至內側的p型區域34a的外側鄰接的n型區域33是比其他的n型區域33更寬度廣，成為低雜質濃度。所以，在此n型區域33是在OFF時，空乏層難以從與鄰接的p型區域34的pn接合擴展，電場強度變高，因此在該n型區域33耐壓降低。
而且，與第1段的n- 型磊晶層43a的p型區域34偏離至外側的p型區域34b的外側鄰接的n型區域33是比其他的n型區域33更寬度窄，成為高雜質濃度。因此，此n型區域33會成為電場集中處，在該n型區域33耐壓降低。於是，藉由在中間區域30的p- 型基極區域6a不配置n+ 型源極區域7，擴大以p- 型基極區域6a與n型區域33的pn接合所形成的寄生二極體的面積，抑制在該等n型區域33的耐壓降低。
第2並列pn層25是在邊緣終端區域20，n型區域23與p型區域24會在第1方向X使彼此鄰接而交替地重複配置。第2並列pn層25是在第3並列pn層35的外側鄰接。在第2並列pn層25的第1方向X的最內側是配置有p型區域24。被配置在第2並列pn層25的第1方向X的最內側的p型區域24是接觸於被配置在第3並列pn層35的第1方向X的最外側的n型區域33。在第2並列pn層25的第1方向X的最外側是接觸於n- 型飄移區域43’而配置有n型區域23。
n型區域23及p型區域24是與第1並列pn層5的n型區域3及p型區域4同樣地，在第2方向Y直線狀地延伸，且在深度方向Z直線狀地延伸。第2並列pn層25是將n型區域23與p型區域24的寬度w21，w22設為大概相同，且將n型區域23與p型區域24的總雜質量設為大概相同，取得電荷平衡。第2並列pn層25的n型區域23與p型區域24的寬度w21，w22是分別比第1並列pn層5的n型區域3與p型區域4的寬度w11，w12更窄。因此，第2並列pn層25的n型區域23與p型區域24的重複間距P2(寬度w21與寬度w22的和)是比第1並列pn層5的n型區域3與p型區域4的重複間距P1(寬度w11與寬度w12的和)更窄。
第2並列pn層25的n型區域23及p型區域24是第1方向X的雜質濃度梯度為對稱。所謂n型區域23及p型區域24的第1方向X的雜質濃度梯度為對稱是分別有關第1並列pn層5的「n型區域3」的雜質濃度的峰值位置及雜質濃度梯度，只要將説明換成「n型區域23」的雜質濃度的峰值位置(第3峰值位置)及雜質濃度梯度、以及「p型區域24」的雜質濃度的峰值位置(第4峰值位置)及雜質濃度梯度來讀即可。
所謂第1方向X的雜質濃度梯度為對稱是表示在第2並列pn層25的第1段的n- 型磊晶層43a所設的p型區域24未被配置於如在第1並列pn層5及第3並列pn層35的第1段的n- 型磊晶層43a所設的p型區域4及p型區域34a般比其他的n- 型磊晶層43b~43e的p型區域4及p型區域34a更錯開於列錯開方向C的位置。
第1~3並列pn層5，25，35的p型區域4，24，34是亦可在深度方向Z延伸至n型緩衝區域2內。第2並列pn層25的n型區域23及p型區域24是例如從半導體基板40的表面到達n型緩衝區域2。第3並列pn層35的p型區域34是例如亦可在半導體基板40的厚度方向(與深度方向Z平行的方向，從半導體基板40的背面朝向表面的方向)，延伸至p-- 型低表面電場區域21內。第3並列pn層35的p型區域34是例如亦可在半導體基板40的厚度方向，未到達至半導體基板40的表面。
雖不特別地限定，但例如實施形態1的超接合MOSFET為耐壓100V等級時，各部的尺寸及雜質濃度是取其次的值。n型緩衝區域2(n型磊晶層42)的厚度是例如3.5μm程度。n型緩衝區域2的雜質濃度是例如1.0E+16/cm3 以上3.0E+16/cm3 以下。n- 型磊晶層43的厚度是例如2.0μm。p- 型基極區域6及p-- 型低表面電場區域21的深度是分別例如為1.0μm及1.5μm。p- 型基極區域6的雜質濃度是例如5.0E+16/cm3 以上5.0E+17/cm3 以下。p-- 型低表面電場區域21的雜質濃度是例如5.0E+15/cm3 以上2.0E+17/cm3 以下。邊緣終端區域20的寬度是例如50μm。中間區域30的寬度是例如30μm。另外，E是意思10的次方，例如1.0E+16/cm3 是1×1016 /cm3 。
第1並列pn層5的n型區域3及p型區域4的寬度w11，w12是例如1μm以上2μm以下(重複間距是2μm以上4μm以下)。第1並列pn層5的n型區域3及p型區域4的雜質濃度是例如2.0E+16/cm3 以上5.0E+16/cm3 以下。第2並列pn層25的n型區域23及p型區域24的寬度w21，w22是例如0.7μm以上1.5μm以下(重複間距是1.4μm以上3μm以下)。第2並列pn層25的n型區域23及p型區域24的雜質濃度是例如1.0E+16/cm3 以上4.0E+16/cm3 以下。第3並列pn層35的n型區域33及p型區域34的寬度w31，w32是例如1.5μm(重複間距是3.0μm)。第3並列pn層35的n型區域33及p型區域34的雜質濃度是例如2.0E+16/cm3 以上5.0E+16/cm3 以下。
其次，說明有關實施形態1的半導體裝置50的製造方法。圖6是表示實施形態1的半導體裝置的製造方法的概要的流程圖。圖7~13是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。圖14，15是表示從半導體基板的表側來看實施形態1的半導體裝置的製造途中的並列pn層的狀態的平面圖。在圖7~15是顯示活性區域10的狀態。邊緣終端區域20及中間區域30的狀態是參照圖2來説明。
首先，如圖7所示般，準備成為n+ 型汲極區域1的n+ 型基板(半導體晶圓)41。其次，在n+ 型基板41的表面上，藉由磊晶成長來堆積(形成)成為n型緩衝區域2的n型磊晶層42(步驟S1)。其次，在n型磊晶層42上，藉由磊晶成長，以預定厚度堆積第1段的n- 型磊晶層43a，作為構成第1~3並列pn層5，25，35的磊晶層43的一部分(步驟S2)。
其次，在n- 型磊晶層43a上，形成對應於第1並列pn層5的n型區域3的形成區域、第2並列pn層25的n型區域23的形成區域(未圖示)及第3並列pn層35的n型區域33的形成區域(未圖示)的部分為開口的離子注入用遮罩61。離子注入用遮罩61是例如抗蝕膜。離子注入用遮罩61的開口部61a的寬度(開口寬度)是比起活性區域10及中間區域30，在邊緣終端區域20變更窄(後述的離子注入用遮罩63，65，67也同樣)。
其次，以離子注入用遮罩61作為遮罩，例如將磷(P)等的n型雜質進行第1離子注入62(步驟S3)。藉由此第1離子注入62，在活性區域10、邊緣終端區域20及中間區域30中，在n- 型磊晶層43a的表面區域分別以預定的重複間距來選擇性地形成n型雜質注入區域3a。在圖7中，以虛線來表示n型雜質注入區域3a(在圖8~11的n型雜質注入區域中也同樣)。然後，除去離子注入用遮罩61。
其次，如圖8所示般，在n- 型磊晶層43a上，形成對應於第1並列pn層5的p型區域4的形成區域、第2並列pn層25的p型區域24的形成區域(未圖示)及第3並列pn層35的p型區域34的形成區域(未圖示)的部分為開口的離子注入用遮罩63。離子注入用遮罩63的開口部63a是以在各開口部63a分別相異的n型雜質注入區域3a的一部分會被露出的方式，在一方向(列錯開方向C)以預定的錯開量d錯開形成。
但，在邊緣終端區域20的第2並列pn層25是不錯開p型區域24的形成區域(未圖示)的開口部63a的位置，形成離子注入用遮罩63。又，有關中間區域30的最外側(邊緣終端區域20側)的p型區域34也是p型區域34的形成區域(未圖示)的開口部63a的位置不錯開，形成離子注入用遮罩63。邊緣終端區域20的開口部63a的寬度是比活性區域10及中間區域30的開口部63a的寬度更窄。
其次，以離子注入用遮罩63作為遮罩，將硼(B)等的p型雜質進行第2離子注入64(步驟S4)。藉由此第2離子注入64，在活性區域10、邊緣終端區域20及中間區域30中，在n- 型磊晶層43a的表面區域分別以預定的重複間距來選擇性地形成p型雜質注入區域4a。p型雜質注入區域4a是以上述的預定的錯開量d來形成為一部分會重疊於n型雜質注入區域3a。
藉此，在n- 型磊晶層43a的表面區域是形成有：n型雜質注入區域3a與p型雜質注入區域4a會彼此重疊之處，及n型雜質注入區域3a與p型雜質注入區域4a會彼此分離之處。在圖8中，以比n型雜質注入區域3a更粗的虛線來表示p型雜質注入區域4a(在圖9~11的p型雜質注入區域中也同樣)。然後，除去離子注入用遮罩63。亦可更換步驟S3的工程及步驟S4的工程。
在此，舉成為第1~3並列pn層5，25，35之被層疊成多段的n- 型磊晶層43a~43e之中，只將被形成於第1段的n- 型磊晶層43a的p型區域4與p型區域34的一部分設為以預定的錯開量d來錯開於列錯開方向C的構成時為例說明。而且，在第2段以後的n- 型磊晶層，形成以預定的錯開量d來錯開於列錯開方向C的p型區域4與p型區域34的一部分時(參照實施形態2、圖16)，只要僅其段數份重複進行以步驟S2~S4作為1組的工程即可。
其次，如圖9所示般，在n- 型磊晶層43a上，藉由磊晶成長，以預定厚度堆積第2段的n- 型磊晶層43b，作為構成第1~3並列pn層5，25，35的磊晶層43的一部分(步驟S5)。其次，在n- 型磊晶層43b上，以和在步驟S3使用的離子注入用遮罩61相同的遮罩圖案來形成離子注入用遮罩65。符號65a是離子注入用遮罩65的開口部。
其次，以離子注入用遮罩65作為遮罩，例如將磷等的n型雜質進行第3離子注入66(步驟S6)。藉由此第3離子注入66，在n- 型磊晶層43b的表面區域，在下層的n- 型磊晶層43a內的n型雜質注入區域3a各者對向於深度方向Z的位置選擇性地形成n型雜質注入區域3b。然後，除去離子注入用遮罩65。
其次，如圖10所示般，在n- 型磊晶層43b上，形成對應於第1並列pn層5的p型區域4的形成區域、第2並列pn層25的p型區域24的形成區域(未圖示)及第3並列pn層35的p型區域34的形成區域(未圖示)的部分為開口的離子注入用遮罩67。離子注入用遮罩67的開口部67a是不錯開於列錯開方向C。在離子注入用遮罩67的開口部67a是位於相鄰的n型雜質注入區域3b之間的n- 型磊晶層43b會被露出。
其次，以離子注入用遮罩67作為遮罩，將硼等的p型雜質進行第4離子注入68(步驟S7)。藉由此第4離子注入68，在活性區域10、邊緣終端區域20及中間區域30中，在n- 型磊晶層43b的表面區域分別以預定的重複間距來選擇性地形成p型雜質注入區域4b。p型雜質注入區域4b是被形成於相鄰的n型雜質注入區域3b之間，在n型雜質注入區域3b是不重疊。亦可更換步驟S6的工程及步驟S7的工程。
其次，如圖11所示般，在n- 型磊晶層43b上，藉由磊晶成長，更堆積複數(例如3段)的n- 型磊晶層43c~43f，形成由該等複數的n- 型磊晶層43a~43f所成的預定厚度的磊晶層43。此時，在構成第1~3並列pn層5，25，35的磊晶層43的一部分的n- 型磊晶層43c~43e是每堆積n- 型磊晶層43c~43e，重複進行以步驟S5~S7為一組的工程。在圖6中，以從步驟S7朝向步驟S5的箭號來表示以步驟S5~S7為一組的工程的重複。
藉此，在n- 型磊晶層43c~43e，分別在於深度方向Z重疊於第2段的n- 型磊晶層43b內的n型雜質注入區域3b的位置(相同的位置)，以各個的n型雜質注入區域3c~3e會重疊於深度方向Z的方式形成。在n- 型磊晶層43c~43e，分別在於深度方向Z重疊於第2段的n- 型磊晶層43b內的p型雜質注入區域4b的位置(同じ位置)，以各個的p型雜質注入區域4c~4e會重疊於深度方向Z的方式形成。
成為磊晶層43的n- 型磊晶層43a~43f之中，最上段的n- 型磊晶層43f是亦可不進行第3，4離子注入66，68。或，亦可為在一部分(例如邊緣終端區域20)進行第3，4離子注入66，68，並列pn層到達至半導體基板40的表面為止的構成。藉由至此的工程，在成為n+ 型汲極區域1的n+ 型基板41的表面上形成依序層疊磊晶層42，43的半導體基板(半導體晶圓)40。
其次，如圖12所示般，藉由熱處理，使n- 型磊晶層43a~43e內的雜質擴散(步驟S8)。各n型雜質注入區域3a~3e及各p型雜質注入區域4a~4e是分別擴大成以平行於第2方向Y的大致直線狀的離子注入處作為中心軸的大致圓柱狀。藉此，n型雜質注入區域3a~3e彼此間會在深度方向Z互相連接，形成n型區域3，23，33，p型雜質注入區域4a~4e彼此間會在深度方向Z互相連接，形成p型區域4，24，34。
在步驟S8的工程後的第1段的n- 型磊晶層43a是形成有：n型雜質注入區域3a與p型雜質注入區域4a的重疊寬度w3廣的部分73、及重疊寬度w4窄的部分74(圖15)。其理由是因為在步驟S4的工程形成於以預定的錯開量d來錯開p型雜質注入區域4a的位置。藉此，形成第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4(參照圖5)。p型雜質注入區域4a亦可被擴散於n型緩衝區域2內。
並且，在步驟S8的工程後的第2~5段的n- 型磊晶層43b~43e中，p型雜質注入區域4b~4e在第1方向X與兩側的n型雜質注入區域3b~3e藉由熱擴散來重疊的部分71，72的重疊寬度w1，w2是全部相等(圖14)。其理由，因為在步驟S6，S7的工程中形成為不將n型雜質注入區域3b~3e與p型雜質注入區域4b~4e彼此重疊。藉此，形成第1方向X的雜質濃度梯度為對稱的n型區域3及p型區域4(參照圖4)。
而且，在步驟S3，S4，S6，S7的工程中，在半導體基板40的端部與第2並列pn層25之間是不進行第1~4離子注入62，64，66，68，以和層疊n- 型磊晶層43時同樣的雜質濃度來留下成為n- 型飄移區域43’的部分。又，步驟S4的工程時，有關第3並列pn層35的被配置於第1方向X的最內側的p型區域34(34a，34b)也以和第1並列pn層5的p型區域4同樣的錯開量d及列錯開方向C來錯開形成。
其次，如圖13所示般，藉由一般的方法，在活性區域10中，在n- 型磊晶層43f形成由p- 型基極區域6、n+ 型源極區域7、溝8、閘極絕緣膜9及閘極電極11所成的MOS閘極(絕緣閘極構造)或源極電極13等的表面元件構造(步驟S9)。並且，在步驟S9的工程中，形成p-- 型低表面電場區域21、p- 型通道截斷環區域22、LOCOS膜26、閘極多晶矽層27、通道截斷環電極28及閘極金屬層29等。
此時，閘極多晶矽層27是例如藉由將為了形成閘極電極11而堆積的多晶矽層的一部分留在半導體基板40的表面上，與閘極電極11同時形成。p- 型基極區域6是例如在閘極電極11及閘極多晶矽層27的形成後，藉由以該等閘極電極11及閘極多晶矽層27作為離子注入遮罩的離子注入來形成。p- 型通道截斷環區域22是藉由與p- 型基極區域6同一的離子注入來同時形成。
源極電極13、通道截斷環電極28及閘極金屬層29是將被堆積於半導體基板40的表面上的同一的金屬膜(或金屬層疊膜)圖案化成預定圖案而同時地形成。其次，藉由一般的方法，在半導體基板40的背面形成汲極電極14等的背面元件構造(步驟S10)。然後，切割(切斷)半導體基板(半導體晶圓)40而個片化成各個的晶片狀，藉此完成圖1~5所示的超接合MOSFET。
如以上説明般，若根據實施形態1，則將活性區域的第1並列pn層的n型區域及p型區域的第1方向的雜質濃度梯度設為：在源極側部分，以雜質濃度的峰值位置作為基準，在第1方向往兩側形成對稱，在汲極側部分，將峰值位置錯開於第1方向，以該峰值位置作為基準，在第1方向往兩側不對稱的構成。第1並列pn層的n型區域及p型區域是只需要以預定的錯開量來將汲極側部分的位置錯開於第1方向，未改變雜質濃度或面積(寬度)，因此電荷平衡不崩潰。所以無使第1並列pn層的n型區域及p型區域的電荷平衡崩潰的情形，可抑制耐壓BVdss的降低。又，以往是避開後述的急劇地突崩耐量降低的p/n比成為1的條件而使用突崩耐量高的p/n比成為p豐富側的條件，但即使使用p/n比成為1的條件，突崩耐量也不會急劇地降低。藉此，可使用電荷平衡不崩潰的p/n比的條件，可使導通電阻減低。
再加上，以預定的錯開量來將第1並列pn層的n型區域及p型區域的汲極側部分的位置錯開於第1方向，藉此在第1並列pn層的汲極側部分可形成在雜質濃度梯度部分地形成陡峭的部分，可將產生突崩潰之處誘導至第1並列pn層的汲極側，因此可抑制耐壓降低。又，由於可經由第1並列pn層的p型區域的電阻成分(飄移電阻)來將突崩電流流動至由n+ 型源極區域、p- 型基極區域及n型緩衝區域所成的npn寄生雙極電晶體的基極之p- 型基極區域，因此可抑制突崩耐量的降低。
(實施形態2) 其次，說明有關實施形態2的半導體裝置的構造。圖16是表示實施形態2的半導體裝置的構造的剖面圖。從半導體基板40的表面側來看實施形態2的半導體裝置80的佈局是與實施形態1的半導體裝置50(參照圖1)同樣。
實施形態2的半導體裝置80與實施形態1的半導體裝置50不同的點是將2段以上的n- 型磊晶層的n型區域3及p型區域4設為第1方向X的雜質濃度梯度為不對稱的構成的點。在圖16是顯示構成第1~3並列pn層5，25，35之被層疊成多段的n- 型磊晶層43a~43e之中，將第1，2段的n- 型磊晶層43a，43b的n型區域3及p型區域4，34設為第1方向X的雜質濃度梯度為不對稱的構成的情況。
如實施形態2般，在複數段的n- 型磊晶層形成第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4，34時，包含第1段的n- 型磊晶層43a，在深度方向Z鄰接於n- 型磊晶層43a的連續的段數的n- 型磊晶層形成第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4，34。此時，在該等全部的段數的n- 型磊晶層，將錯開量d及列錯開方向C設為相同的構成。
實施形態2的半導體裝置80的製造方法是如上述般，只要在實施形態1的半導體裝置50的製造方法中，僅形成第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4，34之n- 型磊晶層的段數份重複進行以步驟S2~S4作為1組的工程(參照圖6)即可。
如以上説明般，若根據實施形態2，則即使跨越複數段的n- 型磊晶層，形成第1並列pn層的第1方向的雜質濃度梯度不對稱的n型區域及p型區域的情況，也可取得與實施形態1同樣的效果。
(實施形態3) 其次，說明有關實施形態3的半導體裝置的構造。圖17是表示實施形態3的半導體裝置的構造的剖面圖。從半導體基板40的表面側來看實施形態3的半導體裝置90的佈局是與實施形態1的半導體裝置50(參照圖1)同樣。
實施形態3的半導體裝置90與實施形態1的半導體裝置50不同的點是將成為n型緩衝區域2的n型磊晶層42設為形成第1並列pn層95的第1方向X的雜質濃度梯度為不對稱的n型區域93’及p型區域94’之第1段的磊晶層的點。
在圖17是設為：在磊晶層43是形成第1方向X的雜質濃度梯度為對稱的n型區域93及p型區域94的構成，但亦可進一步在磊晶層43的第1段的n- 型磊晶層43a也形成有第1方向X的雜質濃度梯度為不對稱的n型區域93及p型區域94。
實施形態3的半導體裝置90的製造方法是只要在實施形態1的半導體裝置50的製造方法中，在成為n型緩衝區域2的n型磊晶層42，進行以步驟S2~S4作為1組的工程(參照圖6)，形成第1方向X的雜質濃度梯度為不對稱的n型區域93’及p型區域94’即可。
雖不特別地限定，但在實施形態3中，n型緩衝區域2(n型磊晶層42)的厚度是例如3.5μm程度。被形成於n型磊晶層42的第1並列pn層95的n型區域93’及p型區域94’的雜質濃度是例如1.0E+16/cm3 以上4.0E+16/cm3 以下。
如以上説明般，若根據實施形態3，則即使在成為n型緩衝區域2的n型磊晶層形成第1並列pn層的第1方向的雜質濃度梯度為不對稱的n型區域及p型區域的情況，也可取得與實施形態1同樣的效果。
(實施例) 其次，驗證有關第1並列pn層5的n型區域3及p型區域4的雜質量的比率(以下設為第1並列pn層5的p/n比)與耐壓BVdss、導通電阻Ron及突崩耐量的關係。圖18是表示實施例的第1並列pn層的p/n比與耐壓BVdss及導通電阻Ron的關係的特性圖。圖19是表示實施例的第1並列pn層的p/n比與耐壓BVdss及突崩耐量的關係的特性圖。
在圖18，19的橫軸是顯示第1並列pn層5的p/n比。第1並列pn層5的p/n比是第1並列pn層5的p型區域4的雜質量對於n型區域3的雜質量的比率。圖18，19的橫軸是中央為第1並列pn層5的n型區域3的雜質量與p型區域4的雜質量相等的情況(p=n，亦即p/n比=1)，越朝向左側，n型區域3的雜質量越多(n豐富，p＜n)，越朝向右側，p型區域4的雜質量越多(p豐富，p＞n)。
在圖18顯示變更各種第1並列pn層5的p/n比來測定具備上述的實施形態1的半導體裝置50的構成之超接合MOSFET(實施例)的耐壓BVdss及導通電阻Ron的結果。在圖19顯示變更各種第1並列pn層5的p/n比來測定實施例的耐壓BVdss及突崩耐量的結果。圖19的實施例及以往例的耐壓BVdss的結果是與圖18的耐壓BVdss的結果同樣。
實施例是以構成第1~3並列pn層5，25，35的5段的磊晶層43a~43e所構成，只在第1段的n- 型磊晶層43a形成第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4。第1段的n- 型磊晶層43a的p型區域4的錯開量d是設為n型區域3與p型區域4的重複間距的15%。
在圖18，19中，作為比較，顯示有關在構成並列pn層105的全部的段的磊晶層143各者在第1方向配置雜質濃度梯度為對稱的n型區域103及p型區域104之以往的超接合半導體裝置150(圖20，21：以下作為以往例)，與實施例同項目的測定結果。以往例的活性區域的並列pn層105的構成以外是與實施例同樣。
由圖18所示的結果確認，在實施例中，藉由在第1並列pn層5的一部分配置第1方向X的雜質濃度梯度為不對稱的n型區域3及p型區域4，當第1並列pn層5的n型區域3的雜質量與p型區域4的雜質量相等時(p/n比=1)，與以往例作比較，耐壓BVdss降低10%程度(以符號D1所示的箭號)，但導通電阻Ron的增加被壓在5%以下(在圖18中以符號D2所示的箭號)，突崩耐量變高20%~30%程度(在圖19中以符號D3所示的箭號)。
在以往例中，為了迴避上述的並列pn層105的n型區域103與p型區域104的電荷平衡過取時產生的問題，而意圖地使並列pn層105的n型區域103的雜質量與p型區域104的雜質量不相等，未使用本來可取得的最大的耐壓BVdss(第1並列pn層105的p/n比=1時的耐壓BVdss)。
因此，在實施例中，即使第1並列pn層5的p/n比成為1的條件中耐壓BVdss下降，也可取得與在以往例的條件下取得的耐壓BVdss大致相同的耐壓BVdss，且在p/n比成為1的條件的導通電阻本身雖稍微增加，但可使用導通電阻低的p/n比的範圍，確認可比以往例更降低導通電阻Ron，且可提高突崩耐量。
以上，本發明是不限於上述的實施形態，可在不脫離本發明的主旨範圍實施各種變更。例如，在活性區域形成第1方向的雜質濃度梯度為不對稱的n型區域及p型區域的段的磊晶層中，只要將全部的p型區域的錯開量及列錯開方向形成相同即可，從半導體基板的表面側來看並列pn層的n型區域及p型區域的佈局是可實施各種變更。例如，本發明是亦可形成從半導體基板的表面側來看，具有被配置成格子狀的p型區域及包圍全部的p型區域的周圍的n型區域之並列pn層。
並且，在本發明中，只要將活性區域的第1並列pn層的汲極側部分設為第1方向的雜質濃度梯度為不對稱的n型區域及p型區域即可，亦可使用在形成於磊晶層的溝內埋入導電型不同的磊晶層的溝埋入方式來形成並列pn層。此情況，例如，藉由多段磊晶方式或溝埋入方式，在第1段的磊晶層形成第1方向的雜質濃度梯度為不對稱的n型區域及p型區域。然後，在第1段的磊晶層上，只要在堆積成為半導體基板的總厚度的第2段的磊晶層藉由溝埋入方式來形成並列pn層即可。
而且，在上述的各實施形態中，亦可在與成為主半導體元件的超接合MOSFET(第2絕緣閘極型場效電晶體)同一的半導體基板，和主半導體元件分離而配置有電流感測部(第2絕緣閘極型場效電晶體)。電流感測部是以和主半導體元件相同的條件動作，具有檢測出流至主半導體元件的過電流(OC：Over Current)的機能。電流感測部是以比主半導體元件的單位單元的個數更少的個數具備與主半導體元件同一構成的單位單元之超接合MOSFET。此電流感測部是亦可具備與主半導體元件相同的構成的第1並列pn層。
又，上述的各實施形態是將第1並列pn層的p型區域錯開於列錯開方向而配置，藉此形成第1方向的雜質濃度梯度為不對稱的n型區域及p型區域，但亦可將第1並列pn層的n型區域錯開於列錯開方向而配置，藉此形成第1方向的雜質濃度梯度為不對稱的n型區域及p型區域。 [產業上的利用可能性]
如以上般，本發明的半導體裝置是對於被使用在電力變換裝置或各種的產業用機械等的電源裝置等之超接合半導體裝置有用。
1:n+ 型汲極區域 2:n型緩衝區域 3,93,93’:第1並列pn層的n型區域 3a,3b,3c,3d,3e:n型雜質注入區域 4,94,94’:第1並列pn層的p型區域 4a,4b,4c,4d,4e :p型雜質注入區域 5,95:活性區域的並列pn層(第1並列pn層) 6,6a:p- 型基極區域 7:n+ 型源極區域 8:溝 9:閘極絕緣膜 10:活性區域 11:閘極電極 12:層間絕緣膜 13:源極電極 14:汲極電極 15:閘極電極焊墊 20:邊緣終端區域 21:p-- 型低表面電場區域 22:p- 型通道截斷環區域 23:第2並列pn層的n型區域 24:第2並列pn層的p型區域 25:邊緣終端區域的並列pn層(第2並列pn層) 26:LOCOS膜 27:閘極多晶矽層 28:通道截斷環電極 29:閘極金屬層 30:中間區域 33:第3並列pn層的n型區域 34,34a,34b:第3並列pn層的p型區域 35:中間區域的並列pn層(第3並列pn層) 40:半導體基板 41:n+ 型基板 42:n型磊晶層 43,43a~43f:n- 型磊晶層 43’:n- 型飄移區域 50,80,90:半導體裝置 61,63,65,67:離子注入用遮罩 61a,63a,65a,67a:離子注入用遮罩的開口部 62,64,66,68:離子注入 71,72,73,74:n型雜質注入區域與p型雜質注入區域藉由熱擴散而重疊的部分 C:列錯開方向 d:往列錯開方向的錯開量 w1,w2,w3,w4:根據並列pn層的n型區域與p型區域的熱擴散之重疊寬度 w11:第1並列pn層的n型區域的寬度 w12:第1並列pn層的p型區域的寬度 w21:第2並列pn層的n型區域的寬度 w22:第2並列pn層的p型區域的寬度 w31:第3並列pn層的n型區域的寬度 w32:第3並列pn層的p型區域的寬度 X:與半導體基板的主面平行的方向(第1方向) Y:與半導體基板的主面平行的方向且與第1方向正交的方向(第2方向) Z:深度方向 P1:第1並列pn層的n型區域與p型區域的重複間距 P2:第2並列pn層的n型區域與p型區域的重複間距 P3:第3並列pn層的n型區域與p型區域的重複間距
[圖1]是表示從半導體基板的表面側來看實施形態1的半導體裝置的佈局的平面圖。 [圖2]是表示圖1的切斷線A-A’的剖面構造的剖面圖。 [圖3]是表示圖1的切斷線B-B’的剖面構造的剖面圖。 [圖4]是表示圖2的切斷線C-C’的平面構造及雜質濃度分佈的説明圖。 [圖5]是表示圖2的切斷線D-D’的平面構造及雜質濃度分佈的説明圖。 [圖6]是表示實施形態1的半導體裝置的製造方法的概要的流程圖。 [圖7]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖8]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖9]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖10]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖11]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖12]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖13]是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。 [圖14]是從半導體基板的表側來看實施形態1的半導體裝置的製造途中的並列pn層的狀態的平面圖。 [圖15]是從半導體基板的表側來看實施形態1的半導體裝置的製造途中的並列pn層的狀態的平面圖。 [圖16]是表示實施形態2的半導體裝置的構造的剖面圖。 [圖17]是表示實施形態3的半導體裝置的構造的剖面圖。 [圖18]是表示實施例的第1並列pn層的p/n比與耐壓BVdss及導通電阻Ron的關係的特性圖。 [圖19]是表示實施例的第1並列pn層的p/n比與耐壓BVdss及突崩耐量的關係的特性圖。 [圖20]是從半導體基板的表面側來看以往的超接合半導體裝置的並列pn層的佈局的平面圖。 [圖21]是表示圖20的切斷線AA-AA’的剖面構造的剖面圖。
1:n+ 型汲極區域
2:n型緩衝區域
3:第1並列pn層的n型區域
4:第1並列pn層的p型區域
5:活性區域的並列pn層(第1並列pn層)
6,6a:p- 型基極區域
7:n+ 型源極區域
8:溝
9:閘極絕緣膜
10:活性區域
11:閘極電極
12:層間絕緣膜
13:源極電極
14:汲極電極
20:邊緣終端區域
21:p-- 型低表面電場區域
22:p- 型通道截斷環區域
23:第2並列pn層的n型區域
24:第2並列pn層的p型區域
25:邊緣終端區域的並列pn層(第2並列pn層)
26:LOCOS膜
27:閘極多晶矽層
28:通道截斷環電極
29:閘極金屬層
30:中間區域
33:第3並列pn層的n型區域
34,34a,34b:第3並列pn層的p型區域
35:中間區域的並列pn層(第3並列pn層)
40:半導體基板
41:n+ 型基板
42:n型磊晶層
43,43a:n- 型磊晶層
43’:n- 型飄移區域
50:半導體裝置
C:列錯開方向
w11:第1並列pn層的n型區域的寬度
w12:第1並列pn層的p型區域的寬度
w21:第2並列pn層的n型區域的寬度
w22:第2並列pn層的p型區域的寬度
w31:第3並列pn層的n型區域的寬度
w32:第3並列pn層的p型區域的寬度
X:與半導體基板的主面平行的方向(第1方向)
Y:與半導體基板的主面平行的方向且與第1方向正交的方向(第2方向)
Z:深度方向
P1:第1並列pn層的n型區域與p型區域的重複間距
P2:第2並列pn層的n型區域與p型區域的重複間距
P3:第3並列pn層的n型區域與p型區域的重複間距

Claims (8)

  1. 一種半導體裝置，其特徵係具備：第1導電型的半導體基板；第1並列pn層，其係被設於前述半導體基板的上面，第1的第1導電型區域及第1的第2導電型區域交替地重複配置於與前述半導體基板的上面平行的第1方向；及絕緣閘極構造，其係被設於前述第1並列pn層的上面，前述第1的第1導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第1峰值位置在前述第1方向往兩側分離而變低，前述第1的第1導電型區域的前述第1方向的雜質濃度梯度，係於從前述第1並列pn層的上面到預定深度為止的第1部分，以前述第1峰值位置作為基準，在前述第1方向的兩側對稱，在比前述第1部分更靠前述第1並列pn層的下面側的第2部分，以前述第1峰值位置作為基準，在前述第1方向的兩側相異，前述第1的第2導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第2峰值位置在前述第1方向往兩側分離而變低，前述第1的第2導電型區域的前述第1方向的雜質濃度梯度，係於從前述第1並列pn層的上面到前述預定深度為止的第3部分，以前述第2峰值位置作為基準，在前述第1方向的兩側對稱，在比前述第3部分更靠前述第1並列pn層 的下面側的第4部分，以前述第2峰值位置作為基準，在前述第1方向的兩側相異。
  2. 如請求項1之半導體裝置，其中，前述第1部分的前述第1峰值位置，係前述第1的第1導電型區域的前述第1方向的中心，前述第2部分的前述第1峰值位置，係位於比前述第1的第1導電型區域的前述第1方向的中心更偏離於前述第1方向的位置，前述第3部分的前述第2峰值位置，係前述第1的第2導電型區域的前述第1方向的中心，前述第4部分的前述第2峰值位置，係位於比前述第1的第2導電型區域的前述第1方向的中心更偏離於前述第1方向的位置。
  3. 如請求項1或2之半導體裝置，其中，前述第1部分的前述第1峰值位置與前述第2部分的前述第1峰值位置之前述第1方向的偏離量，係前述第1的第1導電型區域與前述第1的第2導電型區域的重複間距的7%以上18%以下。
  4. 如請求項1或2之半導體裝置，其中，前述第2部分的前述第1峰值位置偏離於前述第1方向的方向與前述第4部分的前述第2峰值位置偏離於前述第1方向的方向，係相同的方向，前述第2部分的前述第1峰值位置偏離於前述第1方向的方向，係於全部的前述第2部分相同， 前述第4部分的前述第2峰值位置偏離於前述第1方向的方向，係於全部的前述第4部分相同。
  5. 如請求項1或2之半導體裝置，其中，更具備：包圍前述第1並列pn層的周圍，以比前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距更窄的間距，第2的第1導電型區域及第2的第2導電型區域交替地重複配置於前述第1方向之第2並列pn層，前述第2的第1導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第3峰值位置在前述第1方向往兩側分離而變低，前述第2的第1導電型區域的前述第1方向的雜質濃度梯度，係以前述第3峰值位置作為基準，在前述第1方向的兩側對稱，前述第2的第2導電型區域的雜質濃度，係隨著從雜質濃度成為最大的第4峰值位置在前述第1方向往兩側分離而變低，前述第2的第2導電型區域的前述第1方向的雜質濃度梯度，係以前述第4峰值位置作為基準，在前述第1方向的兩側對稱。
  6. 如請求項5之半導體裝置，其中，更具備：被設於前述第1並列pn層與前述第2並列pn層之間，包圍前述第1並列pn層的周圍，以和前述第1的第1導電型區域及前述第1的第2導電型區域的重複間距相同的間距，第3的第1導電型區域及第3的第2導電型區域交替地重複配置 於前述第1方向之第3並列pn層，前述第3的第2導電型區域的雜質濃度分佈，係與前述第1的第2導電型區域的雜質濃度的雜質濃度分佈相同，僅被配置於最內側的前述第3的第2導電型區域，前述第1方向的雜質濃度梯度與前述第1的第2導電型區域的前述第1方向的雜質濃度梯度相同。
  7. 如請求項1或2之半導體裝置，其中，在前述半導體基板與前述第1並列pn層之間，係具備第1導電型的半導體層。
  8. 如請求項1或2之半導體裝置，其中，具備：第1絕緣閘極型場效電晶體，其係具有被設於前述半導體基板的前述第1並列pn層及前述絕緣閘極構造；及第2絕緣閘極型場效電晶體，其係以比前述第1絕緣閘極型場效電晶體更少的個數具有被設於前述半導體基板之與前述第1絕緣閘極型場效電晶體相同的單元構造的複數的單元。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102777303B1 (ko) * 2020-07-31 2025-03-10 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
JP7543960B2 (ja) * 2021-03-25 2024-09-03 株式会社デンソー 半導体装置とその製造方法
CN115513275B (zh) * 2021-06-07 2025-06-03 华润微电子（重庆）有限公司 超结mosfet器件
CN114068754B (zh) * 2021-12-29 2024-05-14 上海集成电路研发中心有限公司 双面雪崩光电二极管及其制备方法
JP2023114931A (ja) * 2022-02-07 2023-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US12464791B2 (en) * 2022-03-07 2025-11-04 Denso Corporation Semiconductor device
JP7791059B2 (ja) * 2022-08-01 2025-12-23 株式会社デンソー 半導体装置とその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP3925319B2 (ja) * 2002-06-14 2007-06-06 富士電機デバイステクノロジー株式会社 半導体素子
CN100530679C (zh) * 2004-08-04 2009-08-19 富士电机电子技术株式会社 半导体元件
JP5342752B2 (ja) * 2006-05-16 2013-11-13 株式会社東芝 半導体装置
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5867606B2 (ja) 2012-07-19 2016-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6668687B2 (ja) * 2015-04-02 2020-03-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6512025B2 (ja) 2015-08-11 2019-05-15 富士電機株式会社 半導体素子及び半導体素子の製造方法
JP6693131B2 (ja) * 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
US10381274B2 (en) 2016-02-09 2019-08-13 Fuji Electric Co., Ltd. Assessment method, and semiconductor device manufacturing method
JP6651966B2 (ja) 2016-02-09 2020-02-19 富士電機株式会社 評価方法、および、半導体装置の製造方法
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
JP6207676B2 (ja) 2016-06-16 2017-10-04 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ
JP6805620B2 (ja) * 2016-08-10 2020-12-23 富士電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions

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