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TWI802048B - Ｌｄｍｏｓ電晶體及其製造方法 - Google Patents

Ｌｄｍｏｓ電晶體及其製造方法 Download PDF

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TWI802048B
TWI802048B TW110138598A TW110138598A TWI802048B TW I802048 B TWI802048 B TW I802048B TW 110138598 A TW110138598 A TW 110138598A TW 110138598 A TW110138598 A TW 110138598A TW I802048 B TWI802048 B TW I802048B
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王加坤
吳兵
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大陸商杭州芯邁半導體技術有限公司
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Abstract

公開了一種橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor,LDMOS)電晶體及其製造方法，所述方法包括：在第一摻雜類型的襯底上形成外延層；在所述外延層的上表面形成閘極結構；在所述外延層內形成第二摻雜類型的源區，所述第二摻雜類型與所述第一摻雜類型相反；在所述外延層上表面以及所述閘極結構上形成圖案化的第一絕緣層，所述圖案化的第一絕緣層至少包括覆蓋所述閘極結構靠近所述源區的側壁的側牆，且至少裸露部分所述源區；採用所述側牆作為掩膜，形成第一導電通道，所述第一導電通道由所述源區延伸至所述襯底的上表面，以將所述源區與所述襯底連接；以及在所述外延層內形成第二摻雜類型的漏區。根據本發明提供的方法形成的LDMOS電晶體，不僅解決工藝一致性問題，還減小了源區下方的橫向體電阻。

Description

LDMOS電晶體及其製造方法
本發明涉及半導體器件技術領域，更具體地，涉及LDMOS電晶體及其製造方法。
在各種電子系統中，諸如直流電源(Direct Current,DC)至DC電壓變換器之類的電壓調節器用於提供穩定的電壓源。低功率設備(例如筆記本、行動電話等)中的電池管理尤其需要高效率的DC至DC變換器。開關型電壓調節器通過將輸入DC電壓轉換成高頻電壓、然後對高頻輸入電壓進行濾波以產生輸出DC電壓來產生輸出電壓。具體地，開關型調節器包括用於交替地將DC電壓源(例如電池)耦合至負載(例如積體電路(integrated circuit,IC))和將二者去耦合的功率開關。
功率開關可以是半導體器件，包括金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)和絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor,IGBT)等。LDMOS電晶體的源區形成在與LDMOS電晶體的導電類型相反摻雜類型的體區中，漏區形成在與器件的導電類型相同摻雜類型的高阻的漂移區中。由於漂移區的存在，LDMOS電晶體的汲極可以承受高電壓。因此，LDMOS電晶體具有大驅動電流、低導通電阻和高擊穿電壓的優點，廣泛地用於開關型調節器。
現有技術的LDMOS電晶體，如圖1所示，包括P襯底901、P外延層902、P摻雜區903、P體區904、N漂移區905、源區 906、漏區907、閘極908、源極電極909以及汲極電極910。在形成LDMOS電晶體的現有工藝中，通過位於P外延層902的P摻雜區903連接位於P外延層902上表面的源區906和P襯底901，從而使得源極電極909可位於P襯底901的下表面。實現該結構的工藝一般為，一道或多道離子注入，然後進行高溫推結，使得P摻雜區903向P外延層902下表面擴散。
然而，LDMOS電晶體中的P摻雜區903進行高溫擴散時，不僅存在縱向擴散，而且會產生橫向擴散，這就導致LDMOS電晶體的尺寸很難縮小，此外，P摻雜區903本身的電阻也會給LDMOS晶體管帶來不利影響，從而影響產品性能。
綜上所述，本發明提供一種LDMOS電晶體及其製造方法，以減小LDMOS電晶體結構的尺寸，減小電阻，提高產品性能。
根據本發明的一方面，提供一種製造LDMOS電晶體的方法，包括：在第一摻雜類型的襯底上形成外延層；在所述外延層的上表面形成閘極結構；在所述外延層內形成第二摻雜類型的源區，所述第二摻雜類型與所述第一摻雜類型相反；在所述外延層上表面以及所述閘極結構上形成圖案化的第一絕緣層，所述圖案化的第一絕緣層至少包括覆蓋所述閘極結構靠近所述源區的側壁的側牆，且至少裸露部分所述源區；採用所述側牆作為掩膜，形成第一導電通道，所述第一導電通道由所述源區延伸至所述襯底的上表面，以將所述源區與所述襯底連接；以及在所述外延層內形成第二摻雜類型的漏區。
優選地，形成圖案化的第一絕緣層的方法包括：形成覆蓋所述外延層上表面以及覆蓋所述閘極結構上表面和側壁的第一絕緣層；在所述第一絕緣層上形成圖案化的掩膜層，所述圖案化的掩膜層裸露所述源區上方和部分所述閘極結構上方的第一絕緣層；以及採用刻蝕 工藝部分刻蝕被所述圖案化的掩膜層裸露的所述第一絕緣層以形成覆蓋所述閘極結構側壁的所述側牆。
優選地，形成所述第一導電通道的方法包括：以所述側牆，所述閘極結構，所述圖案化的掩膜層為掩膜，採用刻蝕工藝自對準刻蝕所述外延層以形成第一溝槽；以及在所述第一溝槽中填充第一導電材料，以形成所述第一導電通道。
優選地，刻蝕所述外延層的同時，部分所述側牆，部分所述閘極結構，以及部分所述圖案化的掩膜層也被刻蝕。
優選地，所述閘極結構的最頂層包括第一阻擋層，所述外延層和所述第一阻擋層具有高的刻蝕選擇比。
優選地，所述閘極結構最頂層的部分所述第一阻擋層至少被刻蝕。
優選地，所述閘極結構的最頂層包括氮化物。
優選地，所述刻蝕工藝為各向異性刻蝕工藝。
優選地，還包括：在填充所述第一溝槽前，在被所述第一溝槽暴露的襯底中形成第一摻雜類型的體接觸區，所述體接觸區通過所述第一導電通道與所述源區連接。
優選地，還包括：去除被刻蝕後在第一絕緣層上保留的所述圖案化的掩膜層。
優選地，還包括：在所述第一導電通道，所述閘極結構以及所述圖案化第一絕緣層上沉積第二導電材料，刻蝕靠近所述漏區的部分第二導電材料以形成遮罩導體層，所述遮罩導體層與所述第一導電通道電連接。
優選地，形成所述漏區的方法包括：在所述遮罩導體層和所述圖案化的第一絕緣層上沉積第二絕緣層；依次刻蝕部分所述第二絕緣層和所述圖案化的第一絕緣層以形成第二溝槽；以及通過所述第二溝槽形成從外延層的上表面延伸至其內的所述漏區。
優選地，還包括：用第三導電材料填充所述第二溝槽 以形成所述第二導電通道，在所述第二絕緣層的上表面形成汲極電極，使得所述第二導電通道連接所述漏區和所述汲極電極。
優選地，形成所述閘極結構的步驟包括：在所述外延層的上表面形成閘極介質層，在所述閘極介質層上形成閘極導體，在所述閘極導體上形成矽化物層，在所述矽化物上形成第三絕緣層，以及在所述第三絕緣層形成第一阻擋層；依次刻蝕第一阻擋層、所述第三絕緣層、所述矽化物層、所述閘極導體，以在所述外延層的上表面的形成所述閘極結構。
優選地，形成所述源區之前，還包括：以所述閘極結構作為掩膜，在所述外延層的第一區域內進行第一摻雜類型的摻雜，以形成從所述外延層的上表面延伸至其內的體區，其中，所述源區位於所述體區中，所述體區至少部分延伸至所述閘極結構的下方。
優選地，形成所述源區之前，還包括：以所述閘極結構作為掩膜，在所述外延層的第二區域內進行第二摻雜類型的摻雜，以形成從所述襯底的上表面延伸至其內的漂移區，其中，所述漏區位於所述漂移區中。
優選地，還包括：在所述襯底的下表面形成源極電極，所述源極電極通過所述第一導電通道與所述源區電連接。
根據本發明的另一方面，提供一種LDMOS電晶體，包括：位於第一摻雜類型的襯底上的外延層；位於所述外延層的上表面的閘極結構；位於所述外延層內的第二摻雜類型的源區，所述第二摻雜類型與所述第一摻雜類型相反；覆蓋所述外延層的上表面以及所述閘極結構的圖案化的第一絕緣層，所述圖案化的第一絕緣層至少包括覆蓋所述閘極結構靠近所述源區的側壁的側牆；由所述源區延伸至所述襯底上表面的第一導電通道，所述源區通過所述第一導電通道與所述襯底連接；覆蓋所述第一導電通道和所述圖案化的第一絕緣層的遮罩導體層；以及位於所述外延層內的漏區。
優選地，所述第一導電通道以所述側牆為掩膜自對準 形成。
優選地，所述圖案化的第一絕緣層至少裸露部分所述閘極結構的上表面。
優選地，所述第一導電通道與所述側牆的部分側面接觸。
優選地，所述遮罩導體層裸露靠近所述漏區的所述圖案化的第一絕緣層。
優選地，還包括：位於所述襯底內的第一摻雜類型的體接觸區，所述第一導電通道將所述體接觸區和所述源區連接。
優選地，還包括：在所述外延層的第一區域，從所述外延層上表面延伸至其內的具有第一摻雜類型的體區，所述源區位於所述體區中，所述體區至少部分延伸至所述閘極結構的下方。
優選地，其中，還包括：在所述外延層的第二區域，從所述外延層上表面延伸至其內的具有第二摻雜類型的漂移區，所述漏區位於所述漂移區中。
優選地，其中，還包括：位於所述遮罩導體層和所述圖案化的第一絕緣層上的第二絕緣層；位於所述第二絕緣層上表面的汲極電極；以及連接所述漏區和所述汲極電極的第二導電通道，所述第二導電通道由所述第二絕緣層延伸至所述漏區。
優選地，其中，所述閘極結構包括：位於所述外延層的上表面的閘極介質層，位於所述閘極介質層上的閘極導體，位於所述閘極導體上的矽化物層，位於所述矽化物上的第三絕緣層，以及位於所述第三絕緣層上的第一阻擋層，至少所述閘極介質層、所述閘極導體、所述矽化物層以及所述第三絕緣層的尺寸對應。
優選地，其中，所述閘極介質層，所述閘極導體，所述矽化物以及所述第三絕緣層具有相同的寬度，所述第一阻擋層的寬度小於所述第三絕緣層的寬度。
優選地，其中，所述遮罩導體層依次與所述第一導電 通道的上表面，所述側牆，所述第三絕緣層的上表面，所述第一阻擋層的側面，所述圖案化第一絕緣層的上表面接觸。
優選地，其中，所述第三絕緣層靠近所述源區的部分上表面被所述第一阻擋層裸露。
優選地，其中，所述第一阻擋層為氮化物。
優選地，其中，還包括：位於所述襯底的下表面的源極電極。
根據本發明提供的製造LDMOS電晶體的方法，利用側牆為掩膜，自對準工藝形成第一導電通道，可以保證源區與閘極之間的距離等於側牆的寬度，以減小源區下的橫向體電阻，有利於提高EAS(雪崩能量)；同時也有效的避免了第一導電通道與閘極結構的對準偏差，解決了工藝的一致性問題；且場板與第一導電通道的上表面直接接觸，使得兩者之間的接觸性更好，提高了工藝的穩定性，從而提高了產品性能。
901:P襯底
902:P外延層
903:P摻雜區
904:P體區
905:N漂移區
906:源區
907:漏區
908:閘極
909:源極電極
910:汲極電極
201:襯底
202:外延層
203:閘極結構
31:閘極介質層
32:閘極導體
33:矽化物層
34:第三絕緣層
35:第一阻擋層
204:體區
205:漂移區
206:源區
207:第一絕緣層
2071:側牆
208:掩膜層
209:體接觸區
210:第一導電通道
211:遮罩導體層
212:第二絕緣層
213:漏區
214:第二導電通道
215:汲極電極
216:源極電極
310:第一溝槽
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中：圖1示出根據現有技術LDMOS電晶體的截面圖；圖2示出根據本發明實施例LDMOS電晶體的截面圖；圖3a至3j示出根據本發明實施例製造LDMOS電晶體的各階段截面圖。
以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件採用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪製。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟後獲得的半導體結構。
應當理解，在描述器件的結構時，當將一層、一個區域稱為位於另一層、另一個區域“上面”或“上方”時，可以指直接位於另 一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。並且，如果將器件翻轉，該一層、一個區域將位於另一層、另一個區域“下面”或“下方”。
如果為了描述直接位於另一層、另一個區域上面的情形，本文將採用“A直接在B上面”或“A在B上面並與之鄰接”的表述方式。在本申請中，“A直接位於B中”表示A位於B中，並且A與B直接鄰接，而非A位於B中形成的摻雜區中。
在本申請中，術語“沖絲”是指在引線框上固定晶片以及進行引線鍵合之後，在注入封裝料的過程中，彼此相鄰的引線由於封裝料的衝擊而彼此接觸導致短路的現象。
在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
本發明實施例的LDMOS電晶體為橫向擴散金屬絕緣物半導體電晶體。
圖2示出根據本發明實施例LDMOS電晶體的截面圖。
請參照圖2，襯底201例如由矽組成，並且是第一摻雜類型的。第一摻雜類型是N型和P型中的一種，第二摻雜類型是N型和P型中的另一種。為了形成N型外延半導體層或區域，可以在外延半導體層和區域中注入N型摻雜劑(例如P、As)。為了形成P型外延層202或區域，可以在外延層202和區域中摻入P型摻雜劑(例如B)。在一個示例中，襯底201是P型摻雜。
第一摻雜類型的外延層202位於襯底201的上表面，外延層202例如由矽組成。外延層202相對於襯底201是輕摻雜層。通過減薄技術減薄襯底201的下表面(與上表面相對)，使源極電極216位於襯底201的下表面。襯底201和外延層202分別包括第一區域以及 第二區域，第一區域位於閘極結構203的一側，第二區域位於閘極結構203的另一側。位於襯底201內有第一摻雜類型的體接觸區209，具體地，位於襯底201的第一區域內。襯底201的第一區域與外延層202的第一區域相對應，即外延層202的第一區域位於襯底201的第一區域上方；襯底201的第二區域與外延層202的第二區域相對應，即外延層202的第二區域位於襯底201的第二區域上方。
體區204位於外延層202內，具體地，位於外延層202的第一區域內，為第一摻雜類型。漂移區205位於外延層202內，具體地，位於外延層202的第二區域內，為第二摻雜類型。體區204與漂移區205在外延層202內可以接觸。源區206位於外延層202的第一區域內，具體地，位於體區204內，體區204將源區206和漂移區205隔開。漏區213位於外延層202的第二區域內，具體地，位於漂移區205內。
閘極結構203位於外延層202的上表面，進一步地，閘極結構203至少位於體區204上方。其中閘極結構203包括閘極介質層31、閘極導體32、矽化物層33、第三絕緣層34以及第一阻擋層35。閘極介質層31將閘極導體32與外延層202隔開，矽化物層33位於閘極導體32上，第三絕緣層34位於矽化物層33上，第一阻擋層35位於第三絕緣層34上。其中，至少閘極介質層31、閘極導體32、矽化物層33以及第三絕緣層34的尺寸對應，即至少閘極介質層31、閘極導體32、矽化物層33以及第三絕緣層34的寬度相同。所述第一阻擋層35的寬度小於等於所述第三絕緣層34的寬度。具體地，在本實施中，所述第一阻擋層35位於部分所述第三絕緣層34上，即所述第一阻擋層35的寬度小於所述第三絕緣層34的寬度。所述第三絕緣層34靠近所述源區206部分的上表面被所述第一阻擋層35裸露。進一步地，所述第三絕緣層34被第一阻擋層35裸露的部分的厚度小於等於其被第一阻擋層35覆蓋的部分的厚度。
第一絕緣層207為所述LDMOS電晶體的場絕緣層，其位於外延層202和部分閘極結構203上，具體的，第一絕緣層207包 括位於外延層202上的第一水準部分、位於閘極結構203兩側壁的豎直部分、位於閘極結構203上的第二水準部分，具體地，所述第一絕緣層207包括位於漂移區205上，位於閘極結構靠近漂移區一側的側壁上，以及位於所述第一阻擋層35上的第一部分和位於閘極結構靠近源區一側的側壁上的第二部分，所述第二部分作為側牆2071。所述側牆2071覆蓋所述源區206，所述側牆2071遠離所述閘極結構一側的側邊與所述源區206遠離所述閘極結構一側的側邊對齊。
在另一實施例中，所述閘極結構的閘極介質層31、閘極導體32、矽化物層33、第三絕緣層34以及第一阻擋層35也可以具有相同的寬度。所述第一絕緣層207也可覆蓋所述閘極結構整個上表面。
第一導電通道210由源區206延伸至襯底201中的體接觸區209處，使得第一導電通道210與體接觸區209相接觸。進一步地，第一導電通道210可以由側牆2071延伸至襯底201中的體接觸區209處，即第一導電通道210可以與側牆2071的部分側壁接觸。其中，第一導電通道210由上而下依次穿過源區206、體區204及外延層202，從而將源區206與襯底201連接。所述第一導電通道210是以所述側牆2071作為掩膜自對準形成。
遮罩導體層211位於第一絕緣層207上，具體的，所述遮罩導體層211依次與第一導電通道210的上表面，所述側牆307的側壁和上表面，所述第三絕緣層34的部分上表面，所述第一阻擋層35的側壁，以及所述第一絕緣層207的第一部分的上表面接觸。且所述遮罩導體層211暴露出位於漂移區205上方的部分第一絕緣層207，所述遮罩導體層211作為所述LDMOS電晶體的場板。所述第一導電通道210將遮罩導體層211、源區206和體接觸區209電連接，以使得所述LDMOS電晶體的場板與源區230的電位相同，例如，連接地電位。
第二絕緣層212位於遮罩導體層211以及第一絕緣層207被遮罩導體層211裸露部分上。第二導電通道214由第二絕緣層212向外延層202的方向延伸，並依次穿過第二絕緣層212、第一絕緣層207， 最終與漏區213相接觸。汲極電極215位於所述第二絕緣層212和第二導電通道214上，以通過所述第二導電通道214與所述漏區213電連接。
根據本發明實施例的LDMOS電晶體，位於外延層第一區域的具有高的深寬比的第一導電通道，該第一導電通道將源區和襯底連接，使得源極電極可以位於襯底的下表面。高的深寬的第一導電通道不僅可以減小LDMOS電晶體結構的尺寸，且可以減小電阻；另外，利用側牆為掩膜，自對準工藝形成第一導電通道，可以保證源區與閘極之間的距離等與側牆的寬度，以減小源區下的橫向體電阻，有利於提高雪崩能量(Energy Avalanche Stress,EAS)雪崩能量；且場板與第一導電通道的上表面直接接觸，使得兩者之間的接觸性更好，提高了工藝的穩定性，從而提高了產品性能。
圖3a和3j示出根據本發明實施例製造LDMOS電晶體的各階段截面圖。
如圖3a所示，在襯底201的上表面上形成外延層202。通過熱氧化的方式，在外延層202的上表面形成閘極介質層31，在閘極介質層31上形成閘極導體32，在閘極導體32上形成矽化物層33，在矽化物層33上形成第三絕緣層34，以及在所述第三絕緣層34上形成第一阻擋層35。採用已知的刻蝕工藝，進一步刻蝕閘極介質層31、閘極導體32、矽化物層33，第三絕緣層34，以及第一阻擋層35以形成閘極結構203，使得閘極結構203位於外延層202的部分上表面。其中，閘極介質層31以及第三絕緣層34可以由氧化物組成，例如，氧化矽。矽化物層33可以包括具有過渡金屬的矽化物，例如Ti、W等。所述第一阻擋層35可以由氮化物組成，例如，氮化矽。
隨後，如在圖3b所示中，採用上述閘極結構203為掩膜，通過自對準工藝注入N型離子，在外延層202中形成漂移區205，漂移區205位於外延層202的第二區域內。採用上述閘極結構203為掩膜，通過自對準工藝注入P型離子，在外延層202中形成體區204，體區204位於外延層202的第一區域內；再採用退火等熱處理，使得形成 的體區204在外延層202中發生擴散，延伸至閘極結構203的下方，並最終與漂移區205接觸。採用N型離子注入在體區204中形成源區206，源區206位於外延層202的第一區域內，並且體區204將源區206與漂移區205隔離。
隨後，如在圖3c所示中，在外延層202以及閘極結構203上沉積第一絕緣層207，使得第一絕緣層207將外延層202的上表面、閘極結構203的上表面以及閘極結構203的側面覆蓋。第一絕緣層207的形狀與外延層202上表面、閘極結構203的結構對應，具體的，第一絕緣層207可以為氧化層。
隨後，如在圖3d所示中，在第一絕緣層207上形成掩膜層，並刻蝕所述掩膜層形成圖案化的掩膜層208，所述圖案化的掩膜層208裸露所述源區206上方和部分所述閘極結構203上方的第一絕緣層207。其中，所述掩膜層可以選擇光刻膠。
隨後，如在圖3e所示中，部分刻蝕被所述圖案化的掩膜層208裸露的所述第一絕緣層207以形成覆蓋所述閘極結構側壁的側牆2071。所述刻蝕為各向異性刻蝕。具體地，以所述圖案化的掩膜層208為掩膜，刻蝕所述第一絕緣層207，直至所述閘極結構上方被所述圖案化的掩膜層208裸露的第一絕緣層207被刻蝕完，形成覆蓋所述閘極結構側壁的所述側牆2071。
隨後，如在圖3f所示中，以所述側牆2071，所述閘極結構203，所述圖案化的掩膜層208為掩膜，自對準刻蝕所述外延層202以形成第一溝槽310。所述刻蝕為各向異性刻蝕。第一溝槽310依次穿過源區206，體區204以及外延層202到達襯底201的上表面，從而使得襯底201的部分上表面被第一溝槽310暴露，然後採用P型離子注入，在襯底201內形成體接觸區209。
其中，在刻蝕所述外延層202時，所述側牆2071，所述部分閘極結構203，所述圖案化的掩膜層208也被部分刻蝕。具體地，所述閘極結構被所述第一絕緣層207裸露的部分的第一阻擋層35被刻蝕， 進一步地，所述第三絕緣層34也被部分刻蝕。其中，所述第一阻擋層優選為氮化物，例如，氮化矽。所述外延層和所述第一阻擋層的材料具有高的刻蝕選擇比。
最後，去除保留在所述第一絕緣層207上的圖案化的掩膜層208。
當然，在另一實施例中，所述圖案化的掩膜層208也可只裸露所述源區上的第一絕緣層，然後刻蝕所述源區206上方的第一絕緣層以形成覆蓋所述閘極結構側壁的側牆2071。那麼在形成第一溝槽的過程中，所述閘極結構的上表面由於被所述圖案化的掩膜層208覆蓋，而不會被刻蝕。具體的工藝過程在此不做限制，只要能實現利用側牆作為掩膜，自對準形成第一溝槽，進而形成第一導電通道即可。
隨後，如在圖3g所示中，將導電材料填充到第一溝槽310內，形成第一導電通道210。具體的，首先在第一溝槽310和第一絕緣層207上沉積導電材料，使得導電材料填充第一溝槽，然後回刻所沉積的導電材料，以去除第一溝槽之外的導電材料，從而在第一溝槽中形成第一導電通道210。在一實施例中，第一導電通道210依次穿過源區206、體區204以及外延層202而到達襯底201的上表面，即第一導電通道210的一端到達襯底201的上表面，與體接觸區209接觸，另一端到達源區上表面，使得所述第一導電通道210將源區230與襯底100連接。優選地，第一導電通道210的另一端可延伸至與所述側牆2071接觸。
隨後，如在圖3h所示中，在所述第一導電通道210上，所述第一絕緣層207以及閘極結構203上沉積第二導電材料，並刻蝕靠近漏區213的部分第二導電材料以形成遮罩導體層211，即所述遮罩導體層211依次與所述第一導電通道210的上表面，所述側牆2071，所述第三絕緣層的上表面，所述第一阻擋層的側面，所述圖案化第一絕緣層207的上表面接觸。所述遮罩導體層211作為所述LDMOS電晶體的場板，所述遮罩導體層211裸露所述漂移區205上方的部分所述第一絕緣層207。所述第一導電通道210與遮罩導體層211的接觸使得LDMOS 電晶體的場板電位與LDMOS電晶體的源區206的電位相同，例如二者均為地電位。在本實施例中，所述遮罩導體層211優選為多晶矽或鎢，當然也可以選擇其他導電材料。
隨後，如在圖3i所示中，在遮罩導體層211以及第一絕緣層207上沉積第二絕緣層212，第二絕緣層212覆蓋所述遮罩導體層211以及第一絕緣層207的上表面。其中，第二絕緣層212可以為氧化層。
隨後，如在圖3j所示中，採用刻蝕工藝，對位於外延層202第二區域上表面的第一絕緣層207、第二絕緣層212進行刻蝕，使得外延層202的第二區域的部分上表面暴露，以形成第二溝槽。第二溝槽由第二絕緣層212向外延層202的方向延伸，並依次穿過第二絕緣層212、第一絕緣層207到達漂移區205的表面，即第二溝槽的一端到達第二絕緣層212的上表面，第二溝槽的另一端到達外延層202的上表面。採用N型離子注入，在暴露的外延層202上形成漏區213，漏區213位於漂移區205以及外延層202第二區域內。
隨後，將導電材料沉積到第二溝槽內，形成第二導電通道214。第二導電通道214的一端到達第二絕緣層212的上表面，另一端到達外延層202的上表面，並與漏區213接觸。
隨後，如在圖2所示中，在第二絕緣層212的上表面形成汲極電極215，第二導電通道214將汲極電極215與漏區213連接。
通過減薄技術減薄的襯底201的下表面，再在下表面沉積金屬層，以形成源極電極216，源極電極216通過第一導電通道210分別與源區206、遮罩導體層211電連接。
上述實施例中，第一導電通道210、第二導電通道214、源極電極215、閘極導體32、遮罩導體層211、以及汲極電極216可以分別由導電材料形成，包括諸如鋁合金或銅之類的金屬材料。
根據本發明實施例提供的製造LDMOS電晶體的方法，利用側牆為掩膜，自對準工藝形成第一導電通道，可以保證源區與閘極 之間的距離等於側牆的寬度，以減小源區下的橫向體電阻，有利於提高EAS(雪崩能量)；同時也有效的避免了第一導電通道與閘極結構的對準偏差，解決了工藝的一致性問題；且場板與第一導電通道的上表面直接接觸，使得兩者之間的接觸性更好，提高了工藝的穩定性，從而提高了產品性能。
應當說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個......”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
依照本發明實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍及其全部範圍和等效物的限制。
201:襯底
202:外延層
203:閘極結構
31:閘極介質層
32:閘極導體
33:矽化物層
34:第三絕緣層
35:第一阻擋層
204:體區
205:漂移區
206:源區
207:第一絕緣層
2071:側牆
209:體接觸區
210:第一導電通道
211:遮罩導體層
212:第二絕緣層
213:漏區
214:第二導電通道
215:汲極電極
216:源極電極

Claims (30)

  1. 一種製造LDMOS電晶體的方法，包括：在第一摻雜類型的襯底上形成外延層；在所述外延層的上表面形成閘極結構；在所述外延層內形成第二摻雜類型的源區，所述第二摻雜類型與所述第一摻雜類型相反；在所述外延層上表面以及所述閘極結構上形成圖案化的第一絕緣層，所述圖案化的第一絕緣層至少包括覆蓋所述閘極結構靠近所述源區的側壁的側牆，且至少裸露部分所述源區，其中，形成圖案化的第一絕緣層的方法包括：形成覆蓋所述外延層上表面以及覆蓋所述閘極結構上表面和側壁的第一絕緣層；在所述第一絕緣層上形成圖案化的掩膜層，所述圖案化的掩膜層裸露所述源區上方和部分所述閘極結構上方的第一絕緣層；以及採用刻蝕工藝部分刻蝕被所述圖案化的掩膜層裸露的所述第一絕緣層以形成覆蓋所述閘極結構側壁的所述側牆；採用所述側牆作為掩膜，形成第一導電通道，所述第一導電通道由所述源區延伸至所述襯底的上表面，以將所述源區與所述襯底連接；以及在所述外延層內形成第二摻雜類型的漏區。
  2. 如請求項1所述的方法，其中，形成所述第一導電通道的方法包括：以所述側牆，所述閘極結構，所述圖案化的掩膜層為掩膜，採用刻蝕工藝自對準刻蝕所述外延層以形成第一溝槽；以及在所述第一溝槽中填充第一導電材料，以形成所述第一導電通道。
  3. 如請求項2所述的方法，其中，刻蝕所述外延層的同時，部分所述側牆，部分所述閘極結構，以及部分所述圖案化的掩膜層也被刻蝕。
  4. 如請求項3所述的方法，其中，所述閘極結構的最頂層包括第一阻擋層，所述外延層和所述第一阻擋層具有高的刻蝕選擇比。
  5. 如請求項4所述的方法，其中，所述閘極結構最頂層的部分所述第一阻擋層至少被刻蝕。
  6. 如請求項1所述的方法，其中，所述閘極結構的最頂層包括氮化物。
  7. 如請求項2所述的方法，其中，所述刻蝕工藝為各向異性刻蝕工藝。
  8. 如請求項2所述的方法，還包括：在填充所述第一溝槽前，在被所述第一溝槽暴露的襯底中形成第一摻雜類型的體接觸區，所述體接觸區通過所述第一導電通道與所述源區連接。
  9. 如請求項3所述的方法，還包括：去除被刻蝕後在第一絕緣層上保留的所述圖案化的掩膜層。
  10. 如請求項1所述的方法，還包括：在所述第一導電通道，所述閘極結構以及所述圖案化第一絕緣層上沉積第二導電材料，刻蝕靠近所述漏區的部分第二導電材料以形成遮罩導體層，所述遮罩導體層與所述第一導電通道電連接。
  11. 如請求項10所述的方法，其中，形成所述漏區的方法包括：在所述遮罩導體層和所述圖案化的第一絕緣層上沉積第二絕緣層；依次刻蝕部分所述第二絕緣層和所述圖案化的第一絕緣層以形成第二溝槽；以及通過所述第二溝槽形成從外延層的上表面延伸至其內的所述漏區。
  12. 如請求項11所述的方法，還包括：用第三導電材料填充所述第二溝槽以形成所述第二導電通道，在所述第二絕緣層的上表面形成汲極電極，使得所述第二導電通道連接所述漏區和所述汲極電極。
  13. 如請求項4所述的方法，其中，形成所述閘極結構的步驟包括：在所述外延層的上表面形成閘極介質層，在所述閘極介質層上形成閘極導體，在所述閘極導體上形成矽化物層，在所述矽化物上形成第三絕緣層，以及在所述第三絕緣層形成第一阻擋層；依次刻蝕第一阻擋層、所述第三絕緣層、所述矽化物層、所述閘極導體，以在所述外延層的上表面形成所述閘極結構。
  14. 如請求項1所述的方法，其中，形成所述源區之前，還包括：以所述閘極結構作為掩膜，在所述外延層的第一區域內進行第一摻雜類型的摻雜，以形成從所述外延層的上表面延伸至其內的體區，其中，所述源區位於所述體區中，所述體區至少部分延伸至所述閘極結構的下方。
  15. 如請求項1所述的方法，其中，形成所述源區之前，還包括：以所述閘極結構作為掩膜，在所述外延層的第二區域內進行第二摻雜類型的摻雜，以形成從所述襯底的上表面延伸至其內的漂移區，其中，所述漏區位於所述漂移區中。
  16. 如請求項1所述的方法，其中，還包括：在所述襯底的下表面形成源極電極，所述源極電極通過所述第一導電通道與所述源區電連接。
  17. 一種LDMOS電晶體，包括：位於第一摻雜類型的襯底上的外延層；位於所述外延層的上表面的閘極結構，其中，所述閘極結構包括：位於所述外延層的上表面的閘極介質層，位於所述閘極介質層上的閘極導體，位於所述閘極導體上的矽化物層，位於所 述矽化物上的第三絕緣層，以及位於所述第三絕緣層上的第一阻擋層，至少所述閘極介質層、所述閘極導體、所述矽化物層以及所述第三絕緣層的尺寸對應；位於所述外延層內的第二摻雜類型的源區，所述第二摻雜類型與所述第一摻雜類型相反；覆蓋所述外延層的上表面以及所述閘極結構的圖案化的第一絕緣層，所述圖案化的第一絕緣層至少包括覆蓋所述閘極結構靠近所述源區的側壁的側牆；由所述源區延伸至所述襯底上表面的第一導電通道，所述源區通過所述第一導電通道與所述襯底連接；覆蓋所述第一導電通道和所述圖案化的第一絕緣層的遮罩導體層；以及位於所述外延層內的漏區。
  18. 如請求項17所述的LDMOS電晶體，其中，所述第一導電通道以所述側牆為掩膜自對準形成。
  19. 如請求項17所述的LDMOS電晶體，其中，所述圖案化的第一絕緣層至少裸露部分所述閘極結構的上表面。
  20. 如請求項17所述的LDMOS電晶體，其中，所述第一導電通道與所述側牆的部分側面接觸。
  21. 如請求項17所述的LDMOS電晶體，其中，所述遮罩導體層裸露靠近所述漏區的所述圖案化的第一絕緣層。
  22. 如請求項17所述的LDMOS電晶體，其中，還包括：位於所述襯底內的第一摻雜類型的體接觸區，所述第一導電通道將所述體接觸區和所述源區連接。
  23. 如請求項17所述的LDMOS電晶體，其中，還包括：在所述外延層的第一區域，從所述外延層上表面延伸至其內的具有第一摻雜類型的體區，所述源區位於所述體區中，所述體區至少部分延 伸至所述閘極結構的下方。
  24. 如請求項17所述的LDMOS電晶體，其中，還包括：在所述外延層的第二區域，從所述外延層上表面延伸至其內的具有第二摻雜類型的漂移區，所述漏區位於所述漂移區中。
  25. 如請求項17所述的LDMOS電晶體，其中，還包括：位於所述遮罩導體層和所述圖案化的第一絕緣層上的第二絕緣層；位於所述第二絕緣層上表面的汲極電極；以及連接所述漏區和所述汲極電極的第二導電通道，所述第二導電通道由所述第二絕緣層延伸至所述漏區。
  26. 如請求項17所述的LDMOS電晶體，其中，所述閘極介質層，所述閘極導體，所述矽化物以及所述第三絕緣層具有相同的寬度，所述第一阻擋層的寬度小於所述第三絕緣層的寬度。
  27. 如請求項17所述的LDMOS電晶體，其中，所述遮罩導體層依次與所述第一導電通道的上表面，所述側牆，所述第三絕緣層的上表面，所述第一阻擋層的側面，所述圖案化第一絕緣層的上表面接觸。
  28. 如請求項17所述的LDMOS電晶體，其中，所述第三絕緣層靠近所述源區的部分上表面被所述第一阻擋層裸露。
  29. 如請求項17所述的LDMOS電晶體，其中，所述第一阻擋層為氮化物。
  30. 如請求項17所述的LDMOS電晶體，其中，還包括：位於所述襯底的下表面的源極電極。
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