TWI898895B - 半導體元件及其製作方法 - Google Patents

Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一金屬間介電層於一基底之邏輯區以及電容區上，然後形成第一金屬內連線於邏輯區以及第二金屬內連線於電容區的金屬間介電層內，去除第二金屬內連線旁之金屬間介電層，再形成一高介電常數介電層於第一金屬內連線上並延伸至第二金屬內連線旁，其中高介電常數介電層環繞一氣孔。

Description

半導體元件及其製作方法

本發明是關於一種製作半導體元件的方法，尤指一種於金屬內連線結構中形成氣孔(air gap)的方法。

隨著半導體元件尺寸的逐漸縮小，內連線結構的線寬的逐漸變窄也使得傳輸訊號的線阻值(line resistance,R)變大。此外，導線間的間距縮小也使得寄生電容(parasitic capacitance,C)變大。因此，使得訊號因RC延遲的狀況增加，導致晶片運算速度減慢，降低了晶片的效能。

寄生電容(C)係與介電層之介電常數或k值(k-value)呈線性相關。低介電常數介電材料可降低晶片上整個內連線結構的電容值、降低訊號的RC延遲以及增進晶片效能。降低整體的電容同時降低了耗電量。對於超大型積體電路(ULSI)的設計而言，採用低介電常數材料以及低阻值的金屬材料，可以使得 整個內連線結構達到最佳效能。因此，習知技術通常試圖藉由將金屬間的間隙以低介電常數材料填滿以降低RC延遲。

一般常用氧化矽材料(SiO₂)作為介電材料，雖然其具有相對高的介電常數值(4.1-4.5)，但由於其具有良好的熱穩定性與化學穩定性，再加上容易藉由一般的氧化物蝕刻製程形成高深寬比(high aspect ratio)的接觸窗與介層洞，因此仍被廣泛的採用。然而，隨著元件尺寸縮小以及封裝密度增高，勢必需要縮減金屬導線間的間距，以有效的連結整個積體電路。因此，目前也研發出多種低介電常數之材料，以進一步降低晶片的RC值。諸如氟化二氧化矽(fluorinated SiO₂)、氣溶膠(aerogel)、聚合物等等。另一種降低內連線間的介電常數值之方法則是在結構中形成氣隙(air gap)。一般氧化矽材料的介電常數約介於4或更高，而空氣的介電常數則約為1左右。

雖然對於降低RC值而言，空氣為最佳的介電材料。然而，要實際在積體電路製程中引入氣隙結構面臨許多問題。例如：不具支撐力的氣隙結構會造成半導體裝置整體的結構應力強度隨之減弱，可能使得結構變形，而弱化的結構更可能在後續的積體電路製程中遭遇各種不同的問題。因此，需要一種內連線結構以及其製造方法來克服上述問題。

本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一金屬間介電層於一基底之邏輯區以及電容區上，然後形成第一金屬內連線於邏輯區以及第二金屬內連線於電容區的金屬間介電層內，去除第二金屬內連線旁之金屬間介電層，再形成一高介電常數介電層於第一金屬內連線上並延伸至第二金屬內連線旁，其中高介電常數介電層環繞一氣孔。

本發明另一實施例揭露一種半導體元件，其主要包含第一金屬內連線設於一邏輯區以及一第二金屬內連線設於一電容區以及一高介電常數介電層設於該第二金屬內連線旁，其中高介電常數介電層環繞一氣孔。

12:基底

14:邏輯區

16:電容區

18:金屬間介電層

20:金屬內連線

22:圖案化遮罩

24:高介電常數介電層

26:氣孔

28:停止層

30:金屬內連線

32:金屬內連線

34:金屬內連線

36:金屬內連線

38:金屬間介電層

40:金屬內連線

44:高介電常數介電層

46:氣孔

第1圖至第6圖為本發明一實施例製作金屬內連線結構之方法示意圖。

第7圖揭露本發明一實施例邏輯區與電容區之金屬內連線之上視圖。

請參照第1圖至第6圖，第1圖至第6圖為本發明一實施例製作金屬內連線結構之方法示意圖。如第1圖所示，首先提供一基底12，例如一由半導體材料所構成的基底12，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組，且基底12上包含一設 有如金氧半導體電晶體的邏輯區14以及一設有電容器的電容區16。

此外，基底12上可包含例如金氧半導體(metal-oxide semiconductor,MOS)電晶體等主動元件、被動元件、導電層以及例如層間介電層(interlayer dielectric,ILD)(圖未示)等介電層覆蓋於其上。更具體而言，基底12上可包含平面型或非平面型(如鰭狀結構電晶體)等MOS電晶體元件，其中MOS電晶體可包含金屬閘極以及源極/汲極區域、側壁子、磊晶層、接觸洞蝕刻停止層等電晶體元件，層間介電層較可設於基底12上並覆蓋MOS電晶體，且層間介電層可具有複數個接觸插塞電連接MOS電晶體之閘極以及/或源極/汲極區域。由於平面型或非平面型電晶體與層間介電層等相關製程均為本領域所熟知技藝，在此不另加贅述。

然後於邏輯區14與電容區16的層間介電層上形成一金屬間介電層18，再進行一金屬內連線製程於金屬間介電層18內形成金屬內連線20。例如，可先進行一道或一道以上微影暨蝕刻製程去除部分金屬間介電層18形成接觸洞(圖未示)，再填入導電材料於各接觸洞內並搭配平坦化製程如化學機械研磨(chemical mechanical polishing,CMP)製程以形成金屬內連線20於金屬間介電層18內，其中金屬內連線20可連接基底12上的MOS電晶體及/或電容等元件。依據本發明一實施例，設於金屬間介電層18內的金屬內連線20可依據單鑲嵌製程或雙鑲嵌製程 鑲嵌於金屬間介電層18內。例如金屬內連線20可更細部包含一阻障層以及一金屬層，其中阻障層可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等所構成的群組，但不侷限於此。由於雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。

另外在本實例中金屬內連線20較佳包含銅、金屬間介電層18較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate,TEOS)，但不侷限於此，金屬間介電層18又可包含一超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)，這些變化型均屬本發明所涵蓋的範圍。

然後如第2圖所示，先形成一圖案化遮罩22如圖案化光阻覆蓋邏輯區14的金屬間介電層18與金屬內連線20並暴露出電容區16的金屬間介電層18與金屬內連線20。

接著如第3圖所示，利用圖案化遮罩22為遮罩進行一蝕刻製程如乾蝕刻(dry etch)去除電容區16的部分金屬間介電層18，使剩餘的金屬間介電層18頂表面約略切齊金屬內連線20底表面，並藉此暴露出部分金屬內連線20的頂表面及部分側壁。之後再去除圖案化遮罩22。需注意的是，本階段以蝕刻去除電容區16的部分金屬間介電層18後雖使剩餘的金屬間介電層 18頂表面切齊金屬內連線20底表面為例，但不侷限於此，依據本發明其他實施例以蝕刻去除電容區16的部分金屬間介電層18後剩餘的金屬間介電層18頂表面可選擇略低於或略高於金屬內連線20底表面，這些均屬本發明所涵蓋的範圍。

隨後如第4圖所示，形成一高介電常數介電層24並覆蓋邏輯區14與電容區16的金屬間介電層18與金屬內連線20，其中高介電常數介電層24較佳由邏輯區14的金屬間介電層18與金屬內連線20頂表面延伸至電容區16的金屬內連線20頂表面及側壁並填入金屬內連線20之間的空隙形成氣孔26。換句話說，電容區16金屬內連線20之間的各氣孔26較佳被高介電常數介電層20所環繞，邏輯區14金屬內連線20之間則被金屬間介電層18所環繞且無氣孔。

依據本發明較佳實施例，高介電常數介電層24的高度較佳略高於金屬內連線20高度，其中高介電常數介電層24底表面較佳切齊金屬內連線20底表面且高介電常數介電層24頂表面略高於金屬內連線20頂表面。金屬內連線20之間的氣孔26高度則可依據高介電常數介電層24的高度任意調整，例如氣孔26頂表面可略低於、切齊或略高於兩側的金屬內連線20頂表面，這些均屬本發明所涵蓋的範圍。

在本實施例中，高介電常數介電層24高度較佳介於50-100埃且金屬間介電層18的介電常數較佳小於高介電常數介 電層24的介電常數，例如高介電常數介電層24可包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)、鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)、或其組合所組成之群組。

接著如第5圖所示，於邏輯區14與電容區16的高介電常數介電層24上形成另一組金屬內連線結構電連接前述下層之金屬內連線20，例如可先依序形成一停止層28以及另一金屬間介電層38並覆蓋於高介電常數介電層24表面。在本實施例中，停止層28可包含氮摻雜碳化物層(nitrogen doped carbide,NDC)、氮化矽、氮碳化矽(silicon carbon nitride,SiCN)或氮氧化矽(silicon oxynitride,SiON)，而金屬間介電層38則可包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate,TEOS)或一超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)，這些變化型均屬本發明所涵蓋的範圍。

隨後如第6圖所示，可先比照第1圖至第4圖的製程先進行金屬內連線製程於邏輯區14與電容區16的金屬間介電層38內形成金屬內連線40連接下層的金屬內連線20。例如，可先利用微影暨蝕刻製程去除部分金屬間介電層38、部分停止層28以及部分高介電常數介電層25形成接觸洞，再填入導電或金屬材料並搭配平坦化製程形成金屬內連線40，其中部分金屬內連線40可選擇直接連接下層的金屬內連線20而剩餘的金屬內連線40則可選擇浮置於金屬間介電層38內。

之後再依據第2圖至第4圖的製程利用一圖案化遮罩(圖未示)為遮罩去除電容區16的部分金屬間介電層38，使剩餘的金屬間介電層38頂表面約略切齊金屬內連線40底表面，並藉此暴露出部分金屬內連線40的頂表面及部分側壁。然後再形成一高介電常數介電層44覆蓋邏輯區14與電容區16的金屬間介電層38與金屬內連線40，其中高介電常數介電層44較佳由邏輯區14的金屬間介電層38與金屬內連線40頂表面延伸至電容區16的金屬內連線40頂表面及側壁並填入金屬內連線40之間的空隙形成氣孔46。

如同下層的金屬內連線20及氣孔26，金屬內連線40之間的氣孔46高度可依據高介電常數介電層44的高度任意調整，例如氣孔46頂表面可略低於、切齊或略高於兩側的金屬內連線40頂表面，這些均屬本發明所涵蓋的範圍。至此完成本發 明一實施例之半導體元件或金屬內連線結構的製作。

請再參照第7圖，第7圖為本發明一實施例之邏輯區與電容區之金屬內連線之上視圖。如第7圖所示，本發明於第4圖形成高介電常數介電層24與氣孔26後從上視角度來看邏輯區14的金屬內連線20較佳沿著單一方向如X方向延伸於基底12或金屬間介電層18內，電容區16的金屬內連線20則為了提升整體電容面積呈現手指狀延伸於金屬間介電層18內。從細部來看，電容區16的金屬內連線20可包含一組設於左側沿著X方向延伸的金屬內連線30以及一沿著Y方向延伸的金屬內連線32連接金屬內連線30以及另一組設於右側沿著X方向延伸的金屬內連線34以及一沿著Y方向延伸的金屬內連線36連接金屬內連線34，其中沿著X方向延伸的金屬內連線30與金屬內連線34較佳交錯設置。此外，設於金屬內連線20周圍的高介電常數介電層24則呈現蛇狀並蜿蜒於金屬間介電層18內，其中高介電常數介電層24包含複數個呈現U形的轉折緊鄰並接觸金屬內連線20側壁。

綜上所述，本發明主要先形成金屬內連線20於邏輯區與電容區的金屬間介電層18內，然後去除電容區的部分金屬間介電層，再形成一高介電常數介電層24於電容區的金屬內連線頂表面與側壁並同時形成氣孔26於金屬內連線之間。依據本發明較佳實施例，利用上述製程於邏輯區的金屬內連線周圍維持介電常數較低的金屬間介電層材料可降低RC延遲的狀況，而在電容區於金屬內連線周圍設置高介電常數介電材料則可用來提 升整體電容值。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12:基底

14:邏輯區

16:電容區

18:金屬間介電層

20:金屬內連線

24:高介電常數介電層

26:氣孔

28:停止層

38:金屬間介電層

40:金屬內連線

44:高介電常數介電層

46:氣孔

Claims (11)

1. 一種製作半導體元件的方法，其特徵在於，包含： 形成一第一金屬內連線於包含一主動元件的一邏輯區以及一第二金屬內連線於包含一電容器的一電容區；以及 形成一高介電常數介電層和一氣孔於該第二金屬內連線旁，其中該氣孔被包圍於該高介電常數介電層內。
2. 如申請專利範圍第1項所述之方法，另包含： 形成一金屬間介電層於一基底之該邏輯區以及該電容區上； 形成該第一金屬內連線以及該第二金屬內連線於該金屬間介電層內； 去除該第二金屬內連線旁之該金屬間介電層；以及 形成該高介電常數介電層於該第一金屬內連線上並延伸至該第二金屬內連線。
3. 如申請專利範圍第2項所述之方法，另包含形成該高介電常數介電層於該邏輯區之該第一金屬內連線以及該金屬間介電層頂表面。
4. 如申請專利範圍第2項所述之方法，另包含形成該高介電常數介電層於該電容區之該第二金屬內連線頂表面及側壁。
5. 如申請專利範圍第2項所述之方法，另包含形成該高介電常數介電層於該第二金屬內連線上並同時形成該氣孔於該第二金屬內連線旁。
6. 如申請專利範圍第2項所述之方法，其中該金屬間介電層之介電常數小於該高介電常數介電層之介電常數。
7. 一種半導體元件，其特徵在於，包含： 一第一金屬內連線設於包含一主動元件的一邏輯區以及一第二金屬內連線設於包含一電容器的一電容區；以及 一高介電常數介電層設於該第二金屬內連線旁； 一氣孔，被包圍於該高介電常數介電層內。
8. 如申請專利範圍第7項所述之半導體元件，另包含： 一金屬間介電層設於一基底之該邏輯區以及該電容區上；以及 該第一金屬內連線以及該第二金屬內連線設於該金屬間介電層內。
9. 如申請專利範圍第7項所述之半導體元件，其中該高介電常數介電層設於該邏輯區之該第一金屬內連線以及該金屬間介電層頂表面。
10. 如申請專利範圍第7項所述之半導體元件，其中該高介電常數介電層設於該電容區之該第二金屬內連線頂表面及側壁。
11. 如申請專利範圍第7項所述之半導體元件，其中該金屬間介電層之介電常數小於該高介電常數介電層之介電常數。