TWI898731B

TWI898731B - 平均磨損方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TWI898731B
Application number: TW113126989A
Authority: TW
Inventors: 劉宇恆; 楊宇翔; 徐嘉呈; 劉安城; 林緯
Original assignee: 群聯電子股份有限公司
Priority date: 2024-07-18
Filing date: 2024-07-18
Publication date: 2025-09-21
Also published as: US20260024598A1

Abstract

提供一種平均磨損方法、記憶體儲存裝置及記憶體控制電路單元。所述平均磨損方法包括：取得每一個實體抹除單元的開放位元數；判斷是否存在開放位元數大於第一閾值的第一實體抹除單元；以及響應於存在開放位元數大於第一閾值的第一實體抹除單元，對第一實體抹除單元執行第一平均磨損操作。

Description

平均磨損方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體管理技術，且特別是有關於一種平均磨損方法、記憶體儲存裝置及記憶體控制電路單元。

行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。

隨著人工智慧(AI)技術領域的發展，在進行AI訓練時，可複寫式非揮發性記憶體模組在短時間內不斷地被存取，大幅縮短可複寫式非揮發性記憶體模組的使用壽命。另外，高抹除次數也會對記憶胞造成嚴重的穿隧氧化層退化(tunneling oxide degradation)，從而磨損可複寫式非揮發性記憶體模組。

一般而言，為了延長可複寫式非揮發性記憶體模組的使用壽命，會採用平均磨損(wear leveling)方法來平均地使用可複寫式非揮發性記憶體模組中的實體抹除單元。傳統的平均磨損方法多是採用實體抹除單元的抹除次數(P/E count)及/或錯誤位元(error bit)來做為平均磨損方法的實施依據。然而，基於抹除次數來執行的平均磨損方法，無法對可複寫式非揮發性記憶體模組的磨損狀況進行有效的改良。另一方面，由於在進行AI訓練時多是採用SLC模式來對資料進行存取，在SLC模式下，若是為低抹除次數(例如，未達120k次)，幾乎不會產生錯誤位元，因此，無法以錯誤位元來做為平均磨損方法的實施依據。另外，若是高抹除次數(例如，超過120k次)，錯誤位元急遽增加，此時，可複寫式非揮發性記憶體模組已具有一定程度的耗損。因此，基於錯誤位元來執行的平均磨損方法，亦無法對可複寫式非揮發性記憶體模組的磨損狀況進行有效的改良。

根據上述，如何延長可複寫式非揮發性記憶體模組的使用壽命以及解決由穿隧氧化層退化所導致的不良影響，是本領域技術人員亟欲解決的問題。

本發明提供一種平均磨損方法、記憶體儲存裝置及記憶體控制電路單元，可提供階段性的平均磨損操作，在執行平均磨損操作時，考慮可複寫式非揮發性記憶體模組的耗損程度，可避免可複寫式非揮發性記憶體模組發生嚴重磨損的狀況，並延長可複寫式非揮發性記憶體模組的使用壽命。

本發明的範例實施例提供一種平均磨損方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述平均磨損方法包括：取得各所述多個實體抹除單元的開放位元數；判斷是否存在所述開放位元數大於第一閾值的第一實體抹除單元；以及響應於存在所述開放位元數大於所述第一閾值的所述第一實體抹除單元，對所述第一實體抹除單元執行第一平均磨損操作。

在本發明的一範例實施例中，取得各所述多個實體抹除單元的所述開放位元數的步驟包括：對各所述多個實體抹除單元執行狀態讀取(status read)操作，以取得所述開放位元數。

在本發明的一範例實施例中，執行所述狀態讀取操作的步驟包括：對各所述多個實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得所述開放位元數。

在本發明的一範例實施例中，在執行所述狀態讀取操作的過程中，不執行錯誤檢查與校正操作。

在本發明的一範例實施例中，所述平均磨損方法更包括：取得所述多個實體抹除單元的平均抹除次數；判斷所述平均抹除次數是否大於切換閾值；以及響應於所述平均抹除次數不大於所述切換閾值，基於各所述多個實體抹除單元的抹除次數來執行第二平均磨損操作。

在本發明的一範例實施例中，所述平均磨損方法更包括：響應於所述平均抹除次數大於所述切換閾值，基於各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，所述平均磨損方法更包括：響應於所述平均抹除次數大於所述切換閾值，基於各所述多個實體抹除單元的所述抹除次數與各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，所述開放位元數用以指示各所述多個實體抹除單元的耗損程度。

在本發明的一範例實施例中，所述平均磨損方法更包括：響應於所述開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，輸出警示訊號。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元包括錯誤檢查與校正電路。所述記憶體控制電路單元用以取得各所述多個實體抹除單元的開放位元數。所述記憶體控制電路單元更用以判斷是否存在所述開放位元數大於第一閾值的第一實體抹除單元。響應於存在所述開放位元數大於所述第一閾值的所述第一實體抹除單元，所述記憶體控制電路單元更用以對所述第一實體抹除單元執行第一平均磨損操作。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以對各所述多個實體抹除單元執行狀態讀取操作，以取得所述開放位元數。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以對各所述多個實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得所述開放位元數。

在本發明的一範例實施例中，在所述記憶體控制電路單元執行所述狀態讀取操作的過程中，所述錯誤檢查與校正電路不作動。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以取得所述多個實體抹除單元的平均抹除次數。所述記憶體控制電路單元更用以判斷所述平均抹除次數是否大於切換閾值。響應於所述平均抹除次數不大於所述切換閾值，所述記憶體控制電路單元更用以基於各所述多個實體抹除單元的抹除次數來執行第二平均磨損操作。

在本發明的一範例實施例中，響應於所述平均抹除次數大於所述切換閾值，所述記憶體控制電路單元更用以基於各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，響應於所述平均抹除次數大於所述切換閾值，所述記憶體控制電路單元更用以基於各所述多個實體抹除單元的所述抹除次數與各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，響應於所述開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，所述記憶體控制電路單元更用以輸出警示訊號。

本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路以及記憶體管理電路。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面與所述錯誤檢查與校正電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路用以取得各所述多個實體抹除單元的開放位元數。所述記憶體管理電路更用以判斷是否存在所述開放位元數大於第一閾值的第一實體抹除單元。響應於存在所述開放位元數大於所述第一閾值的所述第一實體抹除單元，所述記憶體管理電路更用以對所述第一實體抹除單元執行第一平均磨損操作。

在本發明的一範例實施例中，所述記憶體管理電路更用以對各所述多個實體抹除單元執行狀態讀取操作，以取得所述開放位元數。

在本發明的一範例實施例中，所述記憶體管理電路更用以對各所述多個實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得所述開放位元數。

在本發明的一範例實施例中，在所述記憶體管理電路執行所述狀態讀取操作的過程中，所述錯誤檢查與校正電路不作動。

在本發明的一範例實施例中，所述記憶體管理電路更用以取得所述多個實體抹除單元的平均抹除次數。所述記憶體管理電路更用以判斷所述平均抹除次數是否大於切換閾值。響應於所述平均抹除次數不大於所述切換閾值，所述記憶體管理電路更用以基於各所述多個實體抹除單元的抹除次數來執行第二平均磨損操作。

在本發明的一範例實施例中，響應於所述平均抹除次數大於所述切換閾值，所述記憶體管理電路更用以基於各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，響應於所述平均抹除次數大於所述切換閾值，所述記憶體管理電路更用以基於各所述多個實體抹除單元的所述抹除次數與各所述多個實體抹除單元的所述開放位元數來執行所述第一平均磨損操作。

在本發明的一範例實施例中，響應於所述開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，所述記憶體管理電路更用以輸出警示訊號。

基於上述，本發明的平均磨損方法、記憶體儲存裝置及記憶體控制電路單元，當平均抹除次數大於切換閾值時，意即，在高抹除次數的狀況下，根據用以指示實體抹除單元的耗損程度的開放位元數來執行第一平均磨損操作，以避免可複寫式非揮發性記憶體模組中的實體抹除單元發生嚴重磨損的狀況，並延長可複寫式非揮發性記憶體模組的使用壽命。

10、30:記憶體儲存裝置

11、31:主機系統

110:系統匯流排

111:處理器

112:隨機存取記憶體

113:唯讀記憶體

114:資料傳輸介面

12:輸入/輸出(I/O)裝置

20:主機板

201:隨身碟

202:記憶卡

203:固態硬碟

204:無線記憶體儲存裝置

205:全球定位系統模組

206:網路介面卡

207:無線傳輸裝置

208:鍵盤

209:螢幕

210:喇叭

32:SD卡

33:CF卡

34:嵌入式儲存裝置

341:嵌入式多媒體卡

342:嵌入式多晶片封裝儲存裝置

41:連接介面單元

42:記憶體控制電路單元

43:可複寫式非揮發性記憶體模組

51:記憶體管理電路

52:主機介面

53:記憶體介面

54:錯誤檢查與校正電路

55:緩衝記憶體

56:電源管理電路

601:儲存區

602:閒置區

610(0)~610(B):實體單元

612(0)~612(C):邏輯單元

S701、S801:步驟(取得多個實體抹除單元的平均抹除次數)

S702、S802:步驟(平均抹除次數是否大於切換閾值？)

S703:步驟(基於每一個實體抹除單元的開放位元數來執行第一平均磨損操作)

S704、S804:步驟(基於每一個實體抹除單元的抹除次數來執行第二平均磨損操作)

S803:步驟(基於每一個實體抹除單元的抹除次數與每一個實體抹除單元的開放位元數來執行第一平均磨損操作)

S901:步驟(取得每一個實體抹除單元的開放位元數)

S902:步驟(判斷是否存在開放位元數大於第一閾值的第一實體抹除單元)

S903:步驟(響應於存在開放位元數大於第一閾值的第一實體抹除單元，對第一實體抹除單元執行第一平均磨損操作)

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。

圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。

圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。

圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。

圖7是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。

圖8是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。

圖9是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory,RAM)112、唯讀記憶體(read only memory,ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。

在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。

在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive,SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System,GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。

圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital,SD)卡32、小型快閃(Compact Flash,CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card,eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package,eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42及可複寫式非揮發性記憶體模組43。

連接介面單元41用以耦接至主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件互連介面(Peripheral Component Interconnect Express,PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment,SATA)標準、並列先進附件 (Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、通用序列匯流排(Universal Serial Bus,USB)標準、SD介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。

記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2 個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell,TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell,QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層(charge trapping layer)。透過施予一寫入電壓(亦稱為程式化電壓)至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。臨界電壓可用以反映出記憶胞的資料儲存狀態。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit,LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit,MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速率會大於上實體程式化單元的寫入速率，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

在一範例實施例中，可透過對可複寫式非揮發性記憶體模組43的每一個實體抹除單元執行狀態讀取(status read)操作，以取得每一個實體抹除單元的開放位元數(open bit)。具體來說，可透過對每一個實體抹除單元中處於寫入狀態(意即，被寫入資料或被程式化)的實體程式化單元中的記憶胞施予一讀取電壓，以取得每一個實體抹除單元的開放位元數。隨著記憶胞的資料存取操作的增加，意即，可複寫式非揮發性記憶體模組43處於高抹除次數的狀態下，保存於電荷捕捉層的電子會部分流失至記憶胞的穿隧氧化層(tunneling oxide layer)，從而導致臨界電壓的偏移。透過施予一讀取電壓至記憶胞的控制閘極，以判斷記憶胞的臨界電壓是否大於讀取電壓。若是一記憶胞的臨界電壓大於讀取電壓，則此記憶胞為發生嚴重電壓偏移的記憶胞，此記憶胞儲存的位元即為開放位元(open bit)。據此，一實體抹除單元的開放位元數可用以指示其耗損程度。也就是說，所有實體抹除單元的開放位元數可用以指示可複寫式非揮發性記憶體模組43的耗損程度。

圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。

記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。

在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。

主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以取得與識別主機系統11的指令與資料。例如，主機系統11的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收(Garbage Collection,GC)操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。

錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11取得寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

在一範例實施例中，記憶體管理電路51從主機系統11取得狀態讀取指令(status read command)，並據以對可複寫式非揮發性記憶體模組43中的每一個實體抹除單元執行狀態讀取操作，以取得每一個實體抹除單元的開放位元數。例如，記憶體管理電路51可對每一個實體抹除單元中處於寫入狀態的多個記憶胞施予一讀取電壓，以取得每一個實體抹除單元的開放位元數。由於狀態讀取操作是用以檢查記憶胞的臨界電壓的偏移狀態，而非用以檢查所讀取的資料是否發生錯誤，因此，在執行狀態讀取操作的過程中，錯誤檢查與校正電路54不作動，意即，錯誤檢查與校正電路54不執行上述的錯誤檢查與校正操作。例如，每一個實體抹除單元的開放位元數可用以指示每一個實體抹除單元的耗損程度。因此，若是開放位元數大於警示閾值的實體抹除單元的數量大於一門檻值，即代表可複寫式非揮發性記憶體模組43耗損嚴重，記憶體管理電路51可輸出警示訊號，以通知使用者可複寫式非揮發性記憶體模組43的使用壽命有限。關於警示閾值與門檻值，可由使用者依據實際需求自行設計，本發明並不加以限制。

緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。

圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。

在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。在一範例實施例中，一個虛擬區塊可包括一或多個實體抹除單元。

儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。

記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address,LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。

須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。

記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。

圖7是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。請參照圖7，在步驟S701中，記憶體管理電路51可取得多個實體抹除單元的平均抹除次數。例如，記憶體管理電路51 可取得可複寫式非揮發性記憶體模組43中所有實體抹除單元的平均抹除次數。接下來，在步驟S702中，記憶體管理電路51可判斷從步驟S701獲得的平均抹除次數是否大於切換閾值(例如是，50k次)。若是平均抹除次數大於切換閾值，進入步驟S703。反之，若是平均抹除次數小於或等於切換閾值，則進入步驟S704。關於切換閾值，可由使用者依據實際需求及/或記憶體儲存裝置10的規格自行設計，本發明並不加以限制。

傳統的平均磨損方法，例如是將儲存區601中一抹除次數較低的實體抹除單元(亦稱為來源實體抹除單元)與閒置區602中一抹除次數較高的實體抹除單元(亦稱為目標實體抹除單元)做交換，來平均可複寫式非揮發性記憶體模組43中所有實體抹除單元的抹除次數。本發明的平均磨損方法則是在可複寫式非揮發性記憶體模組43中所有實體抹除單元的抹除次數的平均值超過上述的切換閾值的狀況下，採用開放位元數作為實施依據來執行平均磨損操作(意即，第一平均磨損操作)。

在步驟S703中，記憶體管理電路51可基於每一個實體抹除單元的開放位元數來執行第一平均磨損操作。當平均抹除次數大於切換閾值時(意即，在可複寫式非揮發性記憶體模組43處於高抹除次數的狀況下)，記憶體管理電路51可基於用以指示實體抹除單元的耗損程度的開放位元數來執行第一平均磨損操作。

具體來說，記憶體管理電路51可取得每一個實體抹除單元的開放位元數。例如，記憶體管理電路51可在背景(background) 模式下，對每一個實體抹除單元執行狀態讀取操作，以得到每一個實體抹除單元的開放位元數。例如，記憶體管理電路51可在背景模式下，先對多個實體抹除單元中的一部分實體抹除單元執行狀態讀取操作，並於一段時間後，再對另一部分實體抹除單元執行狀態讀取操作，以得到所有實體抹除單元的開放位元數。例如，記憶體管理電路51可在背景模式下，一次性地對多個實體抹除單元執行狀態讀取操作，以得到所有實體抹除單元的開放位元數。關於記憶體管理電路51執行狀態讀取操作的實施細節，已在前述實施例中詳細說明，故不在此重述。

接下來，記憶體管理電路51可判斷在可複寫式非揮發性記憶體模組43中是否存在開放位元數大於第一閾值的第一實體抹除單元。若是存在開放位元數大於第一閾值的第一實體抹除單元，記憶體管理電路51可對第一實體抹除單元執行第一平均磨損操作。詳細地說，記憶體管理電路51可取得每一個實體抹除單元的開放位元數。每一個開放位元數可用以指示其對應的實體抹除單元的耗損程度。據此，記憶體管理電路51可將開放位元數大於第一閾值的第一實體抹除單元(意即，耗損嚴重的實體抹除單元)作為目標實體抹除單元，來完成第一平均磨損操作。例如，記憶體管理電路51可將開放位元數大於第一閾值的第一實體抹除單元作為目標實體抹除單元，並選擇開放位元數小於第一閾值的另一實體抹除單元作為來源實體抹除單元，來完成第一平均磨損操作。關於第一閾值，可由使用者依據實際需求及/或記憶體儲存裝置10的規格自行設計，本發明並不加以限制。

另外，若是不存在開放位元數大於第一閾值的第一實體抹除單元，意即，在可複寫式非揮發性記憶體模組43中的每一個實體抹除單元的開放位元數皆小於或等於第一閾值，記憶體管理電路51可先不執行第一平均磨損操作，並於一段時間後，重新取得每一個實體抹除單元的開放位元數，並再次判斷是否存在開放位元數大於第一閾值的第一實體抹除單元，直到存在第一實體抹除單元，即可執行第一平均磨損操作。

另一方面，在步驟S704中，記憶體管理電路51可基於每一個實體抹除單元的抹除次數來執行第二平均磨損操作。當平均抹除次數小於或等於切換閾值時(意即，在可複寫式非揮發性記憶體模組43處於低抹除次數的狀況下)，記憶體管理電路51可先不考慮可複寫式非揮發性記憶體模組43的耗損程度，而使用基於抹除次數來執行的第二平均磨損操作。

具體來說，記憶體管理電路51可取得每一個實體抹除單元的抹除次數，並根據每一個實體抹除單元的抹除次數選擇來源實體抹除單元以及目標實體抹除單元，並將來源實體抹除單元中的有效數據複製到目標實體抹除單元，以完成第二平均磨損操作。

根據上述，本發明的平均磨損方法，可藉由可複寫式非揮發性記憶體模組43的平均抹除次數來提供階段性的平均磨損操作。當平均抹除次數大於切換閾值時，採用基於用以指示實體抹除單元的耗損程度的開放位元數來據以實施的第一平均磨損操作，可避免可複寫式非揮發性記憶體模組43發生嚴重磨損的狀況，並延長可複寫式非揮發性記憶體模組43的使用壽命。

圖8是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。請參照圖8，在步驟S801中，記憶體管理電路51可取得多個實體抹除單元的平均抹除次數。在步驟S802中，記憶體管理電路51可判斷從步驟S801獲得的平均抹除次數是否大於切換閾值。若是平均抹除次數大於切換閾值，進入步驟S803。反之，若是平均抹除次數小於或等於切換閾值，進入步驟S804。

在步驟S803中，記憶體管理電路51可基於每一個實體抹除單元的抹除次數與每一個實體抹除單元的開放位元數來執行第一平均磨損操作。其中，每一個開放位元數可用以指示其對應的實體抹除單元的耗損程度。例如，記憶體管理電路51可取得可複寫式非揮發性記憶體模組43中的所有實體抹除單元的抹除次數與開放位元數。接下來，記憶體管理電路51可根據可複寫式非揮發性記憶體模組43中所有實體抹除單元的抹除次數與開放位元數來選擇來源實體抹除單元以及目標實體抹除單元，並將來源實體抹除單元中的有效數據複製到目標實體抹除單元，以完成第一平均磨損操作。

另一方面，在步驟S804中，記憶體管理電路51可基於每一個實體抹除單元的抹除次數來執行第二平均磨損操作。例如，記憶體管理電路51可根據可複寫式非揮發性記憶體模組43中的所有實體抹除單元的抹除次數來選擇來源實體抹除單元以及目標實體抹除單元，並將來源實體抹除單元中的有效數據複製到目標實體抹除單元，以完成第二平均磨損操作。

根據上述，本發明的平均磨損方法，可藉由可複寫式非揮發性記憶體模組43的平均抹除次數來提供階段性的平均磨損操作。當平均抹除次數大於切換閾值時，除了抹除次數之外，更進一步地考慮用以指示實體抹除單元的耗損程度的開放位元數來執行第一平均磨損操作，可避免可複寫式非揮發性記憶體模組43發生嚴重磨損的狀況，並延長可複寫式非揮發性記憶體模組43的使用壽命。

圖9是根據本發明的範例實施例所繪示的平均磨損方法的流程圖。請參照圖9，在步驟S901中，取得每一個實體抹除單元的開放位元數。在步驟S902中，判斷是否存在開放位元數大於第一閾值的第一實體抹除單元。在步驟S903中，響應於存在開放位元數大於第一閾值的第一實體抹除單元，對第一實體抹除單元執行第一平均磨損操作。

然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。

綜上所述，本發明範例實施例提供的平均磨損方法、記憶體儲存裝置及記憶體控制電路單元，可提供階段性的平均磨損操作，藉由採用開放位元數做為平均磨損操作的實施依據，可避免可複寫式非揮發性記憶體模組發生嚴重磨4的狀況，並延長可複寫式非揮發性記憶體模組的使用壽命。

雖然本發明已以範例實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

S901:步驟(取得每一個實體抹除單元的開放位元數)

Claims

一種平均磨損方法，用於可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該平均磨損方法包括：取得各該些實體抹除單元的開放位元數，其中在取得該開放位元數的過程中，不執行錯誤檢查與校正操作；判斷是否存在該開放位元數大於第一閾值的第一實體抹除單元；以及響應於存在該開放位元數大於該第一閾值的該第一實體抹除單元，對該第一實體抹除單元執行第一平均磨損操作。
如請求項1所述的平均磨損方法，其中取得各該些實體抹除單元的該開放位元數的步驟包括：對各該些實體抹除單元執行狀態讀取(status read)操作，以取得該開放位元數。
如請求項2所述的平均磨損方法，其中執行該狀態讀取操作的步驟包括：對各該些實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得該開放位元數。
如請求項2所述的平均磨損方法，其中在執行該狀態讀取操作的過程中，不執行該錯誤檢查與校正操作。
如請求項1所述的平均磨損方法，更包括：取得該些實體抹除單元的平均抹除次數；判斷該平均抹除次數是否大於切換閾值；以及響應於該平均抹除次數不大於該切換閾值，基於各該些實體抹除單元的抹除次數來執行第二平均磨損操作。
如請求項5所述的平均磨損方法，更包括：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項5所述的平均磨損方法，更包括：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該抹除次數與各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項1所述的平均磨損方法，其中該開放位元數用以指示各該些實體抹除單元的耗損程度。
如請求項1所述的平均磨損方法，更包括：響應於該開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，輸出警示訊號。
一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元；以及記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以：取得各該些實體抹除單元的開放位元數，其中在取得該開放位元數的過程中，不執行錯誤檢查與校正操作；判斷是否存在該開放位元數大於第一閾值的第一實體抹除單元的；以及響應於存在該開放位元數大於該第一閾值的該第一實體抹除單元，對該第一實體抹除單元執行第一平均磨損操作。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：對各該些實體抹除單元執行狀態讀取操作，以取得該開放位元數。
如請求項11所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：對各該些實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得該開放位元數。
如請求項11所述的記憶體儲存裝置，其中在該記憶體控制電路單元執行該狀態讀取操作的過程中，不執行該錯誤檢查與校正操作。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：取得該些實體抹除單元的平均抹除次數；判斷該平均抹除次數是否大於切換閾值；以及響應於該平均抹除次數不大於該切換閾值，基於各該些實體抹除單元的抹除次數來執行第二平均磨損操作。
如請求項14所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項14所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該抹除次數與各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項10所述的記憶體儲存裝置，其中該開放位元數用以指示各該些實體抹除單元的耗損程度。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：響應於該開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，輸出警示訊號。
一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且該記憶體控制電路單元包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；錯誤檢查與校正電路；以及記憶體管理電路，耦接至該主機介面、該記憶體介面與該錯誤檢查與校正電路，其中該記憶體管理電路用以：取得各該些實體抹除單元的開放位元數，其中在取得該開放位元數的過程中，不執行錯誤檢查與校正操作；判斷是否存在該開放位元數大於第一閾值的第一實體抹除單元；以及響應於存在該開放位元數大於該第一閾值的該第一實體抹除單元，對該第一實體抹除單元執行第一平均磨損操作。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以：對各該些實體抹除單元執行狀態讀取操作，以取得該開放位元數。
如請求項20所述的記憶體控制電路單元，其中該記憶體管理電路更用以：對各該些實體抹除單元中處於寫入狀態的多個記憶胞施予讀取電壓，以取得該開放位元數。
如請求項20所述的記憶體控制電路單元，其中在該記憶體管理電路執行該狀態讀取操作的過程中，該錯誤檢查與校正電路不執行該錯誤檢查與校正操作。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以：取得該些實體抹除單元的平均抹除次數；判斷該平均抹除次數是否大於切換閾值；以及響應於該平均抹除次數不大於該切換閾值，基於各該些實體抹除單元的抹除次數來執行第二平均磨損操作。
如請求項23所述的記憶體控制電路單元，其中該記憶體管理電路更用以：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項23所述的記憶體控制電路單元，其中該記憶體管理電路更用以：響應於該平均抹除次數大於該切換閾值，基於各該些實體抹除單元的該抹除次數與各該些實體抹除單元的該開放位元數來執行該第一平均磨損操作。
如請求項19所述的記憶體控制電路單元，其中該開放位元數用以指示各該些實體抹除單元的耗損程度。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以：響應於該開放位元數大於警示閾值的實體抹除單元的數量大於門檻值，輸出警示訊號。