TWI898765B

TWI898765B - 靜態隨機存取記憶體及其製作方法

Info

Publication number: TWI898765B
Application number: TW113129567A
Authority: TW
Inventors: 孫家禎
Original assignee: 聯華電子股份有限公司
Priority date: 2024-08-07
Filing date: 2024-08-07
Publication date: 2025-09-21

Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一閘極結構於一基底上以及一層間介電層環繞該閘極結構，然後將閘極結構轉換為一金屬閘極，形成一硬遮罩於金屬閘極上，形成一遮罩層於硬遮罩上其中該遮罩層包含第一開口設於金屬閘極正上方，形成一金屬間介電層於遮罩層上，去除金屬間介電層以及遮罩層以形成一第二開口，再形成一金屬層於第二開口內以形成接觸插塞，其中接觸插塞包含一階梯部。

Description

靜態隨機存取記憶體及其製作方法

本發明是關於一種製作靜態隨機存取記憶體(static random access memory,SRAM)的方法，尤指一種於SRAM邊緣單元區域形成接觸插塞的方法。

在一嵌入式靜態隨機存取記憶體(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。

然而隨著製程線寬與曝光間距的縮減，現今SRAM元件的製作中所製備的接觸插塞通常具有線寬縮減(shrinkage)或連接不良(poor connection)等問題。因此如何改良現有SRAM元件的製程來改善上述品質即為現今一重要課題。

本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一閘極結構於一基底上以及一層間介電層環繞該閘極結構，然後將閘極結構轉換為一金屬閘極，形成一硬遮罩於金屬閘極上，形成一遮罩層於硬遮罩上其中該遮罩層包含第一開口設於金屬閘極正上方，形成一金屬間介電層於遮罩層上，去除金屬間介電層以及遮罩層以形成一第二開口，再形成一金屬層於第二開口內以形成接觸插塞，其中接觸插塞包含一階梯部。

本發明另一實施例揭露一種半導體元件，其主要包含一閘極結構設於一基底上以及一層間介電層環繞該閘極結構以及一接觸插塞接觸該閘極結構上方，其中該接觸插塞包含一階梯部。

10:六電晶體靜態隨機存取記憶體

12:基底

14:鰭狀結構

16:淺溝隔離

18:閘極結構

20:閘極結構

22:閘極介電層

24:閘極材料層

26:側壁子

28:源極/汲極區域

30:磊晶層

32:接觸洞蝕刻停止層

34:層間介電層

42:高介電常數介電層

44:功函數金屬層

46:低阻抗金屬層

48:硬遮罩

50:遮罩層

52:開口

54:接觸洞

56:金屬間介電層

58:圖案化遮罩

60:開口

62:開口

64:開口

66:開口

68:接觸洞

70:金屬層

72:接觸插塞

74:接觸插塞

124:儲存節點

126:儲存節點

128:串接電路

130:串接電路

第1圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(6T-SRAM)記憶單元之電路圖。

第2圖為本發明一實施例之6T-SRAM之局部佈局圖。

第3圖至第9圖為本發明一實施例沿著第2圖切線AA’方向製作6T-SRAM元件中部分電晶體之方法示意圖。

第10圖為本發明一實施例之一半導體元件之結構示意圖。

第11圖為本發明一實施例之一半導體元件之結構示意圖。

儘管本文討論了具體的配置及佈置，但應該理解，這僅僅是為了說明的目的而完成的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神及範圍的情況下，可以使用其他配置及佈置。對於相關領域的技術人員顯而易見的是，本案公開內容還可以用於各種其他應用中。

需注意到，在說明書中對“一個實施例”、“實施例”、“例示實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括特定的特徵、結構或特性。而且，這樣的用語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性在相關領域的技術人員的知識範圍內。

通常，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語“一個或多個”(至少部分取決於上、下文)可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合。類似地，術語諸如“一”、“一個”或“該”再次可以被理解為表達單數用法或傳達複數用法，至少部分取決於上、下文。此外，術語“基於”可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。

應該容易理解的是，本案公開內容中的“在...上面”、“在...之上”及“在...上方”的含義應該以最寬泛的方式來解釋，使得“在...上面”不僅意味著“直接”在某物上，而且還包括在某物上且具有中間特徵或其間的層的意義，並且“在...之上”或“在...上方”不僅意味著在某物之上或在某物上方的含義，而且還可以包括沒有中間特徵或層(即，直接在某物上)的含義。

此外，為了便於描述，如圖式中所表示者，可以使用諸如“在...下面”、“在...之下”、“較低”、“在...之上”、“較高”等空間相對術語來描述一個元件或特徵與另一個元件的關係(一個或多個)或特徵(一個或多個)。除了附圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中的元件的不同方位。該裝置可以以其他方式定向(旋轉90度或在其他方位)並且同樣可以相應地解釋這裡使用的空間相對描述。

如本文所用，術語“基底”是指後續在其上添加材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。

如本文所使用的，術語“層”是指包括具有厚度的一區域的材料部分。一層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的程度。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面及底表面之間或在頂表面及底表面之間的任何一對水平平面之間。層可以水平地、垂直地及/或沿著漸縮表面延伸。基底可以是一層，其中可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接觸、互連線及/或通孔)以及一個或多個介電層。

請參照第1圖與第2圖，第1圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-transistor SRAM,6T-SRAM)記憶單元之電路圖，而第2圖則為本發明一實施例之6T-SRAM之局部佈局圖。如第1圖與第2圖所示，本發明之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一六電晶體靜態隨機存取記憶單元(6T-SRAM)10。

在本實施例中，各6T-SRAM記憶單元10較佳由一第一上拉電晶體(Pull-Up transistor)PU1、一第二上拉電晶體PU2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一傳輸閘電晶體(Pass gate transistor)PG1和一第二傳輸閘電晶體PG2構成正反器(flip-flop)，其中第一上拉電晶體PU1和第二上拉電晶體PU2、第一下拉電晶體PD1和第二下拉電晶體PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉電晶體PU1和第二上拉電晶體PU2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-transistor SRAM,4T-SRAM)。另外在本實施例中，第一上拉電晶體PU1和第二上拉電晶體PU2各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自之一源極區域電連接至一電壓源Vss。

一般而言，6T-SRAM記憶單元10的第一上拉電晶體PU1、第二上拉電晶體PU2是由P型金氧半導體(P-type metal oxide semiconductor,PMOS)電晶體所組成，而第一下拉電晶體PD1、第二下拉電晶體PD2和第一傳輸閘電晶體PG1、第二傳輸閘電晶體PG2則是由N型金氧半導體(N-type metal oxide semiconductor,NMOS)電晶體所組成。其中，第一上拉電晶體PU1和第一下拉電晶體PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路128其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉電晶體PU2與第二下拉電晶體PD2構成另一反向器，而這兩者所構成的串接電路130其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。

此外，在儲存節點124處，係分別電連接有第二下拉電晶體PD2和第二上拉電晶體PU2之閘極(gate)G、及第一下拉電晶體PD1、第一上拉電晶體PU1和第一傳輸閘電晶體PG1的汲極(Drain)D；同樣地，在儲存節點126上，亦分別電連接有第一下拉電晶體PD1和第一上拉電晶體PU1之閘極G、及第二下拉電晶體PD2、第二上拉電晶體PU2和第二傳輸閘電晶體PG2的汲極D。至於第一傳輸閘電晶體PG1和第二傳輸閘電晶體PG2的閘極G則分別耦接至字元線(Word Line)WL，而第一傳輸閘電晶體PG1和第二傳輸閘電晶體PG2的源極(Source)S則分別耦接至相對應之位元線(Bit Line)BL。

請再同時參照第2圖至第9圖，第2圖為本發明一實施例之一6T-SRAM元件之局部佈局圖而第3圖至第9圖則為本發明一實施例沿著第2圖切線AA’方向製作6T-SRAM元件中部分電晶體之方法示意圖。如第2圖與第3圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(silicon-on-insulator,SOI)基板。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離16。需注意的是，本實施例雖以製作鰭狀結構場效電晶體為例，但不侷限於此，本發明又可應用至一般平面型場效電晶體，此實施例也屬本發明所涵蓋的範圍。

依據本發明一實施例，鰭狀結構14可透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割(fin cut)製程而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。

除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構14。另外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構14。這些形成鰭狀結構14的實施例均屬本發明所涵蓋的範圍。

接著形成複數個閘極結構或虛置閘極例如閘極結構18與閘極結構20於基底12上，其中後續以閘極結構18、20為主軸所製備的電晶體元件可為第1圖中第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一傳輸閘電晶體PG1以及第二傳輸閘電晶體PG2中的任何一者。

在本實施例中，閘極結構18、20的製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last) 製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一由氧化矽所構成的閘極介電層22或介質層、一由多晶矽所構成的閘極材料層24以及一選擇性硬遮罩(圖未示)於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分閘極材料層24與部分閘極介電層22，然後剝除圖案化光阻，以於基底12上形成由圖案化之閘極介電層22與圖案化之閘極材料層24所構成的閘極結構18、20。

然後在各閘極結構18、20側壁形成至少一側壁子26，並於側壁子26兩側的鰭狀結構14以及/或基底12中形成一源極/汲極區域28以及磊晶層30。在本實施例中，側壁子26可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子(圖未示)以及一主側壁子(圖未示)，且側壁子26可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，但不侷限於此。源極/汲極區域28及磊晶層30可依據所置備電晶體的導電型式而包含不同摻質或不同材料。例如源極/汲極區域28可包含P型摻質或N型摻質，而磊晶層30則可包含鍺化矽、碳化矽或磷化矽。

然後可選擇性形成一由氮化矽所構成的接觸洞蝕刻停止層(contact etch stop layer,CESL)32於基底12上並覆蓋閘極結構18、20，再形成一層間介電層34於接觸洞蝕刻停止層32上。接著進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing,CMP)去除部分層間介電層34及部分接觸洞蝕刻停止層32並暴露出閘極材料層24，使閘極材料層24上表面與層間介電層34上表面齊平。

隨後如第4圖所示，進行一金屬閘極置換(replacement metal gate,RMG)製程將閘極結構18、20轉換為金屬閘極。例如可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除閘極結構18、20中的閘極材料層24甚至閘極介電層22以於層間介電層34中形成凹槽(圖未示)。之後依序形成一高介電常數介電層42以及至少包含功函數金屬層44與低阻抗金屬層46的導電層於凹槽內，並再搭配進行一平坦化製程使U型高介電常數介電層42、U型功函數金屬層44與低阻抗金屬層46的表面與層間介電層34表面齊平，其中高介電常數介電層42、功函數金屬層44與低阻抗金屬層46較佳一同各電晶體或各元件的閘極電極。

在本實施例中，高介電常數介電層42包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)、鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)、或其組合所組成之群組。

功函數金屬層44較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層44可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層44可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層44與低阻抗金屬層46之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層46則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。接著可去除部分高介電常數介電層42、部分功函數金屬層44與部分低阻抗金屬層46形成凹槽(圖未示)，然後再填入一硬遮罩48於凹槽內並使硬遮罩48與層間介電層34表面齊平，其中硬遮罩48可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。

隨後形成一遮罩層50於各閘極結構18、20上，其中遮罩層50包含一開口52暴露位於第2圖中邊緣電晶體的閘極結構18正上方，但較佳不暴露設於位於中間電晶體的閘極結構20。更具體而言，本階段可先形成一遮罩層50全面覆蓋閘極結構18、20，然後先進行第一道微影暨蝕刻製程去除由上視角度下位於邊緣區域如閘極結構18正上方的部分遮罩層50形成開口52暴露出閘極結構18正上方的硬遮罩48，但較佳不去除相鄰閘極結構20正上方的遮罩層。接著進行第二道微影暨蝕刻製程去除閘極結構18、20兩側的部分遮罩層50、部分層間介電層34以及部分接觸洞蝕刻停止層32以形成接觸洞54暴露源極/汲極區域28。

在本實施例中，開口52寬度較佳小於閘極結構18中低阻抗金屬層46於剖面方向寬度，但不侷限於此，依據本發明其他實施例又可調整開口52寬度使其大於低阻抗金屬層46寬度如切齊功函數金屬層44左右側壁或閘極結構18左右側壁如高介電常數介電層42左右側壁，這些均屬本發明所涵蓋的範圍。另外遮罩層50較佳包含四乙氧基矽烷(tetraethoxysilane,TEOS)且遮罩層50厚度較佳介於600-800埃或最佳約700埃。

然後如第5圖所示，形成一金屬間介電層56於遮罩層50上並瑱滿開口52及接觸洞54，再形成一圖案化遮罩58如圖案化光阻於金屬間介電層56上，其中圖案化遮罩58較佳包含一開口60暴露金屬間介電層56表面且開口60寬度較佳大於第4圖中形成於閘極結構18正上方遮罩層50內的開口52寬度。在本實施例中，金屬間介電層56較佳包含氧化物如氧化矽，但又可依據製程需求包含一超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。

接著如第6圖所示，先利用圖案化遮罩58為遮罩進行一蝕刻製程去除部分金屬間介電層56、部分遮罩層50以及部分硬遮罩48以形成一開口62，再選擇性去除圖案化遮罩58。需注意的是，由於閘極結構18正上方的遮罩層50中已於第3圖時便形成較小開口52，因此本階段利用蝕刻去除部分金屬間介電層56、部分遮罩層50以及部分硬遮罩48時較佳去除較多遮罩層50與較少硬遮罩48，使遮罩層50與硬遮罩48之間的開口62產生一寬度差。換句話說，本階段於閘極結構18正上方所形成的開口62較佳包含至少兩部分如位於硬遮罩48內的開口64以及遮罩層50或金屬間介電層56內的開口66，其中硬遮罩48內的開口64寬度較佳小於遮罩層50以及金屬間介電層56內的開口66寬度，且開口64與開口66的輪廓間也較佳因寬度差而形成階梯部。閘極結構20正上方由於並未形成具有開口52的遮罩層50，因此本階段以蝕刻去除部分金屬間介電層56、部分遮罩層50以及部分硬遮罩48所形成的開口62並無階梯部而僅具有單一寬度。

如第7圖所示，隨後可在設有圖案化遮罩或無圖案化遮罩的情況下繼續利用蝕刻去除部分金屬間介電層56、部分遮罩層50以及部分硬遮罩48對前述形成的開口62形成擴口。由於閘極結構18上方的開口62中已包含較小寬度的開口64以及較大寬度的開口66，因此本階段利用蝕刻對開口62進行擴口後較佳等比例擴大開口64以及開口66的寬度。

然後如第8圖所示，進行一微影暨蝕刻製程例如可利用一圖案化遮罩(圖未示)為遮罩去除閘極結構18、20兩側的部分金屬間介電層56形成接觸洞68再次暴露源極/汲極區域28。

之後如第9圖所示，形成至少一金屬層70於開口62以及接觸洞68內以形成接觸插塞72、74。在本實施例中，可於各開口62以及接觸洞68中填入所需的導電或金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層(圖未示)以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料或其組合的低阻抗金屬層70。之後進行一平坦化製程，例如以化學機械研磨去除部分金屬層70與阻障層以分別形成接觸插塞72、74於各開口62與接觸洞68內電連接源極/汲極區域28以及閘極結構18、20。至此即完成本發明一實施例之半導體元件的製作。

請再參照第9圖，第9圖又揭露本發明之一半導體元件之結構示意圖。如第9圖所示，半導體元件主要包含至少一閘極結構18設於基底12上、一層間介電層環繞閘極結構18、一硬遮罩48設於閘極結構18上、一遮罩層50設於硬遮罩48上、一金屬間介電層56設於遮罩層50上、一接觸插塞74設於閘極結構18正上方以及另一接觸插塞72設於閘極結構18兩側連接源極/汲極區域28。

在本實施例中，設於閘極結構18正上方的接觸插塞74包含一階梯部而閘極結構18兩側連接源極/汲極區域28的接觸插塞72以及連接閘極結構20的接觸插塞74則無任何階梯部或僅具有平坦的垂直或傾斜側壁。更具體而言，設於閘極結構18正上方的接觸插塞74包含至少兩種不同寬度，其中硬遮罩48內的接觸插塞74寬度較佳小於遮罩層50內的接觸插塞74寬度，且接觸插塞74底表面較佳切齊閘極結構18頂表面或更具體而言閘極結構18中的高介電常數介電層42、功函數金屬層 44以及低阻抗金屬層46頂表面。

請繼續參照第10圖，第10圖另揭露本發明之一半導體元件之結構示意圖。如第10圖所示，相較於第9圖實施例中的接觸插塞74底表面切齊閘極結構18頂表面，本實施例中的接觸插塞74底表面較佳略低於閘極結構18頂表面。更具體而言，本實施例可於第6圖至第7圖以蝕刻對遮罩層50以及硬遮罩48進行擴口時又同時去除部分閘極結構18、20中的部分低阻抗金屬層46甚至部分功函數金屬層44。如此後續填入導電材料形成接觸插塞74後接觸插塞74底部便較佳深入部分閘極結構18的低阻抗金屬層46以及/或功函數金屬層44內。換句話說，本實施例閘極結構18上方的接觸插塞74包含兩種寬度，其中設於硬遮罩48以及低阻抗金屬層46內的接觸插塞74寬度較佳小於遮罩層50內的接觸插塞74寬度，此變化型也屬本發明所涵蓋的範圍。

請繼續參照第11圖，第11圖又揭露本發明之一半導體元件之結構示意圖。如第11圖所示，本實施例可同樣於第6圖至第7圖以蝕刻對遮罩層50以及硬遮罩48進行擴口時又同時去除部分閘極結構18、20中的部分低阻抗金屬層46甚至部分功函數金屬層44。如此後續填入導電材料形成接觸插塞74後接觸插塞74底部便較佳深入部分閘極結構18的低阻抗金屬層46以及/或功函數金屬層44內。相較於第10圖中深入硬遮罩48以及低阻抗金屬層46內的接觸插塞74具有相同寬度，本實施例中深入硬遮罩48以及低阻抗金屬層46內的接觸插塞74較佳具有不同寬度。換句話說，本實施例閘極結構18上方的接觸插塞74包含三種寬度，其中設於低阻抗金屬層46內的接觸插塞74寬度較佳小於硬遮罩48內的接觸插塞74寬度且硬遮罩48內的接觸插塞74寬度又較佳小於遮罩層50內的接觸插塞74寬度，此變化型也屬本發明所涵蓋的範圍。

綜上所述，本發明揭露一種製備連接SRAM元件邊緣單元區域電晶體之接觸插塞的方法，其主要先依據第3圖至第4圖形成至少一閘極結構18於基底上以及層間介電層環繞閘極結構，將閘極結構轉換為金屬閘極，形成一遮罩層50且其包含開口52設於金屬閘極正上方，去除金屬閘極兩側的遮罩層與層間介電層形成接觸洞，依據第5圖形成一金屬間介電層填滿開口與接觸洞，再依據第6圖至第7圖進行至少一道微影暨蝕刻製程去除金屬閘極正上方的金屬間介電層與遮罩層形成62開口以及金屬閘極兩側的金屬間介電層再次形成接觸洞68。藉由第4圖於金屬閘極正上方定義後續接觸插塞的圖案前便先在遮罩層中形成一開口或刻痕，本發明可於後續製程中形成具有階梯部的接觸插塞74連接金屬閘極。有鑑於現行SRAM元件中連接邊緣單元電晶體的接觸插塞通常具有線寬縮減(shrinkage)或連接不良(poor connection)等問題，本發明利用上述製程所製備出的接觸插塞74可有效改善上述現象進而提升製程良率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。