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TWI898131B - 用於後端製程結構的具有細金屬線的半導體裝置及其製造方法 - Google Patents

用於後端製程結構的具有細金屬線的半導體裝置及其製造方法

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TWI898131B
TWI898131B TW111113272A TW111113272A TWI898131B TW I898131 B TWI898131 B TW I898131B TW 111113272 A TW111113272 A TW 111113272A TW 111113272 A TW111113272 A TW 111113272A TW I898131 B TWI898131 B TW I898131B
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裵泰龍
徐訓碩
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南韓商三星電子股份有限公司
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Abstract

提供一種半導體裝置及其製造方法，所述半導體裝置包括前端製程（FEOL）結構及連接至FEOL結構的後端製程（BEOL）結構，其中FEOL結構包括至少一個源極/汲極區及至少一個閘極結構，且BEOL結構包括：多條第一細金屬線，以相同節距排列成列，所述多條第一細金屬線中的每一者具有相同的寬度；以及至少一條第一寬金屬線，形成於所述多條第一細金屬線的側處，第一寬金屬線具有較第一細金屬線的寬度大的寬度，且其中所述多條第一細金屬線中的每一者包含與第一寬金屬線中所包含的材料不同的材料。

Description

用於後端製程結構的具有細金屬線的半導體裝置及其製造方法
本文中提供的揭露內容是有關於一種包括精細後端製程（back-end-of-line，BEOL）圖案的半導體裝置以及製造用於半導體裝置的精細圖案的方法。 [相關申請案的交叉參考]
本申請案是基於在2021年4月19日在美國專利及商標局提出申請的美國臨時申請案第63/176,688號主張所述美國臨時申請案的優先權，所述美國臨時申請案的揭露內容全文併入本案供參考。
隨著對高密度半導體裝置的需求的增加，半導體裝置中所包括的BEOL結構的大小已迅速減小。然而，使BEOL結構的大小縮小會在進行精細圖案化及達成小節距圖案之間的均勻性方面存在困難。BEOL結構是指將電晶體、電容器、電阻器等彼此連接或將電晶體、電容器、電阻器等與半導體裝置中的外部電路連接的內連線金屬線或通孔結構。
在相關技術減蝕刻（subtractive etching）操作中，當使用硬罩幕或間隔件圖案形成用於半導體裝置的BEOL結構的金屬線時，至少在欲被蝕刻的金屬層上方所形成的硬罩幕中的一些硬罩幕或間隔件圖案之間可能發生阻塞（clog）。舉例而言，圖1A及圖1B示出例如自對準雙圖案化（self-aligned double patterning，SADP）或自對準四圖案化（self-aligned quadruple patterning，SAQP）等相關技術減蝕刻的後期階段，在後期階段中，阻塞會防止形成用於半導體裝置的均勻細金屬線。
參照圖1A，在半導體晶粒或堆疊100上形成金屬層，使得在半導體晶粒或堆疊100與金屬層之間存在基層（base layer）101，且將金屬層上所形成的硬罩幕或間隔件層110用於自金屬層圖案化出多條細金屬線105（參見圖1B）。
如圖1A中所示，當藉由進行蝕刻而將形成於金屬層上方的硬罩幕或間隔件層110向下圖案化至金屬層中時，在例如經圖案化的硬罩幕或間隔件層110的一些部分111處可能發生阻塞。眾所周知，此種阻塞可能是由於難以自硬罩幕或間隔件層110獲得多個精細圖案以與將在所述多個精細圖案下方形成的細金屬線105對應而發生。當細金屬線105具有高的厚度對高度的縱橫比以及細金屬線105之間的狹窄空間時尤其如此。
當被阻塞的硬罩幕或間隔件層110用於對金屬層進行直接蝕刻時，如圖1A中所示，存在無法在細金屬線105之間形成具有均勻寬度的空間的高風險。亦即，使用被阻塞的硬罩幕或間隔件層110的直接蝕刻操作可在細金屬線105之間產生具有不同寬度S1與S2的空間。因此，當經圖案化的硬罩幕或間隔件層110自細金屬線105的頂表面被移除，且暴露於細金屬線105之間的空間處的基層101被移除時，所得的細金屬線105可具有不同的寬度F1與F2，如圖1B中所示。因此，對細金屬線105進行圖案化的上述方法可能不會提供半導體裝置所需的期望的均勻性或厚度。此外，在一些情形中，在圖1B中所示的不均勻的細金屬線105之間可能發生短路，此乃因在不均勻的細金屬線105之間本應被蝕刻掉的金屬材料實際上並未被移除。
此處應注意，包括具有不均勻寬度的細金屬線105的BEOL結構可能不會與形成於BEOL結構下方的包括源極/汲極接觸結構或閘極接觸結構的中端製程（middle-of-line，MOL）結構及/或包括主動區的前端製程（FEOL）結構正確對準，藉此無法製造期望的半導體裝置。
本背景技術部分中揭露的資訊在達成本申請案的實施例之前已為發明人所知，或者是在達成實施例的過程中獲取的技術資訊。因此，所述資訊可能包含不構成公眾已知的先前技術的資訊。
為了解決對半導體裝置的後端製程（BEOL）結構的細金屬線進行圖案化的上述困難，本揭露提供一種包括BEOL結構及前端製程（FEOL）結構的半導體裝置，其中基於不同的材料而不同地形成細金屬線與寬金屬線。
根據實施例，提供一種半導體裝置，所述半導體裝置包括FEOL結構及連接至所述FEOL結構的BEOL結構，其中所述FEOL結構包括至少一個源極/汲極區及至少一個閘極結構，且所述BEOL結構可包括：多條第一細金屬線，以相同節距排列成列，所述多條第一細金屬線中的每一者具有相同的寬度；以及至少一條第一寬金屬線，形成於所述多條第一細金屬線的側處，所述第一寬金屬線具有較所述第一細金屬線的所述寬度大的寬度。此處，所述多條第一細金屬線中的每一者可包含與所述第一寬金屬線中所包含的材料不同的材料。
根據實施例，提供一種半導體裝置，所述半導體裝置包括FEOL結構及連接至所述FEOL結構的BEOL結構，其中所述FEOL結構包括至少一個源極/汲極區及至少一個閘極結構，且所述BEOL結構可包括：多條第一細金屬線，以相同節距排列成列，所述多條第一細金屬線中的每一者具有相同的寬度；以及至少一條第一寬金屬線，形成於所述多條第一細金屬線的側處，第一寬金屬線具有較第一細金屬線的所述寬度大的寬度。此處，所述第一寬金屬線的所述寬度可大於所述第一細金屬線的所述寬度的兩倍。
根據實施例，提供一種製造半導體裝置的方法，其中所述方法包括形成前端製程（FEOL）結構以及形成連接至所述FEOL結構的後端製程（BEOL）結構。此處，所述形成所述BEOL結構可包括：在基層上形成具有相同寬度的多個金屬圖案，使得所述多個金屬圖案以預定節距設置；沿所述多個金屬圖案的外表面形成間隔件層，使得所述間隔件層沿所述多個金屬圖案的所述外表面具有相同的厚度；自所述多個金屬圖案的頂表面移除所述間隔件層，使得所述間隔件層作為多個間隔件保留於所述多個金屬圖案的側表面上；移除所述多個金屬圖案中的至少一者作為目標金屬圖案；沿包括所述多個間隔件之中的目標間隔件的各種圖案的外表面形成金屬層，所述各種圖案在移除所述目標間隔件之間的所述目標金屬圖案之後保留，其他金屬圖案在其側表面上具有其他間隔件，使得所述金屬層沿所述各種圖案具有相同的厚度；移除所述各種圖案的頂表面處的所述金屬層，且留下包括所述目標間隔件的所述多個間隔件的側表面處的所述金屬層；以及移除包括所述目標間隔件的所述多個間隔件，藉此自保留於所述多個間隔件之間的所述金屬層獲得多條細金屬線，且自保留於所述多個間隔件之間的所述多個金屬圖案獲得多條寬金屬線。
本文中闡述的實施例全部為示例性實施例，且因此，本發明概念並不限於此，且可以各種其他形式達成。在以下說明中提供的實施例中的每一者並不排除與另一實例或另一實施例的一或多個特徵相關聯，所述另一實例或另一實施例亦在本文中提供或未在本文中提供，但與本發明概念一致。舉例而言，即使在特定實例或實施例中闡述的事項未在不同的實例或實施例中闡述，但該些事項仍可被理解為與不同的實例或實施例相關或相結合，除非在其說明中另外提及。另外，應理解，本發明概念的原理、態樣、實例及實施例的全部說明旨在囊括其結構及功能等效物。另外，該些等效物應被理解為不僅包括當前眾所周知的等效物，亦包括將來開發的等效物，亦即，被發明來實行相同功能的所有裝置，而不管其結構如何。舉例而言，本文中闡述的金屬氧化物半導體場效電晶體（metal-oxide semiconductor field-effect transistor，MOSFET）可採用不同類型或形式的電晶體，只要本發明概念可應用於此。
應理解，當半導體裝置的元件、組件、層、圖案、結構、區等（以下統稱為「元件」）被指位於半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「下面」、「連接至」或「耦合至」所述另一元件時，所述元件可直接位於所述另一元件之上、上方、上、下方、之下、下面、連接至或耦合至所述另一元件，或者可存在中間元件。相比之下，當半導體裝置的元件被指「直接」位於半導體裝置的另一元件「之上」、「直接」位於所述另一元件「上方」、「直接」位於所述另一元件「上」、「直接」位於所述另一元件「下方」、「直接」位於所述另一元件「之下」、「直接」位於所述另一元件「下面」、「直接連接至」或「直接耦合至」所述另一元件時，不存在中間元件。在本揭露通篇中，相同的編號指代相同的元件。
為易於說明，本文中可能使用例如「位於…之上（over）」、「位於…上方（above）」、「位於…上（on）」、「上部的（upper）」、「位於…下方（below）」、「位於…之下（under）」、「位於…下面（beneath）」、「下部的（lower）」等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括半導體裝置在使用或操作中的不同定向。舉例而言，若圖中的半導體裝置被翻轉，則被闡述為位於其他元件「下方」或「下面」的元件將被定向為位於所述其他元件「上方」。因此，用語「下方」可囊括上方及下方兩種定向。半導體裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可相應地進行解釋。另外，當將陣列旋轉90度時，例如其中排列有多個半導體結構的陣列的「列」及「行」等用語可被解釋為「行」及「列」。
如本文中所使用的，例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列中的各別元件。舉例而言，應將呈「a、b及c中的至少一者」的表達理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者以及a、b及c全部。在本文中，當將用語「相同」用於對二或更多個元件的尺寸進行比較時，所述用語可涵蓋「實質上相同」的尺寸。
應理解，儘管用語第一、第二、第三、第四等可能在本文中用於闡述各種元件（或層），但該些元件不應被該些用語限制。該些用語僅用於區分一個元件與另一元件。因此，在不背離本發明概念的教示的條件下，在說明書的一部分中闡述的第一元件可在說明書或申請專利範圍的另一部分中被稱為第二元件。
亦應理解，儘管在製造本發明設備或結構的實施例中，步驟或操作較另一步驟或操作晚闡述，所述步驟或操作仍可較所述另一步驟或操作晚實行，除非所述另一步驟或操作被闡述為在所述步驟或操作之後實行。
本文中參照作為實施例（及中間結構）的示意圖的剖視圖來闡述許多實施例。因此，預期會因例如製造技術及/或容差而相對於各圖所示的形狀有所變化。因此，實施例不應被理解為限於本文所示的特定區形狀，而是欲包括例如因製造所導致的形狀偏差。舉例而言，被示出為矩形的經植入區通常將具有修圓特徵或彎曲特徵，及/或在其邊緣處具有植入濃度梯度而非自植入區至非植入區具有二元變化（binary change）。同樣，藉由植入而形成的隱埋區可能會在所述隱埋區與進行植入所經由的表面之間的區中引起某種程度的植入。因此，圖中所示出的區本質上是示意性的，且其形狀並非旨在示出裝置的區的實際形狀且並非旨在限制本發明概念的範圍。此外，在圖式中，可能為了清晰而誇大層及區的大小及相對大小。
為了簡潔起見，當包括鰭式場效電晶體（fin field-effect transistor，finFET）的半導體裝置的傳統元件與本發明概念無關時，在本文中可詳細闡述或不詳細闡述該些元件。此外，即使闡述了該些傳統元件，但當該些傳統元件的具體結構或其形成材料與本發明概念無關時，在本文中可能未對該些結構或材料進行闡述。
在下文中，當提及某一層或結構的寬度時，所述寬度可指所述層或結構的水平寬度。
圖2A至圖2K示出根據一些實施例的在半導體裝置中形成BEOL結構的多條細金屬線及寬金屬線的方法。亦參照圖3中所示的流程圖對所述方法進行闡述。此處應理解，以下闡述的方法的多個操作以及操作中的每一者的多個子操作可能並不限於本文中呈現的次序。
參照圖2A，根據實施例，在半導體裝置堆疊200上形成第一金屬層210，使得在半導體裝置堆疊200與第一金屬層210之間夾置有基層201（操作S10）。
第一金屬層210可包含釕（Ru）、鉬（Mo）、鎢（W）及鈷（Co）中的至少一者，並不限於此。在半導體裝置堆疊200及基層201上形成第一金屬層210可藉由例如物理氣相沉積（physical vapor deposition，PVD）來實行，並不限於此。
在稍後的操作中，第一金屬層210將被圖案化以形成半導體裝置堆疊200的後端製程（BEOL）結構的多條寬金屬線，所述半導體裝置堆疊200亦可包括一或多個電晶體的前端製程（FEOL）結構及/或中端製程（MOL）結構。FEOL結構可包括電晶體的源極/汲極區及閘極結構，且MOL結構可包括電晶體的源極/汲極接觸件、閘極接觸件、通孔結構等。所述一或多個電晶體可為平面電晶體、鰭式場效電晶體（finFET）、奈米片材電晶體及其組合。然而，半導體裝置堆疊200的FEOL結構及MOL結構並未在圖2A至圖2K中詳細繪示，此乃因該些結構對於理解本文中揭露的實施例並不是必需的。
基層201可包括絕緣層、黏合劑層及蝕刻停止層中的至少一者。絕緣層可由例如二氧化矽（SiO 2）等氧化物材料形成，黏合劑層可由非晶矽（amorphous silicon，a-Si）、氮化鈦（TiN）或氮化鉭（TaN）形成，且蝕刻停止層可由氮化鋁（AlN）及經氧化物摻雜碳化物（oxide doped carbide，ODC）形成，並不限於此。此處可提供基層201，以用於將第一金屬層210黏合至半導體裝置堆疊200、第一金屬層210的成核及/或在稍後的操作中對第一金屬層210實行的蝕刻製程的蝕刻停止。
參照圖2B，根據實施例，在第一金屬層210上形成第一硬罩幕層220，且在第一硬罩幕層220上形成多個光阻圖案PR1及PR2（操作S20）。
在本操作中，可首先在第一金屬層210上形成第一硬罩幕層220且將第一硬罩幕層220平坦化，之後可在第一硬罩幕層220上形成第一光阻230且將第一光阻230圖案化以在第一硬罩幕層220上獲得示出為第一圖案PR1及第二圖案PR2的多個圖案。第一硬罩幕層220及第一光阻230的形成可藉由PVD、化學氣相沉積（chemical vapor deposition，CVD）及電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）中的至少一者來實行，並不限於此。第一硬罩幕層220的平坦化可藉由化學機械研磨（chemical-mechanical polishing，CMP）來實行，並不限於此，且第一圖案PR1及第二圖案PR2可藉由對第一光阻230應用第一微影製程而獲得。儘管圖2B示出僅形成三個第一圖案PR1及一個第二圖案PR2，但藉由第一微影製程獲得的該些圖案的數目並不限於此。
第一硬罩幕層220可由氮氧化矽（SiON）或二氧化矽（SiO 2）形成，並不限於此，且第一光阻230可包含含有光活化（光敏）材料的有機聚合物樹脂。
根據實施例，可對第一光阻230進行圖案化，使得具有相同大小的第一圖案PR1在第一光阻230之間以預定節距PI排列成列。根據實施例，預定節距PI可被設定成將在稍後的操作中獲得的細金屬線的寬度F與將在稍後的操作中用於對細金屬線進行圖案化的間隔件層的厚度S之和的四倍。亦即，預定節距PI可由4 × (F + S)表示，如圖2B中所示。此處，細金屬線是將與寬金屬線一起形成用於半導體裝置堆疊200的BEOL結構的多條細金屬線中的一者，所述寬金屬線將在稍後的操作中自第一金屬層210被圖案化出。應注意，間隔件層的厚度S將對稍後將闡述的將以均勻節距排列成列的三或更多條細金屬線之中的兩條相鄰的細金屬線之間的空間的寬度S進行界定且等於稍後將闡述的將以均勻節距排列成列的三或更多條細金屬線之中的兩條相鄰的細金屬線之間的空間的寬度S。所述三或更多條細金屬線包括於用於半導體裝置堆疊200的BEOL結構的所述多條細金屬線中。
根據實施例，亦可對第一光阻230進行圖案化，使得第一圖案PR1、第一圖案PR1之間的空間（或溝渠）及第二圖案PR2可分別具有預定寬度。舉例而言，第一圖案PR1中的每一者的寬度可被設定成細金屬線的寬度F的兩倍與間隔件層的厚度S之和，即2F + S，如圖2B中所示。此外，所述兩個相鄰的第一圖案PR1之間的空間的寬度可被設定成細金屬線的寬度F的兩倍與間隔件層的厚度S的三倍之和，即，2F + 3S。另外，第二圖案PR2的寬度W可被設定成大於第一圖案PR1中的每一者的寬度（2F + S），且第二圖案PR2與最靠近的第一圖案PR1之間的空間的寬度可被設定成大於2F + 3S，並不限於此。
此處，應注意，第一圖案PR1中的每一者的寬度2F + S可對第一寬金屬線中的每一者的寬度進行界定，所述第一寬金屬線將在稍後的操作中與細金屬線一起形成為用於半導體裝置堆疊200的BEOL結構。更應注意，第二圖案PR2的寬度W可對第二寬金屬線的寬度進行界定，所述第二寬金屬線亦將在稍後的操作中與細金屬線一起形成為用於半導體裝置堆疊200的BEOL結構。因此，根據細金屬線、第一寬金屬線及第二寬金屬線的設計需要，可將第一光阻230不同地圖案化，使得第一圖案PR1中的每一者的寬度2F + S及第二圖案PR2的寬度W與圖2B中所示的尺寸不同。舉例而言，第二圖案PR2的寬度W可被設定成小於第一圖案PR1中的每一者的寬度2F + S，只要寬度W被設定成大於細金屬線的寬度F即可。
參照圖2C，根據實施例，使用圖2B中所示的圖案PR1及PR2對第一硬罩幕層220及第一金屬層210實行減蝕刻，以在第一硬罩幕層220及第一金屬層210下方獲得多個金屬圖案，且在減蝕刻操作之後，移除圖案PR1及PR2以及第一硬罩幕層220（操作S30）。
可例如藉由乾式蝕刻（例如反應性離子蝕刻（reactive ion etching，RIE））及/或濕式蝕刻來實行減蝕刻，以獲得分別與第一圖案PR1及第二圖案PR2對應的多個金屬圖案，如圖2B中所示。減蝕刻亦暴露出基層201的位於所述多個金屬圖案之間的頂表面。因此，圖2C示出分別與所述三個第一圖案PR1及所述一個第二圖案PR2對應的三個第一金屬圖案MP1及一個第二金屬圖案MP2形成於基層201上，且基層201的頂表面暴露於多所述個金屬圖案之間。
此處注意，藉由上述第一微影製程及乾式蝕刻及/或濕式蝕刻操作將第一圖案PR1的形狀及第二圖案PR2的形狀轉移至第一金屬圖案MP1及第二金屬圖案MP2。因此，第一金屬圖案MP1及第二金屬圖案MP2可分別具有與第一圖案PR1及第二圖案PR2相同的寬度，且形成於兩個相鄰的第一金屬圖案MP1之間的空間（或溝渠）可具有與兩個相鄰的第一圖案PR1之間的空間相同的寬度。因此，第一金屬圖案MP1中的每一者的寬度可等於第一圖案中的每一者的寬度2F + S，且所述兩個相鄰的第一金屬圖案MP1之間的空間的寬度可等於所述兩個相鄰的第一圖案PR1之間的空間的寬度2F + 3S。此外，第二金屬圖案MP2的寬度可等於第二圖案PR2的寬度W。
亦應注意，此處提供所述三個第一金屬圖案MP1中的兩者及所述一個第二金屬圖案MP2，以在參照圖2J闡述的稍後的操作中分別形成用於半導體裝置堆疊200的BEOL結構的兩條第一寬金屬線及一條第二寬金屬線。因此，第一金屬圖案MP1中的每一者的寬度2F + S將是第一寬金屬線中的每一者的寬度，且第二金屬圖案MP2的寬度W將是第二寬金屬線的寬度。
參照圖2D，根據實施例，在第一金屬圖案MP1的外表面及第二金屬圖案MP2的外表面以及基層201的被暴露出的頂表面上共形地沉積間隔件層240（操作S40）。
根據實施例，在此共形沉積操作中，可使用例如原子層沉積（atomic layer deposition，ALD）等薄膜沉積技術來對間隔件層240進行沉積，使得間隔件層240可具有沿第一金屬圖案MP1的外表面及第二金屬圖案MP2的外表面以及基層201的被暴露出的頂表面均勻的厚度S。如上所述，間隔件層240的厚度S可被設定成等於稍後將闡述的以均勻的節距排列成列的三或更多條細金屬線之中的兩條相鄰的細金屬線之間的空間的寬度S。
此外，在本操作中，間隔件層240可共形地沉積於第一金屬圖案MP1的外表面及第二金屬圖案MP2的外表面以及基層201的被暴露出的頂表面上，而不斷開連接，如圖2D中所示，
間隔件層240可由包括氧化矽（SiO）及/或二氧化矽（SiO 2）的材料形成，並不限於此，只要所述材料在稍後的操作中相對於沉積於間隔件層240上方的材料或層具有蝕刻選擇性即可。
參照圖2E，根據實施例，在第一金屬圖案MP1的頂表面及第二金屬圖案MP2的頂表面處以及在被暴露出的基層201的頂表面處，藉由例如乾式蝕刻對間隔件層240進行回蝕（操作S50）。
然而，在對間隔件層240實行此回蝕操作之後，間隔件層240可能仍然保留於金屬圖案MP1及MP2的側表面上，以將金屬圖案MP1及MP2的頂表面向上暴露於外部。剩餘的間隔件層240包括形成於第一金屬圖案MP1的側表面上的間隔件SL1至SL6以及形成於第二金屬圖案MP2的側表面上的間隔件SL7及SL8。該些間隔件SL7及SL8中的每一者的寬度S等於間隔件層240的厚度S。
此外，藉由此回蝕操作，金屬圖案MP1及MP2的頂表面與保留於金屬圖案MP1及MP2的側表面上的間隔件層240的頂表面可變得彼此共面。
參照圖2F，根據實施例，在金屬圖案MP1及MP2上形成第二硬罩幕250（在金屬圖案MP1及MP2的側表面上存在間隔件SL1至SL8且在金屬圖案MP1與MP2之間存在基層201），且在第二硬罩幕250上除了第一目標空間（或溝渠）TSP1之外亦形成第二光阻260，在第一目標空間（或溝渠）TSP1處，第二硬罩幕250的頂表面向上暴露於外部（操作S60）。
根據實施例，金屬圖案MP1及MP2上所形成的第二硬罩幕250可為旋塗碳（spin-on carbon，SOC）硬罩幕或旋塗玻璃（spin-on glass，SOG）硬罩幕，且第二光阻260可由與參照圖2B闡述的形成第一光阻230相同的材料形成。
儘管在圖2F中未示出，但根據實施例，在金屬圖案MP1及MP2上形成第二硬罩幕250之後，可在第二硬罩幕250的頂部處對第二硬罩幕250進行平坦化（在金屬圖案MP1及MP2的側表面上存在間隔件SL1至SL8且在金屬圖案MP1與MP2之間存在基層201）。平坦化可藉由例如CMP來實行，並不限於此。隨後，可在經平坦化的第二硬罩幕250上形成第二光阻260，且可以與應用於如圖2B中所示的第一光阻230的第一微影製程類似的方式將第二微影製程應用於第二光阻260。根據實施例，第二微影製程可移除第二光阻260的一部分，以形成與第一金屬圖案MP1之中的目標金屬圖案TMP對應的第一目標空間TSP1。此處，目標金屬圖案TMP是在第一金屬圖案MP1之中選擇的將在後續操作中被移除的金屬圖案，而第一金屬圖案MP1及第二金屬圖案MP2之中的其他金屬圖案將成為BEOL結構的寬金屬線。因此，根據實施例，可實行第二微影製程，使得第一目標空間TSP1在垂直方向上形成於目標金屬圖案TMP上方。
參照圖2G，根據實施例，使用形成於目標金屬圖案TMP的側表面上的間隔件SL3及SL4（下文中稱為目標間隔件）來移除第二硬罩幕250的在垂直方向上位於第一目標空間TSP1下方的一部分以及所述一部分下方的目標金屬圖案TMP（操作S70）。
在本操作中，可將目標間隔件SL3及SL4用作罩幕，以藉由例如乾式蝕刻及/或濕式蝕刻移除目標間隔件SL3與SL4之間的目標金屬圖案TMP。根據實施例，為了藉由乾式蝕刻及/或濕式蝕刻移除目標金屬圖案TMP，第一目標空間TSP1可已在先前的操作中形成為具有較目標金屬圖案TMP的寬度2F + S（此與第一金屬圖案MP1中的每一者的寬度相同）大的寬度。
隨著目標金屬圖案TMP被移除，在目標間隔件SL3與SL4之間形成具有等於目標金屬圖案的寬度的寬度2F + S的第二目標空間（或溝渠）TSP2。此外，第二光阻260及第二硬罩幕250是藉由濕式蝕刻及/或灰化（例如電漿灰化）來移除，並不限於此。隨著第二硬罩幕250被移除，在其中第二硬罩幕250被移除的位置處形成具有相同寬度2F + S的附加的第二目標空間TSP2。第二目標空間TSP2是指將在稍後的操作中藉由金屬層的共形沉積形成細金屬線的位置。此處注意，第二目標空間TSP2的寬度可被設定成大於細金屬線的寬度F的兩倍，使得形成細金屬線的金屬層可共形地沉積於藉由移除目標金屬圖案TMP而獲得的第二目標空間TSP2內，而不會在稍後的操作中交疊。
參照圖2H，根據實施例，沿在參照圖2F及圖2G闡述的蝕刻及/或灰化操作之後剩餘的各種圖案的外表面以及在各種圖案之間的被暴露出的基層201的頂表面上共形地沉積第二金屬層270（操作S80）。
此處，各種圖案包括在其側表面上形成有間隔件SL1、SL2、SL5及SL6的第一金屬圖案MP1、在其側表面上形成有間隔件SL7及SL8的第二金屬圖案MP2、目標間隔件SL3及SL4。如圖2G中所示，該些各種圖案採取自基層201的多個突起部的形式。此後，在移除目標金屬圖案TMP之後剩餘的第一金屬圖案MP1被稱為剩餘的第一金屬圖案MP1。
根據實施例，可藉由例如ALD或CVD沿各種圖案的外表面共形地沉積第二金屬層270，使得第二金屬層270的厚度沿各種圖案的外表面可為均勻的，以具有均勻的厚度T。如稍後將闡述的，共形地沉積的第二金屬層270將變成欲獲得的細金屬線，以形成用於半導體裝置堆疊200的BEOL結構。因此，第二金屬層270的均勻厚度T可界定成等於細金屬線的寬度F。
當在本操作中沿各種圖案的外表面共形地沉積第二金屬層270時，第二金屬層270亦可沿第二目標空間TSP2內的目標間隔件SL3及SL4的側表面共形地沉積，而不對如圖2G及圖2H中所示的第二目標空間TSP2進行填充。如前所述，可達成此種共形沉積是由於第二目標空間TSP2的寬度被設定成大於第二金屬層270的厚度T的兩倍。因此，在目標間隔件SL3及SL4的側表面處形成的第二金屬層270的在第二目標空間TSP2內彼此面對的兩個部分P1與P2可不彼此接觸或交疊。此處，應注意，在第二目標空間TSP2內沉積於目標間隔件SL3及SL4的側表面上的所述兩個部分P1及P2以及沉積於目標間隔件SL3及SL4的另一側表面上的部分P3及P4將在稍後的操作中形成多條細金屬線。
亦應注意，在第二目標空間TSP2內位於第二金屬層270的該兩個部分P1與P2之間的空間由間隔件層240的厚度S界定。換言之，若間隔件層240的厚度被設定成大於S（所述S對如圖2B至圖2G中所示的圖案PR1的寬度、目標金屬圖案TMP的寬度及第二目標空間TSP2的寬度進行界定），則當第二金屬層270沉積於第二目標空間TSP2內時，第二金屬層270的所述兩個部分P1與P2可彼此接觸或交疊，藉此防止第二目標空間TSP2內的共形沉積。因此，根據實施例，厚度S可為間隔件層240可具有的最小厚度，使得第二金屬層270可共形地沉積於第二目標空間TSP2內。
此外，等於第二金屬層270的厚度T的細金屬線的寬度F亦對第一圖案PR1的寬度、目標金屬圖案TMP的寬度及第二目標空間TSP2的寬度進行界定。若當間隔件層240的厚度被設定成S時，第二金屬層270的厚度被設定成大於T，則當第二金屬層270被沉積於第二目標空間TSP2內時，第二金屬層270的所述兩個部分P1與P2可彼此接觸或交疊。在此種情形中，可能無法達成金屬層270在第二目標空間TSP2內的共形沉積，藉此防止獲得具有均勻寬度的多條細金屬線。此外，若當間隔件層240的厚度被設定成S時，金屬層270的厚度被設定成小於T，則第二金屬層270的所述兩個部分P1與P2之間的空間的寬度可變得大於間隔件層240的厚度S，厚度S等於上述兩條相鄰的細金屬線之間的空間的寬度S。在此種情形中，可能無法達成所述多條細金屬線之間的具有均勻寬度的空間。因此，根據實施例，厚度T可為第二金屬層270可具有的最佳厚度，以達成多條細金屬線的均勻厚度及均勻寬度的的空間。
第二金屬層270可由形成第一金屬層210的釕（Ru）、鉬（Mo）、鎢（W）及鈷（Co）中的至少一者形成，並不限於此。然而，根據實施例，形成第二金屬層270的材料可不同於第一金屬層210的材料。舉例而言，當第一金屬層210由Ru形成時，第二金屬層270可由Mo形成。
參照圖2I，根據實施例，在先前操作中闡述的各種圖案的頂表面處以及在被暴露出的基層201的頂表面處，移除圖2H中所示的第二金屬層270（操作S90）。
在本操作中，可藉由例如乾式蝕刻對形成於各種圖案的頂表面及基層201的頂表面上的第二金屬層270進行回蝕，以將各種圖案的頂表面及基層201的頂表面向上暴露於外部。然而，在回蝕操作之後，第二金屬層270可能仍然保留於目標間隔件SL3及SL4的側表面上以及剩餘的第一金屬圖案MP1及第二金屬圖案MP2的側表面上所沉積的間隔件SL1、SL2及SL5至SL8的側表面上。
參照圖2J，根據實施例，移除包括目標間隔件SL3及SL4的間隔件SL1至SL8以形成多條細金屬線及寬金屬線（操作S100）。
可藉由例如乾式蝕刻及/或濕式蝕刻移除包括目標間隔件SL3及SL4的間隔件SL1至SL8。藉由在本操作中移除包括目標間隔件SL3及SL4的間隔件SL1至SL8，保留於被移除的目標間隔件SL3及SL4的側表面上的第二金屬層270可形成四條第一細金屬線270F-1（其對應於如前所述的以均勻節距排列成列的所述三或更多條細金屬線）。另外，保留於被移除的間隔件SL2及SL5的面對目標間隔件SL3及SL4的側表面上的第二金屬層270可形成附加的兩條第一細金屬線270F-1，而保留於被移除的間隔件SL1及SL6的側表面上的第二金屬層270可形成兩條第二細金屬線270F-2。此外，保留於被移除的間隔件SL7及SL8的側表面上的第二金屬層270可形成兩條第三細金屬線270F-3。此外，剩餘的第一金屬圖案MP1形成多條第一寬金屬線210W-1，且第二金屬圖案MP2形成第二寬金屬線210W-2。
因此，細金屬線270F-1、270F-2及270F-3中的每一者的寬度F可等於第二金屬層270的厚度T。此外，第一寬金屬線210W-1中的每一者的寬度可等於剩餘的第一金屬圖案MP1中的每一者的寬度2F + S，且第二寬金屬線210W-2的寬度可等於第二金屬圖案MP2的寬度W。此乃因，如前所述，剩餘的第一金屬圖案MP1變成第一寬金屬線210W-1，且第二金屬圖案MP2變成第二寬金屬線210W-2。
另外，第一細金屬線270F-1之中的任意兩條相鄰的細金屬線之間的空間的寬度S可等於間隔件層240的厚度S。此外，第一寬金屬線210W-1中的每一者與第一細金屬線270F-1之中的最靠近的第一細金屬線之間的空間的寬度亦可等於S。此乃因第一寬金屬線210W-1中的每一者與最靠近的第一細金屬線二者形成於附加的第二目標空間TSP2中，所述附加的第二目標空間TSP2具有與其中形成有第一細金屬線270F-1中的兩者的第二目標空間TSP2相同的寬度，如圖2H至圖2J中所示。應注意，第一寬金屬線210W-1中的每一者與第一細金屬線270F-1之中的最靠近的第一細金屬線之間的空間的寬度亦可等於S，此乃因此空間是藉由移除具有寬度S的間隔件SL2或SL3而形成。此外，第三細金屬線270F-3中的每一者與第二寬金屬線210W-2之間的空間的寬度亦可等於S，此乃因此空間是藉由移除具有寬度S的間隔件SL7或SL8而形成。
因此，如圖2J中所示，第一細金屬線270F-1以等於F + S的均勻節距排列成列。此外，所有細金屬線270F-1至270F-3具有均勻寬度F，且第一細金屬線270F-1之中的任意兩條相鄰的細金屬線之間的空間具有均勻寬度S。然而，彼此相鄰的第二細金屬線270F-2與第三細金屬線270F-3之間的空間可具有大於均勻寬度S的寬度。
參照圖2K，根據實施例，移除基層201以完成用於半導體裝置堆疊200的BEOL結構的細金屬線270F-1至270F-3、第一寬金屬線210W-1及第二寬金屬線210W-2的形成（操作S110）。
根據實施例，可藉由選擇性濕式蝕刻及清潔或乾式蝕刻而在細金屬線270F-1、270F-2、270F-3以及寬金屬線210W-1及210W-2之間的空間處移除基層201，並不限於此，如圖2K中所示。然而，基層201仍可保留於細金屬線270F-1、270F-2、270F-3以及寬金屬線210W-1及210W-2下方，以用於與半導體裝置堆疊200的MOL結構連接，如稍後將參照圖4闡述。
在上述實施例中，將第一金屬層210、第一硬罩幕層220及所述多個光阻圖案PR1及PR2形成於半導體裝置堆疊200上（圖2A及圖2B），以對半導體裝置堆疊200的BEOL結構進行圖案化。然而，根據另一實施例，可單獨形成第一金屬層210、第一硬罩幕層220及所述多個光阻圖案PR1及PR2，而非將第一金屬層210、第一硬罩幕層220及所述多個光阻圖案PR1及PR2形成於半導體裝置堆疊200上，以對BEOL結構進行圖案化，且可稍後將經圖案化的BEOL結構結合至半導體裝置堆疊200以形成半導體裝置。
如以上參照圖2A至圖2K所述，藉由圖2A至圖2K中所示的操作獲得的細金屬線270F-1、270F-2、270F-3及寬金屬線210W-1及210W-2可形成用於半導體裝置堆疊200的BEOL結構，半導體裝置堆疊200可包括平面電晶體、finFET、奈米片材電晶體及其組合中的一或多者。因此，以下實施例提供半導體裝置的示意圖，其中包括細金屬線270F-1、270F-2、270F-3以及寬金屬線210W-1及210W-2的上述BEOL結構與半導體裝置的MOL結構內連。
圖4示出根據實施例的包括半導體裝置堆疊及形成於半導體裝置堆疊上方的多條金屬線的半導體裝置。
參照圖4，半導體裝置40包括圖2K中所示的半導體裝置堆疊200及所述多條金屬線。
根據實施例，以預定的相同節距排列成列的所述多條第一細金屬線270F-1藉由MOL結構連接至可為n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）的n型finFET及可為p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）的p型finFET。具體而言，以預定的相同節距排列成列的第一細金屬線270F-1藉由包括對應的源極/汲極接觸結構（CNT）及閘極接觸結構的MOL結構連接至NMOS及PMOS中的每一者的兩個源極/汲極區（S/D）及閘極結構（G）。源極/汲極區（S/D）及閘極結構（G）設置在基底（SBT）上且被層間介電層（interlayer dielectric layer，ILD）覆蓋。根據實施例，寬金屬線210W-1及210W-2可藉由對應的電源線（未示出）分別連接至電壓源及地源。
圖4進一步示出其它細金屬線270F-2及270F-3及第二寬金屬線被存留用於連接至半導體裝置40的另一電路元件或另一半導體裝置。
如上所述，藉由不同於相關技術蝕刻操作的方法獲得多條細金屬線及多條寬金屬線。根據實施例，藉由如圖2H中所示沿各種圖案實行金屬層的共形沉積（例如共形CVD或ALD）而形成細金屬線，而藉由利用微影製程對不同的金屬層進行圖案化，之後進行乾式蝕刻及/或濕式蝕刻而形成寬金屬線。因此，與使用硬罩幕或層在金屬層上直接蝕刻的相關技術的細金屬線圖案化（此可引起阻塞問題）不同，上述實施例提供藉由簡單的共形沉積形成細金屬線，此可避免阻塞問題。因此，根據實施例獲得的細金屬線可具有均勻的厚度且在成列排列的多條細金屬線之間具有均勻的空間。
圖5示出根據實施例的積體晶片（IC）的示意性平面圖。
參照圖5，根據實施例的IC 500可包括安裝於模組基板510上的處理器520及半導體裝置530。處理器520及/或半導體裝置530可包括以上實施例中闡述的所述多條細金屬線及至少一條寬金屬線。
圖6示出根據實施例的電子系統的示意性方塊圖。
參照圖6，根據實施例的電子系統600可包括使用匯流排640實行資料通訊的微處理器610、記憶體620及使用者介面630。微處理器610可包括中央處理單元（central processing unit，CPU）或應用處理器（application processor，AP）。電子系統600可更包括與微處理器610直接進行通訊的隨機存取記憶體（random access memory，RAM）650。微處理器610及/或RAM 650可在單個模組或封裝中實施。使用者介面630可用於向電子系統600輸入資料，或者自電子系統600輸出資料。舉例而言，使用者介面630可包括鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音偵測器、液晶顯示器（liquid crystal display，LCD）、微型發光裝置（light-emitting device，LED）、有機發光二極體（organic light-emitting diode，OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode，AMOLED）裝置、列印機、照明裝置或各種其他輸入/輸出裝置，而沒有限制。記憶體620可對微處理器610的操作代碼、由微處理器610處理的資料或者自外部裝置接收的資料進行儲存。記憶體620可包括記憶體控制器、硬碟或固態驅動器（solid state drive，SSD）。
電子系統600中的微處理器610、記憶體620及/或RAM 650中的至少一者可包括在上述實施例中闡述的至少一個寬金屬線及多個細金屬線。
前述內容是示例性實施例的例示且不應被解釋為對示例性實施例的限制。儘管已闡述了幾個示例性實施例，但熟習此項技術者將容易理解，在上述實施例中，在本質上不背離本發明概念的條件下，可進行許多修改。
40、530:半導體裝置 100:半導體晶粒或堆疊 101、201:基層 105:細金屬線 110、240:間隔件層 111、P1、P2、P3、P4:部分 200:半導體裝置堆疊 210:第一金屬層/第二金屬層 210W-1:第一寬金屬線/寬金屬線 210W-2:第二寬金屬線/寬金屬線 220:第一硬罩幕層 230:第一光阻 250:第二硬罩幕 260:第二光阻 270:第二金屬層/金屬層 270F-1:第一細金屬線/細金屬線 270F-2:第二細金屬線/細金屬線 270F-3:第三細金屬線/細金屬線 500:IC 510:模組基板 520:處理器 600:電子系統 610:微處理器 620:記憶體 630:使用者介面 640:匯流排 650:隨機存取記憶體（RAM） 2F + S、2F + 3S、F、F1、F2、S1、S2、W:寬度 MP1:第一金屬圖案/金屬圖案 MP2:第二金屬圖案/金屬圖案 PI:預定節距 PR1:第一圖案/光阻圖案/圖案 PR2:第二圖案/光阻圖案/圖案 S:寬度/厚度 S10、S20、S30、S40、S50、S60、S70、S80、S90、S100、S110:操作 SL1、SL2、SL5、SL6、SL7、SL8:間隔件 SL3、SL4:目標間隔件/間隔件 T:厚度 TMP:目標金屬圖案 TSP1:第一目標空間 TSP2:第二目標空間
根據結合附圖的以下詳細說明，將更清楚地理解示例性實施例，在附圖中： 圖1A及圖1B示出相關技術減蝕刻的後期階段，在後期階段中，阻塞會防止形成用於半導體裝置的均勻的細金屬線。 圖2A至圖2K示出根據實施例的在半導體裝置中形成BEOL結構的多條細金屬線及寬金屬線的方法。 圖3示出闡述根據實施例的在半導體裝置中形成BEOL結構的多條細金屬線及寬金屬線的方法的流程圖。 圖4示出根據實施例的包括半導體裝置堆疊及形成於半導體裝置堆疊上方的多條金屬線的半導體裝置。 圖5示出根據實施例的積體晶片（integrated chip，IC）的示意性平面圖。 圖6示出根據實施例的電子系統的示意性方塊圖。
40:半導體裝置 200:半導體裝置堆疊 201:基層 210W-1:第一寬金屬線/寬金屬線 210W-2:第二寬金屬線/寬金屬線 270F-1:第一細金屬線/細金屬線 270F-2:第二細金屬線/細金屬線 270F-3:第三細金屬線/細金屬線

Claims (14)

  1. 一種半導體裝置，包括前端製程（FEOL）結構及連接至所述前端製程結構的後端製程（BEOL）結構， 其中所述前端製程結構包括至少一個源極/汲極區及至少一個閘極結構，且 其中所述後端製程結構包括： 多條第一細金屬線，以相同節距排列成列，多條所述第一細金屬線中的每一者具有相同的寬度； 至少一條第一寬金屬線，形成於多條所述第一細金屬線的側處，所述第一寬金屬線具有較所述第一細金屬線的所述寬度大的寬度； 第二細金屬線，在所述第一寬金屬線的與所述第一細金屬線相對的一側處； 第三細金屬線，在所述第二細金屬線的與所述第一寬金屬線相對的一側處， 其中，在相同水平處，沒有其他金屬線存在於所述第二細金屬線與所述第三細金屬線之間， 其中所述第二細金屬線與所述第三細金屬線之間的空間的寬度大於兩條相鄰的所述第一細金屬線之間的所述空間的所述寬度，且 其中多條所述第一細金屬線中的每一者包含與所述第一寬金屬線中所包含的材料不同的材料。
  2. 如請求項1所述的半導體裝置，其中所述第一寬金屬線的所述寬度大於所述第一細金屬線的所述寬度的兩倍。
  3. 如請求項1所述的半導體裝置，其中所述第一寬金屬線的所述寬度等於所述第一細金屬線的所述寬度的兩倍與多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度之和。
  4. 如請求項1所述的半導體裝置，其中所述第一寬金屬線與多條所述第一細金屬線之中的與所述第一寬金屬線相鄰的第一細金屬線之間的空間的寬度等於多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度。
  5. 如請求項4所述的半導體裝置， 其中所述第二細金屬線的寬度等於所述第一細金屬線的所述寬度， 其中所述第一寬金屬線及與所述第一寬金屬線相鄰的所述第一細金屬線之間的所述空間的所述寬度等於所述第一寬金屬線與所述第二細金屬線之間的空間的寬度。
  6. 如請求項1所述的半導體裝置，更包括中端製程（MOL）結構，所述中端製程結構包括： 至少一個源極/汲極接觸結構，將所述源極/汲極區連接至多條所述第一細金屬線中的至少一者；以及 至少一個閘極接觸結構，將所述閘極結構連接至多條所述第一細金屬線中的至少另一者， 其中至少一條所述第一寬金屬線連接至電源。
  7. 如請求項6所述的半導體裝置，其中所述第一寬金屬線的所述寬度等於所述第一細金屬線的所述寬度的兩倍與多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度之和。
  8. 如請求項6所述的半導體裝置，其中所述第一寬金屬線與多條所述第一細金屬線之中的與所述第一寬金屬線相鄰的第一細金屬線之間的空間的寬度等於多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度。
  9. 如請求項8所述的半導體裝置，其中多條所述第一細金屬線是藉由原子層沉積（ALD）及共形化學氣相沉積（CVD）中的至少一者形成，且所述第一寬金屬線是藉由物理氣相沉積（PVD）形成。
  10. 一種半導體裝置，包括前端製程（FEOL）結構及連接至所述前端製程結構的後端製程（BEOL）結構， 其中所述前端製程結構包括至少一個源極/汲極區及至少一個閘極結構，且 其中所述後端製程結構包括： 多條第一細金屬線，以相同節距排列成列，多條所述第一細金屬線中的每一者具有相同的寬度； 至少一條第一寬金屬線，形成於多條所述第一細金屬線的側處，所述第一寬金屬線具有較所述第一細金屬線的所述寬度大的寬度； 第二細金屬線，在所述第一寬金屬線的與所述第一細金屬線相對的一側處； 第三細金屬線，在所述第二細金屬線的與所述第一寬金屬線相對的一側處， 其中，在相同水平處，沒有其他金屬線存在於所述第二細金屬線與所述第三細金屬線之間， 其中所述第二細金屬線與所述第三細金屬線之間的空間的寬度大於兩條相鄰的所述第一細金屬線之間的所述空間的所述寬度，且 其中所述第一寬金屬線的所述寬度大於所述第一細金屬線的所述寬度的兩倍。
  11. 如請求項10所述的半導體裝置，其中所述第一寬金屬線的所述寬度等於所述第一細金屬線的所述寬度的兩倍與多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度之和。
  12. 如請求項10所述的半導體裝置，其中多條所述第一細金屬線中的每一者包含與所述第一寬金屬線中所包含的材料不同的材料。
  13. 如請求項12所述的半導體裝置，其中所述第一寬金屬線的所述寬度等於所述第一細金屬線的所述寬度的兩倍與多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度之和。
  14. 如請求項12所述的半導體裝置，其中所述第一寬金屬線與多條所述第一細金屬線之中的與所述第一寬金屬線相鄰的第一細金屬線之間的空間的寬度等於多條所述第一細金屬線之中的兩條相鄰的第一細金屬線之間的空間的寬度。
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