[go: up one dir, main page]

TWI897275B - 電容器和包括其的半導體裝置 - Google Patents

電容器和包括其的半導體裝置

Info

Publication number
TWI897275B
TWI897275B TW113108039A TW113108039A TWI897275B TW I897275 B TWI897275 B TW I897275B TW 113108039 A TW113108039 A TW 113108039A TW 113108039 A TW113108039 A TW 113108039A TW I897275 B TWI897275 B TW I897275B
Authority
TW
Taiwan
Prior art keywords
layer
interface layer
preliminary
interface
capacitor
Prior art date
Application number
TW113108039A
Other languages
English (en)
Other versions
TW202448274A (zh
Inventor
鄭圭鎬
閔淙渶
白智叡
朴晙晳
李叡璱
李眞旭
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202448274A publication Critical patent/TW202448274A/zh
Application granted granted Critical
Publication of TWI897275B publication Critical patent/TWI897275B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種電容器及包括所述電容器的半導體裝置。電容器可包括：初步下部電極；介面結構，位於初步下部電極的表面上；初步介電層，包含金屬氧化物且位於介面結構上；以及上部電極，位於初步介電層上。介面結構可包括第一介面層、第二介面層以及第三介面層。第一介面層可具有導電性且可包含摻雜有五價元素的金屬氧化物。第二介面層可位於第一介面層上且可包含在第一介面層的材料中進一步摻雜氮的材料。第三介面層可位於第二介面層上且可包含摻雜有氮的金屬氧化物。第三介面層的金屬氧化物中所包含的金屬可包括四價金屬。

Description

電容器和包括其的半導體裝置
[相關申請案的交叉參考]
本申請案主張在2023年5月16日在韓國智慧財產局（Korean Intellectual Property Office，KIPO）提出申請的韓國專利申請案第10-2023-0062780號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
實例性實施例是有關於一種電容器。具體而言，實例性實施例是有關於一種包括電容器的半導體裝置。
半導體裝置中所包括的電容器可能需要具有高的靜電電容。為此，可減小電容器的介電層的厚度。然而，隨著電容器的介電層的厚度減小，可增大電容器的漏電流。因此，電容器難以具有高的電容及低的漏電流。
實例性實施例提供一種具有優異特性的電容器。
實例性實施例提供一種包括具有優異特性的電容器的半導體裝置。
實例性實施例提供一種用於形成具有優異特性的電容器的方法。
根據實例性實施例，提供一種電容器。所述電容器可包括：初步下部電極；介面結構，位於初步下部電極的表面上；初步介電層，包含第一金屬氧化物且位於介面結構上；以及上部電極，位於初步介電層上。介面結構可包括第一介面層、第二介面層以及第三介面層。第一介面層可具有導電性且可包含摻雜有五價元素的第二金屬氧化物。第二介面層可位於第一介面層上且可包含在第一介面層的材料中進一步摻雜氮的材料。第三介面層可位於第二介面層上且可包含摻雜有氮的第三金屬氧化物。第三介面層的第三金屬氧化物中所包含的金屬可包括四價金屬。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置可包括：多個導電圖案及蝕刻終止層，位於基板上；多個初步下部電極，穿過蝕刻終止層且分別接觸所述多個導電圖案；第一介面層，接觸所述多個初步下部電極的表面且包含摻雜有五價元素的氧化鈦；第二介面層，位於第一介面層上且包含摻雜有五價元素與氮的氧化鈦；第三介面層，位於第二介面層及蝕刻終止層上且包含摻雜有氮的金屬氧化物；初步介電層，包含含有四價金屬的金屬氧化物且位於第三介面層上；以及上部電極，位於初步介電層上。第三介面層的金屬氧化物中所包含的金屬可包括四價金屬。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置可包括：單元電晶體，包括閘極結構且位於基板上；位元線結構，電性連接至基板的一部分；多個導電圖案，位於位元線結構上且電性連接至基板的一部分；以及電容器，位於所述多個導電圖案中的每一者上。電容器可包括：初步下部電極，接觸所述多個導電圖案中的對應一者；介面結構，位於初步下部電極的表面上；初步介電層，位於介面結構上，初步介電層包含含有四價金屬的金屬氧化物；以及上部電極，位於初步介電層上。介面結構可包括依序堆疊的第一介面層、第二介面層及第三介面層。初步介電層可包含含有四價金屬的金屬氧化物。第一介面層及第二介面層可包含導電金屬氧化物，且第三介面層可包含經氮摻雜的金屬氧化物，所述經氮摻雜的金屬氧化物包含與第一介面層及第二介面層不同的金屬。
根據實例性實施例，提供一種半導體裝置。所述半導體裝置可包括：基板；多個導電圖案，位於基板上；以及電容器，位於所述多個導電圖案中的每一者上。每一電容器可包括：初步下部電極，接觸所述多個導電圖案中的對應一者；介面結構，位於初步下部電極的表面上；初步介電層，位於介面結構上，初步介電層包含第一金屬氧化物；以及上部電極，位於初步介電層上。介面結構可包括：第一介面層，位於初步下部電極上；第二介面層，位於第一介面層上；以及第三介面層，位於第二介面層上。第一介面層可包含第二金屬氧化物。第二介面層可包含第二金屬氧化物。第三介面層可包含第三金屬氧化物。初步下部電極、第一介面層及第二介面層可用作電容器的電極，且第三介面層及初步介電層可用作電容器的介電質。第一介面層及第二介面層中的每一者可為整體層的一部分，且第二介面層的氮濃度可高於第一介面層的氮濃度。第三介面層的氮濃度可高於初步介電層的氮濃度。
根據實例性實施例，提供一種用於形成電容器的方法。所述方法可包括：在基板上形成初步下部電極，初步下部電極包含金屬；在初步下部電極的表面上形成第一預備介面層，第一預備介面層包含摻雜有五價元素的第一金屬氧化物；在第一預備介面層上形成第二預備介面層，第二預備介面層包含含有四價金屬的第二金屬氧化物；將氮摻雜至第二預備介面層中且將氮摻雜至第一預備介面層的上部部分中，以形成介面結構，介面結構包括：第一介面層，包含摻雜有五價元素的第一金屬氧化物且位於初步下部電極的表面上；第二介面層，包含進一步摻雜有五價元素與氮的第一金屬氧化物；以及第三介面層，包含摻雜有氮的四價金屬的第三金屬氧化物；在介面結構上形成初步介電層；以及在初步介電層上形成上部電極。
根據實例性實施例的電容器結構可在初步下部電極與初步介電層之間包括介面層結構，使得可減小初步下部電極與初步介電層之間所產生的漏電流。
在下文中，將參照附圖詳細闡述本發明的較佳實施例。
圖1是示出根據實例性實施例的電容器的剖視圖，且圖2是圖1中所示的電容器的放大剖視圖。
圖1是具有初步下部電極的電容器的豎直剖視圖，所述初步下部電極具有柱形狀。圖2是圖1所示部分A的放大剖視圖。
參照圖1及圖2，電容器160可包括初步下部電極130、介面結構140、初步介電層142及上部電極150。
在實例性實施例中，電容器160可形成於基板100上所形成的下部結構110上。下部結構110可包括例如電晶體、接觸插塞、導電圖案104、導電線、絕緣間層102及蝕刻終止層106。導電圖案104可接觸初步下部電極130的底表面。蝕刻終止層106可形成於導電圖案104及絕緣間層102上。
基板100可包含例如以下材料：半導體材料，例如矽、鍺、矽-鍺等；或者III-V族化合物，例如GaP、GaAs、GaSb等。在一些實例性實施例中，基板100可為絕緣體上矽（silicon-on-insulator，SOI）基板或絕緣體上鍺（germanium-on-insulator，GOI）基板。
初步下部電極130可穿過蝕刻終止層106，且可接觸導電圖案104的上表面。
初步下部電極130可包含金屬或金屬氮化物或者可由金屬或金屬氮化物形成。在實例性實施例中，初步下部電極130可包含氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）或者可由氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）形成。舉例而言，初步下部電極130可為氮化鈦（TiN）。
初步下部電極130可具有各種三維結構。
在實例性實施例中，初步下部電極130可具有三維結構，例如圓柱形形狀或柱形狀。如圖1中所示，初步下部電極130可具有柱形狀。作為另一選擇，初步下部電極可具有圓柱形形狀（即，杯形狀）。
在實例性實施例中，初步下部電極130可具有平整的二維形狀（例如，當在橫截面中觀察時具有平面形狀）。在此種情形中，電容器可具有與圖2中所示的放大圖類似的形狀。由於電容器的電容取決於初步下部電極130的表面積，因此初步下部電極130的形狀可具有各種經修改結構以增大電容。
介面結構140可夾置於初步下部電極130與初步介電層142之間。介面結構140可具有其中在初步下部電極130的表面上依序堆疊有第一介面層134a、第二介面層134b及第三介面層136a的結構。
第一介面層134a可包含摻雜有五價元素的第二金屬氧化物或者可為摻雜有五價元素的第二金屬氧化物。在實例性實施例中，第一介面層134a可包含電極氧化物。用語「電極氧化物」是指具有導電性的金屬氧化物層。在實例性實施例中，第一介面層134a可包含與初步下部電極130中所包含的金屬材料相同的金屬材料。在實例性實施例中，五價元素可為例如釩（V）、鈮（Nb）、鉭（Ta）、銻（Sb）、磷（P）等。舉例而言，當初步下部電極130包含氮化鈦時，第一介面層134a可包含摻雜有五價元素中的至少一者的氧化鈦。
若第一介面層不摻雜有五價元素，則第一介面層可具有低導電性或者甚至無導電性。因此，電容器的電容可因第一介面層的導電性差而減小。隨著五價元素被摻雜至第一介面層134a中，第一介面層134a的導電性可增大。因此，可防止電容器的電容因第一介面層134a而減小。然而，在一些實例性實施例中，第一介面層可不摻雜有五價元素以簡化製造製程。
第二介面層134b可為在第一介面層134a的材料（即第二金屬氧化物）中進一步摻雜氮的材料。第二介面層134b可包含摻雜有五價元素與氮的第二金屬氧化物或者可為摻雜有五價元素與氮的第二金屬氧化物。
在實例性實施例中，第二介面層134b可包含摻雜有五價元素與氮的氧化鈦。即，第一介面層134a的氮濃度可低於第二介面層134b的氮濃度。在實例性實施例中，第二介面層134b可具有導電性。因此，第一介面層134a及第二介面層134b可用作電容器的電極材料（與初步下部電極結合）。
第一介面層134a及第二介面層134b可僅設置於初步下部電極130的表面上。在實例性實施例中，第一介面層134a可覆蓋初步下部電極130的側壁及上表面，且第二介面層134b可覆蓋第一介面層134a。因此，第一介面層134a及第二介面層134b可不沿著位於相鄰的一對初步下部電極130之間的蝕刻終止層106而形成。第一介面層134a可接觸初步下部電極130的表面。
在實例性實施例中，第一介面層134a可具有約5埃至約10埃的厚度，且第二介面層134b可具有約5埃至約10埃的厚度。由於第一介面層134a及第二介面層134b包含藉由對初步下部電極130的表面進行氧化而形成的金屬氧化物，因此難以形成厚度小於約5埃的第一介面層134a及第二介面層134b中的每一者。另外，當第一介面層134a及第二介面層134b中的每一者被形成為具有大於約10埃的厚度時，具有第一介面層134a及第二介面層134b的電容器可能不適於高的積體度。
第三介面層136a可包含摻雜有氮的第三金屬氧化物（即，經氮摻雜的金屬氧化物）或者可為摻雜有氮的第三金屬氧化物（即，經氮摻雜的金屬氧化物）。第三金屬氧化物中所包含的金屬可為四價金屬（即最外部電子數為4的金屬）。第三金屬氧化物可包括四價金屬的氧化物。第三金屬氧化物可為具有較氮化矽的介電常數高的介電常數的高介電常數介電材料。第三介面層136a可用作電容器的介電材料的一部分。第三介面層136a可連續地形成於第二介面層134b的上表面以及位於相鄰的一對初步下部電極130之間的區域上。第三介面層136a可覆蓋第二介面層134b的上表面及蝕刻終止層106的上表面。
在實例性實施例中，第三介面層136a可包含經氮摻雜的氧化鉿或經氮摻雜的氧化鋯或者可由經氮摻雜的氧化鉿或經氮摻雜的氧化鋯形成。在一些實例性實施例中，第三介面層136a可包含經氮摻雜的氧化鋁或者可由經氮摻雜的氧化鋁形成。
在實例性實施例中，第三介面層136a的氮濃度可小於10%（原子百分比）。當第三介面層136a的氮濃度大於約10%時，第三介面層136a的物理性質可發生改變，且第三介面層136a的導電性可增大。因此，電容器的漏電流可不期望地增大。同時，為了減小漏電流，第三介面層136a的氮濃度可較佳地大於約1%。因此，第三介面層136a的氮濃度可為約1%至約10%。
在實例性實施例中，第二介面層134b的氮濃度可高於第三介面層136a的氮濃度。因此，介面結構140中的氮濃度可在自初步下部電極130的頂表面朝向初步介電層142的方向上逐漸增大且然後逐漸減小。
在實例性實施例中，第三介面層136a可具有約5埃至約15埃的厚度。當第三介面層136a的厚度小於約5埃時，漏電流可能不利地為高的。當第三介面層136a的厚度大於約15埃時，電容器的電容可因介電材料厚而不利地減小。
初步介電層142可接觸第三介面層136a的上表面。初步介電層142可覆蓋第三介面層136a的上表面。初步介電層142可包含第一金屬氧化物或者可為第一金屬氧化物。第一金屬氧化物中可包含四價金屬。初步介電層142的介電常數可高於氮化矽的介電常數。
在實例性實施例中，初步介電層142可包含氧化鉿及/或氧化鋯或者可由氧化鉿及/或氧化鋯形成。在一些實例性實施例中，初步介電層142可更包含氧化鋁。氧化鉿、氧化鋯及氧化鋁可單獨使用，或者可用作二或更多個層的堆疊。作為另一選擇，初步介電層142可為包含氧化鉿、氧化鋯及氧化鋁中的二或更多者的複合材料。
在實例性實施例中，與第三介面層136a的上表面接觸的初步介電層142可包含與第三介面層136a中所包含的金屬材料相同的金屬材料。
初步介電層142的厚度可大於介面結構140的厚度。在實例性實施例中，初步介電層142的厚度可為約25埃至約55埃。
除非上下文另有清楚指示，否則層的厚度大體而言是指與上面沈積所述層的表面垂直的方向上的尺寸。應理解，表面的定向是指其總體/平均定向且將不包括可在其中形成的微小偏差（凹坑或凸塊），且此將在技術上更改表面的定向，例如在原子水準處。
當上面沈積所述層的表面改變方向（例如，所述層沈積於表面的水平部分及豎直部分上）時，應理解，層的厚度可在不同方向上延伸。然而，一般而言，層的厚度不應被認為反映出在平行於（或傾斜於）第一表面的方向（即使所述方向可為與此層的第二表面垂直的方向）上沿著第一表面延伸的層的尺寸。舉例而言，在圖1中，初步介電層142的針對沿著第三介面層136a的側壁延伸的部分的厚度將由位於初步下部電極130的高度的中間（而非初步下部電極130的基部處的位置處）的初步介電層142的水平尺寸表示。舉例而言，正好位於第三介面層136a的水平表面上方且與所述水平表面平行的初步介電層142的水平尺寸將不被認為是初步介電層142的厚度，即使初步介電層142可能在初步下部電極130的基部處垂直於第三介面層136a，其中第三介面層136a豎直地延伸。
初步介電層142及第三介面層136a可用作電容器的介電材料。初步介電層142的厚度與第三介面層136a的厚度之和可為約40埃至約60埃。當初步介電層142的厚度與第三介面層136a的厚度之和小於約40埃時，電容器的漏電流可能不利地為高的。當初步介電層142的厚度與第三介面層136a的厚度之和大於約60埃時，電容器的電容可能不利地為低的。
上部電極150可形成於初步介電層142上。
上部電極150可包含金屬氮化物或者可由金屬氮化物形成。在實例性實施例中，上部電極150可包含氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）或者可由氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）形成。舉例而言，上部電極150可為氮化鈦。
上部電極150可包含與初步下部電極130的材料相同的材料。作為另一選擇，上部電極150可包含與初步下部電極130的材料不同的材料。
在上部電極150上可進一步設置有板電極。舉例而言，板電極可包含摻雜有雜質的矽-鍺或者可由摻雜有雜質的矽-鍺形成。
一般而言，若電容器不包括介面結構140，則初步介電層142中所包含的氧可自與電容器的初步介電層142的底部接觸的介面區域向下逃逸。因此，在與電容器的初步介電層142的底部接觸的介面區域處，可顯著增大氧空位。當氧空位的濃度增大時，由氧空位引起的陷阱位點（trap site）可增大。由於電荷隧穿經過增大的陷阱位點，電容器的漏電流可能不期望地為高的。
根據實例性實施例，介面結構140可位於初步介電層142與初步下部電極130之間，且第三介面層136a可接觸初步介電層142的底表面。
由於第一介面層134a及第二介面層134b包含導電金屬氧化物，因此電容器的介電質的有效厚度可不因第一介面層134a及第二介面層134b而增大。第三介面層136a可包含氮，且氮可和處於初步介電層142與第三介面層136a之間的陷阱位點進行結合。因此，可減小與初步介電層142的底部接觸的介面區域處的陷阱位點。因此，可減小由陷阱位點產生的電容器的漏電流。第三介面層136a中所包含的氮可少於10%，使得因第三介面層136a的物理性質發生改變而導致的漏電流可不為顯著高的。因此，電容器的電容可不因介面結構140而減小。在初步介電層142中可存在某一濃度的氮，或者可不存在氮，但在任一情形中，第三介面層136a的氮濃度皆高於初步介電層142的氮濃度。
圖3至圖11是用於示出根據實例性實施例的形成電容器的方法的剖視圖。
參照圖3，可在基板100上形成下部結構110。
下部結構110可包括電晶體、接觸插塞、導電圖案104、導電線、絕緣間層102及蝕刻終止層106。
可在下部結構110上形成模具層120。可對模具層120的一些部分及蝕刻終止層106的一些部分進行蝕刻以形成孔洞122，孔洞122用於形成電容器的初步下部電極。儘管圖3中僅示出一個孔洞，但孔洞的數目可能並非僅限於此。可在下部結構110上重複地佈置多個孔洞。可藉由孔洞122的底部暴露出導電圖案104的上表面。
參照圖4，可在模具層120上形成初步下部電極層以對孔洞122進行填充。可對初步下部電極層進行平坦化，直至暴露出模具層120的上表面，以在孔洞122中形成初步下部電極130。
在實例性實施例中，可藉由沈積製程（例如化學氣相沈積（chemical vapor deposition，CVD）或原子層沈積（atomic layer deposition，ALD）製程）來沈積初步下部電極層。另外，平坦化製程可包括化學機械研磨製程及/或回蝕製程。
在一些實例性實施例中，可在下部結構110上形成初步下部電極層，且可藉由微影製程對初步下部電極層進行圖案化以形成初步下部電極130。在此種情形中，可不形成模具層120。
初步下部電極層可包含金屬或金屬氮化物。在實例性實施例中，初步下部電極層可包含氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）或者可由氮化鈦（TiN）、鈦（Ti）、氮化鈦矽（TiSiN）、鉭（Ta）、氮化鉭（TaN）或氮化鉭矽（TaSiN）形成。
在實例性實施例中，可藉由使用金屬源氣體（例如鈦源氣體）及氮源氣體（例如氨氣）的沈積製程來形成初步下部電極層。因此，初步下部電極層可包含例如金屬氮化物（例如氮化鈦）。
參照圖5，可移除模具層120。因此，可暴露出具有柱形狀的初步下部電極130的側壁及上表面。
在實例性實施例中，可藉由濕式蝕刻製程來移除模具層120。
在此種情形中，可藉由自然氧化而在初步下部電極130的被暴露出的表面上形成預備金屬氧化物層132。舉例而言，當初步下部電極130由氮化鈦形成時，形成於初步下部電極130的被暴露出的表面上的預備金屬氧化物層132可為氧化鈦。預備金屬氧化物層132可包含氮，此乃因預備金屬氧化物層132是藉由對包含氮的預備金屬氧化物層132進行自然氧化而形成。因此，預備金屬氧化物層132可為「氮氧化鈦」而非「氧化鈦」。應理解，本文中論述的用語「金屬氧化物」可指包含金屬與氧的材料，且金屬氧化物可更包含另一元素（如氮）。
可在下部結構110上以及在初步下部電極130的側壁及上表面上形成反應層。
可在預備金屬氧化物層132的上表面及蝕刻終止層106的上表面上共形地形成反應層。
反應層可為包含五價元素的材料層。反應層可包含例如氧化釩、氮化釩、氧化鈮、氮化鈮或氧化鉭。
可藉由原子層沈積製程來形成反應層。
在實例性實施例中，可實行使用第一反應氣體及第二反應氣體的沈積製程以形成反應層。第一反應氣體可為包含五價元素的源氣體。第二反應氣體可包括例如氧源氣體（例如臭氧）或氮源氣體（例如N 2）。
參照圖6，在共形地形成反應層133之後，可對反應層實行熱處置製程以使反應層中所包含的五價元素向下擴散（即，用於將五價元素的摻雜劑引入至預備金屬氧化物層132中的摻雜製程）。
當實行熱處置製程時，可將反應層中所包含的五價元素摻雜至預備金屬氧化物層132中。虛線指示位於初步下部電極130的側壁及上表面上的預備金屬氧化物層132的上表面。因此，可在初步下部電極130的側壁及上表面上形成第一預備介面層134。第一預備介面層134可包含金屬材料的氧化物，金屬材料的氧化物包含於初步下部電極130中且進一步摻雜有五價元素。
在實例性實施例中，當初步下部電極130包含氮化鈦時，第一預備介面層134可包含摻雜有五價元素的氧化鈦。五價元素可包括例如V、Nb、Ta、Sb、P等。
由於反應層中所包含的五價元素幾乎不擴散至蝕刻終止層106的內部部分中，因此第一預備介面層134可不形成於蝕刻終止層106上。可在蝕刻終止層106上保留反應層133。
參照圖7，可選擇性地移除位於蝕刻終止層106上的反應層133。移除製程可包括等向性蝕刻製程，例如濕式蝕刻製程及/或濕式清潔製程。因此，第一預備介面層134可僅形成（例如共形地形成）於初步下部電極130的側壁及上表面上。第一預備介面層134可接觸初步下部電極130的側壁及上表面。
當形成多個初步下部電極130且反應層圖案保留於初步下部電極130之間時，所述多個初步下部電極可藉由反應層圖案而不利地彼此電性連接。因此，可充分移除反應層133。
由於第一預備介面層134摻雜有五價元素，因此可防止電容器的電容被減小。
在一些實例性實施例中，可不實行用於形成反應層的製程、用於熱處置的製程及用於移除反應層的製程以簡化製程。在此種情形中，第一預備介面層可作為未摻雜五價元素的金屬氧化物而提供。
參照圖8，可在第一預備介面層134及蝕刻終止層106上形成（例如共形地形成）第二預備介面層136。
第二預備介面層136可包含第三金屬氧化物。第二預備介面層136的第三金屬氧化物中所包含的金屬可包括四價金屬。第三金屬氧化物可包含具有較氮化矽的介電常數高的介電常數的高介電常數（高k）材料或者可為具有較氮化矽的介電常數高的介電常數的高介電常數（高k）材料。
在實例性實施例中，第二預備介面層136可包含氧化鉿或氧化鋯或者可由氧化鉿或氧化鋯形成。在一些實例性實施例中，第二預備介面層136可包含氧化鋁或者可由氧化鋁形成。在實例性實施例中，第二預備介面層136可包含與藉由後續製程形成的初步介電層中所包含的金屬氧化物相同的金屬氧化物。在實例性實施例中，第二預備介面層136可被形成為具有小於15埃的厚度。
在實例性實施例中，可藉由原子層沈積製程來形成第二預備介面層136。
參照圖9，可對第二預備介面層136實行熱處置或電漿處置製程，同時引入氮源氣體，例如氮氣（N 2）或氨氣（NH 3）。
因此，可使氮擴散至第二預備介面層136中，使得第二預備介面層可被轉化為摻雜有氮的第三介面層136a。另外，可使氮擴散至第一預備介面層134的上部部分中，使得第一預備介面層134的上部部分可被轉化為摻雜有氮的第二介面層134b。然而，可不使氮擴散至第一預備介面層134的下部部分中，使得第一預備介面層134的下部部分可轉化為第一介面層134a，第一介面層134a具有較第二介面層134b的氮濃度低的氮濃度或者不存在氮。
第一介面層及第二介面層可為藉由特定製程（即，如上所述的自然氧化）而形成的整體層（monolithic layer），但第一介面層的氮濃度與第二介面層的氮濃度彼此不同。應理解，本文中論述的用語「整體層」可指被形成為使得不具有任何實質上不連續的邊界的層。不連續邊界是指例如因二或更多個不同材料形成製程而導致的邊界。應理解，本文中論述的用語「單體層」可指具有二或更多個部分的層，所述二或更多個部分具有不同濃度的摻雜劑或雜質。在此意義上，第一介面層與第二介面層形成整體層，此乃因在第一介面層及第二介面層的初始沈積中不存在由二或更多個不同製程形成的實質邊界。第一介面層的氮濃度與第二介面層的氮濃度的差異不會導致實質上不連續的邊界。
因此，可在初步下部電極130的表面上形成其中堆疊有第一介面層134a、第二介面層134b及第三介面層136a的介面結構140。
第一介面層134a可包含摻雜有五價元素的第二金屬氧化物。第二介面層134b可包含進一步摻雜有氮的第二金屬氧化物。因此，第二介面層134b的氮濃度可高於第一介面層134a的氮濃度。第一介面層134a及第二介面層134b僅形成於初步下部電極130的側壁及上表面上，且可不形成於蝕刻終止層106上。
第三介面層136a可包含摻雜有氮的第三金屬氧化物。在實例性實施例中，第三介面層136a中所包含的金屬可包括四價金屬。由於第三介面層136a中所包含的氮可朝向藉由後續製程形成的上部電極移動，因此藉由在製造製程的後面步驟中實行後續製程，可進一步降低第三介面層136a中所包含的氮濃度。在實行後續製程之後，在初步介電層142中可存在某一濃度的氮，或者可不存在氮，但在任一情形中，第三介面層136a的氮濃度皆高於初步介電層142的氮濃度。因此，第二介面層134b中所包含的氮濃度可大於第三介面層136a中所包含的氮濃度。第三介面層136a中所包含的氮濃度可小於約10%（原子百分比）。
參照圖10，可在第三介面層136a上形成初步介電層142。初步介電層142可包含金屬氧化物或者可由金屬氧化物形成。初步介電層142中所包含的金屬可包括四價金屬。
在實例性實施例中，初步介電層142可包含具有較氮化矽的介電常數高的介電常數的高介電常數介電材料。在實例性實施例中，初步介電層142可包含氧化鉿及/或氧化鋯或者可由氧化鉿及/或氧化鋯形成。在一些實例性實施例中，初步介電層142可更包含氧化鋁或者可由氧化鋁形成。初步介電層142可包括單個層或者可包括二或更多個層的堆疊。作為另一選擇，初步介電層142可為複合材料層，所述複合材料層包含氧化鉿、氧化鋯及氧化鋁中的二或更多者。
初步介電層142的厚度可大於介面結構140的厚度。在實例性實施例中，初步介電層142的厚度可為約25埃至約55埃。在實例性實施例中，初步介電層142的厚度與第三介面層136a的厚度之和可為約40埃至約60埃。
在實例性實施例中，初步介電層142的與第三介面層136a接觸的部分可包含與第三介面層136a的材料相同的材料，但可不摻雜氮。在一些實例性實施例中，初步介電層142的與第三介面層136a接觸的部分可包含與第三介面層136a的材料不同的材料，且可不摻雜氮。
在實例性實施例中，可藉由原子層沈積製程來形成初步介電層142。
參照圖11，可在初步介電層142上形成上部電極150。
在實例性實施例中，上部電極150可包含與初步下部電極130的材料相同的材料或者可由與初步下部電極130的材料相同的材料形成。作為另一選擇，上部電極150可包含與初步下部電極130的材料不同的材料或者可由與初步下部電極130的材料不同的材料形成。
在實例性實施例中，可藉由化學氣相沈積（CVD）或原子層沈積（ALD）製程來沈積上部電極150。
在實例性實施例中，在形成上部電極150之後，可進一步實行熱處置製程。可藉由熱處置製程而使初步介電層142中所包括的層結晶。
舉例而言，可藉由使用金屬源氣體（例如鈦源氣體）及氮源氣體（例如氨氣）的沈積製程來形成上部電極150。因此，上部電極150可包含例如金屬氮化物（例如氮化鈦）。
可在上部電極150上進一步形成板電極。舉例而言，板電極可包含摻雜有雜質的矽-鍺或者可由摻雜有雜質的矽-鍺形成。
藉由上述製程，可形成電容器，所述電容器包括初步下部電極130、介面結構140、初步介電層142及上部電極150。電容器可包括介面結構140，使得可減小電容器的漏電流。
圖12是示出根據實例性實施例的電容器的剖視圖。
參照圖12，可闡述規則地佈置的多個電容器。除了電容器中的每一者可更包括支撐層圖案及板電極之外，圖12中所示的電容器中的每一者可相同於圖1中所示的電容器。因此，可省略重複的闡釋。
參照圖12，電容器可包括初步下部電極230、第一支撐層圖案222a、第二支撐層圖案226a、介面結構240、初步介電層242及上部電極250。另外，在上部電極250上可形成有板電極252。
在實例性實施例中，電容器可設置於基板100上所形成的下部結構110上。下部結構110可包括例如電晶體、接觸插塞、導電圖案104、導電線、絕緣間層102及蝕刻終止層106。
初步下部電極230可穿過蝕刻終止層106。初步下部電極230中的每一者可接觸導電圖案104中的對應一者。
在實例性實施例中，初步下部電極230可具有柱形狀。作為另一選擇，初步下部電極可具有圓柱形形狀（即，杯形狀）。
所述多個初步下部電極230可被規則且重複地佈置。在實例性實施例中，初步下部電極230可具有蜂巢狀佈置，在蜂巢狀佈置中，初步下部電極230設置於連接式六邊形的頂點及中心部分處。
第一支撐層圖案222a可具有連接式結構，同時環繞初步下部電極230中的每一者的側壁。第二支撐層圖案226a可具有連接式結構，同時環繞初步下部電極230中的每一者的側壁。舉例而言，第一支撐層圖案222a及第二支撐層圖案226a中的每一者可具有與基板100的上表面平行的上表面及下表面。第一支撐層圖案222a與第二支撐層圖案226a可定位於不同的豎直水準處。初步下部電極230可由第一支撐層圖案222a及第二支撐層圖案226a支撐，使得初步下部電極230可能不會不利地歪斜。在圖12中，兩個支撐層圖案可形成於初步下部電極230的側壁上。然而，支撐層圖案的數目可能並非僅限於此。一個支撐層圖案或者三或更多個支撐層圖案可形成於初步下部電極230的側壁上。
第一支撐層圖案222a可環繞初步下部電極230的中心側壁，且第二支撐層圖案226a可環繞初步下部電極230的上部側壁。在平面圖中，第一支撐層圖案222a及第二支撐層圖案226a中的每一者可具有網狀形狀。
第一支撐層圖案222a及第二支撐層圖案226a可包含絕緣氮化物材料（例如氮化矽（SiN）、硼氮化矽（SiBN）或碳氮化矽（SiCN））或者可由絕緣氮化物材料（例如氮化矽（SiN）、硼氮化矽（SiBN）或碳氮化矽（SiCN））形成。
介面結構240可夾置於初步下部電極230與初步介電層242之間。介面結構240可具有其中在初步下部電極230上依序堆疊有第一介面層234a、第二介面層234b及第三介面層236a的結構。
第一介面層234a與第二介面層234b可依序形成於初步下部電極230的側壁及上表面上。第一介面層234a及第二介面層234b可不沿著第一支撐層圖案222a的表面及第二支撐層圖案226a的表面而形成或者可不沿著蝕刻終止層106的表面而形成。第一介面層234a可接觸初步下部電極230的側壁及上表面。
第三介面層236a可共形地形成於第二介面層234b的上表面以及蝕刻終止層106的表面、第一支撐層圖案222a的表面及第二支撐層圖案226a的表面上。
初步介電層242可設置於介面結構240上。上部電極250可覆蓋初步介電層242。上部電極250可連續地形成於初步介電層242的表面上。上部電極250可不完全對初步下部電極230之間的空間進行填充。
在上部電極250上可設置有板電極252，以完全對初步下部電極230之間的空間進行填充。板電極252的上表面可高於初步下部電極230的最上部表面。舉例而言，板電極252可包含摻雜有雜質的矽-鍺或者可由摻雜有雜質的矽-鍺形成。
圖13至圖18是示出根據實例性實施例的形成電容器的方法的剖視圖。
參照圖13，可在基板100上形成下部結構110。
下部結構110可包括電晶體、接觸插塞、導電圖案104、導電線、絕緣間層102及蝕刻終止層106。
在下部結構110上交替地形成模具層220及224與支撐層222及226。在實例性實施例中，可在下部結構110上形成第一模具層220、第一支撐層222、第二模具層224及第二支撐層226。在下文中，可闡述在下部結構110上形成兩個支撐層及兩個模具層，但支撐層及模具層的數目可能並非僅限於此。可在下部結構110上形成一個支撐層及模具層或者三或更多個支撐層及模具層。
參照圖14，可對第二支撐層226、第二模具層224、第一支撐層222、第一模具層220及蝕刻終止層106進行蝕刻以形成孔洞228，孔洞228用於形成電容器的初步下部電極。可藉由孔洞228的底部暴露出導電圖案104的上表面。
可在第二支撐層226上形成初步下部電極層以對孔洞228進行填充。可對初步下部電極層進行平坦化，直至暴露出第二支撐層226的上表面以在孔洞228中的每一者中形成初步下部電極230。用於形成初步下部電極230的製程可相同於參照圖4闡述的製程。
參照圖15，可對第二支撐層226的一部分進行蝕刻以形成第二支撐層圖案226a。此後，可移除暴露於第二支撐層圖案226a之間的第二模具層224。移除製程可包括濕式蝕刻製程。當第二模具層224被移除時，可暴露出第一支撐層222且可暴露出初步下部電極230的上部部分。
參照圖16，可對第一支撐層222的一部分進行蝕刻以形成第一支撐層圖案222a。此後，可移除暴露於第一支撐層圖案222a之間的第一模具層220。移除製程可包括濕式蝕刻製程。因此，可暴露出初步下部電極230的表面。可對初步下部電極230的表面進行自然氧化，使得可在初步下部電極230的被暴露出的表面上形成預備金屬氧化物層232。
參照圖17，可在初步下部電極230的側壁及上表面以及蝕刻終止層106的表面、第一支撐層圖案222a的表面及第二支撐層圖案226a的表面上共形地形成反應層。此後，可對反應層實行熱處置製程。因此，可在初步下部電極230的側壁及上表面上選擇性地形成第一預備介面層234。另外，可移除保留於蝕刻終止層106的表面以及第一支撐層圖案222a的表面及第二支撐層圖案226a的表面上的反應層。因此，可不沿著蝕刻終止層106的表面、第一支撐層圖案222a的表面及第二支撐層圖案226a的表面形成第一預備介面層234。
隨後，可在第一預備介面層234上形成第二預備介面層236。
用於形成第一預備介面層234及第二預備介面層236的製程可實質上相同於參照圖6至圖8闡述的製程。
參照圖18，可對第二預備介面層236實行熱處置或電漿處置製程，同時引入氮源氣體，例如氮氣（N 2）或氨氣（NH 3）。因此，可在初步下部電極230的表面上形成其中堆疊有第一介面層234a、第二介面層234b及第三介面層236a的介面結構240。
在介面結構240中，可選擇性地僅在初步下部電極230的側壁及上表面上形成第一介面層234a及第二介面層234b。可在第二介面層234b的表面、蝕刻終止層106的表面以及第一支撐層圖案222a的表面及第二支撐層圖案226a的表面上形成第三介面層236a。
此後，可在介面結構240上形成初步介電層242及上部電極250。可在初步介電層242上連續地形成上部電極250，且上部電極250可不完全對初步下部電極230之間的空間進行填充。
用於形成介面結構240、初步介電層242及上部電極250的製程可相同於參照圖9至圖11闡述的製程。
再次參照圖12，可在上部電極250上形成板電極252，以完全對初步下部電極230之間的空間進行填充。板電極252的上表面可高於初步下部電極230的最上部表面。舉例而言，板電極252可包含摻雜有雜質的矽-鍺。可藉由化學氣相沈積製程或原子層沈積製程來形成板電極252。
圖19是示出根據實例性實施例的半導體裝置的佈局的平面圖。圖20是根據實例性實施例的半導體裝置的剖視圖。
圖19及圖20所示半導體裝置可為動態隨機存取記憶體（dynamic random access memory，DRAM）裝置。為了避免繪圖複雜性，圖19中可能未示出設置於電容器的初步下部電極上方的結構。圖20是沿著圖19所示線I-I'截取的剖視圖。
參照圖19及圖20，在基板300上可形成有DRAM裝置。DRAM裝置可包括選擇電晶體、電容器及位元線結構320。DRAM裝置的單位記憶體單元可包括一個選擇電晶體及一個電容器。DRAM裝置可為例如形成於半導體晶粒上的半導體記憶體晶片。半導體記憶體晶片可為半導體封裝的一部分。一般而言，此種DRAM裝置、半導體記憶體晶片或半導體封裝可被稱為半導體裝置。
基板300可包括裝置隔離層302。基板300的位於裝置隔離層302之間的上部部分可被定義為主動區304。
基板300可包括在與基板300的上表面平行的第一方向X上延伸的閘極溝渠。在閘極溝渠中可形成有閘極結構306。
在實例性實施例中，閘極結構306可包括閘極絕緣層、閘極電極及頂蓋絕緣圖案。閘極結構306可在第一方向X上延伸。多個閘極結構306可佈置於第二方向Y上，第二方向Y平行於基板300的表面且垂直於第一方向X。
在主動區304的位於閘極結構306之間的上部部分處可形成有用作源極/汲極區的第一雜質區308a及第二雜質區308b。閘極結構306以及第一雜質區308a及第二雜質區308b可用作選擇電晶體。
在主動區304、裝置隔離層302及閘極結構306上可堆疊有第一絕緣圖案310與第二絕緣圖案312。舉例而言，第一絕緣圖案310可包含例如氧化矽等氧化物，且第二絕緣圖案312可包含例如氮化矽等氮化物。
在基板300的其中未形成第一絕緣圖案310及第二絕緣圖案312的部分處可包括凹陷部。第一雜質區308a的上表面可被凹陷部的底部暴露。
在第二絕緣圖案312及凹陷部上可形成有位元線結構320。位元線結構320可包括導電圖案320a、障壁金屬圖案320b、金屬圖案320c及硬罩幕圖案320d。舉例而言，導電圖案320a可包含摻雜有雜質的複晶矽。位元線結構320可在第二方向上延伸。多個位元線結構可佈置於第一方向上。在實例性實施例中，在位元線結構320的側壁上可形成有間隔件322。間隔件可為在側向上堆疊於位元線結構320的側壁上的多個間隔件層。
可形成第一絕緣間層（未示出），以對位元線結構320之間的空間進行填充。
包括接觸插塞330及搭接接墊332的堆疊結構可穿過第一絕緣間層、第二絕緣圖案312及第一絕緣圖案310，且堆疊結構可接觸第二雜質區308b。搭接接墊332可設置於接觸插塞330上。在搭接接墊332之間可形成有絕緣圖案334。
在搭接接墊332、絕緣圖案334及第一絕緣間層上可形成有蝕刻終止層106。電容器160可穿過蝕刻終止層106，且可接觸搭接接墊332。
蝕刻終止層106可包含例如氮化矽、氮氧化矽等。
電容器160可包括初步下部電極130、介面結構140、初步介電層142及上部電極150。初步下部電極130的底部可接觸搭接接墊332。在上部電極150上可進一步形成有板電極152。
在實例性實施例中，電容器160可實質上相同於參照圖1闡述的電容器。在一些實例性實施例中，電容器可實質上相同於參照圖12闡述的電容器。
電容器可具有高電容，且電容器的漏電流可為顯著低的。
圖21及圖22是示出根據實例性實施例的用於製造半導體裝置的方法的剖視圖。
參照圖21，可對基板300實行淺溝渠隔離（shallow trench isolation，STI）製程，以形成裝置隔離層302。因此，基板300可被劃分成其中形成裝置隔離層302的裝置隔離區及位於裝置隔離層302之間的主動區304。
可對基板300的上部部分及裝置隔離層302的上部部分進行蝕刻，以形成在第一方向上延伸的閘極溝渠（未示出）。可在閘極溝渠中形成閘極結構（未示出）。可相鄰於閘極結構的兩個側而在主動區304處形成第一雜質區308a及第二雜質區308b。
可在主動區304、裝置隔離層302及閘極結構上形成第一絕緣圖案310及第二絕緣圖案312。可在基板的上面未形成第一絕緣圖案310及第二絕緣圖案312的部分處形成凹陷部。可藉由凹陷部的底部暴露出第一雜質區308a的上表面。
可在第二絕緣圖案312及凹陷部上形成在第二方向上延伸的位元線結構320。位元線結構320可具有包括堆疊的導電圖案320a、障壁金屬圖案320b、金屬圖案320c及硬罩幕圖案320d的結構。在實例性實施例中，可在位元線結構320的側壁上形成間隔件322。
參照圖22，可形成第一絕緣間層（未示出），以覆蓋位元線結構320。
可對第一絕緣間層的位於位元線結構320之間的部分進行蝕刻，以形成暴露出第二雜質區308b的接觸孔洞。可形成接觸插塞330及搭接接墊332，以對接觸孔洞進行填充。可在搭接接墊332之間形成絕緣圖案334。
可在第一絕緣間層、搭接接墊332及絕緣圖案334上形成蝕刻終止層106。
再次參照圖20，可實行與參照圖3至圖11闡述的製程實質上相同或相似的製程來形成電容器160。電容器160可包括初步下部電極130、介面結構、初步介電層142及上部電極150。此後，可在上部電極150上形成板電極152。
在一些實例性實施例中，可實行與參照圖13至圖18闡述的製程實質上相同或相似的製程，以形成具有圖12中所示結構的電容器。
因此，可製造一種DRAM裝置，所述DRAM裝置包括具有低漏電流的電容器。
圖23是示出根據實例性實施例的半導體裝置的佈局。圖24是示出根據實例性實施例的半導體裝置的剖視圖。
圖24包括沿著圖23所示線II-II'及III-III'中的每一者截取的剖視圖。半導體裝置可為包括參照圖1及圖2闡述的電容器的豎直通道電晶體（vertical channel transistor，VCT）DRAM裝置，且將省略對電容器的多餘說明。
參照圖23及圖24，DRAM裝置可包括基板400、多條第一導電線420、通道層430、閘極電極440、閘極絕緣層450及電容器160。DRAM裝置可包括豎直通道電晶體（VCT）。豎直通道電晶體可具有其中通道層430的通道長度自基板400的上表面在豎直方向上延伸的結構。
在基板400上可設置有下部絕緣層412，且所述多條第一導電線420可在下部絕緣層412上設置成在第一方向X上且在第二方向Y上彼此間隔開。在下部絕緣層412上可佈置有多個第一絕緣圖案422，以對所述多條第一導電線420之間的空間進行填充。所述多個第一絕緣圖案422可在第二方向Y上延伸，且所述多個第一絕緣圖案422的上表面可與所述多條第一導電線420的上表面共面。所述多條第一導電線420可用作DRAM裝置的位元線。
在實例性實施例中，所述多條第一導電線420可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導電線420可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但並非僅限於此。所述多條第一導電線420可包括單層或多層上述材料。在一些實例性實施例中，所述多條第一導電線420可包含二維半導體材料，例如石墨烯、碳奈米管或其組合。
通道層430可在所述多條第一導電線420上設置成在第一方向X上且在第二方向Y上間隔開，使得通道層430可以矩陣形式佈置。通道層430可在第一方向X上具有第一寬度，且在豎直方向上具有第一高度。第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至約10倍，但可能並非僅限於此。通道層430的下部部分可用作第一源極/汲極區，通道層430的上部部分可用作第二源極/汲極區。通道層430的位於第一源極/汲極區與第二源極/汲極區之間的部分可用作通道區。
在實例性實施例中，通道層430可包含氧化物半導體。氧化物半導體可包括例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。通道層430可包括單層或多層氧化物半導體。在一些實例中，通道層430可具有較矽的帶隙能量大的帶隙能量。舉例而言，通道層430可具有約1.5電子伏至約5.6電子伏的帶隙能量。舉例而言，當通道層430具有約2.0電子伏至約4.0電子伏的帶隙能量時，通道層430可具有最佳的通道效能。舉例而言，通道層430可為多晶或非晶的，但可能並非僅限於此。在一些實例性實施例中，通道層430可包含二維半導體材料，例如石墨烯、碳奈米管或其組合。
閘極電極440可在通道層430的兩個側壁上在第一方向X上延伸。閘極電極440可包括：第一子閘極電極440P1，面對通道層430的第一側壁；以及第二子閘極電極440P2，面對通道層430的與第一側壁相對的第二側壁。由於一個通道層430設置於第一子閘極電極440P1與第二子閘極電極440P2之間，因此DRAM裝置可具有雙閘極電晶體結構。然而，它可能並非僅限於此。舉例而言，可不形成第二子閘極電極440P2，且可僅形成面對通道層430的第一側壁的第一子閘極電極440P1以形成單閘極電晶體結構。
閘極電極440可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。閘極電極440可包含例如經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但可能並非僅限於此。
閘極絕緣層450可環繞通道層430的側壁，且可夾置於通道層430與閘極電極440之間。舉例而言，如圖23中所示，通道層430的整個側壁可被閘極絕緣層450環繞，且閘極電極440的側壁的一部分可接觸閘極絕緣層450。在另一實例中，閘極絕緣層450可在閘極電極440的延伸方向（例如，第一方向X）上延伸，且可設置於閘極電極440與通道層430的側壁之間。閘極絕緣層450可僅接觸通道層430的兩個相對的側壁。
在實例性實施例中，閘極絕緣層450可包括氧化矽層、氮氧化矽層、介電常數高於氧化矽層的高介電常數介電層或其組合。高介電常數介電層可包含金屬氧化物或金屬氮氧化物。舉例而言，用作閘極絕緣層450的高介電常數介電層可包含例如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但可能並非僅限於此。
多個第二絕緣圖案432可在所述多個第一絕緣圖案422上在第二方向Y上延伸。通道層430可夾置於所述多個第二絕緣圖案432之中的兩個相鄰的第二絕緣圖案之間。在兩個相鄰的通道層430之間的空間中可設置有第一隱埋層434及第二隱埋層436。第一隱埋層434可設置於所述兩個相鄰的通道層430之間的空間的底部上。第二隱埋層436可在兩個相鄰的通道層430之間設置於第一隱埋層434上，且可對所述兩個相鄰的通道層430之間的剩餘空間進行填充。第二隱埋層436的上表面可與通道層430的上表面共面，且第二隱埋層436可覆蓋閘極電極440的上表面。在一些實例性實施例中，所述多個第二絕緣圖案432可包含與所述多個第一絕緣圖案422的材料相同的材料。所述多個第二絕緣圖案432與所述多個第一絕緣圖案422可連續地形成。在一些實例性實施例中，第二隱埋層436可包含與第一隱埋層434的材料相同的材料。第一隱埋層434與第二隱埋層436可連續地形成。
在通道層430上可設置有電容器接觸件460。電容器接觸件460可與通道層430豎直地交疊，且可以在第一方向X及第二方向Y上間隔開的矩陣形式佈置。電容器接觸件460可包含例如經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但可能並非僅限於此。上部絕緣層462可環繞電容器接觸件460的側壁且設置於所述多個第二絕緣圖案432及第二隱埋層436上。
在上部絕緣層462上可設置有蝕刻終止層106，且電容器160可穿過蝕刻終止層106，且可接觸電容器接觸件460。
電容器160可包括初步下部電極130、介面結構140、初步介電層142及上部電極150。初步下部電極130的底部可接觸用作搭接接墊的電容器接觸件460。板電極152可設置於上部電極150上。
在實例性實施例中，電容器160可實質上相同於參照圖1闡述的電容器。在一些實例性實施例中，電容器可實質上相同於參照圖12闡述的電容器。
圖25是根據實例性實施例的半導體裝置的剖視圖。圖26是示出根據實例性實施例的半導體裝置的平面圖。
圖25包括沿著圖26所示線IV-IV'及V-V'截取的剖視圖。
參照圖25及圖26，半導體裝置可包括位於基板500上的第一導電層圖案504、模具絕緣圖案510、氧化物半導體層圖案524、閘極絕緣層圖案534、第二導電層圖案570、第三導電層圖案590及電容器160。半導體裝置可更包括第一下部絕緣層502、第二下部絕緣層506、第一絕緣層圖案580、第二絕緣層圖案592、頂蓋層圖案584及蝕刻終止層106。半導體裝置可包括形成於氧化物半導體層圖案524上的豎直通道電晶體（VCT）。
第一下部絕緣層502可形成於基板500上。第一下部絕緣層502可包含例如氧化矽。第一下部絕緣層502的上表面可為實質上平整的。第一下部絕緣層502可覆蓋基板500的上表面。
第一導電層圖案504可設置於第一下部絕緣層502上，且可具有在與基板500的上表面平行的第一方向X上延伸的線形狀。第一導電層圖案504可在第二方向Y上彼此間隔開，第二方向Y平行於基板500的上表面且垂直於第一方向X。
第二下部絕緣層506可對第一導電層圖案504之間的空間進行填充。第一導電層圖案504的上表面與第二下部絕緣層506的上表面可彼此共面，且可為實質上平整的。因此，可暴露出第一導電層圖案504的上表面。第一導電層圖案504可用作位元線。
在第一下部絕緣層502上可進一步形成有包含氮化矽的絕緣層。
在實例性實施例中，所述多個第一導電層圖案504可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。所述多個第一導電層圖案504可包含例如經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但可能並非僅限於此。所述多個第一導電層圖案504可包括單層或多層上述材料。
在第一導電層圖案504及第二下部絕緣層506上可設置有在第二方向Y上延伸且具有線形狀的模具絕緣圖案510。模具絕緣圖案510可被設置成與第一導電層圖案504交叉。
模具絕緣圖案510可包括一個絕緣圖案或者堆疊的二或更多個絕緣圖案。在實例性實施例中，模具絕緣圖案510可具有其中堆疊有氮化矽層圖案510a與氧化矽層圖案510b的結構。在此種情形中，氧化矽層圖案510b可主要用作模具結構，且氮化矽層圖案510a可用作下部蝕刻終止層。因此，氮化矽層圖案510a的厚度可小於氧化矽層圖案510b的厚度。
氧化物半導體層圖案524可沿著模具絕緣圖案510的側壁的輪廓而共形地形成且可沿著第一導電層圖案504的位於模具絕緣圖案510之間的上表面的輪廓而共形地形成。於在第一方向上切割的剖視圖中，氧化物半導體層圖案524可具有U形狀。
氧化物半導體層圖案524的底表面可接觸第一導電層圖案504的上表面。
氧化物半導體層圖案524可在第二方向Y上彼此間隔開。模具絕緣圖案510可在第一方向X上設置於氧化物半導體層圖案524之間，且氧化物半導體層圖案524可佈置於第一方向X上。
在實例性實施例中，氧化物半導體層圖案524可為非晶的。在實例性實施例中，氧化物半導體層圖案524可包含例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。舉例而言，氧化物半導體層圖案524可包含In xGa yZn zO。
在模具絕緣圖案510的側壁上可堆疊有閘極絕緣層圖案與第二導電層圖案570。第二導電層圖案570可在第二方向Y上延伸。
閘極絕緣層圖案可包含金屬氧化物。第二導電層圖案570可用作豎直通道電晶體的閘極電極。另外，第二導電層圖案570可在第二方向Y上延伸，且可用作半導體裝置的字元線。
氧化物半導體層圖案524可用作隔離的主動圖案，且在主動圖案上可設置有串聯連接的兩個豎直通道電晶體。
第二導電層圖案570可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。第二導電層圖案570可包含例如經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但可能並非僅限於此。
在第二導電層圖案570、第二下部絕緣層506、閘極絕緣層圖案及模具絕緣圖案510上可形成有第一絕緣層圖案580，且第一絕緣層圖案580可對模具絕緣圖案510之間的空間進行填充。第一絕緣層圖案580的上表面可與第二導電層圖案570的最上部表面共面，或者可低於第二導電層圖案570的最上部表面。
在第一絕緣層圖案580的上表面及第二導電層圖案570的最上部表面上可形成有頂蓋層圖案584。在實例性實施例中，頂蓋層圖案584的上表面可與模具絕緣圖案510的上表面共面。
在實例性實施例中，第一絕緣層圖案580可包含氧化矽。頂蓋層圖案584可包含例如氮化矽。
第三導電層圖案590可接觸氧化物半導體層圖案524的端部。即，第三導電層圖案590可接觸氧化物半導體層圖案524的最上部表面。
第三導電層圖案590可包括：第一部分，自與頂蓋層圖案584的最上部表面相同的水準豎直地延伸至氧化物半導體層圖案524的最上部表面；以及第二部分，連接至第一部分且設置於頂蓋層圖案584及模具絕緣圖案510上。第三導電層圖案590可用作欲連接至電容器160的接墊導電圖案（例如，搭接接墊）。
第三導電層圖案590可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。第三導電層圖案590可包含例如經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合，但可能並非僅限於此。
在第三導電層圖案590之間可設置有第二絕緣層圖案592。第三導電層圖案590的上表面與第二絕緣層圖案592的上表面可彼此共面。第二絕緣層圖案592可包含例如氧化矽。
在第二絕緣層圖案592及第三導電層圖案590上可設置有蝕刻終止層106。蝕刻終止層106可包含例如氮化矽。
電容器160可穿過蝕刻終止層106，且可接觸第三導電層圖案590的上表面。
電容器160包括初步下部電極130、介面結構140、初步介電層142及上部電極150。初步下部電極130的底部可接觸用作搭接接墊的電容器接觸件460。在上部電極150上可形成有板電極152。
在實例性實施例中，電容器160可實質上相同於參照圖1闡述的電容器。在一些實例性實施例中，電容器可實質上相同於參照圖12闡述的電容器。
圖27是根據本發明實施例的電容器的電容及漏電流特性及根據比較例的電容器的電容及漏電流特性的曲線圖。
X軸表示靜電電容的標準化值，且Y軸表示漏電流的標準化值。
如圖27中所示，根據實施例的電容器包括介面結構，在所述介面結構中堆疊有：第一介面層，包含摻雜有Nb的氧化鈦且位於包含TiN的初步下部電極上；第二介面層，包含摻雜有Nb與氮的氧化鈦；以及第三介面層，包含摻雜有氮的氧化鋯。在介面結構上形成有包含氧化鋯的初步介電層。在初步介電層上形成有包含TiN的上部電極。
除了在初步下部電極上形成有包含經Nb摻雜的氧化鈦的單一介面層之外，根據比較例的電容器具有與根據實施例的電容器相同的結構。
根據實施例的電容器中所包括的介面結構與初步介電層的厚度之和可實質上相同於根據比較例的電容器中所包括的介面層與初步介電層的厚度之和。另外，根據實施例的電容器中所包括的第三介面層與初步介電層的厚度之和可實質上相同於根據比較例的電容器中所包括的初步介電層的厚度。
參照圖27，參考編號10表示根據實施例的電容器的電容及漏電流，且參考編號12表示根據比較例的電容器的電容及漏電流。
如圖27中所示，根據本發明實施例的電容器的電容可高於根據比較例的電容器的電容。另外，根據實施例的電容器的漏電流可低於根據比較例的電容器的漏電流。
因此，根據實施例的電容器可具有改善的電性特性。
儘管上面已闡述了本揭露的實例性實施例，但此項技術中具有通常知識者應理解，可在不背離所附申請專利範圍中陳述的本揭露的思想及範圍的條件下對本揭露進行各種改變及修改。
應理解，當一元件被稱為「連接」或「耦合」至另一元件或者「位於」另一元件「上」時，所述元件可直接連接或耦合至另一元件或者直接位於另一元件上，或者可存在中間元件。相比之下，當一元件被稱為「直接連接」或「直接耦合」至另一元件，或者被稱為與另一元件「接觸」或「接觸」另一元件（或使用任何形式的措詞「接觸」）時，在接觸點處不存在中間元件。
序數（例如「初步」、「第一」、「第二」、「第三」等）可簡單地用作某些元件、步驟等的標籤，以將該些元件、步驟等彼此區分開。未在說明書中的使用「第一」、「第二」等進行闡述的用語在請求項中仍可被稱為「第一」或「第二」。另外，以特定序數（例如，特定請求項中的「第一」）引用的用語可在別處以不同序數（例如，說明書或另一請求項中的「第二」）進行闡述。
10、12:參考編號 100、300、400、500:基板 102:絕緣間層 104、320a:導電圖案 106:蝕刻終止層 110:下部結構 120:模具層 122、228:孔洞 130、230:初步下部電極 132、232:預備金屬氧化物層 133:反應層 134、234:第一預備介面層 134a、234a:第一介面層 134b、234b:第二介面層 136、236:第二預備介面層 136a、236a:第三介面層 140、240:介面結構 142、242:初步介電層 150、250:上部電極 152、252:板電極 160:電容器 220:模具層/第一模具層 222:支撐層/第一支撐層 222a:第一支撐層圖案 224:模具層/第二模具層 226:支撐層/第二支撐層 226a:第二支撐層圖案 302:裝置隔離層 304:主動區 306:閘極結構 308a:第一雜質區 308b:第二雜質區 310、422:第一絕緣圖案 312、432:第二絕緣圖案 320:位元線結構 320b:障壁金屬圖案 320c:金屬圖案 320d:硬罩幕圖案 322:間隔件 330:接觸插塞 332:搭接接墊 334:絕緣圖案 412:下部絕緣層 420:第一導電線 430:通道層 434:第一隱埋層 436:第二隱埋層 440:閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 450:閘極絕緣層 460:電容器接觸件 462:上部絕緣層 502:第一下部絕緣層 504:第一導電層圖案 506:第二下部絕緣層 510:模具絕緣圖案 510a:氮化矽層圖案 510b:氧化矽層圖案 524:氧化物半導體層圖案 534:閘極絕緣層圖案 570:第二導電層圖案 580:第一絕緣層圖案 584:頂蓋層圖案 590:第三導電層圖案 592:第二絕緣層圖案 A:部分 I-I'、II-II'、III-III'、IV-IV'、V-V':線 X:第一方向/軸 Y:第二方向/軸
結合附圖閱讀以下詳細說明將更清楚地理解實例性實施例。圖1至圖27表示如本文中所述的非限制性的實例性實施例。 圖1是示出根據實例性實施例的電容器的剖視圖。 圖2是圖1中所示的電容器的放大剖視圖。 圖3至圖11是用於示出根據實例性實施例的形成電容器的方法的剖視圖。 圖12是示出根據實例性實施例的電容器的剖視圖。 圖13至圖18是示出根據實例性實施例的用於形成電容器的方法的剖視圖。 圖19是示出根據實例性實施例的半導體裝置的佈局的平面圖。 圖20是根據實例性實施例的半導體裝置的剖視圖。 圖21及圖22是示出根據實例性實施例的用於製造半導體裝置的方法的剖視圖。 圖23是示出根據實例性實施例的半導體裝置的佈局。 圖24是示出根據實例性實施例的半導體裝置的剖視圖。 圖25是根據實例性實施例的半導體裝置的剖視圖。 圖26是示出根據實例性實施例的半導體裝置的平面圖。 圖27是根據實施例的電容器的電容及漏電流特性及根據比較例的電容器的電容及漏電流特性的曲線圖。
100:基板
102:絕緣間層
104:導電圖案
106:蝕刻終止層
110:下部結構
130:初步下部電極
134a:第一介面層
134b:第二介面層
136a:第三介面層
140:介面結構
142:初步介電層
150:上部電極
160:電容器
A:部分

Claims (20)

  1. 一種電容器，包括： 初步下部電極； 介面結構，位於所述初步下部電極的表面上； 初步介電層，位於所述介面結構上，所述初步介電層包含第一金屬氧化物；以及 上部電極，位於所述初步介電層上， 其中所述介面結構包括： 第一介面層，具有導電性，所述第一介面層包含第二金屬氧化物且包含五價元素的摻雜劑； 第二介面層，位於所述第一介面層上，所述第二介面層包含所述第二金屬氧化物、所述五價元素的摻雜劑及氮的摻雜劑；以及 第三介面層，位於所述第二介面層上，所述第三介面層包含第三金屬氧化物且包含氮的摻雜劑，其中所述第三金屬氧化物包括四價金屬的氧化物， 其中所述第二介面層的氮濃度高於所述第一介面層的氮濃度。
  2. 如請求項1所述的電容器，其中所述五價元素包括釩（V）、鈮（Nb）、鉭（Ta）、銻（Sb）或磷（P）。
  3. 如請求項1所述的電容器，其中所述初步下部電極包含金屬或金屬氮化物，且所述第一介面層的所述第二金屬氧化物中所包含的金屬相同於所述初步下部電極中所包含的金屬。
  4. 如請求項1所述的電容器，其中所述第一介面層包含摻雜有五價元素的氧化鈦，且所述第二介面層包含摻雜有五價元素與氮的氧化鈦。
  5. 如請求項1所述的電容器，其中所述第三介面層包含經氮摻雜的氧化鉿或經氮摻雜的氧化鋯。
  6. 如請求項1所述的電容器，其中所述第二介面層的氮濃度高於所述第三介面層的氮濃度。
  7. 如請求項1所述的電容器，其中所述介面結構的氮濃度在自所述初步下部電極的頂部上表面朝向所述初步介電層的方向上逐漸增大且然後逐漸減小。
  8. 如請求項1所述的電容器，其中所述第三介面層的氮濃度小於10原子%。
  9. 如請求項1所述的電容器，其中所述初步介電層包含含有四價金屬的金屬氧化物。
  10. 如請求項1所述的電容器，其中所述初步介電層包含氧化鋯、氧化鉿或氧化鋁。
  11. 如請求項1所述的電容器，其中所述第一介面層及所述第二介面層中的每一者具有5埃至10埃的厚度，且所述第三介面層具有5埃至15埃的厚度。
  12. 如請求項1所述的電容器，其中所述第三介面層的厚度與所述初步介電層的厚度之和為40埃至60埃。
  13. 一種半導體裝置，包括： 多個導電圖案及蝕刻終止層，位於基板上； 多個初步下部電極，穿過所述蝕刻終止層，所述多個初步下部電極接觸所述多個導電圖案中的對應導電圖案； 第一介面層，接觸所述多個初步下部電極的表面，所述第一介面層包含摻雜有五價元素的氧化鈦； 第二介面層，位於所述第一介面層上，所述第二介面層包含摻雜有所述五價元素與氮的氧化鈦； 第三介面層，位於所述第二介面層及所述蝕刻終止層上，所述第三介面層包含摻雜有氮的第一金屬氧化物，其中所述第三介面層的所述第一金屬氧化物中所包含的金屬包括四價金屬； 初步介電層，包含四價金屬的第二金屬氧化物且位於所述第三介面層上；以及 上部電極，位於所述初步介電層上， 其中所述第二介面層的氮濃度高於所述第一介面層的氮濃度。
  14. 如請求項13所述的半導體裝置，其中所述第三介面層包含經氮摻雜的氧化鉿或經氮摻雜的氧化鋯。
  15. 如請求項13所述的半導體裝置，其中包括所述第一介面層、所述第二介面層及所述第三介面層的介面結構的氮濃度在自所述多個初步下部電極中的每一初步下部電極的頂表面朝向所述初步介電層的方向上逐漸增大且然後逐漸減小。
  16. 如請求項13所述的半導體裝置，其中所述第三介面層的氮濃度小於10原子%。
  17. 一種半導體裝置，包括： 基板； 多個導電圖案，位於所述基板上；以及 電容器，位於所述多個導電圖案中的每一者上， 其中每一所述電容器包括： 初步下部電極，接觸所述多個導電圖案中的對應一者； 介面結構，位於所述初步下部電極的表面上； 初步介電層，位於所述介面結構上，所述初步介電層包含第一金屬氧化物；以及 上部電極，位於所述初步介電層上， 其中所述介面結構包括： 第一介面層，位於所述初步下部電極上，所述第一介面層包含第二金屬氧化物； 第二介面層，位於所述第一介面層上，所述第二介面層包含所述第二金屬氧化物；以及 第三介面層，位於所述第二介面層上，所述第三介面層包含第三金屬氧化物， 其中所述初步下部電極、所述第一介面層及所述第二介面層用作所述電容器的電極，且所述第三介面層及所述初步介電層用作所述電容器的介電質； 其中所述第一介面層及所述第二介面層中的每一者是整體層的一部分，且所述第二介面層的氮濃度高於所述第一介面層的氮濃度；且 其中所述第三介面層的氮濃度高於所述初步介電層的氮濃度。
  18. 如請求項17所述的半導體裝置，其中所述介面結構的氮濃度在自所述初步下部電極的頂部上表面朝向所述初步介電層的方向上逐漸增大且然後逐漸減小。
  19. 如請求項17所述的半導體裝置，其中所述初步介電層的第一部分接觸所述第三介面層的上表面，且所述初步介電層的所述第一部分中的所述第一金屬氧化物相同於所述第三金屬氧化物。
  20. 如請求項17所述的半導體裝置，其中所述第一介面層及所述第二介面層包含五價元素的摻雜劑。
TW113108039A 2023-05-16 2024-03-06 電容器和包括其的半導體裝置 TWI897275B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020230062780A KR20240165533A (ko) 2023-05-16 2023-05-16 커패시터 및 이를 포함하는 반도체 소자
KR10-2023-0062780 2023-05-16

Publications (2)

Publication Number Publication Date
TW202448274A TW202448274A (zh) 2024-12-01
TWI897275B true TWI897275B (zh) 2025-09-11

Family

ID=90468473

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113108039A TWI897275B (zh) 2023-05-16 2024-03-06 電容器和包括其的半導體裝置

Country Status (5)

Country Link
US (1) US20240387608A1 (zh)
EP (1) EP4465805A1 (zh)
KR (1) KR20240165533A (zh)
CN (1) CN119012905A (zh)
TW (1) TWI897275B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200426896A (en) * 2003-02-28 2004-12-01 Toshiba Kk Semiconductor device and the manufacturing method thereof
TW201106397A (en) * 2009-03-20 2011-02-16 Samsung Electronics Co Ltd Capacitor structures, methods of manufacturing the same, semiconductor devices including the capacitor structures and methods of manufacturing the same
US20230008127A1 (en) * 2021-07-06 2023-01-12 Samsung Electronics Co., Ltd. Capacitor structure, semiconductor memory device including the same, method for fabricating the same, and method for fabricating semiconductor memory device including the same
US20230061185A1 (en) * 2021-08-30 2023-03-02 Samsung Electronics Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200426896A (en) * 2003-02-28 2004-12-01 Toshiba Kk Semiconductor device and the manufacturing method thereof
TW201106397A (en) * 2009-03-20 2011-02-16 Samsung Electronics Co Ltd Capacitor structures, methods of manufacturing the same, semiconductor devices including the capacitor structures and methods of manufacturing the same
US20230008127A1 (en) * 2021-07-06 2023-01-12 Samsung Electronics Co., Ltd. Capacitor structure, semiconductor memory device including the same, method for fabricating the same, and method for fabricating semiconductor memory device including the same
US20230061185A1 (en) * 2021-08-30 2023-03-02 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
EP4465805A1 (en) 2024-11-20
KR20240165533A (ko) 2024-11-25
CN119012905A (zh) 2024-11-22
US20240387608A1 (en) 2024-11-21
TW202448274A (zh) 2024-12-01

Similar Documents

Publication Publication Date Title
KR102866528B1 (ko) 반도체 소자
TWI773510B (zh) 半導體裝置
KR20160133031A (ko) 캐패시터를 포함하는 반도체장치 및 그 제조 방법
TWI859544B (zh) 電容器結構及包括電容器結構的半導體記憶體裝置
KR20230123345A (ko) 반도체 메모리 소자
TW202331933A (zh) 半導體裝置
CN116419565A (zh) 半导体器件
TW202339206A (zh) 半導體裝置
CN116171037A (zh) 半导体器件及其制造方法
TWI894563B (zh) 電容器結構以及包含所述結構的半導體記憶體裝置
TWI897275B (zh) 電容器和包括其的半導體裝置
CN120224686A (zh) 半导体器件及其制造方法
CN117641893A (zh) 半导体器件
TW202339205A (zh) 半導體記憶體裝置
US20240387612A1 (en) Capacitor and semiconductor device including the same
TWI872747B (zh) 半導體裝置
US20250374621A1 (en) Semiconductor device and method for fabricating the same
US20250287567A1 (en) Semiconductor device having information storage structure
US20250374640A1 (en) Semiconductor device and method for fabricating the same
TW202431942A (zh) 半導體裝置
TW202410356A (zh) 半導體元件
TW202450422A (zh) 半導體裝置
TW202347777A (zh) 半導體裝置
TW202423243A (zh) 資料儲存結構、半導體元件以及製造資料儲存結構的方法
CN119545789A (zh) 集成电路器件及制造集成电路器件的方法