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TWI896221B - 半導體結構 - Google Patents

半導體結構

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Publication number
TWI896221B
TWI896221B TW113125644A TW113125644A TWI896221B TW I896221 B TWI896221 B TW I896221B TW 113125644 A TW113125644 A TW 113125644A TW 113125644 A TW113125644 A TW 113125644A TW I896221 B TWI896221 B TW I896221B
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Taiwan
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semiconductor structure
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TW113125644A
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李建宜
鄭淳良
黃智顯
李易晉
戴聖輝
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聯華電子股份有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/605—Source, drain, or gate electrodes for FETs comprising highly resistive materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only

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  • Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體結構，包括一電阻器及一電容器。電容器包括一頂電極與一底電極。半導體結構更包括一基板、一第一井區、至少2個摻雜區域、至少一閘極以及至少一氧化物層。基板作為電容器的底電極。第一井區設置於基板中。摻雜區域設置於第一井區中，其中摻雜區域是連接於地端。閘極設置於基板上，其中閘極作為電阻器，且作為電容器的頂電極。氧化物層設置於閘極與基板之間。

Description

半導體結構
本發明是有關於一種半導體結構，且特別是有關於一種包括電容器的半導體結構。
單級場效電晶體放大器(single-stage field-effect transistor amplifier)廣泛應用於電子領域。共閘極放大器(common-gate amplifier)是單級場效電晶體的一種。共閘極放大器通常用作電流緩衝器或電壓放大器。在共閘極放大器的電路中，電晶體的源極作為輸入，汲極作為輸出，閘極連接至一些直流偏壓(DC biasing voltage)並連接於地端，即交流接地(AC ground)。一般而言，共閘極放大器包含較大體積的電容器，且共閘極放大器的尺寸較大。
本發明係有關於一種半導體結構，由於半導體裝置具有小體積的電容器，且結合電容器與電阻器，故可具有較小的尺寸。
根據本發明一實施例，提供一種半導體結構。半導體結構包括一電阻器及一電容器。電容器包括一頂電極與一底電極。半導體結構更包括一基板、一第一井區、至少2個摻雜區域、至少一閘極以及至少一氧化物層。基板作為電容器的底電極。第一井區設置於基板中。摻雜區域設置於第一井區中，其中摻雜區域是 連接於地端。閘極設置於基板上，其中閘極作為電阻器，且作為電容器的頂電極。氧化物層設置於閘極與基板之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10~20:半導體結構
100:基板
110:第一井區
112:摻雜區域
114:第二井區
120:氧化物層
130:閘極
142:第一接觸件
144:第二接觸件
146:週邊接觸件
152:第一導電層
154:第二導電層
156:連接層
2B,2B’,2C,2C’:剖面線端點
C1:電容器
CGP:共閘極接口
D1:第一方向
D2:第二方向
D3:第三方向
GND:地端
R1:電阻器
STI:隔離結構
Vg:直流偏壓
第1圖繪示依照本發明一實施例的半導體結構的等效電路圖；第2A圖繪示依照本發明一實施例的半導體結構的上視圖；第2B圖繪示沿著第2A圖之2B-2B’連線的剖面圖；第2C圖繪示沿著第2A圖之2C-2C’連線的剖面圖；第3A圖繪示依照本發明另一實施例的半導體結構的上視圖；以及第3B圖繪示沿著第3A圖之3B-3B’連線的剖面圖。
以下係以一些實施例做說明。須注意的是，本發明並非顯示出所有可能的實施例，未於本發明提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式內容僅作敘述實施例之用，而非作為限縮本發明保護範圍之用。另外，實施例中之敘述，例如細部結構和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。實施例之結構之細節可在不脫離本發明之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做 說明。應理解的是，一實施例的元件和特徵可以有利地併入另一實施例中，而無需進一步敘述。
第1圖繪示依照本發明一實施例的半導體結構10的等效電路圖。第2A圖繪示依照本發明一實施例的半導體結構10的上視圖。第2B圖繪示沿著第2A圖之2B-2B’連線的剖面圖。第2C圖繪示沿著第2A圖之2C-2C’連線的剖面圖。
請參照第1圖，半導體結構10包括一電阻器R1及一電容器C1。電阻器R1的一端電性連接於電晶體(未繪示)之共閘極接口(common gate port)CGP。電阻器R1的另一端電性連接於直流偏壓Vg。電容器C1電性連接於地端GND。電容器C1包括一頂電極、一絕緣層與一底電極，絕緣層設置於頂電極與底電極之間。頂電極與底電極的材料可為多晶矽、金屬或其他合適的導電材料。絕緣層的材料可為氧化物或其他合適的絕緣材料。即，電容器C1具有頂電極-絕緣層-底電極的結構，並可對應於如第2A~3B圖所示的閘極130-氧化物層120-基板100的結構(詳述如後)。
請參照第2A與2B圖，半導體結構10更包括基板100、第一井區110、至少2個摻雜區域112、至少一閘極130以及至少一氧化物層120。基板100作為電容器C1的底電極。基板100例如是P型半導體基板。第一井區110設置於基板100中。摻雜區域112設置於第一井區110中，其中摻雜區域112是連接於地端。閘極130設置於基板100上，其中閘極130作為電阻器R1，且作為電容器C1的頂電極。氧化物層120設置於閘極130與基板100之間。氧化物層120作為電容器C1的絕緣層。可見，半導體結構10 的電阻器R1與電容器C1共享閘極130，電阻器R1與電容器C1為整合在一起的結構，而非將電阻器R1與電容器C1彼此分開設置。
在本實施例中，至少一閘極130的數量為複數個，至少一氧化物層120的數量為複數個，摻雜區域112的數量大於2個。然而，本發明之閘極130、氧化物層120及摻雜區域112的數量並不限於此，而是可依據需求進行調整。例如，在另一實施例中，閘極130的數量為1個，氧化物層120的數量為1個，摻雜區域112的數量為2個。
如第2A~2B圖所示，半導體結構10更包括複數個第一接觸件142、複數個第一導電層152及隔離結構STI。第一接觸件142連接於摻雜區域112。第一導電層152連接於第一接觸件142，其中第一接觸件142設置於摻雜區域112上，且第一導電層152設置於第一接觸件142上。隔離結構STI環繞第一井區110。隔離結構STI可為淺溝槽隔離結構，然本發明不以此為限。在一些實施例中，半導體結構10更包括形成於基板100中且與第一井區110彼此分開的第二井區(未繪示)。摻雜區域112透過第一接觸件142與第一導電層152電性連接於地端GND。
如第2A與2C圖所示，半導體結構10更包括複數個第二接觸件144及複數個第二導電層154，第二導電層154連接於第二接觸件144，其中第二接觸件144設置於閘極130的端部部分上(例如設置於相對兩端)，且第二導電層154設置於第二接觸件144上以電性連接於閘極130。在本實施例中，閘極130藉由第二導電層154及第二接觸件144彼此電性連接，例如是彼此串聯，以形成電阻器R1。作為電阻器R1之閘極130的一端透過第二導電層154 與第二接觸件144電性連接於電晶體(未繪示)之共閘極接口CGP，作為電阻器R1之閘極130的另一端透過第二導電層154與第二接觸件144電性連接於直流偏壓Vg。
在本實施例中，閘極130沿著第一方向D1堆疊於基板100上，第一導電層152分別沿著第二方向D2延伸，第二導電層154分別沿著第三方向D3延伸，且第一方向D1、第二方向D2與第三方向D3彼此不同，例如是彼此垂直。在如第2A圖所示的上視圖中，閘極130與第二導電層154形成類似於S型的結構。在一實施例中，第二接觸件144在第一方向D1上的高度小於第一接觸件142在第一方向D1上的高度，然本發明並不限於此。如第2A圖所示，在第二方向D2上彼此重疊的第一接觸件142連接於相同的第一導電層152，以電性連接於地端GND。
摻雜區域112的摻雜濃度大於第一井區110的摻雜濃度。摻雜區域112可為重摻雜區域，作為源極或汲極。第一井區110與摻雜區域112可具相同的導電類型，例如是同為N型或同為P型。第一井區110與摻雜區域112可形成歐姆接觸(Ohmic contact)。
在一些實施例中，可透過增加閘極130在第二方向D2上的長度，增加電阻值，電容值亦會隨著增加。亦可減少閘極130厚度增加電阻。並且，隨著閘極130的數量越多，閘極130彼此串聯使得電阻值增加，電容值亦會並聯隨著增加。當電阻器R1的電阻值增加，且電容器C1的電容值增加時，越有利於射頻(RF)電路中共閘極的交流接地(AC ground)的形成。本案之半導體結構10可藉由簡單的方式，以小體積的電容器C1得到大的電容值。
第3A圖繪示依照本發明另一實施例的半導體結構20的上視圖。第3B圖繪示沿著第3A圖之3B-3B’連線的剖面圖。半導體結構20與半導體結構10之間之差異之其一在於，半導體結構20更包括第二井區114、週邊接觸件146及連接層156，其他相同或類似的部分將不再詳細描述。舉例而言，第3A圖中沿著2B-2B’連線的剖面圖如第2B圖所示。
請參照第3A~3B圖，半導體結構20更包括第二井區114、週邊接觸件146及連接層156。第二井區114設置於基板100中，其中第二井區114是與第一井區110分開，例如第二井區114與第一井區110之間藉由隔離結構STI彼此分開。週邊接觸件146設置於第二井區114上，且連接層156設置於週邊接觸件146上且電性連接於週邊接觸件146。連接層156沿著第三方向D3延伸，且物理性及電性連接於多個第一導電層152，使得第一井區110與第二井區114可為等電位。摻雜區域112(繪示於第2B圖)透過第一接觸件142、第一導電層152、週邊接觸件146及連接層156電性連接於地端GND。第二井區114透過週邊接觸件146及連接層156電性連接於地端GND。
第一井區110具有第一導電類型，第二井區114具有第二導電類型，第一導電類型不同於第二導電類型。在一實施例中，第一導電類型為N型，第二導電類型為P型，即第一井區110為N型井，第二井區114為P型井。在另一實施例中，第一導電類 型為P型，第二導電類型為N型，即第一井區110為P型井，第二井區114為N型井。第二井區114可用於隔離第一井區110。
本發明之半導體結構10與20可應用於共閘極放大器(common-gate amplifier)。
相較於電阻器與電容器彼此分開設置的半導體結構而言，本發明之半導體結構之閘極同時作為電阻器與電容器的頂電極，讓電阻器與電容器可結合在一變容二極體(varactor)之中，故電阻器與電容器所占的面積/體積可減少。並且，相較於包括大型電容器(例如MIMCAP、MOMCAP或其他電容器)之比較例而言，半導體結構之氧化物層作為電容器的絕緣層，且氧化物層具厚度薄的優點，故電容器的尺寸亦可縮減。亦即，本發明之半導體結構中的電阻器與電容器可彼此結合，且電容器的體積/面積較小，故半導體結構的尺寸可大幅縮小，使得射頻被動裝置(RF passive device)的體積/面積可最小化，並可大幅節省成本。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體結構
110:第一井區
130:閘極
142:第一接觸件
144:第二接觸件
152:第一導電層
154:第二導電層
2B,2B’,2C,2C’:剖面線端點
CGP:共閘極接口
D1:第一方向
D2:第二方向
D3:第三方向
GND:地端
Vg:直流偏壓

Claims (7)

  1. 一種半導體結構，包括一電阻器及一電容器，該電容器包括一頂電極與一底電極，該半導體結構更包括：一基板，其中該基板作為該電容器的該底電極；一第一井區，設置於該基板中；至少2個摻雜區域，設置於該第一井區中，其中該至少2個摻雜區域是連接於地端；至少一閘極，設置於該基板上，其中該閘極作為該電阻器，且作為該電容器的該頂電極；至少一氧化物層，設置於該閘極與該基板之間；至少2個第一接觸件及至少2個第一導電層，該至少2個第一導電層連接於該至少2個第一接觸件，其中該至少2個第一接觸件設置於該至少2個摻雜區域上，且該至少2個第一導電層設置於該至少2個第一接觸件上；以及複數個第二接觸件及複數個第二導電層，該些第二導電層連接於該些第二接觸件，其中該至少一閘極的數量為複數個，且該些閘極彼此電性連接，該些第二接觸件設置於該些閘極的端部部分上，且該些第二導電層設置於該些第二接觸件上以電性連接於該些閘極。
  2. 如請求項1所述之半導體結構，其中該些第二接觸件的高度小於該至少2個第一接觸件的高度。
  3. 如請求項1所述之半導體結構，更包括一第二井區，該第二井區設置於該基板中，其中該第二井區是與該第一井區分開。
  4. 如請求項3所述之半導體結構，更包括複數個週邊接觸件及至少一連接層，其中該些週邊接觸件設置於該第二井區上，且該至少一連接層設置於該些週邊接觸件上且電性連接於該些週邊接觸件。
  5. 如請求項4所述之半導體結構，其中該至少一閘極沿著第一方向堆疊於該基板上，該至少2個第一導電層分別沿著第二方向延伸，該些第二導電層沿著第三方向延伸，且該第一方向、該第二方向與該第三方向彼此不同。
  6. 如請求項5所述之半導體結構，其中該至少一連接層沿著該第三方向延伸。
  7. 如請求項3所述之半導體結構，其中該第一井區具有第一導電類型，該第二井區具有第二導電類型，該第一導電類型不同於該第二導電類型。
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