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TWI896031B - 半導體裝置結構及其製造方法 - Google Patents

半導體裝置結構及其製造方法

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TWI896031B
TWI896031B TW113108747A TW113108747A TWI896031B TW I896031 B TWI896031 B TW I896031B TW 113108747 A TW113108747 A TW 113108747A TW 113108747 A TW113108747 A TW 113108747A TW I896031 B TWI896031 B TW I896031B
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layer
protective
metal
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黃一涵
許祝源
游家權
張家豪
江國誠
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台灣積體電路製造股份有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一種半導體裝置結構及其製造方法。所述方法包括形成金屬閘極堆疊，金屬閘極堆疊包繞多個半導體奈米結構。金屬閘極堆疊具有閘極介電層以及閘極電極，且半導體奈米結構與磊晶結構相鄰。所述方法還包括凹蝕閘極介電層，且在閘極介電層被凹蝕之後，閘極電極的突出部分從閘極介電層的頂表面突出。所述方法還包括在磊晶結構上方形成保護結構，且保護結構橫向圍繞閘極電極的突出部分。此外，所述方法包括形成導電接觸件，導電接觸件電性連接到磊晶結構且貫穿保護結構。

Description

半導體裝置結構及其製造方法
本發明實施例是關於半導體技術，特別是關於一種具有保護結構之半導體裝置結構及其製造方法。
半導體積體電路產業經歷了快速成長。積體電路材料和設計方面的技術進步發展出好幾代的積體電路。每一代的電路都比上一代更小且複雜。
積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。
然而，這些進展增加了製造積體電路的複雜程度。由於部件尺寸持續減少，製程也隨之變得難以執行。因此，以更小尺寸形成可靠的半導體裝置是個艱難的挑戰。
提供了一種半導體裝置結構的製造方法。所述方法包括形成金屬閘極堆疊，金屬閘極堆疊包繞多個半導體奈米結構。金屬閘極堆疊具有閘極介電層以及閘極電極，且半導體奈米結構與磊晶結構相鄰。所述方法還包括凹蝕閘極介電層，且在閘極介電層被凹蝕之後，閘極電極的突出部分從閘極介電層的頂表面突出。所述方法還包括在磊晶結構上方形成保護結構，且保護結構橫向圍繞閘極電極的突出部分。此外，所述方法包括形成導電接觸件，導電接觸件電性連接到磊晶結構且貫穿保護結構。
提供了一種半導體裝置結構的製造方法。所述方法包括形成延伸跨越半導體奈米結構的金屬閘極堆疊。金屬閘極堆疊具有閘極介電層以及閘極電極，且半導體奈米結構電性連接到磊晶結構。所述方法還包括去除閘極介電層，以使先前被閘極介電層覆蓋的閘極電極的側壁暴露出來。所述方法還包括形成橫向圍繞閘極電極的側壁的保護結構。此外，所述方法包括形成導電接觸件，導電接觸件電性連接到磊晶結構且貫穿保護結構。
提供了一種半導體裝置結構。所述半導體裝置結構包括磊晶結構以及電性連接到磊晶結構的半導體奈米結構。所述半導體裝置結構還包括延伸跨越半導體奈米結構的金屬閘極堆疊，且金屬閘極堆疊具有閘極介電層以及閘極電極。所述半導體裝置結構還包括在金屬閘極堆疊以及磊晶結構上方的保護結構。閘極介電層的頂部介於保護結構的頂表面與保護結構的底表面之間。閘極介電層的頂部比金屬閘極堆疊的頂部更靠近半導體奈米結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，以使它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數字以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或部件與另一個（些）部件或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露各種實施例可涉及具有鰭片的鰭式場效電晶體（Fin-like field effect transistor，FinFET）結構。可以藉由任何合適方法來對鰭片進行圖案化。舉例而言，可以使用一或多個微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。舉例而言，在一些實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片。然而，可使用其他合適的製程來形成鰭片。
本揭露各種實施例可涉及全繞式閘極（gate all around，GAA）電晶體結構。可以藉由任何合適的方法對GAA結構進行圖案化。舉例而言，可以使用一或更多個微影製程來圖案化結構，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。舉例而言，在一些實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物來圖案化GAA結構。
以下敘述一些本發明實施例，在這些實施例中所述的多個階段之前、期間以及∕或之後，可提供額外的步驟。一些所述階段在不同實施例中可被替換或刪去。半導體裝置結構可增加額外部件。一些所述部件在不同實施例中可被替換或刪去。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。
第2A圖至第2D圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。如第2A圖所示，接收或提供半導體基板100。在一些實施例中，半導體基板100是塊材半導體結構，例如半導體晶圓。半導體基板100可包括矽或其他元素半導體材料，例如鍺。半導體基板100可為未經摻雜的或經摻雜的（例如p型、n型或前述之組合）。在一些實施例中，半導體基板100包括在介電層上的磊晶成長半導體層。磊晶成長半導體層可由矽、鍺、矽鍺、其他合適的材料或前述之組合製成。
在一些實施例中，半導體基板100包括化合物半導體。舉例而言，化合物半導體包括一或多個具有由式Al X1Ga X2In X3As Y1P Y2N Y3Sb Y4定義的組成物的III-V族化合物半導體，其中X1、X2、X3、Y1、Y2、Y3、以及Y4代表相對比例。其均大於等於0，X1、X2、X3、Y1、Y2、Y3、以及Y4之總和等於1。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、一或多個其他合適的化合物半導體、或前述之組合。也可使用其他合適的基板材料，例如II-VI族化合物半導體。
在一些實施例中，半導體基板100是絕緣體上覆半導體（semiconductor-on-insulator，SOI）基板的主動層。SOI基板可使用氧佈植隔離（separation by implantation of oxygen，SIMOX）製程、晶圓接合製程、其他適用的方法或前述之組合來製造。在一些其他實施例中，半導體基板100包括多層結構。舉例而言，半導體基板100包括形成在塊材矽層上方的矽鍺層。
如第2A圖所示，根據一些實施例，在半導體基板100上方形成具有多個半導體層的半導體堆疊。在一些實施例中，半導體堆疊包括多個半導體層102a、102b、以及102c。半導體堆疊還包括多個半導體層104a、104b、以及104c。在一些實施例中，半導體層102a-102c以及半導體層104a-104c是交替佈置的，如第2A圖所示。在一些實施例中，半導體層102a-102c以及半導體層104a-104c一起形成超晶格結構。
在一些實施例中，半導體層102b-102c用作為犧牲層，其將在後續的製程中被移除以釋出半導體層104a-104c。被釋出的半導體層104a-104c可用作爲一或多個電晶體的通道結構。
在一些實施例中，用以形成通道結構的半導體層104a-104c是由與半導體層102a-102c不同的材料製成的。在一些實施例中，半導體層104a-104c是由下列材料所製成，或包含下列材料：矽、鍺、其他合適的材料或上述之組合。
在一些實施例中，半導體層102a-102c是由矽鍺製成或包括矽鍺。在一些其他實施例中，半導體層104a-104c是由矽鍺製成，且半導體層102a-102c是由與半導體層104a-104c具有不同的鍺原子濃度的矽鍺製成。如此一來，在後續的製程期間可以在半導體層102a-102c與半導體層104a-104c之間實現不同的蝕刻選擇性及/或不同的氧化速率。
本揭露內容設想半導體層102a-102c以及半導體層104a-104c包括能够提供所需的蝕刻選擇性、所需的氧化速率差異、及/或所需的性能特徵的半導體材料的任何組合。
在一些實施例中，半導體層102a-102c以及半導體層104a-104c是使用多個磊晶成長操作形成的。半導體層102a-102c以及半導體層104a-104c中的每一個可使用選擇性磊晶成長（selective epitaxial growth，SEG）製程、化學氣相沉積（chemical vapor deposition，CVD）製程（例如，氣相磊晶（vapor-phase epitaxy，VPE）製程、低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）製程、及/或超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition，UHV-CVD）製程）、分子束磊晶製程、其他合適的製程或前述之組合來形成。
在一些實施例中，半導體層102a-102c以及半導體層104a-104c是在同一個製程腔室中原位成長。在一些實施例中，半導體層102a-102c以及半導體層104a-104c的成長是在同一個製程腔室中交替和依次執行，以完成半導體堆疊的形成。在一些實施例中，製程腔室的真空在完成半導體層102a-102c及104a-104c的磊晶成長之前不被破壞。
隨後，在半導體堆疊上方形成硬遮罩元件，以協助後續的半導體堆疊的圖案化。根據一些實施例，使用一或多個微影製程以及一或多個蝕刻製程來將半導體堆疊圖案化爲包括鰭片結構106A和106B的多個鰭片結構，如第2B圖所示。
鰭片結構106A和106B可藉由任何合適的方法進行圖案化。舉例而言，鰭片結構106A和106B可使用一或多個微影製程來圖案化，包括雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。
半導體堆疊被部分去除以形成溝槽112，如第2B圖所示。鰭片結構106A和106B中的每一個可包括半導體層102a-102c及104a-104c以及半導體鰭片101A和101B的個別部分。半導體基板100也可在形成鰭片結構106A和106B的蝕刻製程期間被部分去除。剩餘的半導體基板100的突出部分形成半導體鰭片101A和101B。半導體鰭片101A和101B中的每一個可以具有在大約35奈米（nm）至大約55奈米範圍的高度。
每一個硬遮罩元件可包括第一遮罩層108和第二遮罩層110。第一遮罩層108和第二遮罩層110可由不同的材料製成。在一些實施例中，第一遮罩層108由對半導體層104c具有良好黏附性的材料製成。第一遮罩層108可由氧化矽、氧化鍺、氧化矽鍺、其他適合的材料或前述之組合製成。第二遮罩層110可由氮化矽、氮氧化矽、碳化矽、其他適合的材料或前述之組合製成。
第1A圖至第1B圖是根據一些實施例，用於形成半導體裝置結構的一部分的製程於各個階段之俯視圖。在一些實施例中，鰭片結構106A和106B是縱向定向（oriented lengthwise）的。在一些實施例中，鰭片結構106A和106B的縱向延伸方向實質上彼此平行，如第1A圖所示。在一些實施例中，第2B圖是沿第1A圖中的線2B-2B截取的結構之剖面圖。
如第2C圖所示，根據一些實施例，隔離結構115形成為圍繞鰭片結構106A和106B的下部。在一些實施例中，隔離結構115包括介電填充物114以及鄰近半導體鰭片101A和101B的襯層113。在一些實施例中，半導體鰭片101A和101B從隔離結構115的頂表面突出。
在一些實施例中，在鰭片結構106A和106B以及半導體基板100上方沉積一或多個介電層以過度填充溝槽112。介電層可以由氧化矽、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）、低介電常數（k）材料、多孔介電材料、其他合適的材料或前述之組合所製成。襯層113可以由氮化矽、氮氧化矽、碳化矽、碳氧化矽、其他合適的材料或前述之組合所製成。介電層以及襯層113可使用流動式化學氣相沉積（flowable chemical vapor deposition，FCVD）製程、原子層沉積（atomic layer deposition，ALD）製程、化學氣相沉積（chemical vapor deposition，CVD）製程、其他合適的製程或前述之組合進行沉積。
隨後，使用平坦化製程來部分去除介電層以及襯層113。硬遮罩元件（包括第一遮罩層108和第二遮罩層110）也可用作為平坦化製程的停止層。平坦化製程可包括化學機械研磨（chemical mechanical polishing，CMP）製程、研磨（grinding）製程、乾研磨（dry polishing）製程、蝕刻製程、其他合適的製程或前述之組合。
隨後，使用一或多個回蝕製程來部分去除介電層以及襯層113。如此一來，介電層的剩餘部分形成了隔離結構115的介電填充物114。鰭片結構106A和106B的上部從隔離結構115的頂表面突出，如第2C圖所示。
在一些實施例中，仔細控制用於形成隔離結構115的回蝕製程，以確保隔離結構115的最頂表面位於合適的高度水平。在一些實施例中，隔離結構115的最頂表面位於用作犧牲層的半導體層102a的最底表面之下，如第2C圖所示。
隨後，移除硬遮罩元件（包括第一遮罩層108以及第二遮罩層110）的剩餘部分。替代地，在一些其他實施例中，硬遮罩元件在形成隔離結構115的平坦化製程及/或回蝕製程期間被去除或消耗。
隨後，根據一些實施例，形成虛置閘極堆疊120A和120B，以延伸跨越鰭片結構106A和106B，如第1B圖所示。在一些實施例中，第2D圖是沿第1B圖中的線2D-2D截取的結構的剖面圖。第3A圖至第3I圖是根據一些實施例，用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。在一些實施例中，第3A圖是沿第1B圖中的線3A-3A截取的結構的剖面圖。
如第1B圖、第2D圖、以及第3A圖所示，根據一些實施例，形成虛置閘極堆疊120A和120B以部分覆蓋並延伸跨越鰭片結構106A和106B。在一些實施例中，虛置閘極堆疊120A和120B包繞鰭片結構106A和106B的一部分。如第1B圖所示，鰭片結構106A和106B的其他部分被暴露而沒有被虛置閘極堆疊120A和120B覆蓋。
如第2D圖以及第3A圖所示，虛置閘極堆疊120A和120B的每一個包括虛置閘極介電層116以及虛置閘極電極118。虛置閘極介電層116可由下列材料所製成，或包含下列材料：氧化矽或其他合適的材料。虛置閘極電極118可由下列材料所製成，或包含下列材料：多晶矽或其他合適的材料。
在一些實施例中，在隔離結構115以及鰭片結構106A和106B上方依序沉積虛置閘極介電材料層以及虛置閘極電極層。虛置閘極介電材料層可使用ALD製程、CVD製程、其他合適的製程或前述之組合來沉積。虛置閘極電極層可使用CVD製程來沉積。隨後，圖案化虛置閘極介電材料層以及虛置閘極電極層以形成虛置閘極堆疊120A和120B。
在一些實施例中，硬遮罩元件包括遮罩層122和124，其用於在圖案化製程中協助形成虛置閘極堆疊120A和120B。以硬遮罩元件作爲蝕刻遮罩，使用一或多個蝕刻製程來部分去除虛置閘極介電材料層以及虛置閘極電極層。如此一來，虛置閘極介電材料層以及虛置閘極電極層的剩餘部分形成了包括虛置閘極介電層116以及虛置閘極電極118的虛置閘極堆疊120A和120B。
如第3B圖所示，根據一些實施例，隨後在虛置閘極堆疊120A和120B以及鰭片結構106B上方沉積間隔物層126和128。間隔物層126和128沿著虛置閘極堆疊120A和120B的頂部和側壁延伸，如第3B圖所示。間隔物層126和128也沿著鰭片結構106B的頂部延伸，如第3B圖所示。
在一些實施例中，間隔物層126和128是由不同的材料製成。在一些其他實施例中，間隔物層126和128由相同的材料製成。間隔物層126和128可以由下列材料所製成，或包含下列材料：氮化矽、碳化矽、碳氧化矽、含碳氮氧化矽、氧化矽、其他合適的材料或前述之組合。在一些實施例中，間隔物層126和128中的每一個為單層。在一些其他實施例中，間隔物層126和128中的一者或兩者包括多個子層。一些子層可以由不同的材料製成。一些子層可以由具有不同成分的相似材料製成。舉例而言，子層之一可以具有比其他子層更大的碳原子濃度。間隔物層126和128可以使用CVD製程、ALD製程、物理氣相沉積（physical vapor deposition，PVD）製程、其他合適的製程或前述之組合依序沉積。
如第3C圖所示，根據一些實施例，部分去除間隔物層126和128。可以使用一或多個非等向性蝕刻製程來部分去除間隔物層126和128。如此一來，間隔物層126和128的剩餘部分分別形成閘極間隔物126’和128’。閘極間隔物126’和128’沿著虛置閘極堆疊120A和120B的側壁延伸，如第3C圖所示。閘極間隔物126’和128’的厚度可以在大約4奈米至大約6奈米的範圍。
隨後，部分去除鰭片結構106A以及106B以形成用以容納將於稍後形成的磊晶結構的凹槽。如第3C圖所示，根據一些實施例，部分去除鰭片結構106A和106B以形成凹槽130。凹槽130暴露出半導體層104a-104c的側表面，磊晶結構（例如源極/汲極結構）將於稍後形成在所述半導體層104a-104c的側表面上。源極/汲極結構可以單獨或共同地指源極結構或汲極結構，這取決於上下文。
可使用一或多個蝕刻製程來形成凹槽130。在一些實施例中，使用乾蝕刻製程來形成凹槽130。替代地，可以使用濕蝕刻製程來形成凹槽130。在一些實施例中，每一個凹槽130穿入到鰭片結構106B中。在一些實施例中，凹槽130進一步延伸到半導體鰭片101B中，如第3C圖所示。在一些實施例中，閘極間隔物126’和128’以及凹槽130使用相同的蝕刻製程同時形成。
在一些實施例中，每一個凹槽130具有傾斜的側壁。凹槽130的上部比凹槽130的下部大（或寬）。在這些情况下，由於凹槽130的輪廓，較高的半導體層（例如半導體層104c）比較低的半導體層（例如半導體層104b）短。
然而，本揭露的實施例具有許多變化。在一些其他實施例中，凹槽130具有實質上垂直的側壁。在這些情況下，由於凹槽130的輪廓，較高的半導體層（例如半導體層104c）與較低的半導體層（例如半導體層104b）實質上一樣寬。
如第3D圖所示，根據一些實施例，橫向蝕刻半導體層102b-102c。如此一來，半導體層102b-102c的邊緣從半導體層104a-104c的邊緣後縮。如第3D圖所示，凹陷132因半導體層102b-102c的橫向蝕刻而形成。凹陷132可用以容納將於稍後形成的內間隔物。半導體層102b-102c可使用濕蝕刻製程、乾蝕刻製程或前述之組合進行橫向蝕刻。在一些其他實施例中，半導體層102a-102c在被橫向蝕刻之前先被部分氧化。
在一些實施例中，在半導體層102b-102c的橫向蝕刻期間，半導體層104a-104c也可能被輕微地蝕刻。如此一來，半導體層104a-104c的邊緣部分被部分蝕刻，從而收縮以形成邊緣部分105a-105c，如第3D圖所示。如第3D圖所示，半導體層104a-104c的每一個邊緣部分105a-105c都比半導體層104a-104c的相應內部部分薄。在一些其他實施例中，在半導體層102a-102c的橫向蝕刻期間，實質上不蝕刻半導體層104a-104c。如此一來，半導體層104a-104c的邊緣部分105a-105c實質上不收縮。在一些實施例中，半導體層104a-104c的每一個邊緣部分105a-105c實質上與半導體層104a-104c的相應內部部分一樣厚。
如第3E圖所示，根據一些實施例，在如第3D圖所示的結構上方沉積絕緣層134。絕緣層134覆蓋虛置閘極堆疊120A和120B並填充凹陷132。絕緣層134可由下列材料所製成，或包含下列材料：含碳氮化矽（SiCN）、含碳氧氮化矽（SiOCN）、含碳氧化矽（SiOC）、氧化矽、氮化矽、其他合適的材料或前述之組合。在一些實施例中，絕緣層134是單層。在一些其他實施例中，絕緣層134包括多個子層。一些子層可以由不同的材料製成及/或包含不同的成分。絕緣層134可使用CVD製程、ALD製程、其他合適的製程或前述之組合來沉積。
如第3F圖所示，根據一些實施例，使用蝕刻製程來部分去除絕緣層134。絕緣層134在凹陷132外的部分可以被去除。絕緣層134的剩餘部分形成內間隔物136，如第3F圖所示。蝕刻製程可包括乾蝕刻製程、濕蝕刻製程或前述之組合。每一個內間隔物136可以具有在大約4奈米至大約6奈米範圍的厚度。
內間隔物136覆蓋半導體層102b-102c的邊緣。內間隔物136可用以防止後續形成的磊晶結構（其用作為例如源極/汲極結構）在後續的半導體層102b-102c去除製程期間受到損壞。在一些實施例中，內間隔物136是由低於氧化矽的介電常數的低介電常數（low-k）材料製成。內間隔物136也可用以減少後續形成的源極/汲極結構與閘極堆疊物之間的寄生電容。如此一來，可提高半導體裝置結構的操作速度。
在一些實施例中，在形成內間隔物136的蝕刻製程之後，原本被絕緣層134覆蓋的半導體鰭片101B的部分被凹槽130暴露出來，如第3F圖所示。半導體層104a-104c的邊緣也被凹槽130暴露出來，如第3F圖所示。
如第3G圖所示，根據一些實施例，半導體隔離結構137形成在凹槽130的底部上方。在一些實施例中，半導體隔離結構137是未經摻雜的磊晶結構。在一些實施例中，半導體隔離結構137實質上不含n型摻質或p型質。半導體隔離結構137有助於減少或防止來自將形成的磊晶結構的漏電流。半導體隔離結構137可以提供相對平坦的表面，以利於後續形成磊晶結構。
半導體隔離結構137可以由下列材料所製成，或包含下列材料：矽、矽鍺、其他合適的材料或前述之組合。半導體隔離結構137可使用選擇性磊晶成長（selective epitaxial growth，SEG）製程、化學氣相沉積（chemical vapor deposition，CVD）製程（例如，氣相磊晶（vapor-phase epitaxy，VPE）製程、低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）製程、及/或超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition，UHV-CVD）製程）、分子束磊晶製程、其他合適的製程、或前述之組合來形成。在一些實施例中，半導體隔離結構137的形成涉及用於微調半導體隔離結構137的輪廓的一或多個蝕刻製程。
隨後，如第3G圖所示，根據一些實施例，在半導體隔離結構137上選擇性地形成底部隔離元件302。底部隔離元件302可防止半導體鰭片101B與將形成在底部隔離元件302上的磊晶結構之間的漏電流。每一個底部隔離元件302具有在大約2奈米至大約6奈米範圍的厚度。
在一些實施例中，底部隔離元件302是由介電材料製成或包括介電材料。介電材料可以包括氧化矽、氮化矽、含碳氮化矽、含碳氮氧化矽、含碳氧化矽、氧化鋁、氧化鉿、其他合適的材料或前述之組合。底部隔離元件302的形成可以涉及一或多個沉積製程以及一或多個圖案化製程。
然而，本揭露的實施例不限於此。本揭露的實施例可以進行許多變化及/或修改。在一些其他實施例中，不形成底部隔離元件302。
如第3G圖所示，根據一些實施例，磊晶結構138形成在底部隔離元件302上以及半導體層104a-104c的側表面上。在一些實施例中，磊晶結構138的頂表面高於虛置閘極介電層116的頂表面，如第3G圖所示。在一些其他實施例中，磊晶結構138實質上與邊緣部分105c的頂部一樣高。
在一些實施例中，磊晶結構138連接到半導體層104a-104c。每一個半導體層104a-104c被夾在兩個磊晶結構138之間。在一些實施例中，磊晶結構138具有鄰近半導體層104a-104c的輕摻雜部分138’。輕摻雜部分138’的摻雜濃度低於磊晶結構138的其他部分。
在一些實施例中，磊晶結構138是p型摻雜區域。磊晶結構138可包括磊晶成長的矽鍺（SiGe）、磊晶成長的矽、或其他合適的磊晶成長半導體材料。p型摻質可以包括硼、其他合適的元素或前述之組合。
然而，本揭露的實施例不限於此。在一些其他實施例中，磊晶結構138是n型摻雜區域。磊晶結構138可包括磊晶成長的矽、磊晶成長的碳化矽（SiC）、磊晶成長的鍺、或其他合適的磊晶成長半導體材料。n型摻質可以包括磷、砷、其他合適的元素或前述之組合。
在一些實施例中，磊晶結構138在其磊晶成長期間被原位摻雜。用以形成磊晶結構138的初始反應氣體混合物含有摻質。在一些其他實施例中，在磊晶結構138的成長期間不摻雜磊晶結構138。相反地，在形成磊晶結構138之後，磊晶結構138在後續的製程中被摻雜。在一些實施例中，摻雜是藉由使用離子佈植製程、電漿浸入式離子佈植製程、氣體及/或固體源擴散製程、其他合適的製程或前述之組合來實現的。在一些實施例中，磊晶結構138被進一步暴露在一或多個退火製程中以活化摻質。舉例而言，使用快速熱退火製程。
在一些實施例中，一些磊晶結構138是經p型摻雜的，而其他磊晶結構138是經n型摻雜的。圖案化遮罩可以用來協助分別形成p型摻雜的磊晶結構138以及n型摻雜的磊晶結構138。
如第3H圖所示，根據一些實施例，在磊晶結構138以及虛置閘極堆疊120A和120B上方形成接觸蝕刻停止層139以及介電層140。接觸蝕刻停止層139可由下列材料所製成，或包含下列材料：氮化矽、氮氧化矽、碳化矽、含碳氮化矽、含碳氮氧化矽、含碳氧化矽、氧化鋁、其他合適的材料或前述之組合。接觸蝕刻停止層139可以具有在大約4奈米至大約5奈米範圍的厚度。介電層140可由下列材料所製成，或包含下列材料：氧化矽、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）、低介電常數（k）材料、多孔介電材料、其他合適的材料、或前述之組合。
在一些實施例中，在第3G圖所示的結構上方依序沉積蝕刻停止材料層以及介電材料層。蝕刻停止材料層可使用CVD製程、ALD製程、PVD製程、其他合適的製程或前述之組合來沉積。介電材料層可使用FCVD製程、CVD製程、ALD製程、其他合適的製程或前述之組合來沉積。
隨後，使用平坦化製程來部分去除蝕刻停止材料層以及介電材料層。如此一來，蝕刻停止材料層以及介電材料層的剩餘部分分別形成接觸蝕刻停止層139以及介電層140，如第3H圖所示。平坦化製程可包括CMP製程、研磨製程、蝕刻製程、乾研磨製程、其他合適的製程或前述之組合。
在一些實施例中，在平坦化製程期間去除虛置閘極堆疊120A和120B上方遮罩層122和124。在一些實施例中，在平坦化製程後，接觸蝕刻停止層139、介電層140、以及虛置閘極電極118的頂表面實質上彼此齊平。
如第3I圖所示，根據一些實施例，部分去除介電層140，從而形成凹槽304。可以使用一或多個蝕刻製程來形成凹槽304。凹槽304可用於容納將於稍後形成的保護元件。
第4A圖至第4L圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之透視圖。第4A圖所示的結構可以使用與第2A圖至第2D圖以及第3A圖至第3I圖所示的製程相同或相似的製程來形成。在一些實施例中，第3I圖是第4A圖中所示的結構的一部分的剖面圖。
如第4B圖所示，根據一些實施例，保護蓋402形成在凹槽304中。保護蓋402可以保護底下的介電層140。在一些實施例中，在接觸蝕刻停止層139、虛置閘極堆疊120A和120B、以及介電層140上方沉積保護材料層以過度填充凹槽304。保護材料層可以由下列材料所製成，或包含下列材料：氮化矽、氮氧化矽、含碳氮化矽、含碳氮氧化矽、其他合適的材料或前述之組合。可使用CVD製程、ALD製程、FCVD製程、其他合適製的程或前述之組合來沉積保護材料層。
隨後，根據一些實施例，平坦化保護材料層，使得虛置閘極堆疊120A和120B被暴露出來。保護材料層的剩餘部分形成保護蓋402，如第4B圖所示。可使用CMP製程、研磨製程、蝕刻製程、乾研磨製程、其他合適的製程或前述之組合來平坦化保護材料層。
隨後，根據一些實施例，如第4C圖所示，執行閘極置換製程以將虛置閘極堆疊120A和120B分別置換為金屬閘極堆疊156A和156B。根據一些實施例，使用一或多個蝕刻製程去除虛置閘極電極118以形成溝槽。溝槽可以暴露出虛置閘極介電層116。
隨後，根據一些實施例，去除虛置閘極介電層116以及半導體層102a-102c（其用作犧牲層）。在一些實施例中，使用一或多個蝕刻製程來去除虛置閘極介電層116以及半導體層102a-102c。如此一來，在內間隔物136之間形成凹槽。
由於高蝕刻選擇性，半導體層104a-104c僅被輕微地蝕刻（或實質上不被蝕刻）。半導體層104a-104c的剩餘部分形成多個半導體奈米結構104a’-104c’。半導體奈米結構104a’-104c’是由半導體層104a-104c的剩餘部分構成或製成的。半導體奈米結構104a’-104c’可用作爲電晶體的通道結構。
在一些實施例中，用以去除半導體層102b-102c的蝕刻劑也輕微地去除用以形成半導體奈米結構104a’-104c’的半導體層104a-104c。如此一來，在去除半導體層102b-102c之後，得到的半導體奈米結構104a’-104c’變得更薄。在一些實施例中，每一個半導體奈米結構104a’-104c’比邊緣部分105a-105c薄，因爲邊緣部分105a-105c被其他元件所圍繞，且因此阻止其被蝕刻劑接觸以及蝕刻。
在去除半導體層102b-102c（其用作為犧牲層）之後，形成凹槽。凹槽圍繞每一個半導體奈米結構104a’-104c’。即使形成了半導體奈米結構104a’-104c’之間的凹槽，半導體奈米結構104a’-104c’仍然被磊晶結構138所保持。因此，在去除半導體層102b-102c（其用作為犧牲層）之後，防止了被釋出的半導體奈米結構104a’-104c’掉落。
在去除半導體層102b-102c（其用作為犧牲層）期間，內間隔物136保護磊晶結構138不被蝕刻或損壞。改善半導體裝置結構的品質以及可靠性。
隨後，根據一些實施例，形成金屬閘極堆疊156A和156B以填充溝槽以及凹槽。金屬閘極堆疊156A和156B進一步延伸到凹槽中以包繞每一個半導體奈米結構104a’-104c’。每一個金屬閘極堆疊156A和156B包括多個金屬閘極堆疊層。每一個金屬閘極堆疊156A和156B可包括界面層151、閘極介電層150、以及金屬閘極電極。金屬閘極電極包括一或多個功函數層152’以及導電填充物152。
在一些實施例中，金屬閘極堆疊156A和156B的形成涉及在介電層140上方沉積多個金屬閘極堆疊層以填充溝槽以及凹槽。金屬閘極堆疊層延伸到凹槽中以包繞每一個半導體奈米結構104a’-104c’。
在一些實施例中，閘極介電層150是由下列材料所製成，或包含下列材料：具有高介電常數（high-K）的介電材料。閘極介電層150可由下列材料所製成，或包含下列材料：氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、一或多個其他合適的高介電常數材料或前述之組合。閘極介電層150可使用ALD製程、CVD製程、其他合適的製程或前述之組合來沉積。
在一些實施例中，在形成閘極介電層150之前，在半導體奈米結構104a’-104c’的表面上形成界面層151。界面層151非常薄且是由例如氧化矽或氧化鍺製成。在一些實施例中，界面層151是藉由在半導體奈米結構104a’-104c’的表面上施加氧化劑而形成的。舉例而言，可在半導體奈米結構104a’-104c’的表面上提供或施加含過氧化氫的液體以形成界面層151。
金屬閘極電極的功函數層152’可用以爲電晶體提供所需的功函數以提高裝置性能，包括改善閾值電壓。在一些實施例中，功函數層152’用以形成p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）裝置。功函數層152’是p型功函數層。p型功函數層能够提供適合裝置的功函數值，例如等於或大於約4.8eV。
p型功函數層可包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或前述之組合。舉例而言，p型功函數層包括氮化鉭、氮化鎢、氮化鈦、其他合適的材料或前述之組合。
在一些實施例中，功函數層152’被用以形成一個n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）裝置。功函數層152’為n型功函數層。n型功函數層能够提供適合裝置的功函數值，例如等於或小於約4.5eV。
n型功函數層可包括金屬、金屬碳化物、金屬氮化物或前述之組合。在一些實施例中，n型功函數層是含鋁層。含鋁層可由下列材料所製成，或包含下列材料：碳化鈦鋁（TiAlC）、氧化鈦鋁（TiAlO）、氮化鈦鋁（TiAlN）、其他合適的材料或前述之組合。
功函數層152’也可由下列材料所製成，或包含下列材料：鉿、鋯、鈦、鉭、鋁、金屬碳化物（例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁）、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或前述之組合。功函數層152’的厚度及/或組成可進行微調以調整功函數水平。
可使用ALD製程、CVD製程、PVD製程、電鍍製程、無電電鍍製程、其他合適的製程或前述之組合將功函數層152’沉積在閘極介電層150上方。
在一些實施例中，在功函數層152’之前形成阻障層以使閘極介電層150與後續形成的功函數層152’相接。阻障層也可用以防止閘極介電層150與後續形成的功函數層152’之間的擴散。阻障層可由含金屬材料製成或包括含金屬材料。含金屬材料可包括氮化鈦、氮化鉭、其他合適的材料或前述之組合。阻障層可使用ALD製程、CVD製程、PVD製程、電鍍製程、無電電鍍製程、其他合適的製程或前述之組合來沉積。
在一些實施例中，金屬閘極堆疊156A和156B的不同部分包繞不同元件（包括PMOS元件和NMOS元件）的半導體奈米結構104a’-104c’。金屬閘極堆疊156A和156B的不同部分因此具有不同類型的功函數層或不同組合的功函數層。可以使用多個沉積製程以及多個圖案化製程以在金屬閘極堆疊156A和156B的不同部分選擇性地形成不同的功函數層。
在一些實施例中，導電填充物152是由金屬材料製成或可包括金屬材料。金屬材料可包括鎢、鋁、銅、鈷、其他合適的材料或前述之組合。用以形成導電填充物152的導電層可使用CVD製程、ALD製程、PVD製程、電鍍製程、無電電鍍製程、旋塗製程、其他合適的製程或前述之組合沉積在功函數層152’上方。
在一些實施例中，在形成用以形成導電填充物152的導電層之前，在功函數層152’上方形成阻擋層。阻擋層可用以防止後續形成的導電層擴散或滲透到功函數層152’中。阻擋層可由下列材料所製成，或包含下列材料：氮化鉭、氮化鈦、其他合適的材料或前述之組合。阻擋層可使用ALD製程PVD製程、電鍍製程、無電電鍍製程、其他合適的製程或前述之組合來沉積。
隨後，根據一些實施例，執行平坦化製程以去除溝槽外的金屬閘極堆疊層的部分。如此一來，金屬閘極堆疊層的剩餘部分形成金屬閘極堆疊156A和156B，如第4C圖所示。
在第4C圖所示的製程期間，使用多個蝕刻製程以及一或多個平坦化製程。保護蓋402可以防止介電層140損壞。在一些實施例中，在用於形成金屬閘極堆疊156A和156B的平坦化製程期間，保護蓋402被去除或消耗。
如第4D圖所示，根據一些實施例，部分去除介電層140、接觸蝕刻停止層139、以及閘極間隔物128’和126’。如此一來，沿著金屬閘極電極的上部的側壁延伸的閘極介電層150被暴露出來。可以使用一或多個蝕刻製程來部分去除介電層140、接觸蝕刻停止層139、以及閘極間隔物128’和126’。
如第4E圖所示，根據一些實施例，部分去除閘極介電層150。可以使用一或多個蝕刻製程來凹蝕閘極介電層150。如此一來，先前被閘極介電層150覆蓋的金屬閘極電極的側壁被暴露出來。如第4E圖所示，功函數層152’被暴露出來。在一些實施例中，每一個金屬閘極電極具有從閘極介電層150的頂表面突出的突出部分，如第4E圖所示。在一些實施例中，突出部分包括導電填充物152的一部分，所述導電填充物152的一部分被功函數層152’的上部圍繞，如第4E圖所示。在一些實施例中，金屬閘極電極的突出部分不被閘極介電層150、閘極間隔物126’和128’、接觸蝕刻停止層139、以及介電層140橫向圍繞。
如第4F圖所示，根據一些實施例，保護結構404形成在介電層140以及磊晶結構138上方。保護結構404橫向圍繞金屬閘電極的突出部分。在一些實施例中，保護結構404與金屬閘極電極、閘極介電層150、以及磊晶結構138直接接觸。在一些實施例中，保護結構404與功函數層152’以及閘極介電層150直接接觸，如第4F圖所示。
在一些實施例中，保護材料層沉積在接觸蝕刻停止層139、介電層140、金屬閘極堆疊156A和156B、以及磊晶結構138上方。保護材料層可以由下列材料所製成，或包含下列材料：氮化矽、氮氧化矽、含碳氮化矽、含碳氮氧化矽、其他合適的材料或前述之組合。保護材料層可使用CVD製程、ALD製程、FCVD製程、其他合適製程或前述之組合來沉積。
隨後，根據一些實施例，平坦化保護材料層，使得功函數層152’以及金屬閘極堆疊156A和156B的金屬閘極電極的導電填充物152被暴露出來。保護材料層的剩餘部分形成保護結構404，如第4F圖所示。可使用CMP製程、研磨製程、蝕刻製程、乾研磨製程、其他合適製程或前述之組合來平坦化保護材料層。
如第4G圖所示，根據一些實施例，形成多個介電結構406以將金屬閘極堆疊156A和156B中的每一個分隔成兩個或更多個各別的部分。在一些實施例中，金屬閘極堆疊156A和156B的各別的部分透過介電結構406彼此物理性及/或電性隔離。在一些實施例中，介電結構406貫穿保護結構404、金屬閘極堆疊156A和156B、介電層140、以及接觸蝕刻停止層139。在一些實施例中，介電結構406與保護結構404以及金屬閘極堆疊156A和156B直接接觸。在一些實施例中，介電結構406與金屬閘極堆疊156A和156B的功函數層152’以及導電填充物152直接接觸。
在一些實施例中，每一個介電結構406包括保護襯層408以及介電填充物410，如第4G圖所示。保護襯層408可以由實質上不含氧的介電層製成。保護襯層408可以由下列材料所製成，或包含下列材料：氮化矽、含碳氮化矽、其他合適的材料或前述之組合。在一些實施例中，介電填充物410具有比保護襯層408更低的介電常數。介電充物410可以由下列材料所製成，或包含下列材料：氧化矽、氮氧化矽、含碳氧化矽、含碳氮氧化矽、其他合適的材料或前述之組合。保護襯層408可以幫助防止介電填充物410的氧擴散到附近的金屬閘極堆疊156A和156B。因此可以確保金屬閘極堆疊156A和156B的品質以及可靠性。
在一些實施例中，使用一或多個微影製程以及一或多個蝕刻製程來形成用於容納介電結構406的多個溝槽。隨後，依序沉積襯層材料層以及介電材料層以過度填充溝槽。隨後使用平坦化製程以部分去除襯層材料層以及介電材料層。如此一來，襯層材料層以及介電材料層的剩餘部分分別形成保護襯層408以及介電結構406的介電填充物410。平坦化製程可以包括CMP製程、研磨製程、蝕刻製程、乾研磨製程、其他合適製程或前述之組合。
在一些實施例中，由於平坦化製程的存在，介電結構406、金屬閘極堆疊156A和156B、接觸蝕刻停止層139、以及保護結構404的頂表面實質上是齊平的，如第4G圖所示。在一些實施例中，保護結構404的底部垂直地位於磊晶結構138的頂部與底部之間。
如第4H圖所示，根據一些實施例，在第4G圖所示的結構上方依序形成蝕刻停止層411、介電層412、以及遮罩元件414。蝕刻停止層411的材料以及形成方法可以與接觸蝕刻停止層139的材料以及形成方法相同或相似。介電層412的材料以及形成方法可以與介電層140的材料以及形成方法相同或相似。遮罩元件414可以由下列材料所製成，或包含下列材料：碳化鎢或其他合適的材料。蝕刻停止層411、介電層412、以及遮罩元件414可以使用CVD製程、ALD製程、其他合適的製程或前述之組合來形成。可以使用一或多個微影製程以及一或多個蝕刻製程來圖案化遮罩元件414。如此一來，多個開口形成在遮罩元件414中。
隨後，根據一些實施例，利用遮罩元件414作為蝕刻遮罩，部分去除介電層412。如此一來，形成多個接觸件開口416。接觸件開口416的位置以及輪廓可以與遮罩元件414的位置以及輪廓相同或相似。接觸件開口416暴露出保護結構404上方的蝕刻停止層411。可以使用一或多個蝕刻製程來形成接觸件開口416。如第4H圖所示，保護結構404還可以在形成接觸件開口416期間保護底下的介電層140。
在一些實施例中，使用過蝕刻製程（over etching process）來確保接觸件開口416完全貫穿介電層412。如此一來，蝕刻停止層411可以在過蝕刻製程期間被部分去除。如此一來，保護結構404被接觸件開口416暴露出來。在一些實施例中，保護結構404也在過蝕刻製程期間被部分去除。在一些實施例中，由於過蝕刻製程，保護結構404因此具有彎曲（curved）的上表面。
如第4I圖所示，根據一些實施例，在介電層412上方形成保護材料層418。保護材料層418沿著接觸件開口416的側壁以及底部延伸。保護材料層418可以用於在後續製程期間保護介電層412。每一個保護材料層418可以具有在大約1奈米至約3奈米範圍的厚度。
在一些實施例中，保護材料層418實質上不含氧。保護材料層418可以由下列材料所製成，或包含下列材料：氮化矽、含碳氮化矽、其他合適的材料或前述之組合。然而，本揭露的實施例具有許多變化。在一些其他實施例中，保護材料層418包含氧。舉例而言，保護材料層418由下列材料所製成，或包含下列材料：氮氧化矽、含碳氮氧化矽、其他合適的材料或前述之組合。在一些實施例中，保護材料層418是使用CVD製程、ALD製程、其他合適的製程或前述之組合來沉積。
第4J-1圖以及第4K-1圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。在一些實施例中，第4J-1圖是第4J圖所示的結構的一部分的剖面圖。在一些實施例中，第4K-1圖是稍後將於第4K圖中繪示的結構的一部分的剖面圖。
如第4J圖以及第4J-1圖所示，使用非等向性蝕刻製程去除位於接觸件開口416底部的保護材料層418的部分。如此一來，保護材料層418的剩餘部分形成多個保護層418’。保護層418’透過保護結構404與磊晶結構138隔開。
在一些實施例中，非等向性蝕刻製程也部分去除保護結構404，使得接觸件開口416變得更深。在一些實施例中，接觸件開口416暴露出磊晶結構138。在一些實施例中，接觸件開口416稍微延伸到磊晶結構138中，如第4J圖以及第4J-1圖所示。
如第4K圖以及第4K-1圖所示，根據一些實施例，磊晶結構138被部分去除。如此一來，接觸件開口416變得更深。接觸件開口416進一步延伸到磊晶結構138中。接觸件開口416暴露出磊晶結構138的內側壁，如第4K圖以及第4K-1圖所示。在一些實施例中，在加深接觸件開口416之前形成保護層418’。防止了保護層418’沿著磊晶結構138的內側壁延伸。
隨後，於後續在磊晶結構138上形成金屬半導體化合物元件之前，執行清潔步驟以清潔磊晶結構138的暴露表面。在清潔步驟期間，保護層418’可以防止介電層412被清潔步驟中使用的化學物質損壞。因此可以維持接觸件開口416的位置以及輪廓，這有利於後續在接觸件開口416中形成導電接觸件。
如第4L圖所示，根據一些實施例，金屬半導體化合物元件420形成在由接觸件開口416暴露的磊晶結構138的表面上。在一些實施例中，金屬半導體化合物元件420嵌入磊晶結構138。金屬半導體化合物元件420可以改善磊晶結構138與將形成在金屬半導體化合物元件420上的導電接觸件之間的電性連接。每一個金屬半導體化合物元件420可以具有在大約2奈米至大約6奈米範圍的厚度。每一個金屬半導體化合物元件420可以具有在大約20奈米至大約35奈米範圍的長度。
在一些實施例中，在形成金屬半導體化合物元件420之前，暴露的磊晶結構138被改質（modified）以協助後續形成金屬半導體化合物元件420。在一些實施例中，使用一或多個離子植入製程以降低磊晶結構138的表面部分的結晶度，這允許後續沉積的金屬材料更容易地與經改質的表面部分反應。因此可以有利於形成金屬半導體化合物元件420。
在一些實施例中，植入製程是電漿摻雜製程。可以將電漿導入到接觸件開口416中以改質磊晶結構138的暴露表面部分。在一些實施例中，植入製程所使用的反應氣體包括含矽氣體、含鍺氣體、含氬氣體、含氦氣體、其他合適的氣體或前述之組合。
在一些實施例中，在將含金屬材料施加到（或沉積在）磊晶結構138上之後執行加熱步驟。在一些其他實施例中，根據一些實施例，在加熱磊晶結構138的同時，將含金屬材料施加到（或沉積在）磊晶結構138上。在一些實施例中，使用CVD製程、ALD製程或前述之組合來施加（或沉積）含金屬材料。
由於加熱步驟的存在，熱能可以幫助引發磊晶結構138的表面部分與含金屬材料之間的化學反應。如此一來，磊晶結構138的表面部分與含金屬材料反應，並且它們轉變成金屬半導體化合物元件420。
金屬半導體化合物元件420可以由下列材料所製成，或包含下列材料：金屬矽化物（metal silicide）材料、含矽鍺金屬（silicon-germanium-metal-containing）的材料、含鍺金屬（germanium-metal-containing）的材料、其他合適的材料或前述之組合。舉例而言，金屬半導體化合物元件420包括矽化鈦（TiSi）、矽化鉬（MoSi）、矽化釕（RuSi）、矽化鋯（ZrSi）、其他合適的材料或前述之組合。
在一些實施例中，在加熱步驟期間，磊晶結構138被加熱到大約390°C至大約440°C範圍的溫度。在一些其他實施例中，在將含金屬材料施加到（或沉積在）磊晶結構138上之前，將磊晶結構138加熱到升高的溫度（raised temperature）。隨後，在施加（或沉積）含金屬材料的同時，將磊晶結構138保持在所述升高的溫度。所述升高的溫度可以在大約390℃至大約440℃的範圍。
在一些實施例中，在施加或沉積用於形成金屬半導體化合物元件420的含金屬材料時，含金屬材料也被施加到（或沉積在）接觸件開口416的側壁以及底表面以形成金屬層。金屬層可由下列材料所製成，或包含下列材料：鈦、鈷、釕、鉬、鎳、鉭、鎢、鉑、其他合適的材料或前述之組合。在一些實施例中，在形成金屬半導體化合物元件420之後，去除金屬層中未與磊晶結構138反應的部分。可以使用一或多個蝕刻製程來去除金屬層。保護層418’可以在蝕刻製程期間保護介電層412。
然而，本揭露的實施例不限於此。本揭露的實施例可以進行許多變化及/或修改。在一些其他實施例中，不形成金屬半導體化合物元件420。
如第4L圖所示，根據一些實施例，導電接觸件422形成在接觸件開口416中。在一些實施例中，導電接觸件422完全填滿接觸件開口416的剩餘部分，如第4L圖所示。在一些實施例中，導電接觸件422貫穿介電層412以及保護結構404。在一些實施例中，導電接觸件422的底部位於半導體奈米結構104c’的最頂表面之下，如第4L圖所示。
在一些實施例中，保護層418’在形成金屬半導體化合物元件420以及導電接觸件422之前形成。在一些實施例中，由於保護結構404的存在，防止了保護層418’接觸到磊晶結構138。保護層418’不具有位於導電接觸件422與磊晶結構138之間的部分。導電接觸件422與磊晶結構138之間的電性連接因此顯著改善。
在一些實施例中，導電材料層沉積在介電層412、保護結構404、以及金屬半導體化合物元件420上方，以過度填充接觸件開口416。導電材料層可以由下列材料所製成，或包含下列材料：鎢、釕、鉬、鈷、鈦、鉭、鎢、其他合適的材料或前述之組合。可使用ALD製程、CVD製程、PVD製程、電鍍製程、無電電鍍製程、其他合適的製程或前述之組合來沉積導電材料層。
隨後，根據一些實施例，使用平坦化製程來去除接觸件開口416外的導電材料層。如此一來，接觸件開口416中的導電材料層的剩餘部分形成導電接觸件422，如第4L圖所示。上述平坦化製程可以包括CMP製程、研磨製程、蝕刻製程、乾研磨製程、其他合適製程或前述之組合。在平坦化製程期間，介電層412以及保護層418’也可以部分去除。
隨後，可以在第4L圖所示的結構上方形成一或多個介電層以及一或多個導電部件。
在一些實施例中，保護結構404在導電接觸件422的形成期間保護底下的介電層140。導電接觸件422延伸到介電層140中的部分因此可以被限制在有限的量。因此可以減少附近的導電接觸件422之間的重疊面積，這可以有助於減少寄生電容。可以提高半導體裝置結構的操作速度以及品質。
在一些實施例中，每一個導電接觸件422具有被保護結構404以及介電層140橫向圍繞的部分。導電接觸件422的所述部分可以具有在大約15奈米至大約65奈米範圍的厚度。
如第4L圖所示，具有高介電常數的閘極介電層150不橫向圍繞金屬閘極電極的上部。因此可以減少金屬閘極電極與導電接觸件422之間的寄生電容。可以提高半導體裝置結構的操作速度以及品質。
第5圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。在一些實施例中，第5圖是與第4L圖所示的結構相同或相似的結構的剖面圖。第5圖中還繪示出金屬閘極堆疊156C。
在一些實施例中，保護層418’與磊晶結構138隔開，而不被磊晶結構138橫向圍繞，如第4L圖以及第5圖所示。如第5圖所示，每一個保護層418’與其下方的磊晶結構138間隔距離S。距離S可以在大約2奈米至大約8奈米的範圍。在一些實施例中，每一個保護層418’與各自附近的保護結構404直接接觸。在一些實施例中，每一個金屬半導體化合物元件420的長度在大約20奈米至大約35奈米的範圍。
如第5圖所示，每一個導電接觸件422具有被各自的磊晶結構138橫向圍繞的嵌入部分。如第5圖所示，嵌入部分具有可以在大約1奈米至大約45奈米範圍的深度D。在一些其他實施例中，導電接觸件422不延伸到磊晶結構138中。如第5圖所示，嵌入部分具有可以在大約10奈米至大約16奈米範圍的寬度W。
如第5圖所示，閘極介電層150具有從閘極介電層150的頂部測量到最頂層半導體奈米結構（例如半導體奈米結構104c’）的頂部的高度H1。高度H1可以在大約2奈米至大約8奈米的範圍。
如第5圖所示，金屬閘極堆疊156A-156C中的每一個具有從金屬閘極堆疊156A-156C的頂部測量到最頂層半導體奈米結構（例如半導體奈米結構104c’）的頂部的高度H2。高度H2可以在大約10奈米至大約20奈米的範圍。如第5圖所示，每一個保護結構404具有厚度T。厚度T可以在大約5奈米至大約14奈米的範圍。
介電層412具有可以在大約10奈米至大約20奈米的範圍的厚度。每一個介電結構406具有可以在大約21奈米至大約33奈米的範圍的寬度。每一個介電結構406具有可以在大約110奈米至大約160奈米的範圍的深度。
本揭露的實施例可以進行許多變化及/或修改。在一些實施例中，在半導體鰭片與半導體基板100之間形成有鰭片底部隔離結構。鰭片底部隔離結構可以由下列材料所製成，或包含下列材料：氮化矽、含碳氮氧化矽、含碳氮化矽、含碳氧化矽、氧化矽、其他合適的材料或前述之組合。每一個鰭片底部隔離結構可以具有在大約2奈米至大約6奈米範圍的厚度。
本揭露的實施例可以進行許多變化及/或修改。在一些實施例中，在鄰近的磊晶結構138之間形成有三個通道結構（例如半導體奈米結構104a’-104c’）。然而，本揭露的實施例不限於此。本揭露的實施例可以進行許多變化及/或修改。在一些實施例中，鄰近的磊晶結構138之間的半導體奈米結構的總數大於三個。在一些其他實施例中，鄰近的磊晶結構138之間的半導體奈米結構的總數小於三個。可以微調鄰近磊晶結構138之間的半導體奈米結構（或通道結構）的總數以滿足需求。舉例而言，鄰近的磊晶結構138之間的半導體奈米結構的總數可以在2至10之間。半導體奈米結構可以具有許多適用的輪廓。半導體奈米結構可以包括奈米片、奈米線或其他合適的奈米結構。
本揭露的實施例以保護結構置換圍繞金屬閘極電極的上部的介電元件（包括高介電常數（high-k）閘極介電層）。因此可以減少金屬閘極電極與導電接觸件之間的寄生電容。保護層形成在導電接觸件與橫向圍繞導電接觸件的介電層之間。導電接觸件進一步延伸至磊晶結構之中，以增加接觸面積並降低導電接觸件與磊晶結構之間的電阻。保護層被保護結構阻擋。因此，防止保護層接觸磊晶結構的內側壁並將導電接觸件與磊晶結構隔開。因此，導電接觸件與磊晶結構之間可以保持較大的接觸面積。從而提高半導體裝置結構的性能以及可靠性。
根據一些實施例，提供了一種半導體裝置結構的製造方法。所述方法包括形成金屬閘極堆疊，金屬閘極堆疊包繞多個半導體奈米結構。金屬閘極堆疊具有閘極介電層以及閘極電極，且半導體奈米結構與磊晶結構相鄰。所述方法還包括凹蝕閘極介電層，且在閘極介電層被凹蝕之後，閘極電極的突出部分從閘極介電層的頂表面突出。所述方法還包括在磊晶結構上方形成保護結構，且保護結構橫向圍繞閘極電極的突出部分。此外，所述方法包括形成導電接觸件，導電接觸件電性連接到磊晶結構且貫穿保護結構。
在一些實施例中，所述方法還包括在金屬閘極堆疊、保護結構、以及磊晶結構上方形成介電層。所述方法還包括在介電層中形成接觸件開口以及在接觸件開口的多個側壁上方形成保護層，且在形成保護層之後，部分去除保護結構以暴露出磊晶結構。所述方法還包括形成導電接觸件，使得至少一部分的導電接觸件位於接觸件開口中。在一些實施例中，所述方法還包括加深（deepening）接觸件開口，以使接觸件開口在形成保護層之後延伸到磊晶結構之中，且在加深接觸件開口之後，接觸件開口朝下延伸穿過半導體奈米結構的頂部。所述方法還包括在磊晶結構上形成金屬半導體化合物元件（metal-semiconductor compound element），且金屬半導體化合物元件介於導電接觸件與磊晶結構之間，且金屬半導體化合物元件透過保護結構與保護層隔開。
在一些實施例中，所述方法還包括在基板上方形成鰭片結構，且鰭片結構具有交替佈置的多個半導體層以及多個犧牲層。所述方法還包括形成延伸跨越鰭片結構的虛置閘極堆疊。所述方法還包括部分去除鰭片結構以形成凹槽，且凹槽暴露出半導體層以及犧牲層的多個側表面。所述方法還包括在凹槽中形成磊晶結構。所述方法還包括形成橫向圍繞磊晶結構以及虛置閘極堆疊的第二介電層。所述方法還包括去除虛置閘極堆疊以及犧牲層，其中半導體層的多個剩餘部分形成半導體奈米結構。在一些實施例中，所述方法還包括在形成磊晶結構之前，在虛置閘極堆疊的多個側壁上方形成多個閘極間隔物。所述方法還包括在形成金屬閘極堆疊之後且在凹蝕閘極介電層之前，部分去除閘極間隔物以及第二介電層，且在部分去除閘極間隔物以及第二介電層之後，部分暴露出閘極介電層。在一些實施例中，保護結構形成為與閘極電極以及閘極介電層直接接觸。
根據一些實施例，提供了一種半導體裝置結構的製造方法。所述方法包括形成延伸跨越半導體奈米結構的金屬閘極堆疊。金屬閘極堆疊具有閘極介電層以及閘極電極，且半導體奈米結構電性連接到磊晶結構。所述方法還包括去除閘極介電層，以使先前被閘極介電層覆蓋的閘極電極的側壁暴露出來。所述方法還包括形成橫向圍繞閘極電極的側壁的保護結構。此外，所述方法包括形成導電接觸件，導電接觸件電性連接到磊晶結構且貫穿保護結構。
在一些實施例中，所述方法還包括在金屬閘極堆疊、保護結構、以及磊晶結構上方形成介電層。所述方法還包括部分去除介電層以形成開口，開口暴露出保護結構。所述方法還包括在開口的多個側壁以及底部上方形成保護層。所述方法還包括部分去除保護層以及保護結構以暴露出磊晶結構。所述方法還包括形成導電接觸件，導電接觸件電性連接到磊晶結構。在一些實施例中，所述方法還包括在暴露出磊晶結構之後且在形成導電接觸件之前，部分去除磊晶結構。在一些實施例中，所述方法還包括在形成導電接觸件之前，在磊晶結構上形成金屬半導體化合物元件，且金屬半導體化合物元件介於導電接觸件與磊晶結構之間。在一些實施例中，保護結構形成為與閘極電極、閘極介電層、以及磊晶結構直接接觸。
根據一些實施例，提供了一種半導體裝置結構。所述半導體裝置結構包括磊晶結構以及電性連接到磊晶結構的半導體奈米結構。所述半導體裝置結構還包括延伸跨越半導體奈米結構的金屬閘極堆疊，且金屬閘極堆疊具有閘極介電層以及閘極電極。所述半導體裝置結構還包括在金屬閘極堆疊以及磊晶結構上方的保護結構。閘極介電層的頂部介於保護結構的頂表面與保護結構的底表面之間。閘極介電層的頂部比金屬閘極堆疊的頂部更靠近半導體奈米結構。
在一些實施例中，所述半導體裝置結構還包括電性連接到磊晶結構的導電接觸件，且導電接觸件貫穿保護結構。在一些實施例中，所述半導體裝置結構還包括橫向圍繞導電接觸件的上部的介電層以及介於導電接觸件與介電層之間的保護層。保護層透過保護結構與磊晶結構隔開。在一些實施例中，所述半導體裝置結構還包括將金屬閘極堆疊分隔為兩個各別的部分的介電結構。介電結構貫穿保護結構，且介電結構與金屬閘極堆疊以及保護結構直接接觸。在一些實施例中，金屬半導體化合物元件嵌入磊晶結構。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100：半導體基板 101A、101B、101C、101D：半導體鰭片 102a、102b、102c、104a、104b、104c：半導體層 104a’、104b’、104c’：半導體奈米結構 105a、105b、105c：邊緣部分 106A、106B：鰭片結構 108：第一遮罩層 110：第二遮罩層 112：溝槽 113：襯層 114：介電填充物 115：隔離結構 116：虛置閘極介電層 118：虛置閘極電極 120、120A、120B：虛置閘極堆疊 122、124：遮罩層 126、128：間隔物層 126’、128’：閘極間隔物 130：凹槽 132：凹陷 134：絕緣層 136：內間隔物 137：半導體隔離結構 138：磊晶結構 138’：輕摻雜部分 139：接觸蝕刻停止層 140：介電層 150：閘極介電層 151：界面層 152：導電填充物 152’：功函數層 156A、156B、156C：金屬閘極堆疊 302：底部隔離元件 304：凹槽 402：保護蓋 404：保護結構 406：介電結構 408：保護襯層 410：介電填充物 411：蝕刻停止層 412：介電層 414：遮罩元件 416：接觸件開口 418：保護材料層 418’：保護層 420：金屬半導體化合物元件 422：導電接觸件 D：深度 H1、H2：高度 S：距離 T：厚度 W：寬度
以下將配合所附圖式詳述本揭露的各種態樣。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。 第1A圖至第1B圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之俯視圖。 第2A圖至第2D圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。 第3A圖至第3I圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。 第4A圖至第4L圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之透視圖。 第4J-1圖以及第4K-1圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。 第5圖是根據一些實施例，繪示出用於形成半導體裝置結構的一部分的製程於各個階段之剖面圖。
101D：半導體鰭片 104a’、104b’、104c’：半導體奈米結構 105a、105b、105c：邊緣部分 136：內間隔物 137：半導體隔離結構 138：磊晶結構 138’ ：輕摻雜部分 150：閘極介電層 151：界面層 152：導電填充物 152’：功函數層 156A、156B、156C：金屬閘極堆疊 302：底部隔離元件 404：保護結構 411：蝕刻停止層 412：介電層 418’：保護層 420：金屬半導體化合物元件 422：導電接觸件 D：深度 H1、H2：高度 S：距離 T：厚度 W：寬度

Claims (10)

  1. 一種半導體裝置結構的製造方法，包括：形成一金屬閘極堆疊，該金屬閘極堆疊包繞複數個半導體奈米結構，其中該金屬閘極堆疊具有一閘極介電層以及一閘極電極，且該些半導體奈米結構與一磊晶結構相鄰；凹蝕該閘極介電層，其中在該閘極介電層被凹蝕之後，該閘極電極的一突出部分從該閘極介電層的一頂表面突出，其中該閘極介電層的該頂表面低於該閘極電極的一頂表面；在該磊晶結構上方形成一保護結構，其中該保護結構橫向圍繞該閘極電極的該突出部分，其中該閘極介電層的該頂表面介於該保護結構的一頂表面與該保護結構的一底表面之間；以及形成一導電接觸件，該導電接觸件電性連接到該磊晶結構且貫穿該保護結構。
  2. 如請求項1之半導體裝置結構的製造方法，更包括：在該金屬閘極堆疊、該保護結構、以及該磊晶結構上方形成一介電層；在該介電層中形成一接觸件開口；在該接觸件開口的多個側壁上方形成一保護層；在形成該保護層之後，部分去除該保護結構以暴露出該磊晶結構；以及形成該導電接觸件，使得至少一部分的該導電接觸件位於該接觸件開口中。
  3. 如請求項2之半導體裝置結構的製造方法，更包括：加深（deepening）該接觸件開口，以使該接觸件開口在形成該保護層之後延伸到該磊晶結構之中。
  4. 如請求項3之半導體裝置結構的製造方法，其中在加深該接觸件開口之後，該接觸件開口朝下延伸跨過該些半導體奈米結構的一頂部。
  5. 如請求項2或3之半導體裝置結構的製造方法，更包括：在該磊晶結構上形成一金屬半導體化合物元件（metal-semiconductor compound element），其中該金屬半導體化合物元件介於該導電接觸件與該磊晶結構之間。
  6. 如請求項5之半導體裝置結構的製造方法，其中該金屬半導體化合物元件透過該保護結構與該保護層隔開。
  7. 一種半導體裝置結構的製造方法，包括：形成延伸跨越一半導體奈米結構的一金屬閘極堆疊，其中該金屬閘極堆疊具有一閘極介電層以及一閘極電極，且該半導體奈米結構電性連接到一磊晶結構；去除該閘極介電層，以使先前被該閘極介電層覆蓋的該閘極電極的一側壁暴露出來，其中該閘極介電層的一頂表面低於該閘極電極的一頂表面；形成橫向圍繞該閘極電極的該側壁的一保護結構，其中該閘極介電層的該頂表面介於該保護結構的一頂表面與該保護結構的一底表面之間；以及形成一導電接觸件，該導電接觸件電性連接到該磊晶結構且貫穿該保護結構。
  8. 如請求項7之半導體裝置結構的製造方法，其中該保護結構形成為與該閘極電極、該閘極介電層、以及該磊晶結構直接接觸。
  9. 一種半導體裝置結構，包括：一磊晶結構；一半導體奈米結構，電性連接到該磊晶結構；一金屬閘極堆疊，延伸跨越該半導體奈米結構，其中該金屬閘極堆疊具有一閘極介電層以及一閘極電極；以及一保護結構，在該金屬閘極堆疊以及該磊晶結構上方，其中該閘極介電層的一頂表面介於該保護結構的一頂表面與該保護結構的一底表面之間，且該閘極介電層的該頂表面低於該閘極電極的一頂表面。
  10. 如請求項9之半導體裝置結構，更包括：一介電結構，將該金屬閘極堆疊分隔為兩個各別的部分，其中該介電結構貫穿該保護結構，且該介電結構與該金屬閘極堆疊以及該保護結構直接接觸。
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* Cited by examiner, † Cited by third party
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