TWI895781B

TWI895781B - 半導體結構及其形成方法

Info

Publication number: TWI895781B
Application number: TW112132268A
Authority: TW
Inventors: 蔡耀庭; 許博硯
Original assignee: 華邦電子股份有限公司
Priority date: 2023-08-28
Filing date: 2023-08-28
Publication date: 2025-09-01
Also published as: TW202510033A; CN119545799A; US20250081542A1

Abstract

一種半導體結構的形成方法，包括：提供形成有穿隧介電層、導電層及遮罩層的半導體基板；蝕刻半導體基板、穿隧介電層、導電層及遮罩層以定義出多個堆疊結構及多個溝槽；形成襯層於堆疊結構的側壁；形成隔離結構於溝槽中；移除遮罩層以形成開口並露出導電層；填充導電材料於開口，使導電材料與導電層構成浮置閘極，且浮置閘極包括側壁被襯層覆蓋的下部及側壁未被襯層覆蓋的上部；凹蝕隔離結構以露出浮置閘極上部的側壁，且襯層於凹蝕時保護穿隧介電層；形成閘極間介電層於隔離結構及浮置閘極上；以及形成控制閘極於閘極間介電層上。

Description

半導體結構及其形成方法

本發明所揭露是關於一種半導體結構及其形成方法，特別是關於一種快閃記憶體結構及其形成方法。

非揮發性記憶體包括用於捕捉及儲存電子的浮置閘極（floating gate）、用於控制電位的控制閘極（control gate）以及作為電子穿隧通道效應的穿隧氧化層（tunnel oxide layer, TOX layer）。隨著半導體微縮化的趨勢，非揮發性記憶體尺寸也持續縮減以增加集積度並提升效能。然而，持續縮減尺寸使製程容易產生穿隧氧化層邊角薄化（corner thinning）的缺陷，對於記憶體性能會造成不良影響。是以，現有的半導體結構及其形成方法仍有一些問題需要克服。

本發明所揭露實施例提供一種半導體結構的形成方法，包括：提供其上形成有穿隧介電層、導電層及遮罩層的半導體基板；蝕刻半導體基板、穿隧介電層、導電層及遮罩層以定義出多個堆疊結構及多個溝槽；形成襯層於堆疊結構的側壁；形成隔離結構於溝槽中；移除遮罩層以形成開口並露出導電層；填充導電材料於開口，使導電材料與導電層構成浮置閘極，且浮置閘極包括側壁被襯層覆蓋的下部及側壁未被襯層覆蓋的上部；凹蝕隔離結構以露出浮置閘極上部的側壁，且襯層於凹蝕過程中保護穿隧介電層；形成閘極間介電層於隔離結構及浮置閘極上；以及形成控制閘極於閘極間介電層上。

本發明所揭露實施例更提供一種半導體結構，包括：半導體基板；設置於半導體基板上的多個穿隧介電層；設置於穿隧介電層上的多個浮置閘極，且每個浮置閘極包括上部及下部；覆蓋浮置閘極下部的側壁的多個襯層；設置於浮置閘極之間的隔離結構；設置於浮置閘極及隔離結構上的閘極間介電層；以及設置於閘極間介電層上的控制閘極。

第1-9A圖是根據本發明一些實施例，繪示出形成半導體結構100之中間階段的剖面示意圖。首先，參見第1圖，提供了半導體基板102並在其上依序形成穿隧介電層104、導電層106、介電層108以及遮罩層110。

穿隧介電層104的材料可包括氧化物（例如：氧化矽（silicon oxide, SiO _x）），並可透過熱氧化（thermal oxidation）、物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積（chemical vapor deposition, CVD）、低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD）、電漿增強化學氣相沉積（plasma enhanced CVD, PECVD）、或其他合適之製程形成穿隧介電層104。形成穿隧介電層104之後，在穿隧介電層104之上沉積導電層106。導電層106的材料可例如為未摻雜的多晶矽（polycrystalline silicon）、摻雜的多晶矽、非晶矽（amorphous silicon）、金屬、多晶金屬矽化物（polycide）、其類似物、或上述之組合。舉例而言，在一些實施例中，導電層106的材料為摻雜的多晶矽。

繼續參見第1圖，在導電層106之上形成介電層108以及硬遮罩層110。在一些實施例中，介電層108的材料為氧化矽，並可透過原子層沉積（atomic layer deposition, ALD）形成。在一些實施例中，硬遮罩層110的材料可例如為氮化矽。

參見第2圖，依序蝕刻硬遮罩層110、介電層108、導電層106、穿隧介電層104以及半導體基板102以形成多個堆疊結構113以及位於堆疊結構113之間的溝槽112。每一個堆疊結構113位於溝槽112之間的基板凸出部102a之上，並包括蝕刻後的部分穿隧介電層104a、導電層106a、介電層108a、以及硬遮罩110a。

參見第3圖，形成一襯層114於堆疊結構113的側壁。例如，在第2圖所示之基板凸出部102a及堆疊結構113的側壁上進一步形成襯層114。襯層114可在後續凹蝕開口118（第5圖）及隔離結構116（第12圖）的過程中，保護其所覆蓋的穿隧介電層104a、導電層106a或浮置閘極120。在一些實施例中，襯層114係透過臨場蒸氣產生法（in-situ steam generation, ISSG）形成的緻密氧化層，且其材料可例如為氧化矽。在一些實施例中，襯層114環繞導電層106a的全部側壁。

參見第4圖，進行如旋轉塗佈玻璃（spin on glass, SOG）、化學氣相沉積、高密度電漿化學氣相沉積（high density plasma CVD, HDP-CVD）、原子層沉積、其他合適的製程、或上述之組合的製程（例如：結合HDP-CVD及SOG）以在溝槽112中填充介電材料，接著進行平坦化製程（例如：化學機械平坦化（chemical mechanical planarization, CMP））以移除多餘的介電材料，從而形成頂表面與堆疊結構113的頂表面齊平的隔離結構116。在一些實施例中，隔離結構116可為與襯層114相同的材料。然而，值得注意的是，基於形成隔離結構116及襯層114之製程的差異，縱使兩者皆使用相同材料，襯層114及隔離結構116之間在微觀上仍可具有界面（interface）及／或性質差異。舉例而言，在一些實施例中，襯層114與隔離結構116的材料皆為氧化矽，然而，襯層114係透過臨場蒸氣產生法（ISSG）形成，隔離結構116則係透過密度電漿化學氣相沉積（HDP-CVD）或旋轉塗佈玻璃（SOG）製程形成，因此襯層114具有相較於隔離結構116更緻密的氧化結構，且兩者具有不同的蝕刻速率。是以，襯層114在蝕刻製程期間能夠對其所覆蓋的穿隧介電層104a及導電層106a提供足夠的保護。

接著，參見第5圖，進行蝕刻製程以移除硬遮罩110a及介電層108a以形成露出下方導電層106a的多個開口118。在蝕刻製程期間，襯層114能夠保護其所覆蓋的穿隧介電層104a及導電層106a，以及減少穿隧介電層104a受損所致之邊角薄化。在一些實施例中，上述蝕刻也會一併去除部分的襯層114以及隔離結構116，因此開口118寬度大於原本硬遮罩110a的寬度，且露出導電層106a的部分側壁。

參見第6圖，首先以導電材料填充開口118，再進行平坦化製程使填充之導電材料的頂表面與隔離結構116的頂表面齊平，從而獲得由導電材料與導電層106a共同構成的浮置閘極120，其中浮置閘極120包括側壁被襯層114覆蓋的下部120a及側壁未被襯層114覆蓋的上部120b。在後文中，將以堆疊結構113’代表包含浮置閘極120及穿隧介電層104a的堆疊結構。可透過任何合適的方式填充開口118以形成浮置閘極120，例如：PVD、CVD、ALD、LPCVD、或其他合適的製程。在一些實施例中，上部120b的側壁輪廓為曲線狀且下部120a的側壁輪廓為直線狀。在一些實施例中，上部120b的頂表面具有第一寬度W ₁而下部120a的頂表面具有第二寬度W ₂，第一寬度W ₁大於第二寬度W ₂。在一些實施例中，浮置閘極120的上部120b的剖面為碗狀。在一些實施例中，導電材料為與導電層106a相同的材料。在另一些實施例中，導電材料為與導電層106a不同的材料。在一些實施例中，形成浮置閘極120的過程可進一步包含離子佈植製程。舉例而言，可先透過如LPCVD之沉積製程，以矽烷（silane）為氣體源沉積多晶矽層，再植入摻質以形成浮置閘極120。

參見第7圖，凹蝕隔離結構116以露出浮置閘極120的部分側壁。在一些實施例中，經凹蝕之隔離結構116的頂表面位於浮置閘極120的上部120b的頂表面及底表面之間。亦即，所述蝕刻製程露出浮置閘極120的上部120b的部分側壁，但不露出浮置閘極120的下部120a的側壁及／或襯層114。在第7圖的實施例中，經凹蝕之隔離結構116具有平坦頂表面。

參見第8圖，順應地形成閘極間介電層122於半導體結構100之上以覆蓋浮置閘極120的頂表面與側壁，以及隔離結構116的頂表面。在一些實施例中，閘極間介電層122可為單層結構或多層結構，且閘極間介電層122的材料可包含氧化物、氮化物、或上述之組合。舉例來說，閘極間介電層122可為氧化物／氮化物／氧化物（oxide∕nitride∕oxide；ONO）的結構。在一些實施例中，閘極間介電層122未直接接觸浮置閘極120的下部120a以及襯層114。

參見第9A圖，形成控制閘極124於閘極間介電層122上，從而獲得半導體結構100。在一些實施例中，控制閘極124可為單層或多層結構，且控制閘極124的材料可包含多晶矽、金屬、金屬矽化物、類似的導電材料、或上述之組合。在形成控制閘極124後，可繼續執行其他習知製程以完成諸如記憶體等半導體裝置，在此不予贅述。

第9B圖是根據本發明一些實施例，繪示出沿著第9A圖剖線A-A’截取的半導體結構100的上視圖。如第9A及9B圖所示，在一些實施例中，半導體結構100的穿隧介電層104a及浮置閘極120的下部120a的全部側壁皆被襯層114所環繞，從而在蝕刻製程期間提供浮置閘極120的下部120a及穿隧介電層104a保護，以及減少了穿隧介電層104a受損所致之邊角薄化。

第10-14圖是根據本發明另一些實施例，繪示出形成半導體結構200之中間階段的剖面示意圖。參見第10圖，其接續第7圖凹蝕隔離結構116的製程（下稱「第一凹蝕製程」）。在本實施例中，將對隔離結構116進行第二次凹蝕，以使隔離結構116形成凹狀頂表面。在進行完第7圖的第一凹蝕製程之後，先在半導體結構200之上共形地（conformally）形成介電材料層121。亦即，介電材料層121沿著浮置閘極120及隔離結構116的輪廓，覆蓋浮置閘極120的頂表面與露出的側壁以及隔離結構116的頂表面。在一些實施例中，介電材料層121可透過例如CVD、原子層沉積（ALD）等製程形成。在一些實施例中，介電材料層114為氧化物，例如是以四乙氧基矽烷（tetraethoxysilane, TEOS）為先驅物所形成的氧化矽。

參見第11圖，對半導體結構200進行非等向性蝕刻製程以移除部分的介電材料層121並形成多個犧牲間隔物（sacrificial spacer）121a於浮置閘極120的相對側壁。犧牲間隔物121a可透過任何合適的製程形成，例如：反應離子蝕刻（RIE）。犧牲間隔物121a用於覆蓋浮置閘極120的頂表面及部分側壁，以在後續蝕刻隔離結構116的製程中保護浮置閘極120不被過度蝕刻。在一些實施例中，犧牲間隔物121a僅覆蓋浮置閘極120的頂表面與側壁，但不覆蓋隔離結構116的頂表面（未繪示）。

參見第12圖，對半導體結構200進行第二凹蝕製程以移除犧牲間隔物121a並進一步凹蝕隔離結構116。在一些實施例中，第二凹蝕製程可使用與第一凹蝕製程相同的蝕刻製程。在一些實施例中，第一凹蝕製程自與浮置閘極120頂表面同高的水平面將隔離結構116的頂表面凹蝕第一深度d ₁，而第二凹蝕製程進一步自與隔離結構116之凹蝕後頂表面同高的水平面將隔離結構116的部分頂表面凹蝕第二深度d ₂。具體而言，由於隔離結構116的中心線部分未被犧牲間隔物121a覆蓋或被覆蓋的厚度較薄，因此會被蝕刻地較深，相反地，隔離結構116遠離中心線的部分被較厚的犧牲間隔物121a所覆蓋，因此會被蝕刻地較淺，從而使得隔離結構116具有朝半導體基板102方向的凹狀頂表面。相較於第8-9A圖所述的實施例，本實施例將隔離結構116凹蝕至更深的深度，可進一步減少浮置閘極120之間的耦合（coupling）效應，從而提升裝置的可靠性。值得注意的是，第二凹蝕製程仍保持浮置閘極120的下部120a的側壁及／或穿隧介電層104a的側壁未露出，此有助於維持裝置性能的表現。因此，在進行第二凹蝕製程的期間，襯層114可用於保護浮置閘極120的下部120a以及穿隧介電層104a。在一些實施例中，第一凹蝕製程與第二凹蝕製程可為相同的蝕刻製程，例如：電漿蝕刻製程。在一些實施例中，第一深度d ₁下端點的水平面位於浮置閘極120的上部120b的頂表面與底表面的水平面之間，而第二深度d ₂下端點的水平面位於浮置閘極120的下部120a的頂表面與底表面的水平面之間。在一些實施例中，第二凹蝕製程之後浮置閘極120的上部120b的第一寬度w ₁為約65 nm至約70 nm。

參見第13圖，順應地形成閘極間介電層122於半導體結構200之上以覆蓋浮置閘極120的頂表面與側壁以及隔離結構116的頂表面。閘極間介電層122的形成方式及相關性質與針對第8圖之說明，在此不予贅述。

最後，參見第14圖，形成控制閘極124於閘極間介電層122之上，從而獲得半導體結構200。控制閘極124的形成方式及相關性質與針對第9A圖之說明相似，在此不予贅述。

本揭露描述的各種實施例提供數個優點於現有技術領域。應理解的是，並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。綜上所述，本揭露實施例藉由形成覆蓋浮置閘極下部側壁的襯層，使得浮置閘極及／或穿隧介電層在蝕刻製程中受到保護，並減少穿隧介電層受損所致之邊角薄化。

以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。

100,200:半導體結構 102:半導體基板 102a:基板凸出部 104,104a:穿隧介電層 106,106a:導電層 108,108a:介電層 110:遮罩層 110a:硬遮罩 112:溝槽 113,113’:堆疊結構 114:襯層 116:隔離結構 118:開口 120:浮置閘極 120a:下部 120b:上部 121:介電材料層 121a:犧牲間隔物 122:閘極間介電層 124:控制閘極 A-A’:剖線 w ₁:第一寬度 w ₂:第二寬度 d ₁:第一深度 d ₁:第二深度

第1-8、9A圖是根據本發明一些實施例，繪示出形成一半導體結構之中間階段的剖面示意圖。第9B圖是根據本發明一些實施例，繪示出沿著第9A圖剖線A-A’截取的半導體結構的上視圖。第10-14圖是根據本發明一些實施例，繪示出形成另一半導體結構之中間階段的剖面示意圖。

102:半導體基板

102a:基板突出部

104a:穿隧介電層

113’:堆疊結構

114:襯層

116:隔離結構

120:浮置閘極

120a:下部

120b:上部

122:閘極間介電層

124:控制閘極

200:半導體結構

Claims

一種半導體結構的形成方法，包括；提供一半導體基板，其上依序形成有一穿隧介電層、一導電層、以及一遮罩層；蝕刻該半導體基板、該穿隧介電層、該導電層及該遮罩層以定義出多個堆疊結構以及位於該些堆疊結構之間的多個溝槽；形成一襯層於該些堆疊結構的側壁；形成一隔離結構於該些溝槽中；移除該遮罩層以形成一開口，露出該導電層；填充一導電材料於該開口，該導電材料與該導電層共同構成一浮置閘極，該浮置閘極包括側壁被該襯層覆蓋的一下部及側壁未被該襯層覆蓋的一上部；凹蝕該隔離結構以露出該浮置閘極的該上部的側壁，其中該襯層於該凹蝕過程中保護該穿隧介電層；形成一閘極間介電層於該隔離結構及該浮置閘極上；以及形成一控制閘極於該閘極間介電層上。
如請求項1之半導體結構的形成方法，其中該襯層環繞該浮置閘極的該下部的全部側壁。
如請求項1之半導體結構的形成方法，其中形成該襯層的步驟係透過臨場蒸氣產生法（in-situ steam generation, ISSG）進行。
如請求項1之半導體結構的形成方法，其中凹蝕該隔離結構的步驟不露出該浮置閘極的該下部及該襯層。
如請求項1之半導體結構的形成方法，其中該隔離結構於凹蝕後具有一平坦頂表面。
如請求項1之半導體結構的形成方法，其中凹蝕該隔離結構之前更包括：形成多個犧牲間隔物於該浮置閘極的該上部的側壁，且凹蝕該隔離結構更包括：移除該些犧牲間隔物並於該些犧牲間隔物之間形成朝該半導體基板方向的一凹狀頂表面。
一種半導體結構，包括：一半導體基板；多個穿隧介電層，設置於該半導體基板上；多個浮置閘極，設置於該些穿隧介電層上，每個該浮置閘極包括：一上部及一下部；多個襯層，覆蓋該些浮置閘極的該下部的側壁而未覆蓋該些浮置閘極的該上部的側壁；一隔離結構，設置於該些浮置閘極之間，其中該隔離結構直接接觸該些浮置閘極的該上部的一部分；一閘極間介電層，設置於該些浮置閘極及該隔離結構上；以及一控制閘極，設置於該閘極間介電層上。
如請求項7之半導體結構，其中該隔離結構的頂表面在該浮置閘極的該上部的頂表面及底表面之間。
如請求項7之半導體結構，其中該襯層的厚度為1 nm至20 nm。
如請求項7之半導體結構，其中該浮置閘極的該上部的剖面為碗狀。