TWI893887B - 半導體封裝結構及其製作方法 - Google Patents

Abstract

一種半導體封裝結構，包括一重佈線路結構層、至少一晶片、一密封體以及多個銲球。重佈線路結構層包括位於第一側的多個第一連接件。每一第一連接件包括一連接墊、一銲盤以及位於連接墊與銲盤之間的多個導電盲孔。導電盲孔彼此分離設置且連接連接墊與銲盤。至少一晶片配置於重佈線路結構層的第二側，且與重佈線路結構層電性連接。密封體配置於重佈線路結構層的第二側，且至少覆蓋至少一晶片與重佈線路結構層的第二側。銲球配置於重佈線路結構層的第一側，且與重佈線路結構層電性連接。銲球分別連接至每一第一連接件的連接墊上。

Description

半導體封裝結構及其製作方法

本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。

由於先進封裝技術不斷發展，細間距凸塊（fine pitch bump）成為工廠能力的重要指標。為了提高單位體積內的元件密度，堆疊技術不僅在晶圓級，在封裝級中也都扮演著非常重要的角色。鑑於市場需求的不斷增長，目前推出的許多扇出（Fan-Out）封裝的技術。在扇出封裝的製造過程中，主要是透過細間距凸塊進行覆晶晶片接合（Flip chip Bond）。於現有技術中，在製作重佈線路結構層時，通常是透過一個導電盲孔來連接一個銲球連接墊及一個銲盤。然而，因孔洞較大且填孔製程變異等因素，易在形成導電盲孔後產生後續膜層（如介電層與/或線路）有平整度不佳的問題，進而影響後續所形成的細間距凸塊的結構可靠度。

本發明提供一種半導體封裝結構，其具有較佳的結構可靠度。

本發明還提供一種半導體封裝結構的製作方法，用以製作上述的半導體封裝結構。

本發明的半導體封裝結構，其包括一重佈線路結構層、至少一晶片、一密封體以及多個銲球。重佈線路結構層具有彼此相對的一第一側與一第二側，且包括位於第一側的多個第一連接件。每一第一連接件包括一連接墊、一銲盤以及位於連接墊與銲盤之間的多個導電盲孔。導電盲孔彼此分離設置且連接連接墊與銲盤。至少一晶片配置於重佈線路結構層的第二側，且與重佈線路結構層電性連接。密封體配置於重佈線路結構層的第二側，且至少覆蓋至少一晶片與重佈線路結構層的第二側。銲球配置於重佈線路結構層的第一側，且與重佈線路結構層電性連接。銲球分別連接至每一第一連接件的連接墊上。

在本發明的一實施例中，上述的至少一晶片具有彼此相對的至少一主動面以及至少一背面。至少一主動面面向重佈線路結構層的第二側，而密封體暴露出於至少一背面。

在本發明的一實施例中，上述的重佈線路結構層更包括位於第二側的多個第二連接件。至少一晶片與第二連接件電性連接。

在本發明的一實施例中，上述的每一第二連接件包括一晶片連接墊、一鎳層及一金層。晶片連接墊具有一頂面以及連接頂面的一周圍表面。鎳層覆蓋晶片連接墊的頂面以及周圍表面。金層覆蓋位於晶片連接墊的頂面上的鎳層。

在本發明的一實施例中，上述的第二連接件的設置密度大於第一連接件的設置密度。

在本發明的一實施例中，上述的半導體封裝結構還包括多個第三連接件以及多個銲料。第三連接件配置於至少一晶片與重佈線路結構層的第二連接件之間。銲料分別位於第三連接件與重佈線路結構層的第二連接件之間。

在本發明的一實施例中，上述的每一第三連接件包括一銅/錫銀微凸塊、一銅/鎳/錫銀微凸塊或一鎳/錫銀微凸塊。

在本發明的一實施例中，上述的半導體封裝結構還包括一底膠，配置於至少一晶片與重佈線路結構層的第二連接件之間，且覆蓋第二連接件以及第三連接件。

在本發明的一實施例中，上述的半導體封裝結構還包括至少一被動元件，配置於重佈線路結構層的第二側，且與重佈線路結構層電性連接，其中密封體包覆至少一被動元件。

在本發明的一實施例中，上述的重佈線路結構層更包括一介電層。介電層具有彼此相對的一第一表面與一第二表面以及多個開口。每一第一連接件的銲盤配置於第一表面上，而每一第一連接件的連接墊內埋於第二表面。開口彼此分離且從第一表面往第二表面的方向延伸而暴露出部分連接墊。每一第一連接件的導電盲孔分別位於開口內並電性連接每一第一連接件的銲盤與連接墊。

在本發明的一實施例中，上述以俯視觀之，介電層的每一開口的形狀包括圓形、橢圓形或多邊形。

在本發明的一實施例中，上述的每一第一連接件的銲盤於介電層上的正投影面積重疊且大於連接墊於介電層上的正投影面積。

在本發明的一實施例中，上述的至少一晶片的至少一主動面平行於重佈線路結構層。

在本發明的一實施例中，上述的每一第一連接件的導電盲孔的數量為兩個以上。

在本發明的一實施例中，上述的重佈線路結構層包括一扇出重佈線路結構層。

本發明的半導體封裝結構的製作方法，其包括以下步驟。提供一承載板以及已形成於承載板上的一重佈線路結構層。重佈線路結構層具有彼此相對的一第一側與一第二側，且包括位於第一側的多個第一連接件。重佈線路結構層的第一側配置於承載板上。每一第一連接件包括一連接墊、一銲盤以及位於連接墊與銲盤之間的多個導電盲孔。導電盲孔彼此分離設置且連接連接墊與銲盤。配置至少一晶片於重佈線路結構層的第二側。至少一晶片與重佈線路結構層電性連接。形成一密封體於重佈線路結構層的第二側。密封體至少覆蓋至少一晶片與重佈線路結構層的第二側。移除承載板而暴露出重佈線路結構層的第一側。形成多個銲球於重佈線路結構層的第一側且與重佈線路結構層電性連接。銲球分別連接至每一第一連接件的連接墊上。

在本發明的一實施例中，上述於配置至少一晶片於重佈線路結構層的第二側之前，更包括：形成一種子層於重佈線路結構層的第二側上。形成一圖案化光阻層於種子層上。圖案化光阻層具有多個第一開口，而第一開口分別暴露出種子層的一第一部分。以圖案化光阻層為電鍍罩幕，電鍍形成多個晶片連接墊於第一開口所暴露出的種子層的第一部分上。每一第一開口暴露出每一晶片連接墊的一頂面。移除位於每一晶片連接墊周圍的部分圖案化光阻層，而形成具有多個第二開口的一光阻層。每一第二開口暴露出每一晶片連接墊的頂面、連接頂面的一周圍表面以及種子層的一第二部分。以光阻層為電鍍罩幕，電鍍形成鎳層於每一第二開口所暴露出的每一晶片連接墊的頂面、周圍表面以及種子層的第二部分上。以光阻層為電鍍罩幕，電鍍形成金層於鎳層上。每一晶片連接墊、覆蓋晶片連接墊的頂面以及周圍表面的鎳層以及覆蓋位於晶片連接墊的頂面上的鎳層的金層定義出一第二連接件。移除光阻層及其下方的種子層。

在本發明的一實施例中，上述移除位於每一晶片連接墊周圍的部分圖案化光阻層的方法包括一曝光程序與一顯影程序、一過度顯影程序或一電漿乾蝕程序。

在本發明的一實施例中，上述的半導體封裝結構的製作方法還包括於形成密封體於重佈線路結構層的第二側之前，配置至少一被動元件於重佈線路結構層的第二側。至少一被動元件與重佈線路結構層電性連接。

在本發明的一實施例中，上述於形成銲球於重佈線路結構層的第一側之後執行切單程序。

基於上述，在本發明的半導體封裝結構中，重佈線路結構層的第一連接件包括連接墊、銲盤以及位於連接墊與銲盤之間的多個導電盲孔，其中這些導電盲孔彼此分離設置且連接連接墊與銲盤。透過這些導電盲孔連接一個連接墊與一個銲盤，可使得後續形成於其上的膜層較為平坦化，因而整體重佈線路結構層可具有較佳的結構平整度，進而使得本發明的半導體封裝結構可具有較佳的結構可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明實施例可配合圖式一併理解，本發明的圖式亦被視為揭露說明之一部分。應理解的是，本發明的圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵。

除非另有明確說明，本文所使用之方向用語（例如，上、下、左、右、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。此外，除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。

圖1A至圖1J是依照本發明的一實施例的一種半導體封裝結構的製作方法的剖面示意圖。圖1K是圖1J中的第一連接件的俯視示意圖。

依照本實施例的半導體封裝結構的製作方法，首先，請參考圖1A，提供一承載板10以及已形成於承載板10上的一重佈線路結構層110。詳細來說，首先，提供承載板10，其中承載板10可例如是玻璃基板、矽基板或金屬基板，但不以此為限。於一實施例中，承載板10的材質並無特別的限制，只要承載板10適於承載形成於其上的膜層或配置於其上的元件即可。

接著，請再參考圖1A，於承載板10上形成一離型層20，其中此離型層20可直接覆蓋在承載板10的一表面11上。於一實施例中，形成離型層20的方式可例如是透過塗佈（coating）的方式，但不以此為限。

緊接著，請再參考圖1A，形成重佈線路結構層110於離型層20上，其中離型層20位於重佈線路結構層110與承載板10之間。詳細來說，重佈線路結構層110具有彼此相對的一第一側111與一第二側113，且包括位於第一側111的多個第一連接件112。重佈線路結構層110的第一側111配置於承載板10上，且第一側111直接接觸離型層20。每一第一連接件112包括一連接墊112a、一銲盤112b以及位於連接墊112a與銲盤112b之間的多個導電盲孔112c。特別是，這些導電盲孔112c彼此分離設置且連接一個連接墊112a與一個銲盤112b。每一第一連接件112中的這些導電盲孔112c可視為一種簇通孔（cluster vias），即將一個寬通孔區分為多個窄通孔。

更進一步來說，在實施例中，重佈線路結構層110還可以包括介電層115以及導電層117，其中介電層115與導電層117交替堆疊，而導電層117可以構成對應的線路（如重佈細線路等）、連接墊112a及銲盤112b。線路的佈線設計（layout design）可以依據需求而加以調整，於此並不加以限制。舉例來說，於重佈線路結構層110的線路中，在圖式上未相連的部分可能會藉由其他未繪示處及/或其他的導電元件而加以電性連接。

以最靠近重佈線路結構層110的第一側111的介電層115來說，請同時參考圖1A以及圖1K，介電層115可具有彼此相對的一第一表面115a與一第二表面115b以及多個開口115c。每一第一連接件112的銲盤112b配置於第一表面115a上，而每一第一連接件112的連接墊112a內埋於第二表面115b。開口115c彼此分離且從第一表面115a往第二表面115b的方向延伸而暴露出部分連接墊112a。每一第一連接件112的導電盲孔112c分別位於開口115c內並電性連接每一第一連接件112的銲盤112b與連接墊112a。於一實施例中，導電盲孔112c可利用液體的特性，以電鍍或濺鍍的方式來填充於開口115c而形成平坦的形貌。以俯視觀之，介電層115的每一開口115c的形狀例如是圓形、橢圓形或多邊形。換言之，形成於每一個開口115c內的導電盲孔112c的形狀也例如是圓形、橢圓形或多邊形。於一實例中，這些導電盲孔112c的形狀可以完全相同、部分相同或完全不同，於此並不加以限制。於一實施例中，每一第一連接件112的銲盤112b於介電層115上的正投影面積可重疊且可大於連接墊112a於介電層115上的正投影面積。

本實施例透過在介電層115上開多個開口115c的設計來降低銲盤112b的表面高低起伏，也間接降低了後續在銲盤112b上所形成的介電層與金屬層的高低起伏，進而提供後製程良率。進一步來說，本實施例連接一個連接墊112a以及一個銲盤112b的導電盲孔112c有多個，其中每一第一連接件112的導電盲孔112c的數量為兩個以上，因此相對於現有技術中只有一個導電盲孔連接於一個銲球連接墊與一個銲盤之間而言，本實施例除了可增加孔洞的填充能力外，亦可降低後續形成在銲盤112b上之結構層的高低起伏，使其較為平坦化，進而可提升後續於其上所形成的膜層的良率，尤其是製作重佈線路結構層110中的細線路的良率，使重佈線路結構層110可具有較佳的結構平整度。

再者，由於每一第一連接件112包括多個導電盲孔112c的設計可使介電層115較為平坦化，即形貌更為平滑（smooth），因而可以得到較寬的製程窗口（Process window）（製程寬容度）。此外，本實施例的重佈線路結構層110可以藉由一般常用的半導體製程（如：沉積製程、微影製程及/或蝕刻製程等）形成，故於此不加以贅述。於一實施例中，重佈線路結構層110可例如是一扇出重佈線路層，但不限於此。

接著，請參考圖1B，形成一種子層30於重佈線路結構層110的第二側113上，其中形成種子層30的方式例如是透過物理氣相沉積法（Physical Vapor Deposition, PVD）中的濺鍍（sputter）製程，而種子層30的材質例如是鈦/銅疊置層，但不以此為限。緊接著，形成一圖案化光阻層40於種子層30上。圖案化光阻層40具有多個第一開口42，而第一開口42分別暴露出種子層30的一第一部分32。緊接著，以圖案化光阻層40為電鍍罩幕，電鍍形成多個晶片連接墊114a於第一開口42所暴露出的種子層30的第一部分32上，其中每一第一開口42暴露出每一晶片連接墊114a的一頂面T。於此，每一晶片連接墊114a具有頂面T以及連接頂面T的一周圍表面S，而每一晶片連接墊114a的周圍表面S是直接接觸對應的第一開口42的內壁。也就是說，每一晶片連接墊114a的周圍表面S與對應的第一開口42的內壁之間無間隙。於一實施例中，晶片連接墊114a的材質例如是銅，但不以此為限。

緊接著，請同時參考圖1B及圖1C，移除位於每一晶片連接墊114a周圍的部分圖案化光阻層40，而形成具有多個第二開口44的一光阻層40’。每一第二開口44暴露出每一晶片連接墊114a的頂面T、連接頂面T的一周圍表面S以及種子層30的一第二部分34。也就是說，每一晶片連接墊114a的周圍表面S與對應的第二開口44的內壁呈間隔設置。

於一實施例中，移除位於每一晶片連接墊114a周圍的部分圖案化光阻層40的方法例如是一曝光程序與一顯影程序，意即透過再次曝光及再次顯影的方式來形成具有較大第二開口44的光阻層40’。於另一實施例中，移除位於每一晶片連接墊114a周圍的部分圖案化光阻層40的方法例如是一過度顯影程序，意即透過過度顯影的方式來形成具有較大第二開口44的光阻層40’。於又一實施例中，移除位於每一晶片連接墊114a周圍的部分圖案化光阻層40的方法例如是一電漿乾蝕程序，意即透過電漿乾蝕的方式來形成具有較大第二開口44的光阻層40’。

接著，請同時參考圖1C及圖1D，以光阻層40’為電鍍罩幕，電鍍形成鎳層114b於每一第二開口44所暴露出的每一晶片連接墊114a的頂面T、周圍表面S以及種子層30的第二部分34上。於一實施例中，鎳層114b在周圍表面S上的厚度可小於或等於在頂面T上的厚度，可依據需求而自行調整電鍍鎳層的厚度。緊接著，再次以光阻層40’為電鍍罩幕，電鍍形成金層114c於鎳層114b上。此時，金層114c僅形成在位於晶片連接墊114a的頂面T上的鎳層114b上。也就是說，金層114c沒有包覆鎳層114b的周圍表面，且金層114c與鎳層114b沒有呈共形（conformal）設置。之後，移除光阻層40’及其下方的種子層30，而暴露出重佈線路結構層110的第二側113。

於此，每一晶片連接墊114a、覆蓋晶片連接墊114a的頂面T以及周圍表面S的鎳層114b以及覆蓋位於晶片連接墊114a的頂面T上的鎳層114b的金層114c可定義出一第二連接件114。晶片連接墊114a的頂面T與周圍表面S被鎳層114b直接覆蓋，而金層114c被限制在位於頂面T的鎳層114b上。簡言之，本實施例的重佈線路結構層110具有位於第一側111的第一連接件112與位於第二側113的第二連接件114。於一實施例中，第二連接件114的設置密度例如是大於第一連接件112的設置密度。也就是說，於單位面積內，第二連接件114的數量可大於第一連接件112的數量。於一實施例中，第二連接件114可視為細間距覆晶接墊。

由於本實施例只使用一層物理氣相沉積（PVD）（濺鍍）和一層光阻層，隨後即形成第二連接件114，因而具有節省成本、簡單且週期短的製造流程。

接著，請參考圖1E，配置多個銲料125於至少一晶片（示意地繪示二個晶片120）上，且將此晶片120配置於重佈線路結構層110的第二側113，其中晶片120透過銲料125與重佈線路結構層110的第二連接件114電性連接。詳細來說，晶片120具有彼此相對的主動面121以及背面123，其中主動面121面向重佈線路結構層110的第二側113。於一實施例中，晶片120的主動面121上形成有多個第三連接件122，其中銲料125分別位於第三連接件122與重佈線路結構層110的第二連接件114之間。也就是說，晶片120是以覆晶接合的方式配置於重佈線路結構層110的第二連接件114上。於一實施例中，第三連接件122的材質包括鎳或銅/鎳，但不以此為限。於一實施例中，第三連接件122與銲料125可定義出C2凸塊，如銅/錫銀微凸塊或銅/鎳/錫銀微凸塊，或者是，C4凸塊，如鎳/錫銀微凸塊，但不以此為限。

由於鎳具有合金惰性和高熔點等優點，因此經常被用作銲料鍵合的阻擋金屬。第二連接件114的鎳層114b可以降低銅與錫在高溫回銲時反應生成的介金屬化合物（intermetallic compound, IMC）的速率，且可在迴銲製程及可靠度測試期間阻擋銅/錫(即晶片連接墊114a 與銲料125)之間互相擴散。再者，由於銲料125與第二連接件114的晶片連接墊114a之間具有鎳層114b及金層114c，其中鎳層114b覆蓋晶片連接墊114a的頂面T以及周圍表面S，而金層114c覆蓋位於晶片連接墊114a的頂面T上的鎳層114b，可避免錫(即銲料125)在高溫時流到第二連接件114側面，造成金層114c表面上的銲料125體積不足而影響覆晶接合良率。覆蓋晶片連接墊114a的頂面T以及周圍表面S的鎳層114b，亦可有效地抑制電偶效應（suppressing Galvanic effect）。另外，第二連接件114的幾何結構設計還可以在高溫保存試驗 (High Temperature Storage，HTS）後降低銲點斷裂的風險。換言之，第二連接件114的設計可適用於多次的高溫程序。於一實施例中，因第二連接件114的幾何結構設計，銲料125之間的間距以及第三導電件122之間的間距亦可進一步減少。

接著，請再參考圖1E，可選擇性地，配置至少一被動元件（示意地繪示二個被動元件130）於重佈線路結構層110的第二側113，其中被動元件130與重佈線路結構層110電性連接。於一實施例中，被動元件130例如是電感器、電容器或電阻器，但不以此為限。

接著，請參考圖1F，為了有效地保護晶片120與重佈線路結構層110之間的電性連接關係，可形成一底膠135於晶片120與重佈線路結構層110的第二連接件114之間，且覆蓋第二連接件114、銲料125以及第三連接件122。於一實施例中，底膠135的材質可例如是樹脂、環氧樹脂或模制化合物，但不以此為限。

接著，請參考圖1G，形成一密封體140於重佈線路結構層110的第二側113，其中密封體140至少覆蓋晶片120與重佈線路結構層110的第二側113。於此，密封體140覆蓋晶片120、被動元件130、底膠135與重佈線路結構層110的第二側113，且可選擇性地暴露出晶片120的背面123。換言之，被動元件130是內埋於密封體140內。於一實施例中，密封體140的材料例如是環氧模壓樹脂(Epoxy Molding Compound, EMC)，其中密封體140例如是藉由模塑製程所形成，但不限於此。

舉例來說，可以在重佈線路結構層110上形成模封材料，且在模封材料固化之後，可以進行平整化製程，而形成密封體140。於進行平整化製程之後，密封體140可以暴露出晶片120的背面123。換句話說，密封體140相對遠離重佈線路結構層110的表面可以與晶片120的背面123呈共平面（coplanar），藉此可有效幫助晶片120散熱，可具有較佳的散熱效果。於一實施例中，平整化製程例如是研磨（Grinding）製程。於另一實施例中，密封體140亦可包覆晶片120的背面123，此仍屬於本發明所欲保護的範圍。

接著，請同時參考圖1G以及圖1H，以剝離離型層20的方式，移除承載板10而暴露出重佈線路結構層110的第一側111。

之後，請同時參考圖1H以及圖1I，將圖1H所示的結構上下翻轉（flip upside-down），然後透過適宜的方式，如植球製程（Ball mounting porcess），形成多個銲球150於重佈線路結構層110的第一側111且與重佈線路結構層110電性連接，其中銲球150分別連接至每一第一連接件112的連接墊112a上。於一實施例中，銲球150的材質例如是錫，但不限於此。

最後，請同時參考圖1I以及圖1J，沿著切割線C以執行切單程序，以切割重佈線路結構層110以及密封體140，而形成多個如圖1J中的半導體封裝結構100。至此，已完成半導體封裝結構100的製作。

在結構上，請再參考圖1J，半導體封裝結構100包括重佈線路結構層110、晶片120、密封體140以及銲球150。重佈線路結構層110具有彼此相對的第一側111與第二側113，且包括位於第一側111的第一連接件112。每一第一連接件112包括連接墊112a、銲盤112b以及位於連接墊112a與銲盤112b之間的多個導電盲孔112c。這些導電盲孔112c彼此分離設置且連接連接墊112a與銲盤112b。晶片120配置於重佈線路結構層110的第二側113，且與重佈線路結構層110電性連接。密封體140配置於重佈線路結構層110的第二側113，且至少覆蓋晶片120與重佈線路結構層110的第二側113。銲球150配置於重佈線路結構層110的第一側111，且與重佈線路結構層110電性連接。銲球150分別連接至每一第一連接件112的連接墊112a上。

詳細來說，在本實施例中，重佈線路結構層110還包括位於第二側113的第二連接件114，其中晶片120與第二連接件114電性連接。每一第二連接件114包括晶片連接墊114a、鎳層114b及金層114c。晶片連接墊114a具有頂面T以及連接頂面T的周圍表面S。鎳層114b覆蓋晶片連接墊114a的頂面T以及周圍表面S，而金層114c覆蓋位於晶片連接墊114a的頂面T上的鎳層114b。於一實施例中，第二連接件114的設置密度例如是大於第一連接件112的設置密度。也就是說，於單位面積內，第二連接件114的數量大於第一連接件112的數量。

請同時參考圖1J以及圖1K，本實施例的重佈線路結構層110還包括介電層115。相對遠離晶片120的介電層115具有彼此相對的第一表面115a與第二表面115b以及多個開口115c。每一第一連接件112的銲盤112b配置於第一表面上，而每一第一連接件112的連接墊112a內埋於第二表面115b。開口115c彼此分離且從第一表面115a往第二表面115b的方向延伸而暴露出部分連接墊112a。每一第一連接件112的導電盲孔112c分別位於開口115c內並電性連接每一第一連接件112的銲盤112b與連接墊112a。於一實施例中，每一第一連接件112的導電盲孔112c的數量例如為兩個以上。以俯視觀之，介電層115的每一開口115c的形狀例如是圓形、橢圓形或多邊形。每一第一連接件112的銲盤112b於介電層115上的正投影面積重疊且大於連接墊112a於介電層115上的正投影面積。於一實施例中，重佈線路結構層110可例如是一扇出重佈線路結構層。

再者，本實施例的晶片120具有彼此相對的主動面121以及背面123，其中晶片120的主動面121平行於重佈線路結構層110，意即重佈線路結構層110具有較佳的結構平整度。主動面121面向重佈線路結構層110的第二側113，而密封體140暴露出於背面123，有助於晶片120的散熱。半導體封裝結構100還包括多個第三連接件122，配置於晶片120與重佈線路結構層110的第二連接件114之間。於一實施例中，每一第三連接件122的材質包括鎳或銅/鎳，但不以此為限。另外，本實施例的半導體封裝結構100還包括銲料125，其中晶片120透過銲料125與重佈線路結構層110的第二連接件114電性連接。也就是說，本實施例的晶片120是透過覆晶接合的方式與重佈線路結構層110電性連接。於一實施例中，第三連接件122與銲料125可定義出C2凸塊，如銅/錫銀微凸塊或銅/鎳/錫銀微凸塊，或者是，C4凸塊，如鎳/錫銀微凸塊，但不以此為限。

進一步來說，在本實施例的重佈線路結構層110中，對於第二連接件114而言，於每一第一連接件112中包括多個導電盲孔112c的設計，可降低後續形成在銲盤112b上之結構層的高低起伏，可較為平坦化。由於每一第一連接件112包括多個導電盲孔112c的設計可使後續形成在銲盤112b上之結構層較為平坦化，即形貌更為平滑（smooth），因而有助於提高第二連接件114之間的共平面性及提高銲料125的接合良率。再者，由於每一第一連接件112包括多個導電盲孔112c的設計降低了後續形成在銲盤112b上之結構層的高低起伏，因而可降低晶片120覆晶接合過程中斷線及短路的風險。此外，每一第一連接件112包括多個導電盲孔112c的設計可提高半導體封裝結構100的良率。另外，重佈線路結構層110中較精細的重佈細線路通常是設置在靠近晶片120的主動面121，因此第一連接件112上方的平坦化介電層115有助於較精細的重佈細線路穿過第一連接件112。

另外，第二連接件114的鎳層114b可以降低銅與錫在高溫回銲時反應生成的介金屬化合物（intermetallic compound, IMC）的速率，且可在迴銲製程及可靠度測試期間阻止銅/錫(即晶片連接墊114a與銲料125)之間相互擴散。再者，由於銲料125與第二連接件114的晶片連接墊114a之間具有鎳層114b及金層114c，其中鎳層114b覆蓋晶片連接墊114a的頂面T以及周圍表面S，而金層114c覆蓋位於晶片連接墊114a的頂面T上的鎳層114b，可避免錫(即銲料125)在高溫時流到第二連接件114側面，造成金層114c表面上的銲料125體積不足而影響覆晶接合良率。覆蓋晶片連接墊114a的頂面T以及周圍表面S的鎳層114b，亦可有效地抑制電偶效應（suppressing Galvanic effect）。於一實施例中，因第二連接件114的幾何結構設計，銲料125之間的間距以及第三導電件122之間的間距亦可進一步減少。

再者，為了有效保護晶片120與重佈線路結構層110之間的電性連接關係，本實施例的半導體封裝結構100還可包括底膠135，配置於晶片120與重佈線路結構層110的第二連接件114之間，且覆蓋第二連接件114、銲料125以及第三連接件122。此外，本實施例的半導體封裝結構100還可選擇性地包括被動元件130，配置於重佈線路結構層110的第二側113，且與重佈線路結構層110電性連接，其中密封體140亦完全包覆被動元件130。於此，密封體140直接接觸重佈線路結構層110的第二側113，且覆蓋晶片120、底膠135及被動元件130，並暴露出晶片120的背面123，有利於散熱。於一實施例中，密封體140相對遠離重佈線路結構層110的一側可切齊於晶片120的背面123，即與晶片120的背面123共平面，有利於半導體封裝結構100後續可進一步與其他封裝體進行連接。

綜上所述，在本發明的半導體封裝結構中，重佈線路結構層的第一連接件包括連接墊、銲盤以及位於連接墊與銲盤之間的多個導電盲孔，其中這些導電盲孔彼此分離設置且連接連接墊與銲盤。透過這些導電盲孔連接一個連接墊與一個銲盤，可使得後續形成於其上的膜層較為平坦化，因而整體重佈線路結構層可具有較佳的結構平整度，進而使得本發明的半導體封裝結構可具有較佳的結構可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:承載板 11:表面 20:離型層 30:種子層 32:第一部分 34:第二部分 40:圖案化光阻層 40’:光阻層 42:第一開口 44:第二開口 100:半導體封裝結構 110:重佈線路結構層 111:第一側 112:第一連接件 112a:連接墊 112b:銲盤 112c:導電盲孔 113:第二側 114:第二連接件 114a:晶片連接墊 114b:鎳層 114c:金層 115:介電層 115a:第一表面 115b:第二表面 115c:開口 117:導電層 120:晶片 121:主動面 122:第三連接件 123:背面 125:銲料 130:被動元件 135:底膠 140:密封體 150:銲球 C:切割線 S:周圍表面 T:頂面

圖1A至圖1J是依照本發明的一實施例的一種半導體封裝結構的製作方法的剖面示意圖。 圖1K是圖1J中的第一連接件的俯視示意圖。

100:半導體封裝結構

110:重佈線路結構層

111:第一側

112:第一連接件

112a:連接墊

112b:銲盤

112c:導電盲孔

113:第二側

114:第二連接件

114a:晶片連接墊

114b:鎳層

114c:金層

115:介電層

115a:第一表面

115b:第二表面

115c:開口

120:晶片

121:主動面

122:第三連接件

123:背面

125:銲料

130:被動元件

135:底膠

140:密封體

150:銲球

S:周圍表面

T:頂面

Claims (20)

1. 一種半導體封裝結構，包括： 一重佈線路結構層，具有彼此相對的一第一側與一第二側，且包括位於該第一側的多個第一連接件，其中各該第一連接件包括一連接墊、一銲盤以及位於該連接墊與該銲盤之間的多個導電盲孔，該些導電盲孔彼此分離設置且連接該連接墊與該銲盤； 至少一晶片，配置於該重佈線路結構層的該第二側，且與該重佈線路結構層電性連接； 一密封體，配置於該重佈線路結構層的該第二側，且至少覆蓋該至少一晶片與該重佈線路結構層的該第二側；以及 多個銲球，配置於該重佈線路結構層的該第一側，且與該重佈線路結構層電性連接，其中該些銲球分別連接至各該第一連接件的該連接墊上。
2. 如請求項1所述的半導體封裝結構，其中該至少一晶片具有彼此相對的至少一主動面以及至少一背面，該至少一主動面面向該重佈線路結構層的該第二側，而該密封體暴露出於該至少一背面。
3. 如請求項1所述的半導體封裝結構，其中該重佈線路結構層更包括位於該第二側的多個第二連接件，該至少一晶片與該些第二連接件電性連接。
4. 如請求項3所述的半導體封裝結構，其中各該第二連接件包括一晶片連接墊、一鎳層及一金層，該晶片連接墊具有一頂面以及連接該頂面的一周圍表面，該鎳層覆蓋該晶片連接墊的該頂面以及該周圍表面，而該金層覆蓋位於該晶片連接墊的該頂面上的該鎳層。
5. 如請求項3所述的半導體封裝結構，其中該些第二連接件的設置密度大於該些第一連接件的設置密度。
6. 如請求項3所述的半導體封裝結構，更包括： 多個第三連接件，配置於該至少一晶片與該重佈線路結構層的該些第二連接件之間；以及 多個銲料，分別位於該些第三連接件與該重佈線路結構層的該些第二連接件之間。
7. 如請求項6所述的半導體封裝結構，其中各該第三連接件與各該銲料定義出一銅/錫銀微凸塊、一銅/鎳/錫銀微凸塊或一鎳/錫銀微凸塊。
8. 如請求項6所述的半導體封裝結構，更包括： 一底膠，配置於該至少一晶片與該重佈線路結構層的該些第二連接件之間，且覆蓋該些第二連接件以及該些第三連接件。
9. 如請求項1所述的半導體封裝結構，更包括： 至少一被動元件，配置於該重佈線路結構層的該第二側，且與該重佈線路結構層電性連接，其中該密封體包覆該至少一被動元件。
10. 如請求項1所述的半導體封裝結構，其中該重佈線路結構層更包括一介電層，該介電層具有彼此相對的一第一表面與一第二表面以及多個開口，各該第一連接件的該銲盤配置於該第一表面上，而各該第一連接件的該連接墊內埋於該第二表面，該些開口彼此分離且從該第一表面往該第二表面的方向延伸而暴露出部分該連接墊，各該第一連接件的該些導電盲孔分別位於該些開口內並電性連接各該第一連接件的該銲盤與該連接墊。
11. 如請求項10所述的半導體封裝結構，其中以俯視觀之，該介電層的各該開口的形狀包括圓形、橢圓形或多邊形。
12. 如請求項10所述的半導體封裝結構，其中各該第一連接件的該銲盤於該介電層上的正投影面積重疊且大於該連接墊於該介電層上的正投影面積。
13. 如請求項1所述的半導體封裝結構，其中該至少一晶片的至少一主動面平行於該重佈線路結構層。
14. 如請求項1所述的半導體封裝結構，其中各該第一連接件的該些導電盲孔的數量為兩個以上。
15. 如請求項1所述的半導體封裝結構，其中該重佈線路結構層包括一扇出重佈線路結構層。
16. 一種半導體封裝結構的製作方法，包括： 提供一承載板以及已形成於該承載板上的一重佈線路結構層，其中該重佈線路結構層具有彼此相對的一第一側與一第二側，且包括位於該第一側的多個第一連接件，該重佈線路結構層的該第一側配置於該承載板上，各該第一連接件包括一連接墊、一銲盤以及位於該連接墊與該銲盤之間的多個導電盲孔，該些導電盲孔彼此分離設置且連接該連接墊與該銲盤； 配置至少一晶片於該重佈線路結構層的該第二側，該至少一晶片與該重佈線路結構層電性連接； 形成一密封體於該重佈線路結構層的該第二側，該密封體至少覆蓋該至少一晶片與該重佈線路結構層的該第二側； 移除該承載板而暴露出該重佈線路結構層的該第一側；以及 形成多個銲球於該重佈線路結構層的該第一側且與該重佈線路結構層電性連接，其中該些銲球分別連接至各該第一連接件的該連接墊上。
17. 如請求項16所述的半導體封裝結構的製作方法，其中於配置該至少一晶片於該重佈線路結構層的該第二側之前，更包括： 形成一種子層於該重佈線路結構層的該第二側上； 形成一圖案化光阻層於該種子層上，該圖案化光阻層具有多個第一開口，而該些第一開口分別暴露出該種子層的一第一部分； 以該圖案化光阻層為電鍍罩幕，電鍍形成多個晶片連接墊於該些第一開口所暴露出的該種子層的該第一部分上，其中各該第一開口暴露出各該晶片連接墊的一頂面； 移除位於各該晶片連接墊周圍的部分該圖案化光阻層，而形成具有多個第二開口的一光阻層，其中各該第二開口暴露出各該晶片連接墊的該頂面、連接該頂面的一周圍表面以及該種子層的一第二部分； 以該光阻層為電鍍罩幕，電鍍形成該鎳層於各該第二開口所暴露出的各該晶片連接墊的該頂面、該周圍表面以及該種子層的該第二部分上； 以該光阻層為電鍍罩幕，電鍍形成該金層於該鎳層上，其中各該晶片連接墊、覆蓋該晶片連接墊的該頂面以及該周圍表面的該鎳層以及覆蓋位於該晶片連接墊的該頂面上的該鎳層的該金層定義出一第二連接件；以及 移除該光阻層及其下方的該種子層。
18. 如請求項17所述的半導體封裝結構的製作方法，其中移除位於各該晶片連接墊周圍的部分該圖案化光阻層的方法包括一曝光程序與一顯影程序、一過度顯影程序或一電漿乾蝕程序。
19. 如請求項16所述的半導體封裝結構的製作方法，更包括： 於形成該密封體於該重佈線路結構層的該第二側之前，配置至少一被動元件於該重佈線路結構層的該第二側，該至少一被動元件與該重佈線路結構層電性連接。
20. 如請求項16所述的半導體封裝結構的製作方法，其中於形成該些銲球於該重佈線路結構層的該第一側之後執行切單程序。