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TWI892760B - 半導體結構的布局圖案以及其形成方法 - Google Patents

半導體結構的布局圖案以及其形成方法

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TWI892760B
TWI892760B TW113127432A TW113127432A TWI892760B TW I892760 B TWI892760 B TW I892760B TW 113127432 A TW113127432 A TW 113127432A TW 113127432 A TW113127432 A TW 113127432A TW I892760 B TWI892760 B TW I892760B
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mtj
sot
layer
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dummy
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許家彰
王慧琳
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聯華電子股份有限公司
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Priority to EP24203375.1A priority patent/EP4686338A1/en
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Publication of TW202606444A publication Critical patent/TW202606444A/zh

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Abstract

本發明提供一種半導體結構的布局圖案，包含多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層，排列成陣列並且位於一介電層上，其中每一個SOT層下方連接兩個接觸插塞結構，多個MTJ(magnetic tunnel junction, 磁穿隧接面)結構排列成陣列，各MTJ結構分別位於各SOT層上，其中每一個SOT層上包含有一個MTJ結構，以及多個虛設MTJ結構，位於多個MTJ結構之間，其中各虛設MTJ結構的形狀與各MTJ結構的形狀不同。

Description

半導體結構的布局圖案以及其形成方法
本發明係有關於半導體製程領域，尤其是關於一種具有SOT-MTJ(使用自旋軌道力矩技術的磁性穿隧接面)的半導體結構的布局圖案以及其形成方法，具有提高元件圖案密度的均勻性的優點。
已知，磁阻(magnetoresistance,MR)效應係材料的電阻隨著外加磁場的變化而改變的效應，其物理量的定義，是在有無磁場下的電阻差除上原先電阻，用以代表電阻變化率。目前，磁阻效應已被成功地運用在硬碟生產上，具有重要的商業應用價值。此外，利用巨磁電阻物質在不同的磁化狀態下具有不同電阻值的特點，還可以製成磁性隨機存儲器(MRAM)，其優點是在不通電的情況下可以繼續保留存儲的數據。
上述磁阻效應還被應用在磁場感測(magnetic field sensor)領域，例如，行動電話中搭配全球定位系統(global positioning system,GPS)的電子羅盤(electronic compass)零組件，用來提供使用者移動方位等資訊。目前，市場上已有各式的磁場感測技術，例如，異向性磁阻(anisotropic magnetoresistance,AMR)感測元件、巨磁阻(GMR)感測元件、磁性穿隧接面(magnetic tunneling junction,MTJ)感測元件等等。然而，上述先前技藝的缺點通常包括：較佔晶片面積、製 程較昂貴、較耗電、靈敏度不足，以及易受溫度變化影響等等，而有必要進一步改進。
自旋轉移力矩(Spin-Transfer Torque,STT)是當今自旋電子學領域中，用於操控磁性材料中磁矩方向的其中一種技術。STT技術的核心原理是利用自旋極化的電流。當自旋極化電流通過磁性材料時，電流中的電子會將其自旋角動量轉移至材料的磁矩，從而改變磁矩的方向。這種技術已成功應用於第一代MRAM，但其寫入電流較大，限制了其進一步發展。
本發明提供一種半導體結構的布局圖案，包含多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層，排列成陣列並且位於一介電層上，其中每一個SOT層下方連接兩個接觸插塞結構，多個MTJ(magnetic tunnel junction，磁穿隧接面)結構排列成陣列，各MTJ結構分別位於各SOT層上，其中每一個SOT層上包含有一個MTJ結構，以及多個虛設MTJ結構，位於多個MTJ結構之間，其中各虛設MTJ結構的形狀與各MTJ結構的形狀不同。
本發明另提供一種半導體結構的布局圖案的形成方法，包含形成多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層，排列成陣列並且位於一介電層上，其中每一個SOT層下方連接兩個接觸插塞結構，形成多個MTJ(magnetic tunnel junction，磁穿隧接面)結構排列成陣列，各MTJ結構分別位於各SOT層上，其中每一個SOT層上包含有一個MTJ結構，以及形成多個虛設MTJ結構，位於多個MTJ結構之間，其中各虛設MTJ結構的形狀與各MTJ結構的形狀不同。
綜上所述，本發明提供一種半導體結構以及其製作方法。主要特徵為在SOT-MTJ(使用自旋軌道力矩技術的磁性穿隧接面)結構下，單一個SOT-MTJ結構的配置空間內需要包含有下方的SOT層以及兩個接觸插塞結構，造成SOT-MTJ結構呈現長方形或是橢圓形。如此一來將會導致當多個SOT-MTJ結構排列於一平面時，其中一個方向(例如橢圓形的長軸方向)的SOT-MTJ結構就會排列得較為寬鬆，另一方向(例如橢圓形的短軸方向)的SOT-MTJ結構就會排列得較為緊密。因此這會導致蝕刻步驟中產生厚度不均勻的問題並且影響製程品質。基於以上問題，本發明在SOT-MTJ結構的排列下更增加了虛設MTJ結構，如此可以降低相鄰SOT-MTJ結構彼此之間的間距，使得整體圖案密度變得更為均勻，提升製程的品質。此外，在本發明一實施例中，橢圓形的SOT層、長方形的MTJ結構以及方形或是圓形的虛設MTJ結構彼此之間利用元件的間隙進行合理排列，因此可以有效提高圖案密度的均勻性，達到提升產品品質之目的。
1:雙端點磁性穿隧接面結構(STT-MTJ結構)
2:三端點磁性穿隧接面結構(SOT-MTJ結構)
10:磁性穿隧接面(MTJ)結構10
11:自由層
12:阻障層
13:固定層
16:接觸插塞結構
18:接觸插塞結構
19:下電極層
20:磁性穿隧接面(MTJ)結構
21:自由層
22:阻障層
23:固定層
24:阻擋層
25:上電極層
26:介電層
27:氧化層
30:自旋軌道轉矩(SOT)層
30’:自旋軌道轉矩(SOT)材料層
30D:虛設自旋軌道轉矩(SOT)層
40:虛設磁性穿隧接面(MTJ)結構
BARC:底抗反射層
D:距離
D1:距離
D2:距離
D3:距離
D4:距離
PR:圖案化光阻層
T1:厚度
T2:厚度
V2:接觸插塞結構
WV:接觸插塞結構
X:距離
Y:距離
為了使下文更容易被理解，在閱讀本發明時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本發明之具體實施例，並用以闡述本發明之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。
第1圖繪示一個基於STT技術的雙端點MTJ(magnetic tunnel junction，磁穿隧接面)結構以及一個基於SOT技術的三端點MTJ結構的示意圖。
第2圖繪示根據本發明第一實施例的半導體結構布局圖案的上視示意圖。
第3圖繪示第2圖的剖面線A-A’所得的剖面結構示意圖。
第4圖繪示根據本發明第二實施例的半導體結構布局圖案的上視示意圖。
第5圖繪示根據本發明第二實施例的半導體結構布局圖案在蝕刻SOT層後的上視示意圖。
第6圖繪示第5圖中沿著剖面線B-B’以及剖面線C-C’所得的剖面結構示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
雖然本發明使用第一、第二、第三等等用詞，以敘述元件、部件、區域、層、及/或區塊(Section)，但應了解此元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本發明之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。
本發明中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，例如是10%之內，或是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。
本發明中所提及的「耦接」、「耦合」、「電性連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至第二部件。
雖然下文係藉由具體實施例以描述本發明的發明，然而本發明的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。
如前所述，自旋轉移力矩(Spin-Transfer Torque,STT)是當今自旋電子學領域中，用於操控磁性材料中磁矩方向的其中一種技術。但是其仍有一些技術上的特性(如寫入電流較大)而限制其發展。
因此，目前業界正在研究發展另一種有別於STT的技術，那就是自旋軌道力矩(Spin-Orbit Torque,SOT)。SOT技術則利用了自旋軌道耦合效應(或稱為自旋霍爾效應(Spin Hall Effect，SHE))。當電流通過具有強自旋軌道耦合的材 料(如重金屬)時，會產生純自旋流。這種純自旋流不會直接產生電荷流動，但可以對相鄰磁性層的磁矩施加力矩，實現磁矩翻轉。
SOT技術的優點在於其寫入電流密度較低，且可以實現更快速的磁矩翻轉。此外，SOT還可以通過控制電流方向來控制磁矩翻轉方向，具有更高的靈活性。因此SOT技術被認為是下一代MRAM的關鍵技術之一。然而，SOT技術需要特殊的材料和結構設計，製程相對複雜。相較於STT技術，SOT技術在磁性隨機存取記憶體(MRAM)等新興技術中扮演著關鍵角色，有望帶來更快速、更節能的儲存解決方案。
在接下來的本發明所述的半導體結構將建立在SOT技術上，也就是說，本發明的半導體結構中包含SOT技術的基本架構(其包括一個SOT層以及兩個接觸插塞結構，將會在下方段落繼續說明)。
第1圖繪示一個基於STT技術的雙端點MTJ(magnetic tunnel junction，磁穿隧接面)結構以及一個基於SOT技術的三端點MTJ結構的示意圖。如第1圖所示，左半部繪示一個雙端點MTJ結構1(即基於STT技術的MTJ結構，以下簡稱為STT-MTJ結構)，包含有一MTJ結構10，上下兩端分別連接有接觸插塞結構16與接觸插塞結構18。其中MTJ結構10包含有多層結構，例如可能包含有自由層(free layer)11、阻障層(barrier layer)12與固定層(pinned layer)13等多層材料的堆疊。值得注意的是，在STT-MTJ結構1中，電流從接觸插塞結構16流向接觸插塞結構18方向，或反之亦然。也就是說電流方向垂直於MTJ結構10，其中垂直於MTJ結構10的電流會產生自旋轉移力矩，該力矩可以翻轉磁性層的磁矩方向。
另一方面，第1圖的右側則繪出一個一個基於SOT技術的三端點MTJ結構2(即基於SOT技術的MTJ結構，以下簡稱為SOT-MTJ結構)，包含有MTJ結構20，上端連接有接觸插塞結構V2，下方連接有一SOT層30，SOT層30下方以及兩個接觸插塞結構WV。其中MTJ結構20包含有多層結構，例如可能包含有自由層(free layer)21、阻障層(barrier layer)22與固定層(pinned layer)23等多層材料的堆疊。值得注意的是，相較於上述STT-MTJ結構1，在SOT-MTJ結構2中更多了SOT層30，且在SOT層30的下方包含有兩個接觸插塞結構WV。在SOT-MTJ結構2中，電流從其中一個接觸插塞結構WV流向另一個接觸插塞結構WV方向。也就是說電流方向平行於MTJ結構20，其中平行於MTJ結構20的電流會產生自旋軌道力矩，該力矩可以翻轉磁性層的磁矩方向。
另外，本實施例中雖然僅繪示出MTJ結構包含有自由層(free layer)21、阻障層(barrier layer)22與固定層(pinned layer)23，但實際上的MTJ結構可能包含有更多層材料，例如保護層(cap layer)、上電極、下電極等材料層，此處為了圖式簡潔未繪出該些材料層。至於以上所述的材料層之材料將會在後續段落繼續描述。
由以上段落描述可得知，SOT-MTJ結構2需要形成SOT層30以及兩個下方的接觸插塞結構WV來連接SOT層，所以單一個SOT-MTJ結構2相較於單一個STT-MTJ結構1會占用較多的面積。由於本發明的結構建立在SOT技術上，因此接下來的段落將重點描述本發明的SOT-MTJ結構的相關特性。
要形成如第1圖所示的SOT-MTJ結構，在實際製程中，可先形成兩個接觸插塞結構WV於一介電層(圖未示)中，然後形成一SOT材料層(即未被蝕刻之 前的SOT材料層，此處圖未示)，接著形成圖案化的MTJ結構20於SOT材料層上，接著才以一微影蝕刻步驟將SOT材料層圖案化並且分割成多個彼此相互分離的SOT層30。
更詳細而言，第2圖繪示根據本發明第一實施例的半導體結構布局圖案的上視示意圖。這裡所述的半導體結構包含有上述SOT-MTJ結構。在第2圖中繪示出接觸插塞結構WV，其上方包含有SOT材料層30’、以及多個MTJ結構20。其中這裡所述的SOT材料層30’將會在接下來的步驟被分割成多個彼此分離的SOT層30。也就是說，第2圖所繪示的上視圖中，即將要對SOT材料層30’進行一曝光微影與蝕刻製程，以將SOT材料層30’分割成多個SOT層30。
如第2圖所示，在MTJ結構20的排列上，考量最有效利用空間的排列方式，在橫向方向(X方向)上相鄰的MTJ結構之間的距離X可以設定為當前製程的最小間距，也就是說當橫向方向上的兩個彼此相鄰的MTJ結構的距離若小於X時，可能會導致曝光後無法讓兩個相鄰的MTJ結構彼此分開而形成電性缺陷。以22奈米的製程為例，距離X約為152奈米左右，但不限於此。然而如上所述，由於每一個SOT-MTJ結構需要包含有兩個接觸插塞結構WV，所以在縱向方向上(Y方向)相鄰的MTJ結構20就不僅需要考慮製程上的最小間距，而且還要考慮接觸插塞結構WV的排列空間。因此，如第2圖所示，相鄰的兩個MTJ結構20在Y方向的距離Y通常會明顯大於X方向上的距離X，以22奈米為例，距離Y約為350奈米左右。另外排列於對角線兩端的兩個MTJ結構20之間的距離D則約為381奈米，也就是說距離D也明顯大於距離X。
可以一併參考第3圖，第3圖繪示第2圖的剖面線A-A’所得的剖面結構 示意圖。如第3圖所示，在接觸插塞結構(第2圖中的接觸插塞結構WV)完成後，形成一下電極層19電性連接接觸插塞結構、接著形成上述的SOT材料層30’，然後在SOT材料層30’上方繼續形成MTJ結構20，其中MTJ結構包含有自由層21、阻障層22、固定層23。另外MTJ結構20上還包含有阻擋層24以及上電極層25。其中自由層21、阻障層22、固定層23、阻擋層24以及上電極層25均已經被圖案化並且位於SOT材料層30’上。接著依序形成介電層26、氧化層27、底抗反射層BARC以及圖案化光阻層PR。
其中，下電極層19的材質例如為氮化鉭(TaN)，下電極層19位於SOT材料層30’與接觸插塞結構WV之間，可以提供更好的介面品質與電流品質，改善電性。但是在本發明的一些實施例中，也可以省略下電極層19而直接讓接觸插塞結構WV與SOT材料層30’接觸，以上變化均屬於本發明的涵蓋範圍內。
SOT材料層30’通常是重金屬，例如鎢(W)、鉑(Pt)或鉭(Ta)。這些材料具有很強的自旋軌道耦合效應，可以有效地將電流轉換為自旋軌道力矩。本實施例中以鎢為例，厚度約為30埃左右，但本發明不限於此。值得注意的是，本發明中的SOT材料層30’與下電極層19的材質不同，兩者也屬於兩個不同的元件。更進一步而言，下電極層19作為電極以提供電流，而SOT材料層30’則當作SOT-MTJ結構的電流通道，因此SOT材料層30’並不能當作下電極層使用。若在一些實施例中省略了下電極層19，則以接觸插塞結構WV當作下電極層。
自由層21可以是由鐵磁性材料所構成者，自由層21負責儲存數據的"0"和"1"狀態。自由層21的磁化方向可以通過施加外部磁場或自旋極化電流來改變。當自由層21的磁化方向與固定層23平行時，MTJ結構20的電阻較低，代 表數據"0"。當自由層21的磁化方向與固定層23反平行時，MTJ的電阻較高，代表數據"1"。自由層通常使用具有容易磁化的軟磁材料。這些材料的磁化容易受到外部磁場或電流的影響，使得數據的寫入和讀取變得容易。常用的軟磁材料包括鐵、鈷、鎳、CoFeB(鈷鐵硼)合金、NiFe(鎳鐵)合金以及FePt(鐵鉑)合金等，但本發明不限於此。： 阻障層22可由包含氧化物之絕緣材料所構成，作用是分隔自由層21和固定層23，防止電子直接從自由層21流向固定層23。然而，由於量子隧穿效應，電子可以有一定機率穿透阻障層22，從自由層21隧穿到固定層23。阻障層22的厚度和材料對MTJ的磁阻效應有很大影響。阻障層22越薄，隧穿電流越大，磁阻效應越強。常用的阻障層22材料包括MgO(氧化鎂)或Al2O3(氧化鋁)，但不限於此。
固定層23可包含鐵磁性材料，固定層23的磁化方向固定不變，為自由層21提供一個參考磁場。固定層23的磁化方向通常與自由層21的初始磁化方向相反，以實現最大的磁阻變化。固定層23通常使用具有難以磁化的硬磁材料。例如CoPt(鈷鉑)合金、CoFe(鈷鐵)合金、FePt(鐵鉑)合金、IrMn(銥錳)合金、PtMn(鉑錳)合金、Co/Pt或Co/Pd多層膜等，但不限於此。這些材料的磁化不易受到外部磁場或電流的影響，保證了固定層23磁化方向的穩定性。
阻擋層24的主要功能是保護MTJ結構20免受外部環境的影響，例如氧化、腐蝕和機械損傷。它還可以作為阻擋層，防止其他材料擴散到MTJ結構20中，影響其性能。阻擋層24的材料通常使用具有良好化學穩定性和機械強度的材料，例如Ru(釕)、Ta(鉭)、Ti(鈦)、Cu(銅)、Al2O3(氧化鋁)、TaN(氮化鉭) 等，但不限於此。
上述SOT材料層30’、MTJ結構20以及阻擋層24的厚度可以依照實際需求而調整，本實施例中，下電極層19、SOT材料層30’、MTJ結構20以及阻擋層24的厚度總合約為250埃，但本發明不限於此。
上電極層25用於連接後續的接觸插塞結構與MTJ結構20，上電極層25的寬度與面積可以與MTJ結構20相同，上電極層25的材質例如為TiN(氮化鈦)，但不限於此。本實施例中，上電極層25的厚度約為400埃，但不限於此。
介電層26覆蓋於圖案化後的MTJ結構20、阻擋層24與上電極層25上，介電層26的材質例如為氮化矽(SiN)，介電層26具有提供電氣絕緣，防止漏電，阻擋雜質擴散、調節薄膜應力，避免過大應力導致結構變形或破裂、以及在蝕刻過程中作為保護層，確保下方層的蝕刻精度等功能。本實施例中介電層26的厚度約為250埃，但不限於此。
氧化層27的材質例如為氧化矽，通常由超低介電常數(Ultra low-K，ULK)氧化層所構成，降低電容效應以及當作層間介電層的功能。本實施例中氧化層27的厚度約為400埃，但不限於此。
底抗反射層BARC的功能是減少微影過程中光線在氧化層27上的反射，提高微影解析度。圖案化的光阻層PR形成於底抗反射層BARC上。
申請人發現，在以圖案化光阻層PR當作遮罩進行蝕刻步驟的過程 中，可能會產生一個問題影響製程的品質，那就是在不同位置上底抗反射層BARC的厚度不均的問題。會產生上述問題的原因在於，氧化層27形成之後，相鄰的氧化層27之間會產生一凹槽，且凹槽的深度與MTJ結構20之間的距離有關，更詳細而言，氧化層27之間的凹槽深度會隨著相鄰MTJ結構20之間的距離而變化，若相鄰MTJ結構的距離較寬，則凹槽的深度愈淺，反之若相鄰MTJ結構的距離較近，則凹槽的深度愈深。
以第3圖為例，從第3圖中可發現由於在X方向上兩個相鄰的MTJ結構排列得較為緊密，所以在完成介電層26與氧化層27之後，氧化層27之間會形成一個較深的凹槽，然後底抗反射層BARC則填入此凹槽中，使得該處的底抗反射層BARC的厚度不同於其他部分的厚度。舉例來說，填在相鄰的氧化層27之間的凹槽中的底抗反射層BARC的厚度T1約為1500埃，然而其他部分的底抗反射層BARC(即沒有填在氧化層27之間的凹槽處)的厚度T2則約900至1000埃。另一方面，可以一併參考第2圖，在Y方向上由於相鄰MTJ結構20之間的距離較遠，所以氧化層27間的凹槽深度較淺，導致底抗反射層BARC的厚度較淺。如此一來，因為在不同位置處的底抗反射層BARC的厚度不均，難以控制蝕刻參數，容易在蝕刻過程中產生問題，例如蝕刻未能完整切斷下方的SOT材料層30’，或是過度蝕刻而破壞下方的其他元件等。
下文將針對本發明之半導體結構及其製作方法的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
為了避免以上底抗反射層BARC厚度不均導致的蝕刻問題，在本發明的另一實施例中，提供一種改良的半導體結構的布局圖案。請參考第4圖，第4圖繪示根據本發明第二實施例的半導體結構布局圖案的上視示意圖。如第4圖所示，其中多數的元件均與上述第一實施例相同，因此在此不重複贅述。值得注意的是，本實施例中更包含有一虛設MTJ結構40，位於四個相鄰的MTJ結構20之間。值得注意的是，如上所述在X方向上相鄰的MTJ結構已經呈現最小間距排列，但是Y方向上由於需考量下方的接觸插塞結構WV的空間，所以Y方向上相鄰的MTJ結構並非為最小間距排列。這導致在Y方向上仍有空間可以容納虛設MTJ結構40。本實施例中將虛設MTJ結構40設置在四個相鄰的MTJ結構20之間，其中虛設MTJ結構40到四個相鄰的MTJ結構20的距離相等。也就是說若將這四個相鄰的MTJ結構20彼此連線成為一矩形，則虛設MTJ結構40將會位於這個矩形的中心處。如第4圖所示，若將虛設MTJ結構40的中心點與四個相鄰的MTJ結構20的中心點各自量測直線距離，分別定義為距離D1、D2、D3與D4，其中距離D1、距離D2、距離D3與距離D4較佳彼此相同。
在加入虛設MTJ結構40之後，接著在後續的步驟中會依序形成上述的介電層26、氧化層27、底抗反射層BARC與圖案化光阻層PR。其中在形成介電層26與氧化層27後，經申請人實驗發現各方向上(X方向、Y方向與對角線方向)相鄰MTJ結構20上的氧化層27之間的凹槽深度更趨近一致，這是因為虛設MTJ結構40存在於每四個MTJ結構20排列成的矩形的中心的位置，即對角線的中心處(也就是矩形的對角線的中點)，由於對角線上的中心處位置離MTJ結構20在Y方向的中心位置(也就是矩形的長邊的中點)較近，因此也會連帶影響到Y方向上的氧化層27的凹槽深度，進而讓Y方向上以及對角線方向上的氧化層27之間的凹槽深度加深，並且讓後續填入凹槽中的底抗反射層BARC的厚度趨近一致。如此一 來可以提高製程的穩定性與品質。
另外值得注意的是，從上視圖來看，本發明的MTJ結構20呈現長方形，這是為了要配合SOT層的電流方向，將MTJ結構20設計成長方形可以讓MTJ結構的兩極分別位於長方形結構的兩端，並使得電流方向與磁矩方向相互平行。但是虛設MTJ結構40的功能則是降低圖案密度差異，使不同方向上的MTJ結構20與相鄰圖案(包含另一個MTJ結構20或是虛設MTJ結構40)之間的距離趨近相同，因此本發明的虛設MTJ結構40的形狀可以與MTJ結構20不相同。本實施例的虛設MTJ結構40的形狀例如為圓形、正方形、矩形等，但本發明不限於此。較佳而言，從上視圖來看，虛設MTJ結構40的面積小於MTJ結構20的面積，以免虛設MTJ結構的面積過大而影響曝光顯影製程。
接著請參考第5圖，第5圖繪示根據本發明第二實施例的半導體結構布局圖案在蝕刻SOT層後的上視示意圖。以上述的圖案化光阻層PR為遮罩進行蝕刻步驟，移除下方的部分底抗反射層BARC、部分氧化層27、部分介電層26以及部分SOT材料層30’，以將SOT材料層30’切割成多個彼此分離的SOT層30。值得注意的是，由於在蝕刻過後圖案的角落會產生圓角化(rounding)情形，所以第5圖中的SOT層30會呈現類似橢圓形的的形狀。其中兩個接觸插塞結構WV的連線方向與橢圓形的長軸平行(即Y方向)，而長方形的MTJ結構的長邊則與橢圓形的短軸平行(即X方向)。
本實施例中，兩個接觸插塞結構WV位於SOT層30下方，SOT層30會呈現類似橢圓形，MTJ結構20位於SOT層30上並且為長方形，另外虛設MTJ結構40位於SOT層30上並且呈現圓形、方形或是長方形。其中若虛設MTJ結構40為長 方形時，其長軸延伸方向可以與MTJ結構的長軸延伸方向相互垂直，舉例來說，如第4圖所示，若MTJ結構20的長軸方向沿著X軸延伸，則若虛設MTJ結構40為長方形時，其長軸方向可以沿著Y軸延伸。如此一來可以更容易設計將虛設MTJ40的位置避開SOT層30的位置，避免虛設MTJ結構40接觸到SOT層30造成電性上的誤差。總而言之，藉由本發明各元件的排列，可以有效利用元件之間的間隙，元件的排列有效提升圖案密度的均勻性。
另外，可以一併參考第6圖，第6圖繪示第5圖中沿著剖面線B-B’以及剖面線C-C’所得的剖面結構示意圖。如第6圖所示，其中繪示出MTJ結構20位於SOT層30上，以及虛設MTJ結構40位於SOT層30上。在第6圖中為了圖式簡潔，有些材料層並未繪於圖上。而此處的MTJ結構20與虛設MTJ結構40的細部材料層堆疊可以參考第3圖，例如包含有自由層、阻障層、固定層、保護層、上電極層等。
值得注意的是，從剖面圖來看，第6圖左側的SOT層下方包含有兩個接觸插塞結構WV，也就是說MTJ結構20將會與其他元件電性連接。另一方面，在第6圖右側的虛設MTJ結構40的下方也包含有SOT層30，但是MTJ結構40下方就不包含有接觸插塞結構，這意味著虛設MTJ結構40並不會與其他的元件電性連接。
另一個值得注意的是，在第6圖左側的SOT層30的寬度大於MTJ結構20的寬度，也就是說在蝕刻的過程中，利用光阻層PR為遮罩，將SOT材料層30’圖案化而形成多個SOT層30，且SOT層30的範圍需要包含有兩個接觸插塞結構WV以及MTJ結構20。至於虛設MTJ結構40下方也包含有SOT層30，但是在蝕刻 的過程中，虛設MTJ結構40並未被光阻層PR所遮蓋，因此虛設MTJ結構40以及下方的SOT層30均會隨著微影蝕刻製程一起被蝕刻。其中虛設MTJ結構40當作SOT層30的遮罩，所以在蝕刻步驟完成之後，虛設MTJ結構40的寬度與SOT層30的寬度較佳彼此相等。這裡為了方便區別，將虛設MTJ結構40下方的SOT層30定義為虛設SOT層30D。
如上所述，在蝕刻過程中，MTJ結構20受到上方光阻層PR當作遮罩保護，因此在蝕刻步驟完成之後，MTJ結構20仍維持原本的結構且厚度不會改變。但是同樣在蝕刻的過程中，虛設MTJ結構40並未被光阻層PR所覆蓋而保護，因此虛設MTJ結構40可能會在蝕刻的過程中被一併蝕刻，而造成虛設MTJ結構的厚度減少。從第6圖來看，虛設MTJ結構的高度可能小於MTJ結構20的高度。這種變化型也屬於本發明的涵蓋範圍內。
綜合以上說明書與圖式，本發明提供一種半導體結構的布局圖案，請參考第4圖-第6圖所示的實施例，包含多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層30，排列成陣列並且位於一介電層(接觸插塞結構WV的介電層)上，其中每一個SOT層30下方連接兩個接觸插塞結構WV，多個MTJ(magnetic tunnel junction，磁穿隧接面)結構20排列成陣列，各MTJ結構20分別位於各SOT層30上，其中每一個SOT層30上包含有一個MTJ結構20，多個虛設MTJ結構40，位於多個MTJ結構20之間，其中各虛設MTJ結構40的形狀與各MTJ結構20的形狀不同。
在本發明的其中一些實施例中，其中各MTJ結構20沿著一Y軸方向排列成多行，且多個虛設MTJ結構40位於MTJ結構20組成的行與行之間的空隙(請參考第4圖，虛設MTJ結構40位於多個沿著Y方向排列的MTJ結構20組成的行與 行之間)。
在本發明的其中一些實施例中，其中每一個虛設MTJ結構40位於四個相鄰的MTJ結構20之間，且虛設MTJ結構40到四個相鄰的MTJ結構20之間的距離相等。
在本發明的其中一些實施例中，其中從一上視圖來看，各MTJ結構20呈現長方形，且長方形的一長邊平行於一X軸方向，其中X軸方向與Y軸方向相互垂直。
在本發明的其中一些實施例中，其中從一上視圖來看，各SOT層30呈現一橢圓形。
在本發明的其中一些實施例中，其中每一SOT層30包含的兩個接觸插塞結構WV，沿著橢圓形的長軸排列。
在本發明的其中一些實施例中，其中從一上視圖來看，各虛設MTJ結構40呈現圓形或是正方形。
在本發明的其中一些實施例中，其中各虛設MTJ結構40的下方連接著一虛設SOT層 30D，但各虛設SOT層30D的下方不連接有接觸插塞。
在本發明的其中一些實施例中，其中從一剖面圖來看，虛設MTJ結 構40的一高度小於各MTJ結構20的一高度(如第6圖所示)。
本發明另提供一種半導體結構的布局圖案的形成方法，包含形成多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層30，排列成陣列並且位於一介電層上，其中每一個SOT層30下方連接兩個接觸插塞結構WV，形成多個MTJ(magnetic tunnel junction，磁穿隧接面)結構20排列成陣列，各MTJ結構20分別位於各SOT層30上，其中每一個SOT層30上包含有一個MTJ結構20，以及形成多個虛設MTJ結構40，位於多個MTJ結構40之間，其中各虛設MTJ結構40的形狀與各MTJ結構20的形狀不同。
在本發明的其中一些實施例中，其中各MTJ結構20沿著一Y軸方向排列成多行，且多個虛設MTJ結構40位於MTJ結構20組成的行與行之間的空隙(請參考第4圖，虛設MTJ結構40位於多個沿著Y方向排列的MTJ結構20組成的行與行之間)。
在本發明的其中一些實施例中，其中每一個虛設MTJ結構40位於四個相鄰的MTJ結構20之間，且虛設MTJ結構40到四個相鄰的MTJ結構20之間的距離相等。
在本發明的其中一些實施例中，其中從一上視圖來看，各MTJ結構20呈現長方形，且長方形的一長邊平行於一X軸方向，其中X軸方向與Y軸方向相互垂直。
在本發明的其中一些實施例中，其中從一上視圖來看，各SOT層30 呈現一橢圓形。
在本發明的其中一些實施例中，其中每一SOT層30包含的兩個接觸插塞結構WV，沿著橢圓形的長軸排列。
在本發明的其中一些實施例中，其中從一上視圖來看，各虛設MTJ結構40呈現圓形或是正方形。
在本發明的其中一些實施例中，其中各虛設MTJ結構40的下方連接著一虛設SOT層 30D，但各虛設SOT層30D的下方不連接有接觸插塞。
在本發明的其中一些實施例中，其中從一剖面圖來看，虛設MTJ結構40的一高度小於各MTJ結構20的一高度(如第6圖所示)。
在本發明的其中一些實施例中，其中更包含形成一SOT材料層30’，位於多個MTJ結構20以及多個虛設MTJ結構40的下方，堆疊一多層光阻層(包含第3圖中的介電層26、氧化層27、底抗反射層BARC與光阻層PR於SOT材料層30’、多個MTJ結構20以及多個虛設MTJ結構40上，進行一蝕刻步驟，蝕刻部分多層光阻層以及部分SOT材料層30’，以將SOT材料層30’分割成多個SOT層30。
在本發明的其中一些實施例中，其中更包含形成有一下電極層19，其中SOT層30位於下電極層19與MTJ結構20之間，其中下電極層19與SOT層30包含有不同材料。
綜上所述，本發明提供一種半導體結構以及其製作方法。主要特徵為在SOT-MTJ結構下，單一個SOT-MTJ結構的配置空間內需要包含有下方的SOT層以及兩個接觸插塞結構，造成SOT-MTJ結構呈現長方形或是橢圓形。如此一來將會導致當多個SOT-MTJ結構排列於一平面時，其中一個方向(例如橢圓形的長軸方向)的SOT-MTJ結構就會排列得較為寬鬆，另一方向(例如橢圓形的短軸方向)的SOT-MTJ結構就會排列得較為緊密。因此這會導致蝕刻步驟中產生厚度不均勻的問題並且影響製程品質。基於以上問題，本發明在SOT-MTJ結構的排列下更增加了虛設MTJ結構，如此可以降低相鄰SOT-MTJ結構彼此之間的間距，使得整體圖案密度變得更為均勻，提升製程的品質。此外，在本發明一實施例中，橢圓形的SOT層、長方形的MTJ結構以及方形或是圓形的虛設MTJ結構彼此之間利用元件的間隙進行合理排列，因此可以有效提高圖案密度的均勻性，達到提升產品品質之目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20:磁性穿隧接面(MTJ)結構
30:自旋軌道轉矩(SOT)層
40:虛設磁性穿隧接面(MTJ)結構
WV:接觸插塞結構

Claims (18)

  1. 一種半導體結構的布局圖案，包含:多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層，排列成陣列並且位於一介電層上，其中每一個SOT層下方連接兩個接觸插塞結構；多個MTJ(magnetic tunnel junction, 磁穿隧接面)結構排列成陣列，各該MTJ結構分別位於各該SOT層上，其中每一個該SOT層上包含有一個該MTJ結構；多個虛設MTJ結構，位於該多個MTJ結構之間，其中各該虛設MTJ結構的形狀與各該MTJ結構的形狀不同，其中各該MTJ結構沿著一Y軸方向排列成多行，且該多個虛設MTJ結構位於該MTJ結構組成的該行與行之間的空隙。
  2. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中每一個虛設MTJ結構位於四個相鄰的該MTJ結構之間，且該虛設MTJ結構到該四個相鄰的MTJ結構之間的距離相等。
  3. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中從一上視圖來看，各該MTJ結構呈現長方形，且該長方形的一長邊平行於一X軸方向，其中該X軸方向與該Y軸方向相互垂直。
  4. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中從一上視圖來看，各該SOT層呈現一橢圓形。
  5. 如申請專利範圍第4項所述的半導體結構的布局圖案，其中每一該SOT層包含的該兩個接觸插塞結構，沿著該橢圓形的長軸排列。
  6. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中從一上視圖來看，各該虛設MTJ結構呈現圓形或是正方形。
  7. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中各該虛設MTJ結構的下方連接著一虛設SOT層，但各該虛設SOT層的下方不連接有該接觸插塞。
  8. 如申請專利範圍第1項所述的半導體結構的布局圖案，其中從一剖面圖來看，該虛設MTJ結構的一高度小於各該MTJ結構的一高度。
  9. 一種半導體結構的布局圖案的形成方法，包含:形成多個SOT(Spin-Orbit Torque，自旋軌道轉矩)層，排列成陣列並且位於一介電層上，其中每一個SOT層下方連接兩個接觸插塞結構；形成多個MTJ(magnetic tunnel junction, 磁穿隧接面)結構排列成陣列，各該MTJ結構分別位於各該SOT層上，其中每一個該SOT層上包含有一個該MTJ結構；以及形成多個虛設MTJ結構，位於該多個MTJ結構之間，其中各該虛設MTJ結構的形狀與各該MTJ結構的形狀不同，其中各該MTJ結構沿著一Y軸方向排列成多行，且該多個虛設MTJ結構位於該MTJ結構組成的該行與行之間的空隙。
  10. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中每一個虛設MTJ結構位於四個相鄰的該MTJ結構之間，且該虛設MTJ結構到該四個相鄰的MTJ結構之間的距離相等。
  11. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中從一上視圖來看，各該MTJ結構呈現長方形，且該長方形的一長邊平行於一X軸方向，其中該X軸方向與該Y軸方向相互垂直。
  12. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中從一上視圖來看，各該SOT層呈現一橢圓形。
  13. 如申請專利範圍第12項所述的半導體結構的布局圖案的形成方法，其中每一該SOT層包含的該兩個接觸插塞結構，沿著該橢圓形的長軸排列。
  14. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中從一上視圖來看，各該虛設MTJ結構呈現圓形或是正方形。
  15. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中各該虛設MTJ結構的下方連接著一虛設SOT層，但各該虛設SOT層的下方不連接有該接觸插塞。
  16. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中從一剖面圖來看，該虛設MTJ結構的一高度小於各該MTJ結構的一高度。
  17. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中更包含:形成一SOT材料層，位於該多個MTJ結構以及該多個虛設MTJ結構的下方；堆疊一多層光阻層於該SOT材料層、該多個MTJ結構以及該多個虛設MTJ結構上；進行一蝕刻步驟，蝕刻部分該多層光阻層以及部分該SOT材料層，以將該SOT材料層分割成該多個SOT層。
  18. 如申請專利範圍第9項所述的半導體結構的布局圖案的形成方法，其中更包含形成有一下電極層，其中該SOT層位於該下電極層與該MTJ結構之間，其中該下電極層與該SOT層包含有不同材料。
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