TWI891363B - 半導體封裝結構及形成半導體封裝結構之方法 - Google Patents

Abstract

本發明提供一種半導體封裝結構。該半導體封裝結構包括第一半導體結構、介電接合結構、第二半導體結構、及導通通孔結構。第一半導體結構包括第一基板及位於第一基板上的第一後段製程(BEOL)結構。介電接合結構位於第一半導體結構上。第二半導體結構具有位於介電接合結構上的第二BEOL結構及位於第二BEOL結構上的第二基板。導通通孔結構穿透第二半導體結構及介電接合結構以以連接第一BEOL結構及第二BEOL結構。本發明還提供一種形成半導體封裝結構的方法。

Description

半導體封裝結構及形成半導體封裝結構之方法

本發明涉及一種半導體封裝結構，特別是該半導體封裝結構包括一個或多個用於電性連接堆疊半導體晶圓的氧化物通孔(TOV)。通過使用TOV，可以顯著降低對於高性能計算(HPC)和/或人工智慧(AI)等應用中，對半導體晶圓進行堆疊的成本。

半導體封裝結構是指將半導體裝置封裝在保護外殼中，以防止外部損壞並便於將其整合到電子系統中的過程。

在一些例子中，異質整合技術幫助半導體公司組合基於各種功能的小晶片(chiplet)，使該組合能夠像單一產品一樣運作。在諸如高性能計算和人工智慧這樣的應用中，對電晶體的需求以指數增長的速率持續增加，而利用傳統的二維縮放來縮小電晶體的能力正在減緩並變得更加昂貴。在一些比較實施例中，晶片製造商可會使用矽通孔(TSV)和及/或混合接合將晶片整合到先進的2.5D和3D封裝結構中。相較於傳統的晶片在印刷電路板(PCB)上的電性連接方法，矽通孔允許設計者提高性能並減少功耗。

本發明的一種例示的態樣中，提供一種半導體封裝結構。該半導體封裝結構包括第一半導體結構、介電接合結構、第二半導體結構、及導通通孔結構。第一半導體結構包括第一基板及位於第一基板上的第一後段製程(BEOL)結構。介電接合結構位於第一半導體結構上。第二半導體結構具有位於介電接合結構上的第二BEOL結構及位於第二BEOL結構上的第二基板。導通通孔結構穿透第二半導體結構及介電接合結構以以連接第一BEOL結構及第二BEOL結構。

本發明的另一種例示的態樣中，提供一種半導體封裝結構。該半導體封裝結構包括第一晶圓、第一介電接合結構、複數個第二晶圓的一堆疊、及導通通孔結構。第一晶圓具有第一表面及相對於第一表面的第二表面，第一晶圓包括金屬層靠近第一表面。第一介電接合結構位於第一晶圓的第一表面上。複數個第二晶圓的堆疊位於第一介電接合結構上。導通通孔結構穿透第二晶圓的堆疊及第一介電接合結構，及著落(landing)於第一晶圓的金屬層上。

本發明的又一種例示的態樣中，提供一種形成半導體封裝結構的方法。該方法包含：接收第一裝置晶圓，其具有第一表面及相對於第一表面的第二表面；接收第二裝置晶圓，其具有第三表面及相對於第三表面的第四表面；自第二裝置晶圓的第三表面向第四表面形成介電填充結構；經由介電接合層而接合第一裝置晶圓及第二裝置晶圓；及形成導通通孔結構穿透第二裝置晶圓的介電填充結構及介電接合層以到達第一裝置晶圓。

本發明申請案主張在先申請之申請日為2023年5月12日的美國臨時申請案第63/466,125號的優先權，在此將其全文引入作為參照。

以下揭露內容提供用於實施本發明之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本發明。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中，第一構件形成於第二構件上方或第一構件形成於第二構件之上，可包含該第一構件及該第二構件直接接觸之實施例，且亦可包含額外構件形成在該第一構件與該第二構件之間之實施例，使該第一構件及該第二構件可不直接接觸之實施例。另外，本發明所揭示內容可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不代表所論述之各項實施例及/或組態之間的關係。

此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。該裝置可以有其他定向(旋轉90度或按其他定向)，同樣可以相應地用來解釋本文中使用之空間相對描述詞。

如本文中所使用諸如「第一」、「第二」、和「第三」等用語說明各種元件、部件、區域、層、和/或區段，這些元件、部件、區域、層、和/或區段不應受到這些用語限制。這些用語可能僅係用於區別一個元件、部件、區域、層、或區段與另一個。當文中使用「第一」、「第二」、和「第三」等用語時，並非意味著順序或次序，除非由該上下文明確所指出。

在現今的3D堆疊技術中，市場主流技術包括晶片上晶圓(chip-on-wafer，CoW)和晶圓上晶圓(wafer-on-wafer，WoW)技術。CoW技術可以應用於通過微凸塊和矽通孔(TSV)連接來連接半導體晶片，而WoW技術可以應用於使用混合接合和TSV連接來直接連接兩個半導體晶圓。

在一些比較實施例中，係使用混合接合結構和TSV連接來提供被堆疊的半導體晶圓間的電性連接，從而獲得良好的封裝密度和高數據傳輸速度，可以滿足高性能計算與人工智慧應用的要求。然而，在形成混合接合結構、形成TSV和用於晶圓堆疊的混合接合等過程中，係存在高昂的製造成本。

因此，在本發明的一些實施例中，提供了一種半導體封裝結構和形成半導體封裝結構的方法，其中可以避免形成混合接合結構、形成TSV和用於晶圓堆疊的混合接合等過程。在本發明的一些實施例中，可以形成一個或多個氧化通孔(TOV)來電性連接堆疊的半導體晶圓，而這些半導體晶圓可以通過介電材料進行融合接合(fusion bonding)。

參考圖1，在一些實施例中，半導體封裝結構包括一第一半導體結構100、一第二半導體結構200、及一介電接合結構300。第一半導體結構100具有一第一表面100A及相對於第一表面100A的一第二表面100B。第一半導體結構100包括靠近第一半導體結構100的第二表面100B的一第一基板102，及覆蓋在第一基板102上的第一後段製程(BEOL)結構104。如圖1所示的例子，第一BEOL結構104可以是包括複數個金屬層(例如M1、M2…、Mx)的一互連區段，這些金屬層通過金屬通孔而電性耦接。在一些實施例中，第一半導體結構100進一步包括位於第一基板102和第一BEOL結構104間的一第一中段製程(MEOL)結構103，而第一BEOL結構104包括與第一MEOL結構103的頂部表面直接接觸的一第一金屬層(M1)1041。在一些實施例中，第一半導體結構100可包括諸如自一邏輯晶圓製造出的CPU或GPU等處理器。在其他實施例中，第一半導體結構100可包括自一記憶體晶圓所製造出的DRAM或HBM等記憶體。於其他實施例中，第一半導體結構100可為一載體晶圓，用於在製造第二半導體結構200時提供機械支撐，此係由於每個第二半導體結構200可薄至5 μm至15 μm間，且載體晶圓可在形成複數個第二半導體結構的堆疊後被移除。在其他實施例中，第二半導體結構200可包括自一記憶體晶圓所製造出的DRAM或HBM等記憶體。

在一些實施例中，第一MEOL結構103的材料包括介電材料，可能被稱為前金屬介電層(pre-metal dielectric，PMD)。換言之，第一MEOL結構103可以通過一些製程參數來與下方的第一基板102和其上的第一BEOL結構104區分開來，例如對於基本材料的選擇，或是對於所使用的金屬的選擇。舉例而言，第一MEOL結構103的材料可以包括低介電常數介電材料、基於氧化矽(silicon oxide-based)的介電材料、基於氮化矽(silicon nitride-based)的介電材料、或是其組合，因此可以與第一基板102的材料區分開來。同樣的，用於第一MEOL結構103的金屬通常是鎢(W)，而用於第一BEOL結構104的金屬通常是銅(Cu)。這些是用以區分被堆疊於第一半導體結構100當中的層的一些示例方法。

在一些實施例中，第一BEOL結構104中使用的導電材料可能包括銅(Cu)、鋁(Al)、鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等。

在一些實施例中，介電接合結構300係被接合至第一半導體結構100的第一表面100A。第二半導體結構200係被接合至介電接合結構300的上方。在一些實施例中，第二半導體結構200包括位於介電接合結構300上方的一第二BEOL結構204，以及位於第二BEOL結構204上方的一第二基板202。也就是說，第一基板102和第一BEOL結構104的位置係沿著介電接合結構300而與第二基板202和第二BEOL結構204為鏡像對應。

在一些實施例中，可有一導通通孔結構400位於半導體封裝結構當中。導通通孔結構400穿透第二半導體結構200和介電接合結構300，以連接第一BEOL結構104和第二BEOL結構204。也就是說，在一些實施例中，第一半導體結構100和第二半導體結構200通過介電接合結構300而以面對面(face-to-face，F2F)的方式被接合。為了電性連接第一半導體結構100和第二半導體結構200，導通通孔結構400係被用於耦接第一BEOL結構104和第二BEOL結構204中的金屬層。在一些實施例中，導通通孔結構400的材料包括銅(Cu)、鋁(Al)、鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等。

如在圖1中展示的例子，半導體封裝結構中的導通通孔結構400的一端可以著落在第一BEOL結構104中的一個金屬層上。在一些實施例中，用於導通通孔結構400著落的第一BEOL結構104中的金屬層是最上方的金屬層(Mx)104x(即靠近第一半導體結構100的第一表面100A的金屬層)，而導通通孔結構400的一橫向表面係與第二BEOL結構204中的一金屬層(Mx)204x接觸。

第二半導體結構200具有一第三表面200A及相對於第三表面200A的一第四表面200B。在一些實施例中，導通通孔結構400的另一端位是於第二半導體結構200的第四表面200B。第三表面200A是與介電接合結構300相接觸。第二基板202中具有一個介電填充結構208'，且第二基板202中的導通通孔結構400的部分是被介電填充結構208'所包圍。通常，第二基板202中的導通通孔結構400的整個部分可以被介電填充結構208'所實質地包圍。然而，根據製造容差，例如導通通孔結構400與介電材料填充的結構208'間的對齊的容差，在一些實施例中，第二基板202中導通通孔結構400的一部分可能不會被介電填充結構208'所完全包圍。

在一些實施例中，介電填充結構208'是由一第一介電材料組成，且介電填充結構208'的介電常數(ε)是小於2.5，自2.5至3.8間，或是自3.8至4.8間。介電常數的差異可能與待接合的半導體結構的類型有關。舉例而言，在用於形成記憶體結構的晶圓中，基於氧化矽的材料通常具有介電常數約自3.8至4.8間，而在用於形成邏輯結構的晶圓中，基於氧化矽的材料通常具有一低介電常數(即low-k)，約自2.5至3.8間。在導通通孔結構400穿透含有多孔的低介電常數材料的高階邏輯晶圓的情況下，多孔的低介電常數材料的介電常數將小於約2.5。

在一些實施例中，介電填充結構208'的材料包括基於氧化矽的材料或金屬氧化物材料。因此，在一些實施例中，除了與半導體封裝結構中的導通通孔結構400接觸的金屬層外，導通通孔結構400在半導體封裝結構中實質地被基於氧化矽的材料或金屬氧化物材料包圍，包括介電填充結構208'、第二半導體結構200中的一第二MEOL結構203中的前金屬介電層(PMD)、及介電接合結構300。因此，在一些實施例中，導通通孔結構400可以稱為氧化物通孔(TOV)。

在一些實施例中，第二MEOL結構203中的PMD包括基於氧化矽(silicon oxide-based)的介電材料、基於氮化矽(silicon nitride-based)的介電材料、或是其組合。在一些實施例中，第二BEOL結構204中的介電部分(例如稱為interlayer dielectric，ILD)包括低介電常數的介電材料，例如BPSG或FSG，其相對於二氧化矽具有較低的介電常數。在一些實施例中，第二MEOL結構203中的PMD的介電常數與第二BEOL結構204中的ILD的介電常數不同。因此，導通通孔結構400可以穿透具有不同介電常數的介電材料堆疊。此外，在同一層當中，導通通孔結構400可以實質地被具有不同介電常數的多個材料所包圍，舉例而言，第二MEOL結構203中的導通通孔結構400是被具有第一介電常數的介電填充結構208'和具有與第一介電常數不同的第二介電常數的第二MEOL結構203中的PMD所包圍。雖然未示於圖1中，但在一些實施例中，介電填充結構208'可延伸至第二BEOL結構204的一部分或全部。在這種情況下，第二BEOL結構204中的導通通孔結構400是被具有第一介電常數的介電填充結構208'和具有與第一介電常數不同的第二介電常數的第二BEOL結構204中的ILD所包圍。

從製程的角度而言，對於在半導體封裝結構中形成一氧化物通孔(TOV)的成本效益遠高於形成一矽通孔(TSV)，因為在介電材料中形成溝槽並在其中填充導電材料，比在矽材料(或其他半導體材料)和介電材料的交替堆疊中形成溝槽更為容易。另一方面，本發明的半導體封裝結構基於其簡化的接合結構，亦有助於成本效益。舉例而言，在一些比較實施例中，為了在接合操作之前形成接合層，因而對晶圓的接合側進行了多種預處理。在一些例子中，這些接合層包括混合接合結構。在晶圓的每個接合側形成混合接合結構並進行了後續的接合操作後，必須形成矽通孔(TSV)以耦接經接合的晶圓中的導電材料。

因此，經由使用本發明中的TOV，無論是在晶圓型式或是晶粒型式的積體電路堆疊中，都可以省去形成高成本的接合結構和電性連接方式。

在一些實施例中，作為本發明的半導體封裝結構中堆疊的晶圓或晶片，例如圖1所示的第一半導體結構100和第二半導體結構200，其可為包括邏輯結構(例如包括CPU、GPU、FPGA、ASIC等處理器、或類似物)或記憶體結構(例如DRAM、SRAM、或類似物)的晶圓或晶粒。在一些實施例中，第二半導體結構200可以以面向下的方式(即面對面(F2F)連接)堆疊在第一半導體結構100上方。在其他實施例中，如圖2所示，第二半導體結構200可以以面向上的方式(即面對背(F2B)連接)堆疊在第一半導體結構100上方。

在一些實施例中，導通通孔結構400是形成在第二半導體結構200的一TOV區域402內。TOV區域402是第二半導體結構200中不含有導電材料的區域。也就是說，在本發明的半導體封裝結構中，導通通孔結構400是在單一的導電材料填充操作中所形成的，在該操作中，用於填充導電材料的介電材料溝槽(即用以形成介電填充結構的溝槽)不會受到在先前操作中形成的導電材料的干擾。換句話說，由於導通通孔結構400穿透第二半導體結構200和介電接合結構300，以連接第一BEOL結構104和第二BEOL結構204，因此第二BEOL結構204在位於TOV區域402的範圍內不包括金屬線、金屬通孔或具有導電材料的元件。在一些實施例中，TOV區域402的寬度實質地比介電填充結構208'的最窄寬度、最寬寬度或是兩者都來得窄。這是為了確保導通通孔結構400可以形成在介電填充結構208'的投影區域內。

在一些實施例中，第二基板202中的介電填充結構208'的高度在約1 μm至約10 μm間。在一些實施例中，有多個第二半導體結構200堆疊在第一半導體結構100上並被導通通孔結構400穿透。在一些實施例中，每個第二半導體結構的厚度在約5 μm至約15 μm間。在一些實施例中，穿透這些第二半導體結構200的導通通孔結構400的高度約為50 μm。在一些實施例中，導通通孔結構400的長寬比小於約10:1。在一些比較實施例中，半導體封裝結構中TSV的長寬比大於約10:1。

在一些實施例中，介電填充結構208'的尺寸可根據晶圓廠的佈局設計和製程能力而變化，以容納多個TOV。在一些實施例中，單個半導體晶粒可能包含數千個TOV，用於將其中的接合結構作電性連接。

舉例而言，參考圖3A及3B，其揭示包括三個第二半導體結構200堆疊在第一半導體結構100上。如圖3B所示的實施例，導通通孔結構400包括著落在同一蝕刻停止層上的多個導通通孔單元401。在一些實施例中，每個導通通孔單元401穿透第二半導體結構200中的同一個介電填充結構208'。也就是說，即使在一些實施例中，導通通孔結構400可以由複數個導通通孔單元401所組成，而非單個導電柱，每個第二半導體結構200中介電填充結構208'的數量仍可能保持為一個，用於讓所有的複數個導通通孔單元401穿透之。在一些實施例中，每個導通通孔單元401當的長寬比皆小於約10:1。

如圖3B所示，導通通孔單元401可以與第一BEOL結構104中的同一個金屬層中的不同金屬線相接觸，這反映出導通通孔結構400在提供半導體封裝結構內的電性連接的設計靈活性。

參考圖4，在一些實施例中，導通通孔結構400的一底部400B可能具有朝向第一BEOL結構104凸出的凸部404。也就是說，在第一BEOL結構104中用於讓導通通孔結構400著落的金屬層(例如金屬層104x)的一表面可具有與導通通孔結構400的凸部404相對應的一凹陷輪廓。導通通孔結構400的底部400B的一弧形輪廓可提供第一BEOL結構104中的金屬層與導通通孔結構400的底部400B間額外的接觸表面。在一些實施例中，凸部404最厚處的厚度T1應不少於約120埃(Å)，以確保導通通孔結構400與第一BEOL結構104中金屬層的接觸可靠性。厚度T1應足夠厚，以減少對電性連接(例如金屬層104x和導通通孔結構400)的電遷移影響，因為當厚度T1不少於約120埃(Å)時，導通通孔結構400的一側壁與由凹陷引起的金屬層104x的一凹槽部分接觸。但是，厚度T1不應過厚(例如大於500埃(Å))而在電性連接中引起應力遷移或所謂的應力誘導空洞。因此，凸部404最厚處的厚度T1應不少於約120埃(Å)，且不大於約500埃(Å)。

圖4是用於展示導通通孔結構400與第一BEOL結構104中的金屬層104x的接觸，而圖5A和5B則是用於展示導通通孔結構400與第二BEOL結構204中的金屬層204x的接觸。參考圖5A，在一些實施例中，導通通孔結構400被自第二BEOL結構204的金屬層204x延伸出的一種為環形的一導電圖案210所包圍(即圓環形狀)。在其他實施例中，如圖5B所示，導通通孔結構400至少部分被自第二BEOL結構204的金屬層204x延伸出的一種為截斷環形的一導電圖案212所包圍(即鉗形)。在一些實施例中，導通通孔結構400至少有1/5的周長是與導電圖案212相接觸。在有多個第二半導體結構200堆疊在第一半導體結構100上的情況下，不同第二半導體結構200中的金屬層204x可經由不同的導電圖案而與同一個導通通孔結構400接觸。這些實施例相較於點接觸，可降低導通通孔結構400與第二BEOL結構204中金屬層間的接觸電阻，因此可提升製造的良率。

如先前所示之圖1，在一些實施例中，第一半導體結構100和第二半導體結構200間的介電接合結構300(例如一第一介電接合結構310)包括一第一介電接合層302和一第二介電接合層304。在一些實施例中，除了導通通孔結構400之外，第一介電接合層302和第二介電接合層304在其一接合側不含有導電材料。也就是說，第一介電接合層302和第二介電接合層304用於在這些介電接合層包含全面積的介電材料的情況下進行融合接合。因此，介電接合結構300本身缺乏用於讓第一半導體結構100和第二半導體結構200間為電性連接的導電材料，所以導通通孔結構400是在第一介電接合層302和第二介電接合層304的融合接合後接續形成。

同樣地，在多個第二半導體結構200的堆疊中，第二半導體結構200的第二介電接合層304可以通過融合接合技術與另一介電接合結構300(例如一第二介電接合結構320)相接合。導通通孔結構400可與這些第二半導體結構200中的第二BEOL結構204中的金屬層橫向接觸，因此多個第二半導體結構200的堆疊中的每一個第二半導體結構200中都可以與第一半導體結構100電性連接。

在一些實施例中，導通通孔結構400可連續穿透堆疊中的至少三個第二半導體結構200。在一些實施例中，導通通孔結構400不直接與第二半導體結構200的裝置區段中的一半導體裝置(例如包括FEOL結構和/或MEOL結構等可以形成或嵌入一些半導體裝置的區段，如電晶體結構或電容器)相接觸。換句話說，在本發明的一些實施例中，導通通孔結構400是不同於用於與半導體晶圓中特定半導體裝置進行電性連接的典型TSV。

在一些實施例中，每個第二半導體結構200的厚度可介於約5 μm至約15 μm，而每個介電接合層的厚度可介於約1 μm至2 μm間。因此，在超過約莫三個第二半導體結構200堆疊在第一半導體結構100上的情況下，第二半導體結構200的堆疊厚度可能會大於約50 μm。參考圖6，在一些實施例中，半導體封裝結構可包括與導通通孔結構400A的一端部相接觸的一饋通連接結構500，而另一個導通通孔結構400C則是著落在饋通連接結構500的另一側。導通通孔結構400A的厚度T2不大於約50 μm。在一些實施例中，饋通連接結構500是橫向地被介電材料所包圍。在一些實施例中，饋通連接結構500是位於第二半導體結構200堆疊中的其中一個第二基板202的一表面。

關於製造如圖1所示的半導體封裝結構，特別是製造包含導通通孔結構400的半導體封裝結構的操作，可參考圖7A至7G。如圖7A所示，可接收具有一第一表面600A及相對於第一表面600A的一第二表面600B的第一裝置晶圓600。同樣地，可接收具有一第三表面602A及相對於第三表面602A的一第四表面602B的第二裝置晶圓602。第一裝置晶圓600和第二裝置晶圓602是待進行接合的晶圓。在一些實施例中，形成於第一裝置晶圓600和第二裝置晶圓602上的半導體結構(例如電晶體、電容器等)可具有不同的臨界尺寸(即透過微影操作在晶圓上實現的最小線寬)。在一些例子中，第一裝置晶圓600是具有多個邏輯結構的邏輯晶圓。在一些例子中，第二裝置晶圓602是具有多個記憶結構的記憶體晶圓。由於可實施不同的技術節點來製造第一裝置晶圓600和第二裝置晶圓602，因此第一裝置晶圓600的臨界尺寸與第二裝置晶圓602的臨界尺寸可為不同。在一些實施例中，由於製造第一裝置晶圓600時實施更先進的技術節點，第一裝置晶圓600的臨界尺寸可小於第二裝置晶圓602的臨界尺寸。在其他實施例中，由於製造第二裝置晶圓602時實施更先進的技術節點時，第一裝置晶圓600的臨界尺寸可大於第二裝置晶圓602的臨界尺寸。值得注意的是，當它們由相同的技術節點製造時，第一裝置晶圓600和第二裝置晶圓602的臨界尺寸可能相同。

在一些實施例中，如圖7A所示，在第二裝置晶圓602的示例中，可以在第二基板202的一表面形成一電晶體(例如metal-oxide-semiconductor，MOS結構)。另一個MOS結構可以形成在第一裝置晶圓600的第一基板102的一表面。接下來，如圖7B所示，以實施於第二裝置晶圓602作為展示的例子，於在第二基板202上形成第二MEOL結構203的操作中，可以依次執行一介電層沉積操作、一導電接觸(contact)形成操作和一CMP操作以形成第二MEOL結構203。然後，參照圖7C，可以形成穿透第二MEOL結構203並延伸至第二基板202的一部分的介電填充結構208(或稱為介電填充溝槽)。然而，介電填充結構208的垂直跨度並不受限於此。例如，如圖7D所示，介電填充結構208可以形成在第二基板202、第二MEOL結構203或延伸至第二BEOL結構204中。在一些實施例中，介電填充結構208可以貫穿第二BEOL結構204。在一些實施例中，介電填充結構208的長寬比小於約10:1。在一些實施例中，介電填充結構208延伸至第二基板202的部分的深度在約1 μm至約10 μm間，此取決於半導體產品的特性。在一些實施例中，介電填充結構208可以經由在第二MEOL結構203中形成一個溝槽並延伸至第二基板202，然後通過填充介電材料而形成。在一些實施例中，介電填充結構208的材料包括基於氧化矽的材料。

如圖7D及7E所示，在一些實施例中，第二BEOL結構204可以形成在第二MEOL結構203之上並覆蓋介電填充結構208。第二BEOL結構204包括一個或多個由金屬通孔連接的金屬線，其中在直接位於介電填充結構208上方的一區域(即TOV區域402)內，第二BEOL結構204不具有金屬線、金屬通孔或含有導電材料的元件。

在形成第二BEOL結構204時，第二BEOL結構204的(最上層)金屬層(Mx)204x是被形成以與後續提及的操作中所形成的導通通孔結構400相接觸。因此，金屬層(Mx)204x的一側應至少部分與TOV區域402相重疊，以便後續形成的導通通孔結構400能夠與金屬層(Mx)204x的一側橫向地相接觸。

如圖7F及7G所示，在一些實施例中，可以進行介電層沉積，以提供一介電層206作為第二BEOL結構204的金屬層(Mx)204x的一鈍化層。接著，第二介電接合層304可被形成在介電層上，以供後續的融合接合操作所使用。在一些實施例中，覆蓋在金屬層(Mx)204x上的介電層的材料和第二介電接合層304的材料包括基於氧化矽的材料。

如圖7A到7G所示的操作所準備的第二裝置晶圓602，是被封裝半導體封裝結構中，具有介電填充溝槽的晶圓。換句話說，本發明所述的半導體封裝結構基本上包括一個不具有介電填充溝槽的晶圓及一個或多個具有電填充溝槽的晶圓堆疊在不具有介電填充溝槽的晶圓上。每個具有介電填充溝槽的晶圓中的介電填充溝槽是垂直對齊的，因此導通通孔結構可以穿透這些介電填充溝槽，並橫向地與這些具有介電填充溝槽的晶圓的BEOL結構中的至少一個金屬線相接觸。導通通孔結構可以著落在沒有介電填充溝槽的晶圓的金屬線上，從而電性連接不具有介電填充溝槽的晶圓和堆疊在其上、具有介電填充溝槽的晶圓。

圖8A和8B是展示製備不具有介電填充溝槽的晶圓的例子。如圖8A所示，第一裝置晶圓600可被準備為其在第一基板102的一表面上具有一MOS結構，並且可於第一基板102上形成第一MEOL結構103。第一BEOL結構104可形成於第一MEOL結構103上，其中第一BEOL結構104包括至少延伸至TOV區域402以用於讓導通通孔結構400著落的一金屬線(例如，金屬層(Mx)104x中的金屬線)。在一些實施例中，可以進行介電沉積，以提供一介電層106作為第一BEOL結構104的金屬層(Mx)104x的一鈍化層。如圖8B所示，在一些實施例中，第一介電接合層302可以形成在第一BEOL結構104上，以與前揭圖7G中所展示的第二裝置晶圓602的第二介電接合層304進行融合接合。

如圖9A所示，在一些實施例中，第一裝置晶圓600(即不具有介電填充溝槽的晶圓)和第二裝置晶圓602(即具有介電填充溝槽的晶圓)被布置為經由第一介電接合層302和第二介電接合層304的接觸進行融合接合。第一裝置晶圓600上的第一介電接合層302可因此與第二裝置晶圓602上的第二介電接合層304相接合，以形成第一裝置晶圓600和第二裝置晶圓602間的介電接合結構300。在一些實施例中，第一介電接合層302及第二介電接合層304分別被形成在鄰近第一裝置晶圓600和第二裝置晶圓中的BEOL結構的位置。因此，如圖9A所示，第一裝置晶圓600和第二裝置晶圓602是以面對面的方式被接合(即F2F接合)。

如圖9B至9D所示，在一些實施例中，第二裝置晶圓602可於晶圓薄化操作中被薄化，以自第二裝置晶圓602的第二表面602B暴露出介電填充結構208。為了在第一裝置晶圓600上堆疊超過一個第二裝置晶圓602，如圖9C所示，可接續在經接合結構中的第二裝置晶圓602的薄化側上形成另一個第二介電接合層304。這第二介電接合層304可以用於進一步與另一個第二裝置晶圓602的另一第二介電接合層304進行接合。在圖9D所示的例子中，堆疊在第一裝置晶圓600上的任兩個相鄰的第二裝置晶圓602皆是以面對背的方式被接合(即face-to-back，F2B接合)。通過重複在第二裝置晶圓602上形成第二介電接合層304的操作三次，舉例來說，在此例子中可以將三個第二裝置晶圓602接合到第一裝置晶圓600上方。

更詳細而言，在本發明的半導體封裝結構的實施例中，記憶體堆疊可以包括複數個DRAM或HBM。一些典型的記憶體堆疊可以包括4、8、16或32層。在一些實施例中，DRAM或HBM是被形成在具有介電填充結構(例如第二裝置晶圓602)的裝置晶圓中，而這些DRAM或HBM的堆疊(即記憶體堆疊)，可以經由穿透介電填充結構的導通通孔結構而被電性連接，且導通通孔結構可以著落在接合於記憶體堆疊下方的邏輯晶圓(例如第一裝置晶圓600)的一金屬線上。

如圖9E所示，在一些實施例中，可以通過蝕刻而在每個第二裝置晶圓602的TOV區域402中形成穿透第二BEOL結構204和介電填充結構208的一開口410，且在開口410的方向上的介電接合層亦被蝕刻。介電填充結構208'因而被形成。與圖1中導通通孔結構400的描述類似，圖9E中形成的開口410穿透具有不同介電常數的介電材料堆疊。此外，開口410可以在同一層中實質地被具有不同介電常數的多個材料所包圍。在某些實施例中，開口410的形成是經由單一的蝕刻化學方法所實現。TOV區域402是第二裝置晶圓602的第二BEOL結構204中的無金屬區域、位於第二裝置晶圓的介電填充結構208'投影下方。在形成開口410以在每個第二裝置晶圓602的TOV區域402中穿透第二BEOL結構204和介電填充結構208的操作中，可以利用第一裝置晶圓600的第一BEOL結構104中的金屬線(例如金屬層(Mx)104x中的金屬線)作為蝕刻停止層。在一些實施例中，金屬線因此在開口410的底部具有凹陷輪廓。在一些實施例中，凹陷輪廓的深度不少於約120埃(Å)。在一些實施例中，第二BEOL結構204中的一些金屬線(例如金屬層(Mx)204x中的金屬線)暴露在開口410中，並且將與之後形成的導通通孔結構400相接觸。如圖9F所示，開口410可被填充導電材料以形成導通通孔結構400。

如圖10所示，在導通通孔結構400包含多個導通通孔單元401的實施例中，可形成多個開口410，其中每個開口410穿透每個第二裝置晶圓602的TOV區域402中的第二BEOL結構204和介電填充結構208'，且在開口410的方向上的介電接合層亦被蝕刻。基於封裝設計的考量，該些導通通孔單元401可以被形成為著落在第一裝置晶圓600中第一BEOL結構104中的不同金屬線上。另一方面，圖9F中所示的導通通孔結構400的直徑與圖10所示的每一個導通通孔單元401的直徑是實質上相同。也就是說，在具有不同導通通孔數量的不同實施例中，穿透第二裝置晶圓602堆疊的導通通孔的直徑並不因而有所改變，因為導通通孔的長寬比和長度是實質上相同。

在一些實施例中，第一裝置晶圓600的厚度和每個第二裝置晶圓602的厚度實質上相同。

前述內容概述數項實施例之結構，使得熟習此項技術者可更佳地理解本發明所揭示之態樣。熟習此項技術者應瞭解，其等可容易地使用本發明作為用於設計或修改其他製程及結構之一基礎以實行本發明中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本發明之精神及範疇，且其等可在不背離本發明之精神及範疇之情況下在本發明中作出各種改變、置換及更改。

100:第一半導體結構 100A:第一表面 100B:第二表面 102:第一基板 103:第一中段製程(MEOL)結構 104:第一後段製程(BEOL)結構 104x:金屬層(Mx) 106:介電層 200:第二半導體結構 200A:第三表面 200B:第四表面 202:第二基板 203:第二MEOL結構 204:第二BEOL結構 204x:金屬層(Mx) 206:介電層 208:介電填充結構 208':介電填充結構 210:導電圖案 212:導電圖案 300:介電接合結構 302:第一介電接合層 304:第二介電接合層 310:第一介電接合結構 320:第二介電接合結構 400:導通通孔結構 400A:導通通孔結構 400B:底部 400C:導通通孔結構 401:導通通孔單元 402:TOV區域 404:凸部 410:開口 500:饋通連接結構 600:第一裝置晶圓 600A:第一表面 600B:第二表面 602:第二裝置晶圓 602A:第三表面 602B:第四表面 1041:第一金屬層(M1) T1:厚度 T2:厚度

在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本發明所揭示內容的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小一些特徵的尺寸。

圖1繪示根據本發明一些實施例的半導體封裝結構的剖視圖。

圖2繪示根據本發明一些實施例的半導體封裝結構的剖視圖。

圖3A繪示根據本發明一些實施例的半導體封裝結構的剖視圖。

圖3B繪示根據本發明一些實施例的半導體封裝結構的剖視圖。

圖4繪示根據本發明一些實施例的半導體封裝結構的部分的剖視圖。

圖5A繪示根據本發明一些實施例的半導體封裝結構中的導通通孔結構與金屬線連接的立體示意圖。

圖5B繪示根據本發明一些實施例的半導體封裝結構中的導通通孔結構與金屬線連接的立體示意圖。

圖6繪示根據本發明一些實施例的半導體封裝結構的剖視圖。

圖7A-7G繪示根據本發明一些實施例的用於半導體封裝的半導體結構的製備流程的剖視圖。

圖8A及8B繪示根據本發明一些實施例的用於半導體封裝的半導體結構的製備流程的剖視圖。

圖9A-9F繪示根據本發明一些實施例的形成半導體封裝結構方法的剖視圖。

圖10A及10B繪示根據本發明一些實施例的形成半導體封裝結構方法的剖視圖。

100:第一半導體結構

100A:第一表面

100B:第二表面

102:第一基板

103:第一中段製程(MEOL)結構

104:第一後段製程(BEOL)結構

104x:金屬層(Mx)

106:介電層

200:第二半導體結構

200A:第三表面

200B:第四表面

202:第二基板

203:第二MEOL結構

204:第二BEOL結構

204x:金屬層(Mx)

206:介電層

208':介電填充結構

300:介電接合結構

302:第一介電接合層

304:第二介電接合層

400:導通通孔結構

402:TOV區域

1041:第一金屬層(M1)

Claims (20)

1. 一種半導體封裝結構，其包括： 一第一半導體結構，其包括： 一第一基板；及 一第一後段製程結構，其位於該第一基板上； 一介電接合結構，其位於該第一半導體結構上； 一第二半導體結構，其位於該介電接合結構上，其包括： 一第二後段製程結構，其位於該介電接合結構上；及 一第二基板，其位於該第二後段製程結構上；及 一導通通孔結構，其穿透該第二半導體結構及該介電接合結構，以連接該第一後段製程結構及該第二後段製程結構； 其中該第二基板係具有一介電填充結構形成於其中的一半導體基板，及該第二基板中的導通通孔結構之一部分係被該介電填充結構所環繞。
2. 如請求項1所述的半導體封裝結構，其中該介電填充結構包括遠離該第一半導體結構的一表面，該第二基板包括遠離該第一半導體結構的一表面，該介電填充結構的該表面與該第二基板的該表面齊平。
3. 如請求項1所述的半導體封裝結構，其中該第二後段製程結構包括一介電結構，及其中該導通通孔結構係被布置為穿透該介電填充結構、該介電結構、及該介電接合結構。
4. 如請求項1所述的半導體封裝結構，其中該導通通孔結構的一側向表面係接觸於該第二後段製程結構的一金屬層。
5. 如請求項1所述的半導體封裝結構，其中該第一半導體結構包括一邏輯處理器，及該第二半導體結構包括一DRAM。
6. 如請求項4所述的半導體封裝結構，其中該導通通孔結構係至少部分地被自該第二後段製程結構的該金屬層所延伸出的一導電圖案所環繞。
7. 如請求項1所述的半導體封裝結構，其中該介電填充結構係由一第一介電材料所組成，及該第一介電材料的一介電常數係小於2.5、介於2.5至3.8間、或介於3.8至4.7間。
8. 如請求項6所述的半導體封裝結構，其中該導通通孔結構的一圓周的至少1/5係接觸於該第二後段製程結構的該金屬層。
9. 如請求項1所述的半導體封裝結構，其中該導通通孔結構的一底部具有朝向該第一後段製程結構突出的一突出部，及該突出部的一最厚部分的一厚度係不低於約120 Å。
10. 如請求項1所述的半導體封裝結構，其中該導通通孔結構的一長寬比係小於約10:1。
11. 一種半導體封裝結構，其包括： 一第一晶圓，其具有一第一表面及相對於該第一表面的一第二表面，該第一晶圓包括一金屬層靠近該第一表面； 一第一介電接合結構，其位於該第一晶圓的該第一表面上； 複數個第二晶圓的一堆疊，其位於該第一介電接合結構上；及 一導通通孔結構，其穿透該等第二晶圓的該堆疊及該第一介電接合結構，及著落於該第一晶圓的該金屬層上， 其中該堆疊的每一個第二晶圓包括： 一第三表面及相對於該第三表面的一第四表面； 一裝置區段，其靠近該第四表面； 一互連區段，其靠近該第三表面；及 一介電填充結構，其穿透該裝置區段及接觸於該互連區段， 其中該導通通孔結構係被布置於穿透該介電填充結構。
12. 如請求項11所述的半導體封裝結構， 其中該堆疊的每一個第二晶圓包括靠近該裝置區段的一基板，該介電填充結構包括遠離該第一晶圓的一表面，其中，該第四表面係位於該基板遠離該第一晶圓之一側，且該介電填充結構的該表面與該第四表面齊平。
13. 如請求項11所述的半導體封裝結構，進一步包括一饋通連接結構接觸於該等第二晶圓其中之一者的第四表面，該饋通連接結構係進一步接觸於該導通通孔結構的一端。
14. 如請求項11所述的半導體封裝結構，其中該導通通孔結構連續地穿透該堆疊中的至少三個該等第二晶圓。
15. 如請求項11所述的半導體封裝結構，其中該導通通孔結構是被至少兩個具有不同的介電常數的介電材料所包圍。
16. 一種形成半導體封裝結構的方法，該方法包括： 接收一第一裝置晶圓，其具有一第一表面及相對於該第一表面的一第二表面； 接收一第二裝置晶圓，其具有一第三表面及相對於該第三表面的一第四表面； 自該第二裝置晶圓的該第三表面向該第四表面形成一介電填充結構； 經由一介電接合層而接合該第一裝置晶圓及該第二裝置晶圓；及 形成一導通通孔結構穿透該第二裝置晶圓的該介電填充結構及該介電接合層以到達該第一裝置晶圓。
17. 如請求項16所述的方法，其進一步包括： 在形成該導通通孔結構前，接合至少另一第二裝置晶圓於經結合的該第二裝置晶圓上， 其中每一個第二裝置晶圓係被該導通通孔結構穿透。
18. 如請求項16所述的方法，其進一步包括： 在形成該介電填充結構後，形成一後段製程結構於該第三表面上； 分別形成一第一介電接合層及一第二介電接合層於該第一裝置晶圓的該第一表面及該第二裝置晶圓的該第三表面上； 經布置使該第一裝置晶圓的該第一介電接合層接合於該第二裝置晶圓的該第二介電接合層，以形成介於該第一裝置晶圓及該第二裝置晶圓間的該介電接合層； 自該第四表面薄化該第二裝置晶圓，直到於該介電填充結構自一經薄化第四表面暴露出；及 形成一第三介電接合層於該經薄化第四表面上。
19. 如請求項16所述的方法，其中形成該導通通孔結構之步驟包括： 形成一開口於該介電填充結構、位於該介電填充結構投影下方的該第二裝置晶圓的一後段製程結構的一氧化物通孔區域、及該介電接合層，以在一單一化學蝕刻步驟中暴露該第一裝置晶圓的一金屬層；及 填充一導電材料於該開口中。
20. 如請求項19所述的方法，其中該開口是被至少兩個具有不同的介電常數的介電材料所包圍。