TWI890485B

TWI890485B - 電路、積體電路裝置以及產生內插訊號的方法

Info

Publication number: TWI890485B
Application number: TW113121928A
Authority: TW
Inventors: 林威碩; 陳威志
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2024-04-15
Filing date: 2024-06-13
Publication date: 2025-07-11
Also published as: US20250323634A1

Abstract

本文描述了與相位內插器相關的電路、裝置以及方法。所述相位內插器可包括第一多個功能單元和第二多個功能單元，並可部分地由編碼方案控制。所述相位內插器可被設計成具有一種佈局，使得所述第一多個功能單元在響應所述編碼方案的第一代碼時的導通電阻等於所述第二多個功能單元在響應所述編碼方案的第二代碼時的導通電阻。

Description

電路、積體電路裝置以及產生內插訊號的方法

在本發明的實施例中闡述的技術涉及電路、積體電路裝置以及產生內插訊號的方法。

相位內插器(phase interpolator)是一種電子電路，用於產生一個輸出訊號，所述輸出訊號的特徵在於具有介於兩個輸入訊號的相位之間的中間相位。在某些高速通信系統中，例如高速串列連結(serial link)，相位內插器可用於調整接收資料的取樣相位，從而實現時脈和資料恢復(clock and data recovery，CDR)。

本發明實施例提供一種電路。所述電路包括：第一多工器，被配置為沿第一路徑輸出第一訊號；第二多工器，被配置為沿第二路徑輸出第二訊號，其中，所述第一多工器和所述第二多工器各自配置為接收粗調訊號，所述粗調訊號用於控制所述第一訊號的相位和所述第二訊號的相位；沿著所述第一路徑連接的第一多個功能單元，其中所述第一多個功能單元被配置為接收所述第一訊號作為輸入並輸出第一相移訊號；以及沿著所述第二路徑連接的第二多個功能單元，其中所述第二多個功能單元被配置為將所述第二訊號作為輸入並輸出第二相移訊號，其中，所述第一多個功能單元和所述第二多個功能單元被配置為接收細調訊號，所述細調訊號被配置為控制所述第一多個功能單元中的第一數量的處於導通狀態的功能單元以及所述第二多個功能單元中的第二數量的處於導通狀態的功能單元，且其中，所述第一路徑和所述第二路徑相交，使得所述第一相移訊號和所述第二相移訊號組合而形成內插訊號，所述內插訊號包括介於第一訊號的相位和第二訊號的相位之間的相位。

本發明實施例提供一種積體電路裝置。所述積體電路裝置包括：取樣器，被配置為接收輸入資料訊號；數位濾波器，被配置為從所述取樣器接收取樣訊號；控制器，被配置為基於從所述數位濾波器接收到的濾波後訊號，產生控制訊號；以及相位內插器，被配置為接收來自所述控制器的所述控制訊號以及來自參考迴路的時脈訊號，並輸出內插訊號，其中，所述相位內插器包括功能單元陣列，所述功能單元陣列被分為第一半部分和第二半部分，每個半部分包括相同數量的功能單元，且所述相位內插器被配置為：平衡響應於第一細調代碼而橫跨所述第一半部分的所述功能單元的導通電阻以及響應於第二細調代碼而橫跨所述第二半部分的所述功能單元的導通電阻。

本發明實施例提供一種產生內插訊號的方法。所述產生內插訊號的方法包括：經由第一多工器，產生第一訊號，其中所述第一訊號具有基於施加到所述第一多工器的第一粗調代碼的相位；經由第二多工器，產生第二訊號，其中所述第二訊號具有基於施加到所述第二多工器的第二粗調代碼的相位；經由第一多個功能單元，對所述第一訊號施加第一相位偏移，以產生第一相移訊號，其中所述第一相位偏移的大小由細調代碼來決定；經由第二多個功能單元，對所述第二訊號施加第二相位偏移，以產生第二相移訊號，其中所述第二相位偏移的大小由所述細調代碼來決定；以及經由組合所述第一相移訊號和所述第二相移訊號，來產生所述內插訊號。

101:取樣器

103:數位濾波器

105:相位內插器控制器

107:相位內插器

201、203、205、MUXA、MUXB:多工器

207、209、307、309、607、609:反相器陣列

211:輸出反相器

250、730:表

260、481、483、725:圖表

311、311A、311B、407、409、411、661:功能單元

507、509、807、809、907、909:功能單元陣列

861、961:洩流器

1100、1120:系統

1102、1127:處理系統

1104、1137:電子電路設計引擎

1107、1130、1158、1159:記憶體

1108、1132、1183、1184、1188:資料儲存

1110、1134:胞元資料庫

1112、1138:電路設計

1122:使用者個人電腦

1124:伺服器

1128:網路

1150:電腦架構

1152:匯流排

1154:中央處理器

1179:鍵盤

1180:顯示器

1181:輸入裝置

1182:通訊埠

1185:硬碟

1187:顯示器介面

1190:磁碟控制器

Fout、FOUT:輸出訊號

PI_OUT:訊號

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解本揭露的各方面。需要說明的是，依照業界標準慣例，各特徵並未依比例繪製。實際上，為了討論上的明確性，各個特徵的尺寸可以任意增加或減少。

圖1是根據一實施例所描繪的基於相位內插器的時脈與資料恢復電路(Phase Interpolator based clock and data recovery circuit，PI-based CDR)的電路圖。

圖2A到圖2D是根據一實施例的相位內插器的相關的圖表。圖2A是根據一實施例所描繪的相位內插器的電路圖，圖2B是根據一實施例所描繪的相位內插器的編碼方案表，圖2C是根據一實施例所描繪的相位內插器的相位偏移與編碼方案之間的關係的圖表，以及圖2D是根據一實施例所描繪的相位內插器引起的訊號相位變化的訊號圖。

圖3A和圖3B是根據一實施例所描繪的相位內插器的電路圖。

圖4A和圖4B是根據一實施例所描繪的相位內插器的佈局示意圖以及根據一實施例所描繪的相位內插器的性能的圖表。

圖5是根據另一實施例所描繪的相位內插器的佈局的示意圖。

圖6A和圖6B是根據一實施例所描繪的相位內插器的電路圖。

圖7是根據一實施例所描繪的相位內插器的性能的圖表。

圖8是根據一實施例所描繪的相位內插器的佈局的示意圖。

圖9是根據一實施例所描繪的相位內插器的佈局的示意圖。

圖10是根據一實施例繪製相位內插器的模擬結果圖。

圖11A、圖11B和圖11C是示意性系統的方塊圖，用於實現本文所述的積體電路設計方法。

圖12是根據一實施例所描繪的產生內插訊號的方法的流程圖。

以下公開內容提供許多不同的實施例或範例，用於實現所提供主題的不同特徵。下文描述了元件和佈置的具體範例，以簡化本公開內容。當然，這些僅是範例，並非意在限制。舉例而言，在下文的描述中，第一特徵在第二特徵之上或之上形成可包括第一和第二特徵直接接觸形成的實施例，並且還可包括在第一和第二特徵之間形成額外特徵的實施例，使得第一和第二特徵可能不直接接觸。此外，本公開內容可在一些不同範例中重複參考數字和/或字母。這種重複是為了簡單和清晰的目的，其本身並不指示所討論的各種實施例和/或配置之間的關係。

此外，本文中可能會使用空間相對術語，例如「beneath」、「below」、「lower」、「above」、「upper」等，以便於描述如圖所示之一個元件或特徵與另一個元件或多個特徵之間的關係。空間相對術語旨在涵蓋裝置在使用或操作中的不同方向，以及圖中所示的方向。裝置可以在其他方向上定向(旋轉90度或其他方向)，而本文中使用的空間相對描述符可以相應地解釋。

本揭露描述了一些實施例。在這些實施例所描述的階段之前、期間和/或之後，可以提供額外的操作。對於不同的實施例，可以替換或消除所描述的一些階段。可以在電路中增加額外的特徵。對於不同的實施例，以下描述的一些特徵可以被替換或消除。雖然一些實施例討論了以特定順序執行的操作，但是這些操作可以以另一個邏輯順序執行。

如上所述，高速通訊系統，包括高速序列連結，可採用相位內插器，以調整訊號相位並實現時脈和資料恢復。在一些電路設計中，相位內插器可包括具有不同驅動能力的兩個反相器，以產生不同的相位輸出。所述結構可表現出改善的功耗和良好的面積特性，但在積分非線性(integral non-linearity，INL)和差分非線性(differential non-linearity，DNL)方面通常具有相應的缺點，其中INL衡量輸出訊號相對於理想直線的偏差，而DNL衡量內插器的測量步長(step size)與期望步長之間的差異。次優的(sub-optimal)INL和DNL特性可能導致輸出不一致和不準確。因此，期望一種相位內插器設計，所述設計實現基於反相器設計的改善的功耗和面積，同時減輕INL和DNL特性的退化。

本文所描述的實施例涉及具有平衡積分非線性(INL)和微分非線性(DNL)的趨勢的相位內插器。在一些實施例中，相位內插器可包括特定佈局，其可實現改善的INL和DNL的性能。此外，本文所述的相位內插器可包括洩流路徑(bleeder path)，其可導致改善的INL和DNL性能，並防止非單調現象(non-monotonic phenomena)的發生。本文所述實施例提供的改善的INL和DNL性能可導向更精確的相位內插和改善的資料恢復特性。

圖1是根據一實施例所描繪的基於相位內插器的時脈和資料恢復電路(PI-based CDR)的電路圖。所述電路可被配置成從輸入資料訊號中恢復資料。所述電路可包括反饋迴路(feedback loop)。在反饋迴路中，相位內插器107、取樣器101、數位濾波器103和相位內插器控制器(PI控制器)105以迴路方式連接，以便從輸入資料訊號中恢復資料。PI-based CDR可被製造成離散的積體電路、裝置或晶片。或者，PI-based CDR可以是更大的積體電路、裝置、晶片內的電路。

在一實施例中，取樣器101可接收輸入資料訊號。取樣器101可被配置為對所述輸入資料訊號進行取樣，在特定點擷取(capture)資料，並將取樣訊號(sampled signal)輸出到數位濾波器103。取樣點可由從相位內插器107提供給取樣器101的訊號來得知。數位濾波器103可包括例如N位元二進位計數器(binary counter)。數位濾波器可被配置為將訊號傳遞給PI控制器105。PI控制器105可使用從數位濾波器103接收的訊號，來產生用於調整相位內插器107的控制訊號。基於從PI控制器105接收的控制訊號和從參考迴路接收的訊號，相位內插器107提供可用於從輸入資料訊號中恢復資料的時脈訊號。參考迴路可包括例如鎖相迴路(phase-locked loop，PLL)或延遲鎖定迴路(delay-locked loop，DLL)。

根據本文所描述的實施例，相位內插器107可包括基於反相器的相位內插器，所述相位內插器展現出良好的功耗特性，並與其他PI結構相比具有較小的佔用面積。此外，相位內插器107可包括一種配置成改善輸出訊號的INL和DNL的特性的佈局。舉例而言，如下面將更詳細地描述的，相位內插器107可包括特定佈局和/或洩流路徑，從而在改變相位輸入時導向平衡的INL/DNL的趨勢。

圖2A到圖2D是關於根據一實施例的相位內插器。圖2A為根據一實施例的相位內插器的電路圖，圖2B為根據一實施例的相位內插器的編碼方案表，圖2C為根據一實施例的相位內插器的相位偏移與編碼方案之間的關係的圖表，且圖2D為根據一實施例的相位內插器所引起的訊號的相位變化的訊號圖。

如圖2A所示，相位內插器可包括兩個訊號路徑，路徑A和路徑B。相位內插器可被配置成：對路徑A上的訊號和路徑B上的訊號的相位進行內插，使得相位內插器輸出具有介於沿路徑A行進的訊號和沿路徑B行進的訊號之間的相位的訊號Fout。

相位內插器可以包括多個多工器201。所述多個多工器可以包括位於路徑A上的第一多工器205(MUXA)和位於路徑B上的第二多工器203(MUXB)。在一實施例中，多工器MUXA和MUXB可以包括6對1多工器，6對1多工器被配置為接收六個輸入並產生相應的輸出。如下文關於圖2B所述的更多細節，MUXA和MUXB的輸入可以包括具有六種不同狀態的粗調(coarse tune，CT)代碼(code)。CT代碼可以包括灰色代碼(Gray code)，灰色代碼提供響應於CT代碼的變化而在相位偏移中的單調的變化(monotonic change)。雖然描述了包括6對1多工器的實施例，但值得注意的是，本文所述的電路、方法和裝置並不限於此，並且可以包括具有不同數量的輸入和編碼的多工器和編碼方案。

根據CT代碼，MUXA和MUXB各自可產生輸出訊號，所述輸出訊號對輸入訊號施加特定的相位偏移。這些輸出的粗調訊號可分別沿路徑A和路徑B，傳輸到路徑A上的第一反相器陣列207和路徑B上的第二反相器陣列209。反相器陣列207和209可對每條路徑上的訊號提供細調(fine tuning)。粗調和細調的組合可允許相位內插器具有更高的解析度，從而實現更精確的時脈和資料恢復。在一實施例中，每個反相器陣列可包括32個功能單元(functional unit)，32個功能單元可以單獨地開啟(turn on)和關閉(turn off)。這可以提供32種細調(fine tune)的增量(increment)，每個增量對輸入訊號施加不同程度的相位偏移。細調的增量在每個粗調的增量內提供較小的相位偏移的步長，從而允許對相位偏移進行更大程度的整體控制。

從反相器陣列207和209輸出的訊號可分別沿路徑A和路徑B傳輸，並可進行組合以產生可由輸出反相器211接收而作為輸入的訊號PI_OUT。輸出反相器211接著可產生輸出訊號Fout，輸出訊號Fout的相位介於沿路徑A從多工器A傳遞的訊號的相位與沿路徑B從多工器B傳遞的訊號的相位的之間。

圖2B是根據一實施例所描繪的相位內插器的編碼方案的表格。表250描繪了12相位的相位內插器的編碼方案，並將編碼方案的CT代碼與對MUXA和MUXB賦予的相應的相位偏移進行對照。表250還描繪了細調代碼(FT代碼)為了賦予小於CT代碼的變化所賦予的相位偏移的增量的相位偏移而變化的方式。CT代碼可包括使用二進制灰色代碼方案的6個代碼。

在一實施例中，CT代碼000和FT代碼31可描述相位內插器的初始條件。在操作中，CT代碼000可控制MUXA和MUXB，並可指定MUXA的相位偏移為0度，MUXB的相位偏移為30度。根據本文實施例的相位內插器接著可使用細調，以達到特定的輸出相位。舉例而言，當初始FT代碼為31時，沿路徑A的反相器可開啟(turned on)，而沿路徑B的反相器可關閉(turned off)。這可對應為具有與MUXA的相位偏移一致的相位偏移的輸出訊號。為了改變輸出訊號Fout的相位，通過路徑A的FT代碼可從31遞減到0。當FT代碼以這種方式偏移時，輸出訊號Fout的相位可以更符合來自MUXB的輸出而偏移。細調代碼中的每個離散的變化可改變路徑A的輸出對輸出訊號Fout的貢獻以及路徑B的輸出對輸出訊號Fout的貢獻的相對強度。當FT代碼從31偏移到0時，路徑A的貢獻可減弱，而路徑B的貢獻可通過相應的偏移而增強。

這種關係可以用數學方式表示。在一實施例中，每個陣列可以包括32個功能單元。在每個細調代碼下，處於導通狀態(on-state)的功能單元的總數可以等於32，並且沿著每條路徑的"導通的"功能單元的數量可以由細調代碼來決定。舉例而言，如果沿著路徑A有30個單元處於導通狀態，則沿著路徑B可能有2個單元處於導通狀態。雖然示出並描述了沿每條路徑具有32個功能單元的實施例，但根據實施例的相位內插器並不限於此。舉例而言，每條路徑可以具有N個功能單元。沿著路徑A可能有A個功能單元處於導通狀態，並且沿著路徑B可能有B個功能單元處於導通狀態，只要滿足關係A+B=N即可。

在操作中，這可以允許輸出訊號Fout的相位以小的、細調的增量而改變。舉例而言，如上所描述的並如表250所示，相位內插器的初始狀態可以由MUXA和MUXB的CT代碼均為000以及通過路徑A的初始的FT代碼為31來表徵。CT代碼000可對應於通過MUXA的0度的相位偏移以及MUXB的30度的相位偏移。初始FT代碼可導致輸出訊號Fout完全偏向路徑A，從而產生0度的相位偏移。

當FT代碼沿路徑A從31遞減到0時，平衡可能轉向路徑B，且當FT代碼沿路徑A為0時，輸出訊號Fout可能完全偏向路徑B，導致30度的相位偏移。為繼續到更大的相位偏移，CT代碼可被改變。在一實施例中，MUXA的CT代碼首先遞增，而MUXB的CT代碼保持相同。如表250所示，MUXA的下一個CT代碼可賦予60度的相位偏移。因此，在此時，相位內插器可在MUXB的30度的相位偏移(在CT代碼000時)與MUXA的60度的相位偏移(在CT代碼001時)之間轉換。為了將相位偏移從30度增加到60度，FT代碼可被改變，以將加權平均從完全在路徑B側轉回到路徑A。

圖2C更詳細地顯示了此偏移，圖2C是一個圖表260，描繪了輸出訊號Fout的的相位偏移作為相位內插器代碼(PI code)的函數。在一實施例中，初始條件具有MUXA和MUXB的CT代碼為000且路徑A的FT代碼為31，可能導致0度的相位偏移。隨著FT代碼從31減小到0，相位偏移可能增加到MUXB的相位偏移的值為30度。此增加如圖2C的"A區"所示。

在一實施例中，當路徑A的細調代碼達到0時(如圖2C所示，FT(A)=0)，輸出訊號Fout的相位偏移可與MUXB的相位偏移對齊，其可為30度。為了達到更大的相位偏移，MUXA的粗調可遞增，如垂直虛線所示。然後，FT代碼從0遞增回到31，以便將相位偏移從對應於MUXB的相位偏移的30度的相位偏移增加到對應於MUXA的相位偏移的60度的相位偏移。此增加如圖2C的"B區"所示。橫跨(across)A區和B區的相位偏移將在下文中參考圖2D進行更詳細的描述。

圖2D是根據一實施例所描繪的相位內插器引起的訊號相位變化的訊號圖。圖2D示出了輸出訊號Fout的相位偏移如何根據相位內插器的粗調和細調而變化。在一實施例中，第一編碼方案，例如CT代碼為000且通過路徑A的FT代碼為31，可能導致如231所示的0度的相位偏移。在此編碼下，MUXA可控制輸出訊號Fout的相位。如上文參考圖2C所述，當FT代碼在A區域變化時，輸出訊號的控制可從MUXA轉移到MUXB。當通過路徑A的FT代碼達到0時，這可導致如233所示的30度的相位偏移。介於31和0之間的FT代碼可導致中間的相位偏移，如237所示。

對於大於30度的相位偏移，編碼方案可增加MUXA的粗調，這可能導致MUXA的相位偏移為60度。通過將路徑A的FT代碼從0遞增回31，可獲得30度到60度之間的相位偏移。如上參照圖2C所述，這些相位偏移在B區中表示。通過以這種方式遞增FT代碼，輸出訊號的控制可從MUXB切換回MUXA。當路徑A的FT代碼達到31時，如235所示，這可能導致60度的相位偏移。介於0和31之間的FT代碼可產生中間的相位偏移，如239所示。

為了獲得超過60度的更大的相位偏移，這種模式可以按照圖2B中的表250所示的方式繼續。舉例而言，在FT代碼將全部移回朝向MUXA之後，產生60度的相位偏移，MUXB的粗調可以遞增，同時保持MUXA的CT代碼相同。這可能導致相位內插器輸出一個相位介於60度(在FT代碼31時)和90度(在FT代碼0時)之間的輸出訊號Fout。通過用盡所有CT代碼的相位，根據本文所述實施例的編碼方案可以提供從0度的相位偏移到360度的相位偏移的整個頻譜的增量相位調諧(tuning)。所述編碼方案的電路實現在下文中參照圖3A-3B進行了更詳細的描述。

圖3A到3B為根據一實施例所描繪的相位內插器的電路圖。具體而言，圖3A和3B描繪根據一實施例的相位內插器的路徑A和路徑B上的反相器。圖3A為描繪在FT代碼=0的條件下，路徑A上的反相器陣列307和路徑B上的反相器陣列309的電路圖。圖3B為描繪在FT代碼=1的條件下，路徑A上的反相器陣列307和路徑B上的反相器陣列309的電路圖。每個反相器陣列可包括多個功能單元311，多個功能單元311包括反相器結構並被配置為接收細調訊號FT。每個功能單元可包括被佈置成形成反相器的電晶體以及其他組件，例如電阻，以便在導通狀態下引入指定的相位變化。在一實施例中，每條路徑可包括32個功能單元，編號從0到31。這可提供每個粗調內的32個離散的細調相位。

細調訊號可控制每個陣列中有多少個反相器被開啟。舉例而言，在圖3A中，代碼FT=0可能導致路徑A上的功能單元反相器陣列307沒有任何反相器被啟用。代碼FT=0可能相應地導致路徑B上的反相器陣列309的所有32個功能單元被啟用。因此，在FT=0時，輸出訊號FOUT完全偏向路徑B上反相器陣列309的輸出。

為了產生不同的相位變化，可以改變細調代碼，使路徑A上的一些功能單元開啟，同時關閉路徑B上相應數量的功能單元。舉例而言，圖3B描繪了FT=1的情況。這個代碼可能導致反相器陣列307的單一功能單元311A開啟，而反相器陣列309的單一功能單元311B關閉。這可能會使輸出訊號的加權平均值略微偏向路徑A的訊號。細調朝向FT=1的每個增量可能導致路徑A上的另一個功能單元開啟，同時關閉路徑B上的相應的功能單元。

在本文所描述的實施例中，細調代碼的每次增量或減量可產生精確且均勻間隔的相位變化。本文所描述的實施例還可包括佈局和設計特徵，以提供對CT代碼增量和減量之間的間距的更多控制和精確度。這可導致更佳的INL和DNL的特性，從而改善CDR。

具體而言，這些結果可經由相位內插器的平面規劃(floorplan)和佈局設計來實現。產生這種平面規劃的過程可能發生在相位內插器的IC設計階段，或者發生在包括相位內插器的積體電路或裝置的IC設計階段。為了產生期望的平面規劃和佈局，設計者可產生初始設計，所述初始設計可由軟體設計工具接收，例如電子設計自動化(electronic design automation，EDA)或電腦輔助設計(computer aided design，CAD)工具。設計者可使用這些工具產生最佳化的平面規劃和設計佈局，以提高相位內插器的效能。在成功設計和測試之後，可基於此佈局製造出積體電路。

圖4A是根據一實施例所描繪的相位內插器的佈局的示意圖。所述相位內插器可包括陣列式(arrayed)佈局，使得沿路徑A的功能單元407的陣列佈置在佈局的一側，且沿路徑B的功能單元409的陣列佈置在佈局的另一側。每個陣列407/409可包括多個功能單元411，且每個陣列接收細調代碼FT<31：0>，細調代碼FT<31：0>在操作期間可指示在每個陣列中開啟的功能單元411的數量。功能單元407/409的陣列可包括如上參考圖2A-3B所述的反相器陣列。

所述佈局可包括將相位內插器的功能單元411分成兩半，一半沿路徑A，另一半沿路徑B。舉例而言，第一多個功能單元可佈置在第一陣列407中，所述第一陣列包括各個功能單元411的第一有序排列(ordered arrangement)。第二多個功能單元可佈置在第二陣列409中，所述第二陣列包括其中各個功能單元411的第二有序排列。

每個功能單元陣列可產生一個輸出訊號，其相位由編碼方案來確定，且這些輸出訊號可組合形成一個訊號PI_OUT。相位內插器還可包括一個輸出反相器，輸出反相器將訊號PI_OUT作為輸入訊號並輸出最終內插的輸出訊號FOUT。

在一實施例中，每個陣列內的功能單元的佈局可以被決定為：使得路徑A和路徑B具有平衡的導通電阻值FT=1和FT=30。這樣的做法可以為粗調增量和減量提供更加均勻的步長，從而改善INL和DNL的特性。這可以經由安排功能單元，編號為0-31，以平衡和優化路徑A和路徑B上的導通電阻的方式來實現。具體而言，路徑A和路徑B上的導通電阻可以被平衡，使得在FT=1時路徑A上的導通電阻(RA1)與在FT=30時路徑B上的導通電阻(RB30)匹配，並且在FT=30時路徑A上的導通電阻與在FT=1時路徑B上的導通電阻匹配。

在一實施例中，功能單元陣列407和功能單元陣列409的功能單元可包括陣列式佈局，意指單元0-31是按照一匹配順序排列，如圖4A所示。據此，相位內插器可被配置成當一細調調整導致功能單元陣列407的特定功能單元改變狀態時，反相器陣列409的相同功能單元可能發生一相應變化。舉例而言，從FT=0到FT=1的變化將導致反相器陣列409的功能單元31開啟，並導致反相器陣列407的功能單元31關閉。

在一實施例中，細調代碼FT=1和FT=0可表示在粗調增量或減量後的第一次細調。舉例而言，在關於圖2A-3B所描述的上述編碼方案中，細調代碼可從0遞增到31，此時如471所示實施粗調。為繼續所述趨勢，細調代碼接著從31變回0，以FT=30作為粗調後的第一細調代碼。細調代碼接著可遞減回0，然後實施另一粗調，而下一個細調代碼可為FT=1。平衡導通電阻，使得RA1=RB30且RA30=RB1，可為每次粗調提供更對稱的步長。

這些改進如圖4B所示，圖4B描繪第一圖表481，第一圖顯示了根據本文所描述的實施例的包括陣列式佈局的PI編碼方案與步長的關係，相較於第二圖表483，第二圖表483描繪未包括陣列式佈局的相位內插器的編碼方案與步長的關係。

圖表481和483中的垂直虛線表示在31個細調後，編碼方案可提供粗調。由於圖表481的相位內插器的陣列式佈局，在粗調中峰值和最小值是一致的。相比之下，圖表483的相位內插器可能不包括這種陣列式佈局，在不同的粗調中遭受不同的峰值和不同的最小值。這可能導致相位內插器的輸出相位的間距均勻度的變化，這會對INL、DNL和相位內插器的精度產生負面影響。

圖5是根據另一實施例所描繪的相位內插器佈局的示意圖。類似於上面所描述圖4A，圖5的相位內插器可包括橫跨路徑A的第一功能單元陣列507和橫跨路徑B的第二功能單元陣列509。每個功能單元陣列可包括多個功能單元的排列。反相器陣列可根據輸入訊號和施加的CT代碼和FT代碼產生訊號PI_OUT，相位內插器接著可使用所述訊號而產生具有介於輸入到路徑A的訊號和輸入到路徑B的訊號的相位之間的相位的輸出訊號FOUT。

在一實施例中，相位內插器可具有鏡像式(mirrored)佈局，意指第一陣列507和第二陣列509的功能單元0可配置在相位內插器的中心附近。具有鏡像式佈局的相位內插器也可併入針腳順序修改(pin order modification)，以實現上述的平衡的導通電阻。在一實施例中，在FT=0時，沿路徑A的所有32個單元可能開啟，而沿路徑B的所有32個功能單元可能處於關閉狀態。在FT=1時，沿路徑B的第一功能單元可能開啟，而沿路徑A的第一功能單元可能關閉。根據本文所述實施例的針腳順序修改(pin order modification)的操作使得當路徑B的功能單元0開啟時，路徑B的功能單元31關閉。

類似地，在FT=30的情況下，路徑B上的31個功能單元可能被開啟，而路徑A上只有1個功能單元被開啟。相較於讓路徑B上唯一關閉的功能單元和路徑A上唯一開啟的功能單元是相同的功能單元，針腳順序修改允許路徑B的功能單元31關閉，而路徑A的功能單元0開啟。這使得相位內插器能夠維持上述對稱的、平衡的導通電阻，從而獲得更好的INL和DNL的特性。

本文所述的編碼方案可被配置為單調的，使得任何調諧的增量應產生相應的相位變化增加。然而，在某些不利條件下，粗調變化後的第一次FT碼變化可能會引入非單調現象，其是指在粗調變化後的第一次增量導致小於期望的(甚至是負的)相位變化的情況。

為了解決此問題，根據本文所述的實施例的相位內插器可將洩流路徑併入電路中。所述洩流路徑可包括加入到路徑A和路徑B的恆導通的(always on)功能性路徑，以增加下拉電流路徑，並避免增量之間的直流位準差異所導致的非單調特性的情況。

圖6A和6B是根據一實施例所描繪的相位內插器的電路圖。在一實施例中，相位內插器的反相器陣列607和609可包括作為洩流單元(bleeder unit)的恆導通的功能單元661。反相器陣列607/609也可被稱為功能單元陣列，且圖6A和6B中所描繪的電路的佈局可對應於上文關於圖4A和圖5所描述的陣列式佈局或帶針腳修改的鏡像式佈局。洩流單元661可為相位內插器增加拉低電流路徑。結合洩流單元661可減小相鄰的細調代碼之間的DC電位差，從而減輕非單調變化的風險。

舉例而言，圖6A是描繪處於FT=0的條件下的包括洩流路徑的相位內插器的電路圖。在此條件下，路徑B上的所有功能單元可能處於關閉狀態，但恆導通洩流單元661除外。圖6B是描繪處於FT=1的條件下的圖6A的相位內插器的電路圖。在此條件下，路徑B上的功能單元被開啟，而路徑A上的功能單元被關閉。引入恆導通洩流單元661有助於開啟路徑B上的此功能單元的過程，因為恆導通洩流單元661引入了下拉電流路徑。因此，相位內插器可以通過在切換步驟之間的對稱DC電位情況來表徵。

在包括洩流路徑的實施例中，粗調後第一增量的步長可能取決於洩流路徑的強度。所述步長可包括編碼方案的最大步長。為了實現相位內插器的最佳性能，橫跨代碼變化的最大步長與最小步長的比例可被最小化。因此，通過調整洩流路徑的強度，步長的比例可被改變，且最小步長比例可被實現。這在下文中參照圖7進行了更詳細的描述。

圖7是根據一實施例所描繪的相位內插器的性能的圖表。具體而言，圖表725描繪根據一實施例的相位內插器在編碼方案中的步長。圖表725顯示模擬三種不同強度的洩流路徑的結果。所模擬的洩流路徑包括按照強度遞增的順序的洩流1、洩流2和洩流3。如圖表725所示，洩流路徑越強，粗調後第一增量的步長越大。

在圖表725中，X1可表示洩流1引入的最大步階，X2可表示洩流2引入的最大步階，且X3可表示洩流3引入的最大步階。這些步長的大小，連同每個洩流電阻引入的最小步階的大小，詳細地顯示在表730中。對於本文所描述的實施例，可選擇所實施的洩流的強度，以使洩流所引入的步長比最小化。

圖8是根據一實施例所描繪的相位內插器的佈局的示意圖。在一實施例中，相位內插器可包括如上文關於圖4A所描述的陣列式佈局，以及如上文關於圖6A-6B所描述的洩流路徑。舉例而言，相位內插器可包括沿路徑A的第一功能單元陣列807和沿路徑B的第二功能單元陣列809。相位內插器的功能單元可佈置成陣列式佈局。相位內插器還可包括連接到每條路徑的洩流器861。如上所述，洩流器861可包括始終開啟的功能單元。此佈局可導向平衡的導通電阻，並可避免非單調現象。

圖9是根據一實施例所描繪的相位內插器的佈局圖。在一實施例中，相位內插器可包括如上文關於圖5所描述具有針腳修改的鏡像式佈局和洩流路徑。舉例而言，相位內插器可包括沿路徑A的第一功能單元陣列907和沿路徑B的第二功能單元陣列909。相位內插器的功能單元可佈置成具有針腳修改的鏡像式佈局。相位內插器還可包括連接到每條路徑的洩流器961。如上所述，洩流器961可包括始終開啟的功能單元。此佈局可導向平衡的導通電阻，並可避免非單調現象。

圖10是根據一實施例所描繪的相位內插器的模擬結果圖。圖10描繪了對包括陣列式平面圖和洩流路徑的相位內插器執行模擬的結果。所述模擬顯示了0到360度之間的相位偏移的結果。結果可指出此類相位內插器可實現對稱的步長並避免非單調現象。

如上所述，在一些實施例中，本文所描述的相位內插器的佈局可使用電子工具或系統產生。舉例而言，如本文所描述的製造相位內插器的方法可包括使用此類工具或系統設計佈局，並基於所設計的佈局製造電路或裝置。如下文更詳細描述，可使用計算機系統實施包括根據本文所述實施例的相位內插器的電路或裝置的設計方法。

圖11A、11B和11C描繪了用於實現本文所述方法的示例系統，用於設計所述佈局以及基於所述佈局產生和製造電路和器件。舉例而言，圖11A描繪了一個示例性的系統1100，其包括一個獨立的電腦架構，其中處理系統1102(舉例而言，位於給定電腦中或位於彼此分離和不同的多個電腦中的一個或多個電腦的處理器)包括在處理系統1102上執行的電腦實現的電子電路設計引擎1104。除了一個或多個資料存儲1108之外，處理系統1102還可以存取計算機可讀存儲器1107。處理系統1102的一個或多個處理器可以與計算機可讀存儲器1107通訊，計算機可讀存儲器1107可以存儲指令，當執行指令時，命令一個或多個處理器執行本文所述方法的操作。一個或多個資料儲存1108可以包括胞元資料庫1110以及電路設計資料庫1112。在一實施例中，胞元資料庫1110可以包括類比胞元庫。處理系統1102可以是分佈式並行運算環境，可用於處理非常大規模的資料集。

圖11B描繪一種包括客戶端-伺服器架構的系統1120。一個或多個使用者個人電腦1122經由一個或多個網路1128存取一個或多個伺服器1124，所述一個或多個伺服器1124在處理系統1127上運行電子電路設計引擎1137。所述一個或多個伺服器1124可存取電腦可讀記憶體1130以及一個或多個資料儲存裝置1132。所述一個或多個資料儲存1132可包括胞元資料庫1134以及電路設計資料庫1138。

圖11C示出了獨立的(standalone)電腦架構1150的示例性硬體的區塊圖，如圖11A所示的架構，其可用於包括和/或實現本公開內容的系統實施例的程式指令。匯流排1152可用作互連所示硬體的其他組件的資訊高速公路。標記為中央處理器(central processing unit，CPU)(舉例而言，在給定電腦或多個電腦中的一個或多個電腦處理器)的處理系統1154，可執行程式所需的計算和邏輯運算。非暫態處理器可讀儲存媒體，如唯讀記憶體(read only memory，ROM)1158和隨機存取記憶體(random-access memory，RAM)1159，可與處理系統1154通訊，並可包括用於執行設計積體電路方法的一個或多個程式指令。程式指令可儲存在非暫態電腦可讀儲存媒體上，如磁碟、光碟、可記錄記憶裝置、快閃記憶體或其他實體儲存媒體。

在圖11A、11B和11C中，電腦可讀記憶體1107、1130、1158、1159或資料儲存1108、1132、1183、1184、1188可包括用於儲存和關聯在設計積體電路之範例系統中使用的各種資料之一或多個資料結構。舉例而言，儲存在上述任一位置的資料結構可用於儲存來自XML檔案的資料、初始參數、和/或本文所述其他變數的資料。磁碟控制器1190將一或多個選用的磁碟機介面到系統匯流排1152。這些磁碟機可以是外部或內部軟碟機，如1183、外部或內部CD-ROM、CD-R、CD-RW或DVD光碟機，如1184、或外部或內部硬碟，如1185。除了實體磁碟機之外，系統匯流排1152可與雲端虛擬磁碟機通訊。如前所述，這些各種磁碟機和磁碟控制器是選用裝置。

元件管理器、即時資料緩衝器、輸送器、檔案輸入處理器、資料庫索引共用存取記憶體載入器、參考資料緩衝器和資料管理器各自可包括儲存在連接到磁碟控制器1190的一個或多個磁碟機、ROM 1158和/或RAM 1159中的軟體應用程式。處理器1154可根據需要存取一個或多個元件。顯示介面1187可允許來自匯流排1152的資訊以音訊、圖形或文字數字格式顯示在顯示器1180上。與外部裝置的通訊可選擇性地使用各種通訊埠1182進行。除了這些電腦類型的元件之外，硬體還可包括資料輸入裝置，例如鍵盤1179或其他輸入裝置1181，例如麥克風、遙控器、指標器、滑鼠和/或搖桿。

此外，本文所述的方法及系統可在多種不同類型的處理裝置上實施，其中程式碼包括可由裝置處理子系統執行的程式指令。軟體程式指令可包括原始碼、目的碼、機器碼，或任何其他儲存的資料，所述資料可操作處理系統以執行本文所述的方法和操作，並且可以任何適當的語言提供，例如C、C++、JAVA或任何其他合適的程式設計語言。然而，也可使用其他實施方式，例如韌體，甚至是經適當設計的硬體，其配置為執行本文所述的方法和系統。

系統和方法的資料(例如關聯、映射、資料輸入、資料輸出、中間資料結果、最終資料結果等)可以存儲並實現在一個或多個不同類型的計算機實現的資料存儲中，例如不同類型的存儲設備和編程構造(例如RAM、ROM、閃存、平面文件、資料庫、編程資料結構、編程變量、IF-THEN(或類似類型)語句構造等)。應當指出，資料結構描述了用於在資料庫、程序、存儲器或其他計算機可讀介質中組織和存儲資料以供計算機程序使用的格式。

本文所述的電腦元件、軟體模組、功能、資料儲存裝置及資料結構可直接或間接相互連接，以允許其運作所需之資料流動。亦應注意，模組或處理器包括但不限於執行軟體操作之程式碼單元，例如可實作為子程式程式碼單元、軟體功能程式碼單元、物件(如在物件導向範型中)、小應用程式或電腦指令碼語言中的其他類型之電腦程式碼。軟體元件及/或功能可位於單一電腦或分散於多個電腦，視情況而定。

圖12是根據一實施例所描繪的產生內插訊號的方法的流程圖。如步驟1201所示，所述方法可包括第一多工器基於施加到第一多工器的第一粗調代碼而產生具有相位偏移的第一訊號。舉例而言，如圖2B所示，第一CT代碼可包括代碼000，其導致多工器接收輸入訊號並產生不具任何相位偏移的輸出訊號。

在步驟1203，所述方法可進一步包括第二多工器基於施加到第二多工器的第二粗調代碼而產生具有相位偏移的第二訊號。在一實施例中，第二粗調代碼可包括與第一粗調代碼相同的代碼。舉例而言，如上文參照圖2A和2B所述，CT代碼000可施加到MUXA和MUXB兩者。這可導致MUXA對輸入訊號賦予0度的相位偏移，而MUXB對輸入訊號賦予30度的相位偏移。在其他實施例中，第二粗調代碼可與第一粗調代碼不同。舉例而言，為了對輸入訊號賦予介於30度和60度之間的相位偏移，本文所述的方法可包括將CT代碼001施加到MUXA，而將CT代碼000施加到MUXB。

在步驟1205中，所述方法可進一步包括經由將第一訊號通過第一多個功能單元，而對第一訊號施加第一相位偏移。藉此，可產生第一相移訊號。第一多個功能單元可包括如上述實施例中所述的包括反相器的功能單元陣列。施加到所述陣列的細調代碼可決定相位偏移的大小。

在步驟1207，所述方法可進一步包括經由將第二訊號通過第二多個功能單元，而對第二訊號施加第二相位偏移。藉此，可產生第二相移訊號。第二多個功能單元可包括如上述實施例中所述的包括反相器的功能單元陣列。施加到所述陣列的細調代碼可決定相位偏移的大小。如上參照圖4A和圖4B所描述的，第一陣列和第二陣列可佈置成一種某種細調的增量的跨越陣列的導通電阻的佈局。

在步驟1209，可經由組合第一相移訊號和第二相移訊號而產生內插訊號。舉例而言，第一相移訊號可能沿著第一路徑(路徑A)通過，而第二相移訊號可能沿著第二路徑(路徑B)通過。如圖2A所示，路徑A和路徑B可能會匯合，且通過每一路徑的訊號可能會組合形成內插訊號。所述內插訊號可包括介於第一訊號相位和第二訊號相位之間的相位。

經由控制粗調調整和相位調諧調整，並結合本文所述實施例的導通電阻的平衡和/或洩流路徑，相位內插器可能能夠在輸入訊號的0度的相位偏移和360度的相位偏移之間，以均勻間隔，產生高度精確且均勻間距的內插訊號。這可以造成增加的INL和 DNL的特性，從而實現更精確的時脈和資料恢復。

本文描述了電路、方法和裝置。在一示例電路中，第一多工器被配置為沿第一路徑輸出第一訊號，第二多工器被配置為沿第二路徑輸出第二訊號。第一多工器和第二多工器被配置為接收粗調訊號，粗調訊號用於控制第一訊號的相位和第二訊號的相位。所述電路還包括沿第一路徑連接的第一多個功能單元，其中第一多個功能單元被配置為將第一訊號作為輸入並輸出第一相移訊號，以及沿第二路徑連接的第二多個功能單元，其中第二多個功能單元被配置為將第二訊號作為輸入並輸出第二相移訊號。在所述電路中，第一多個功能單元和第二多個功能單元被配置為接收細調訊號，所述細調訊號被配置為控制所述第一多個功能單元中的第一數量的處於導通狀態的功能單元以及所述第二多個功能單元中的第二數量的處於導通狀態的功能單元，並且第一路徑和第二路徑相交，使得第一相移訊號和第二相移訊號組合而形成內插訊號，所述內插訊號包括位於第一訊號的相位和第二訊號的相位之間的相位。

在相關的實施例中，所述的電路更包括輸出反相器，所述輸出反相器被配置為接收所述內插訊號作為輸入並產生輸出訊號。

在相關的實施例中，其中所述第一多個功能單元及所述第二多個功能單元中的每一功能單元包括反相器。

在相關的實施例中，其中所述第一多個功能單元和所述第二多個功能單元包括相同數量的功能單元。

在相關的實施例中，其中所述第一多個功能單元被排列成第一陣列；且所述第二多個功能單元被排列成第二陣列。

在相關的實施例中，其中所述第一多個功能單元和所述第二多個功能單元包括陣列式佈局。

在相關的實施例中，所述的電路更包括由恆導通洩流單元所引入的洩流路徑。

在相關的實施例中，其中所述第一多個功能單元和所述第二多個功能單元包括鏡像式佈局，所述鏡像式佈局具有針腳順序修改。

在相關的實施例中，其中所述第一多個功能單元被配置成使得所述細調訊號的第一編碼開啟所述第一多個功能單元中的單一功能單元；第二多個功能單元被配置成使得所述細調訊號的所述第一代碼開啟除了第二多個功能單元中的單一功能單元以外的所有功能單元；以及所述第一多個功能單元和所述第二多個功能單元的排列方式為：所述第一多個功能單元中的所述單一功能單元位於所述第一陣列的第一位置，且所述第二多個功能單元中的所述單一功能單元位於第二陣列中的對應的位置。

在相關的實施例中，其中第一多個功能單元被配置成使得所述細調訊號的第一代碼開啟所述第一多個功能單元中的單一功能單元，且所述細調訊號的第二代碼開啟所述第一多個功能單元中的除了一個功能單元以外的所有功能單元；第二多個功能單元被配置成使得所述細調訊號的所述第一代碼開啟所述第二多個功能單元中的除了一個功能單元以外的所有功能單元，且所述細調訊號的所述第二代碼開啟所述第二多個功能單元中的單一功能單元，其中，響應於所述細調訊號的所述第一編碼時，橫跨所述第一多個功能單元的導通電阻，等於響應於所述細調訊號的所述第二編碼時，橫跨所述第二多個功能單元的導通電阻。

在相關的實施例中，其中，響應於所述細調訊號的所述第二編碼時，橫跨所述第一多個功能單元的導通電阻，等於響應於所述細調訊號的所述第一編碼時，橫跨所述第二多個功能單元的導通電阻。

在相關的實施例中，其中所述電路還包括第一洩流路徑，所述第一洩流路徑被配置為引入橫跨所述第一多個功能單元的下拉電流路徑。

在相關的實施例中，其中所述第一多個功能單元包括恆導通洩流單元。

在一個示例裝置中，提供了一個取樣器、一個數位濾波器、一個控制器和一個相位內插器。所述取樣器被配置為接收輸入資料訊號，所述數位濾波器被配置為從取樣器接收取樣訊號，所述控制器被配置為基於從數位濾波器接收的濾波後訊號產生控制訊號，並且所述相位內插器被配置為從控制器接收控制訊號以及從參考迴路接收時脈訊號，並輸出內插訊號。所述相位內插器包括功能單元陣列，其中所述功能單元陣列被劃分為第一半部分和第二半部分，每個半部分包括相同數量的功能單元，所述相位內插器還被配置為在響應第一細調代碼的第一半部分的功能單元上的導通電阻與響應第二細調代碼的第二半部分的功能單元上的導通電阻之間實現平衡。

在相關的實施例中，其中所述相位內插器包括多個多工器，且所述多個功能單元包括反相器。

在相關的實施例中，其中所述相位內插器包括洩流路徑。

一種範例方法，其產生一內插訊號。所述方法包括：由第一多工器產生第一訊號，其中第一訊號具有基於施加到第一多工器的第一粗調代碼的相位。第二多工器產生第二訊號，其中第二訊號具有基於施加到所述第二多工器的第二粗調代碼的相位。第一多個功能單元對第一訊號施加第一相位偏移以產生第一相移訊號，且第一相位偏移的大小由細調代碼確定。第二多個功能單元對第二訊號施加第二相位偏移以產生第二相移訊號，且第二相位偏移的大小由所述細調代碼確定。經由組合第一相移訊號與第二相移訊號來輸出所述內插訊號。

在相關的實施例中，所述的方法更包括：反轉所述內插訊號，以產生輸出訊號。

在相關的實施例中，其中所述第一多個功能單元和所述第二多個功能單元各自包括N個功能單元；所述第一多個功能單元以及所述第二多個功能單元被配置為：使得所述第一細調代碼導致所述第一多個功能單元中有A個所述功能單元處於導通狀態，且所述第二多個功能單元中有B個所述功能單元處於導通狀態；以及其中A+B=N。

前述概述了多個實施例的特徵，以便於本領域技術人員可以更好地理解本公開內容的各方面。本領域技術人員應當理解，他們可以容易地使用本公開內容作為基礎，設計或修改其他工藝和結構，以實現本文介紹的實施例的相同目的和/或獲得相同優點。本領域技術人員還應意識到，這種等效結構並未偏離本公開內容的精神和範圍，並且他們可以在不偏離本公開內容的精神和範圍的情況下進行各種改變、替換和修改。

1201、1203、1205、1207、1209:步驟

Claims

一種電路，包括：第一多工器，被配置為沿第一路徑輸出第一訊號；第二多工器，被配置為沿第二路徑輸出第二訊號，其中，所述第一多工器和所述第二多工器各自配置為接收粗調訊號，所述粗調訊號用於控制所述第一訊號的相位和所述第二訊號的相位；沿著所述第一路徑連接的第一多個功能單元，其中所述第一多個功能單元被配置為接收所述第一訊號作為輸入並輸出第一相移訊號；以及沿著所述第二路徑連接的第二多個功能單元，其中所述第二多個功能單元被配置為將所述第二訊號作為輸入並輸出第二相移訊號，其中，所述第一多個功能單元和所述第二多個功能單元被配置為接收細調訊號，所述細調訊號被配置為控制所述第一多個功能單元中的第一數量的處於導通狀態的功能單元以及所述第二多個功能單元中的第二數量的處於導通狀態的功能單元，且其中，所述第一路徑和所述第二路徑相交，使得所述第一相移訊號和所述第二相移訊號組合而形成內插訊號，所述內插訊號包括介於第一訊號的相位和第二訊號的相位之間的相位。
如請求項1所述的電路，其中所述第一多個功能單元和所述第二多個功能單元包括相同數量的功能單元。
如請求項2所述的電路，其中所述第一多個功能單元被排列成第一陣列；且所述第二多個功能單元被排列成第二陣列。
如請求項項3所述的電路，其中所述第一多個功能單元和所述第二多個功能單元包括鏡像式佈局，所述鏡像式佈局具有針腳順序修改。
如請求項3所述的電路，其中所述第一多個功能單元被配置成使得所述細調訊號的第一編碼開啟所述第一多個功能單元中的單一功能單元；第二多個功能單元被配置成使得所述細調訊號的所述第一代碼開啟除了第二多個功能單元中的單一功能單元以外的所有功能單元；以及所述第一多個功能單元和所述第二多個功能單元的排列方式為：所述第一多個功能單元中的所述單一功能單元位於所述第一陣列的第一位置，且所述第二多個功能單元中的所述單一功能單元位於第二陣列中的對應的位置。
如請求項1所述的電路，其中第一多個功能單元被配置成使得所述細調訊號的第一代碼開啟所述第一多個功能單元中的單一功能單元，且所述細調訊號的第二代碼開啟所述第一多個功能單元中的除了一個功能單元以外的所有功能單元，第二多個功能單元被配置成使得所述細調訊號的所述第一代碼開啟所述第二多個功能單元中的除了一個功能單元以外的所有功能單元，且所述細調訊號的所述第二代碼開啟所述第二多個功能單元中的單一功能單元，其中，響應於所述細調訊號的所述第一編碼時，橫跨所述第一多個功能單元的導通電阻，等於響應於所述細調訊號的所述第二編碼時，橫跨所述第二多個功能單元的導通電阻。
如請求項1所述的電路，其中所述電路還包括第一洩流路徑，所述第一洩流路徑被配置為引入橫跨所述第一多個功能單元的下拉電流路徑。
一種積體電路裝置，包括：取樣器，被配置為接收輸入資料訊號；數位濾波器，被配置為從所述取樣器接收取樣訊號；控制器，被配置為基於從所述數位濾波器接收到的濾波後訊號，產生控制訊號；以及相位內插器，被配置為接收來自所述控制器的所述控制訊號以及來自參考迴路的時脈訊號，並輸出內插訊號，其中，所述相位內插器包括第一多工器、第二多工器以及功能單元陣列，所述功能單元陣列被分為連接到所述第一多工器的第一半部分和連接到所述第二多工器的第二半部分，每個半部分包括相同數量的功能單元，且所述相位內插器被配置為：平衡響應於第一細調代碼而橫跨所述第一半部分的所述功能單元的導通電阻以及響應於第二細調代碼而橫跨所述第二半部分的所述功能單元的導通電阻。
一種產生內插訊號的方法，包括：經由第一多工器，產生第一訊號，其中所述第一訊號具有基於施加到所述第一多工器的第一粗調代碼的相位；經由第二多工器，產生第二訊號，其中所述第二訊號具有基於施加到所述第二多工器的第二粗調代碼的相位；經由第一多個功能單元，對所述第一訊號施加第一相位偏移，以產生第一相移訊號，其中所述第一相位偏移的大小由細調代碼來決定；經由第二多個功能單元，對所述第二訊號施加第二相位偏移，以產生第二相移訊號，其中所述第二相位偏移的大小由所述細調代碼來決定；以及經由組合所述第一相移訊號和所述第二相移訊號，來產生所述內插訊號。
如請求項9所述的方法，其中所述第一多個功能單元和所述第二多個功能單元各自包括N個功能單元；所述第一多個功能單元以及所述第二多個功能單元被配置為：使得所述第一細調代碼導致所述第一多個功能單元中有A個所述功能單元處於導通狀態，且所述第二多個功能單元中有B個所述功能單元處於導通狀態；以及其中A+B=N。