TWI890303B - 系統整合積體電路結構 - Google Patents

Abstract

一種系統整合積體電路結構，其包括第一半導體晶粒、第二半導體晶粒、虛設晶粒以及間隙填充層。第二半導體晶粒配置於第一半導體晶粒之上，且與第一半導體晶粒電性連接。虛設晶粒配置於第一半導體晶粒，以側向地圍繞第二半導體晶粒。間隙填充層配置於第一半導體晶粒，以側向地包覆虛設晶粒以及第二半導體晶粒。

Description

系統整合積體電路結構

本發明的實施例是有關於一種系統整合積體電路結構。

半導體元件用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體元件通常透過相繼地在半導體基底上沉積絕緣或介電層、導電層和半導體層或材料來製造，並且使用微影技術圖案化各種材料層以在其上形成電路構件以及元件。通常，會在單一半導體晶圓上製造數十或數百個積體電路。個別晶粒藉由沿著切割線切割積體電路，以達到單體化。然後，將個別晶粒分別封裝在多晶片模組或其他類型的封裝體中。

半導體產業透過不斷減少最小特徵尺寸來不斷改進各種電子構件(例如電晶體、二極體、電阻器、電容器等)的積集度以及可靠度，這使得更多的構件可被整合到給定的面積中。這些較小的電子構件(例如積體電路晶粒)也需要更小的封裝體，在一些應用中，其使用的面積少於過去的封裝體。

根據本揭露的一些實施例，提供一種包括第一半導體晶 粒、第二半導體晶粒、虛設晶粒以及間隙填充層的SoIC結構。第二半導體晶粒配置於第一半導體晶粒之上且與第一半導體晶粒電性連接。虛設晶粒配置於第一半導體晶粒之上以側向地圍繞第二半導體晶粒。間隙填充層配置於第一半導體晶粒上，以側向地包覆虛設晶粒以及第二半導體晶粒。

根據本揭露的一些其他實施例，提供一種包括第一半導體晶粒、第二半導體晶粒、虛設晶粒以及間隙填充層的SoIC結構。第二半導體晶粒堆疊於第一半導體晶粒之上。虛設晶粒堆疊於第一半導體晶粒之上。間隙填充層配置於第一半導體晶粒上以側向地包覆虛設晶粒以及第二半導體晶粒，其中虛設晶粒中的每一者包括外側壁，且虛設晶粒中的每一者的外側壁與間隙填充層的側壁實質上對齊。

根據本揭露的一些其他實施例，提供一種包括底層半導體晶粒、頂層半導體晶粒、一組翹曲控制構件以及間隙填充層的SoIC結構。頂層半導體晶粒配置於底層半導體晶粒之上。翹曲控制構件組配置於底層半導體晶粒之上。間隙填充層配置於底層半導體晶粒上並且側向地包覆所述組翹曲控制構件以及頂層半導體晶粒，其中間隙填充層的第一熱膨脹係數大於所述組翹曲控制構件及/或頂層半導體晶粒的第二熱膨脹係數。

10、11:半導體晶圓

11a:第一半導體晶粒

12、13:基底

14:基底通孔

15、16:互連結構

16a:較窄部分

16b:較寬部分

17、18:接合結構

17a、18a:接合介電層

17b、18b、18c:接合導體

20:半導體晶粒

20a:環形凹陷

30:虛設晶粒

30a、34a:外側壁

32:晶粒貼合膜

34:間隙填充材料

34’:間隙填充層

40、60:載板

42:圖案化介電層

44、46:導電端子

50:系統整合積體電路結構

61、77:重佈線路結構

62:去接合層

64、68、78、82、88:介電層

66、80、86:重分佈佈線

70、79、84:開口

72:金屬柱

76:絕緣包封材料

76’:絕緣包封體

92:凸塊下金屬

94:電性連接件

98:焊料區

100、102、200:封裝體

202:裝置晶粒

204:封裝基底

SL1、SL2:切割道

當與附圖一起閱讀時，可以從以下詳細描述中最好地理解本揭露的各種層面。需要說明的是，各特徵並未按按照業界標準慣例的比例繪製。事實上，基於描述的清晰性，各種特徵的尺 寸是可以任意增加或減少的。

圖1A至圖1J示意性地繪示出依據本揭露一些實施例中系統整合積體電路(SoIC)結構的製程流程剖視圖。

圖2A至圖2M示意性地繪示出依據本揭露一些實施例中SoIC結構的整合扇出(InFO)封裝結構的製程流程剖視圖。

圖3A示意地繪示出依據本揭露一些實施例中多個虛設晶粒30以及多組半導體晶粒20的的分佈俯視圖。

圖3B示意地繪示出依據本揭露一些實施例中SoIC結構50的俯視圖。

以下揭露提供許多不同的實施例或示例，用於實現所提供的主題的不同特徵。以下描述的構件與安排的具體示例，以簡化本揭露。當然，這些僅是示例，並非用以限制本揭露。舉例來說，在下面的描述中，在第二特徵之上或上形成第一特徵可以包括第一特徵與第二特徵是以直接接觸的方式形成的實施例，也可以包括第一特徵與第二特徵之間形成其他特徵的實施例，以使第一特徵與第二特徵可能不直接接觸。另外，在各個示例中，本揭露會重複使用參考標號及/或字母。這種重複是為了簡單與清晰性的目的，本身並不規定所討論的各個實施例及/或架構之間的關係。

此外，為了便於說明起見，本文中可使用空間相對性用語，諸如“在……下面(benefit)”、“在……之(below)”、“低(lower)”、“在……之上(above)”、“高(upper)” 等，來標示一個元件或特性與另一個元件或特性之間的關係。空間相對性用語旨在涵蓋使用中的元件的不同定向，或除了圖中描繪的定向之外的操作。裝置可以以其它方式定向(旋轉90度或以其它方向)並且本文中使用的空間相對性用語同樣可以相應地解釋。

本發明的實施例可進一步包括其他特徵與製程。舉例來說，裝置可包括測試結構，以協助3D封裝或3DIC元件的驗證測試。舉例來說，測試結構可包括形成在重佈線層中或形成在基材上的測試墊，且測試墊允許3D封裝或3DIC的測試、探頭及/或探頭卡的使用等。驗證測試可以在中間結構以及最終結構上進行。另外，此處所揭露的結構與方法可與合併已知良好晶粒的中間驗證的測試方法結合使用，以增加良率並減少成本。

根據不同的示例性實施例，此處提供了封裝體以及其形成方法。形成封裝體的不同中間階段於實施例中進行說明。同時，也討論了實施例的變化。在各種視圖與說明性的實施例中，類似參考標號用以指稱類似的元件。

圖1A至圖1J示意性地繪示出依據本揭露一些實施例中SoIC結構的製程流程剖視圖。

參考圖1A，提供包括多個半導體晶粒的半導體晶圓10。半導體晶粒可以是邏輯晶粒、系統晶片(SoC)晶粒或其他適合的半導體晶粒。半導體晶圓10可以包括基底12(例如，半導體基底)、配置於基底12上的互連結構16以及配置於互連結構16上的接合結構18。半導體晶圓10的基底12可包括結晶矽基底。根據設計要求，基底12可包括各種摻雜區(例如，p型基底 或n型基底)。在一些實施例中，摻雜區可以是摻雜有p型摻質或n型摻質。摻雜區可以是摻雜有p型摻質，例如硼或BF₂；n型摻質，例如磷或砷；及/或前述摻質的組合。摻雜區可被配置為n型鰭型場效應電晶體(n-type FinFET)及/或p型鰭型場效應電晶體(p-type FinFET)。在一些其他實施例中，基底12可由一些其他合適的元素半導體製成，例如鑽石或鍺；適當的化合物半導體，例如砷化鎵、矽碳化物、銦砷化物或磷化銦；或適當的合金半導體，例如矽鍺碳化物、砷化鎵磷化物或磷化鎵銦。

互連結構16可包括一個或多個介電層(例如，一個或多個層間介電(ILD)層、金屬間介電(IMD)層、或其類似物)以及嵌入在一個或多個介電層中的互連佈線，且互連佈線與形成在基底12中的半導體元件(例如，FinFETs)電性連接。一個或多個介電層的材料可包括氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適當的介電材料。互連佈線可包括金屬佈線。舉例來說，互連佈線包括銅佈線、銅墊、鋁墊或其組合。

接合結構18可包括接合介電層18a以及嵌入於接合介電層18a中的接合導體18b。接合介電層18a的材料可以是氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適當的介電材料，且接合導體18b可以是導通孔(例如，銅通孔)、導電墊(例如，銅墊)或其組合。接合結構18可透過下列步驟來形成，透過化學氣相沉積(CVD)製程(例如，電漿增強CVD、製程或其他合適的製程)沉積介電材料；圖案化介電材料以形成包括開口或貫孔的接合介 電層18a；將導電材料填充到接合介電層18a中所定義的開口或貫孔中，以形成嵌入於接合介電層18a中的接合導體18b。

參考圖1A和圖1B，沿著切割道SL1執行的晶圓切割製程來分割半導體晶圓10，從而獲得單體化的半導體晶粒20。每個單體化的半導體晶粒20可包括基底12、配置於基底12上的互連結構16以及配置於互連結構16上的接合結構18。在一些實施例中，透過預切割製程來分割半導體晶圓10，然後沿著切割道SL1執行晶圓切割製程，從而獲得單體化的半導體晶粒20。預切割製程可以是電漿切割製程、雷射鑽孔製程或其類似者。由於預切割製程，接合介電層18a的寬度可比基底12的寬度窄。在一些實施例中，互連結構16包括較窄部分16a以及較寬部分16b，其中較窄部分16a是預切割製程所導致，較窄部分16a配置於較寬部分16b與接合結構18之間，且較寬部分16b配置於較窄部分16a與基底12之間。換言之，如圖1B所示，互連結構16包括由前述預切割製程所產生的環形凹陷20a，且環形凹陷20a是圍繞著接合介電層18a的側壁以及較窄部分16a的側壁分佈。

參考圖1C，提供包括多個半導體晶粒的半導體晶圓11，將半導體晶粒20拾取、放置並接合到半導體晶圓11上。放置在半導體晶圓11上的單體化半導體晶粒20可以分成多組半導體晶粒20。在拾取半導體晶粒20、放置並接合到半導體晶圓11上之後，可執行晶片探測製程(chip probing process)以增加良率。半導體晶圓11中的半導體晶粒可以是邏輯晶粒、系統晶片(SoC)晶粒或其他適合的半導體晶粒。半導體晶粒20與半導體晶圓11中的半導體晶粒可以執行相同的功能或不同的功能。在一些實施 例中，半導體晶粒20與半導體晶圓11中的半導體晶粒是系統晶片(SoC)晶粒。半導體晶圓11可包括基底13(例如，半導體基底)、嵌入在基底13中的基底通孔14、配置於基底13上的互連結構15以及配置於互連結構15上的接合結構17，其中基底通孔14與互連結構15電性連接。半導體晶圓11的基底13可包括結晶矽晶圓。根據設計要求，基底13可包括各種摻雜區(例如，p型基底或n型基底)。在一些實施例中，摻雜區可以是摻雜有p型摻質或n型摻質。摻雜區可以是摻雜有p型摻質，例如硼或BF₂；n型摻質，如磷或砷；及/或前述摻質的組合。摻雜區可被配置為n型鰭型場效應電晶體(n-type FinFET)及/或p型鰭型場效應電晶體(p-type FinFET)。在一些其他實施例中，基底13以由一些其他合適的元素半導體製成，例如鑽石或鍺；適當的化合物半導體，例如砷化鎵、矽碳化物、銦砷化物或磷化銦；或適當的合金半導體，例如矽鍺碳化物、砷化鎵磷化物或磷化鎵銦。

基底通孔14可透過在基底13中形成凹槽，例如，蝕刻、研磨、雷射技術及/或前述製程的組合來形成。例如經由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化，及/或前述製程的組合等，薄阻障層可共形地沉積在基底13的前側上方以及開口中。阻障層可包含氮化物或氮氧化物，例如氮化鈦、鈦氮氧化物、氮化鉭、鉭氮氧化物、鎢氮化物、前述材料的組合，及/或前述材料的類似者。導電材料沉積在薄阻障層上方以及開口中。導電材料可透過電化學電鍍製程、CVD、ALD、PVD，及/或前述製程的組合等形成。導電材料例如是銅、鎢、鋁、銀、金、前述材料的組合，及/或前述材料的類似者。舉例而 言，多餘的導電材料與阻障層可透過化學機械研磨(CMP)從基底13的前側去除。因此，在一些實施例中，基底通孔14可包括導電材料以及位於導電材料與基底13之間的薄阻障層。在一些實施例中，基底通孔14可延伸穿過互連結構15中的一個或多個層並且突出到基底13中。如圖1C所示，基底通孔14埋入於基底13以及互連結構15之中。在此階段，基底通孔14不會從基底13的背面顯露。

互連結構15可包括一個或多個介電層(例如，一個或多個層間介電(ILD)層、金屬間化合物介電(IMD)層，或其類似物)以及嵌入在一個或多個介電層中的互連佈線，且互連佈線與形成在基底12中的半導體元件(例如，FinFET)電性連接。一個或多個介電層的材料可包括氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適當的介電材料。互連佈線可包括金屬佈線。舉例來說，互連佈線包括銅佈線、銅墊、鋁墊或其組合。

接合結構17可包括接合介電層17a以及嵌入接合介電層17a中的接合導體17b。接合介電層17a的材料可以是氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適當的介電材料，且接合導體17b可以是導通孔(例如，銅通孔)、導電墊(例如，銅墊)或其組合。接合結構17可以透過下列步驟形成，透過化學氣相沉積(CVD)製程(例如，電漿增強CVD製程或其他合適的製程)沉積介電材料；圖案化介電材料以形成包括開口或貫孔的接合介電層17a；將導電材料填充到接合介電層17a所定義的開口或貫孔中，以形 成嵌入接合介電層17a中的接合導體17b。

透過晶片對晶圓接合製程(chip-to-wafer bonding process)將單體化的半導體晶粒20拾取並且放置於半導體晶圓11上，以使得單體化的半導體晶粒20的接合結構18與半導體晶圓11的接合結構17接觸。進行晶片對晶圓接合製程以使單體化的半導體晶粒20的接合結構18與半導體晶圓11的接合結構17接合。晶片對晶圓接合製程可以是包括介電對介電接合(dielectric-to-dielectric bonding)以及金屬對金屬接合(metal-to-metal bonding)的混合接合製程(hybrid bonding process)。在進行上述晶片對晶圓接合製程之後，會在接合介電層18a與接合介電層17a之間形成介電對介電接合介面(dielectric-to-dielectric bonding interface)，並且在接合導體18c與接合導體17b之間形成金屬對金屬接合介面(metal-to-metal bonding interfaces)。

參考圖1D，提供虛設晶粒30。透過晶片對晶圓接合製程，拾取、放置並且貼附虛設晶粒30至半導體晶圓11上，以使得虛設晶粒30與半導體晶圓11的接合結構17接觸並且貼附至半導體晶圓11的接合結構17。虛設晶粒30配置於半導體晶粒20之間的間隙中。虛設晶粒30以一側向距離與半導體晶粒20側向地間隔開，且此側向距離介於約30微米至約50微米。舉例來說，虛設晶粒30以約為40微米的側向距離與半導體晶粒20側向地間隔開。此外，在一些實施例中，半導體晶粒20彼此間以一側向距離間隔開，且此側向距離介於約30微米至約50微米。舉例來說，半導體晶粒彼此間以約為40微米的側向距離間隔開。在放置於半導體晶圓11上的半導體晶粒20被分成多組半導 體晶粒20的實施例中，虛設晶粒30放置在半導體晶圓上以側向地圍繞每組半導體晶粒20，如圖3A所示。換句話說，多組半導體晶粒20透過虛設晶粒30彼此間隔開，如圖3A所示。

如圖1D所示，虛設晶粒30可透過晶粒貼合膜(DAF)32貼附到半導體晶圓11的接合結構17。在一些實施例中，為了方便進行虛設晶粒30的放置製程(placement process)，虛設晶粒30的頂面應高於半導體晶粒20的頂面。換句話說，虛設晶粒30與晶粒貼合膜32的總厚度可大於半導體晶粒20的厚度。虛設晶粒30的材料可與半導體晶圓11中的基底13的材料及/或半導體晶粒20中的基底12的材料相同。虛設晶粒30的熱膨脹係數(CTE)可實質上等於半導體晶圓11中基底13的熱膨脹係數及/或半導體晶粒20中基底12的熱膨脹係數。在一些實施例中，虛設晶粒30是結晶矽虛設晶粒(crystalline silicon dummy dies)。在一些其他實施例中，虛設晶粒30是由一些其他適當的元素半導體製成，如鑽石或鍺；適當的化合物半導體，例如砷化鎵、矽碳化物、銦砷化物或磷化銦；或適當的合金半導體，例如矽鍺碳化物、砷化鎵磷化物或磷化鎵銦。

在一些實施例中，虛設晶粒30為電性浮置(electrically floated)。在一些實施例中，虛設晶粒30與半導體晶粒20以及半導體晶圓11電性絕緣。在一些實施例中，虛設晶粒30不提供電氣功能(electrical function)。在虛設晶粒30的CTE實質上等於半導體晶圓11中基底13的CTE及/或半導體晶粒20中基底12的CTE之實施例中，虛設晶粒30可提供適當的翹曲抑制功能。

參考圖1E，在半導體晶圓11上形成間隙填充材料34以 覆蓋半導體晶粒20。間隙填充材料34可以是介電材料(例如，由四乙氧基矽烷所形成的氧化物或其他適當的介電材料)、經由間隙填充製程所形成的模塑化合物(例如，環氧樹脂或其他適當的樹脂)、包覆模塑製程(over-molding process)等。間隙填充材料34填充相鄰半導體晶粒20之間的間隙、相鄰虛設晶粒30之間的間隙以及虛設晶粒30與鄰近於虛設晶粒30的半導體晶粒20之間的間隙。如圖1E所示，形成間隙填充材料34以填充環形凹陷20a，以使得間隙填充材料34與較窄部分16a的側壁以及接合介電層18a的側壁接觸。在一些實施例中，鄰近的半導體晶粒20之間的間隙介於約30微米至約50微米之間。舉例來說，鄰近的半導體晶粒20之間的間隙約為40微米。在一些實施例中，鄰近的虛設晶粒30之間的間隙介於約30微米至約50微米之間。舉例來說，鄰近的虛設晶粒30之間的間隙約為40微米。在一些實施例中，虛設晶粒30與鄰近於虛設晶粒30的半導體晶粒20之間的間隙介於約30微米至約50微米之間。舉例而言，虛設晶粒30與鄰近於虛設晶粒30得半導體晶粒20之間的間隙約為40微米。

在一些實施例中，執行第一研磨製程以部分去除間隙填充材料34，使得間隙填充材料34可以變薄。在進行完間隙填充材料34的第一研磨製程之後，半導體晶粒20與虛設晶粒30仍然被間隙填充材料34覆蓋。在此階段，半導體晶粒20與虛設晶粒30不會從間隙填充材料34的頂面顯露出來。

如圖1E所示，虛設晶粒30的放置減少了側向地包覆住半導體晶粒20與虛設晶粒30的間隙填充材料34的總量。僅有 少量的間隙填充材料34形成在鄰近的半導體晶粒之間的間隙、鄰近的虛設晶粒30之間的間隙以及虛設晶粒30與半導體晶粒20之間的間隙中。在一些實施例中，間隙填充材料34的CTE大於半導體晶粒20與半導體晶圓11的CTE。此外，間隙填充材料34與半導體晶粒20及/或半導體晶圓11之間的CTE失配(mismatch)大於虛設晶粒30與半導體晶粒20及/或半導體晶圓11之間的CTE失配。由於間隙填充材料34與半導體晶粒20(或半導體晶圓11)之間的CTE失配大於虛設晶粒30與半導體晶粒20(或半導體晶圓11)之間的CTE失配，因此圖1E中所示的所得結構(即重構晶圓結構)的翹曲可被最小化。

參考圖1E與圖1F，提供載板40，並將圖1E中所示的所得結構貼附至載板40上。在一些實施例中，載板40是玻璃基底、陶瓷載板等。載板40可以是具有圓形俯視形狀以及尺寸的矽晶圓。舉例來說，載板40可具有8吋直徑、12吋直徑等。載板40上可形成有去接合層(de-bonding layer)。形成在載板40上的去接合層可以是或包括聚合物機基礎材料(例如，光熱轉換(Light To Heat Conversion，LTHC)材料)，其隨後可以與載板40一起從將在隨後步驟中形成的上覆結構上去除。在一些實施例中，去接合層由環氧樹脂基礎的熱釋放材料(epoxy-based thermal-release material)所形成。在其他實施例中，去接合層由紫外線(UV)膠所形成。去接合層可在液態情況下塗佈並且固化。在其他實施例中，去接合層是層壓膜(laminate film)，且此層壓膜層壓於載板40上。去接合層的頂面為實質上平面。

如圖1F所示，在將圖1E所示的所得結構貼附至載板 40上之後，進行去除製程以部分地去除半導體基底13，直到基底通孔14從半導體晶圓11的半導體基底13的背面顯露出來。在此階段，基底通孔14可以從半導體晶圓11的半導體基底13的背面突出。在一些實施例中，上述半導體基底13的去除製程包括化學機械研磨(CMP)製程、機械研磨製程、前述製程的組合或其他類似製程。

參考圖1G，在半導體基底13的背面上形成具有開口形成於其中的圖案化介電層42，使得基底通孔14被圖案化介電層42的開口顯露出來。圖案化介電層42可透過介電材料的沉積製程(例如，CVD製程或其類似物)以及隨後進行的圖案化製程(例如，微影製程)來形成。圖案化介電層42可以是或包括氧化矽(SiO_x，其中x>0)、氮化矽(SiN_x，其中x>0)、氧氮化矽(SiO_xN_y，其中x>0且y>0)或其他適當的介電材料。

如圖1G所示，形成圖案化介電層42之後，在圖案化介電層42上方形成導電端子44。導電端子44與基底通孔14電性連接。在一些實施例中，導電端子44包括受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊。導電端子46的形成可包括在圖案化介電層42上方形成凸塊下金屬(under bump metallurgy，UBM)層(未示出)，在UBM層上方形成諸如光阻層的圖案化罩幕(未示出)，然後，在被暴露的UBM層上執行電鍍製程。然後，去除圖案化罩幕以及被圖案化罩幕所覆蓋的UBM層的多個部分，以留下導電端子44。可進一步執行回焊製程，以重塑導電端子44的輪廓。根據一些實施例，UBM層包括鈦層以及位於鈦層上方的銅層。UBM層可使用例如物理氣相沉積(PVD)來 形成。電鍍可使用例如無電電鍍來執行。在一些實施例中，導電端子44進一步被保護層(如圖1J中所繪示的虛線)所覆蓋。

參考圖1G與圖1H，在形成導電端子44之後，進行第二研磨製程以部分地去除間隙填充材料34，直到半導體晶粒20的基底10以及虛設晶粒30被顯露，從而形成間隙填充層34’。間隙填充材料34的第二研磨製程包括化學機械研磨(CMP)製程、機械研磨製程、前述製程的組合或其他類似製程。在執行完第二研磨製程之後，間隙填充層34’的頂面實質上切齊半導體晶粒20的背面以及虛設晶粒30的頂面。在間隙填充材料34的第二研磨製程過程中，虛設晶粒30也會被部分移除。虛設晶粒30被薄化，直到半導體晶粒20的背面實質上切齊虛設晶粒30的頂面。

在一些其他實施例中，由於第二研磨製程的研磨選擇性(grinding selectivity)，間隙填充層34’的頂面可能會比半導體晶粒20的背面以及虛設晶粒30的頂面稍低一些或稍微高一些。

參考圖1I與圖1J，透過沿著切割道SL2進行晶圓切割製程以單體化圖1I中所示的所得結構(即，重構晶圓結構)，從而獲得圖1J中所示的單體化的元件晶粒或單體化的SoIC結構50。

如圖1J所示，單片化的SoIC結構50可包括第一半導體晶粒11a、第二半導體晶粒20、虛設晶粒30以及間隙填充層34。第二半導體晶粒20配置於第一半導體晶粒11a的上方(或堆疊與第一半導體晶粒11a的上方)並且與第一半導體晶粒11a電性連接。虛設晶粒30配置於(或堆疊於)第一半導體晶粒11a的上方，以側向地圍繞第二半導體晶粒20，如圖3B所示。間隙 填充層34配置於第一半導體晶粒11a上，以側向地包覆虛設晶粒30與第二半導體晶粒20。如圖3B所示，在單體化的SoIC結構50中，虛設晶粒30具有各種幾何形狀，舉例來說，多個虛設晶粒30具有實質上相同的厚度，且虛設晶粒30具有不同的長度及/或寬度。此外，如圖3B所示，在單體化的SoIC結構50中，間隙填充層34包括用於分離鄰近的第二半導體晶粒20的多個區塊(segments)，且多個區塊具有實質上相同的寬度。在一些實施例中，第一半導體晶粒11a包括第一接合結構17，每個第二半導體晶粒20包括第二接合結構18，每個第二半導體晶粒20的第二接合結構18與第一半導體晶粒11a的第一接合結構17接觸，且每個第二半導體晶粒20的第二接合結構18與第一半導體晶粒11a的第一接合結構17電性連接。在一些實施例中，每個虛設晶粒30包括外側壁30a，且每個虛設晶粒30的外側壁30a與第一接合結構17的側壁實質上對齊。在一些實施例中，虛設晶粒30與第二半導體晶粒20中每一者的第二接合結構18之間透過間隙填充層34間隔開。在一些實施例中，每個虛設晶粒30與第二半導體晶粒20中的其中一者透過間隙填充層34側向地間隔開。在一些實施例中，每個虛設晶粒30包括外側壁30a，且外側壁30a與第一半導體晶粒11a的側壁實質上對齊。在一些實施例中，第二半導體晶粒20中的兩個鄰近的第二半導體晶粒20是透過間隙填充層34彼此側向地間隔開。在一些實施例中，虛設晶粒30中的兩個鄰近的虛設晶粒30透過間隙填充層34彼此側向地間隔開。在一些實施例中，SoIC結構50還包括晶粒貼合膜32，其中每個虛設晶粒30分別透過其中一個晶粒貼合膜32附著至第一 半導體晶粒11a上。

在一些實施例中，每個虛設晶粒30包括外側壁30a，且每個虛設晶粒30的外側壁30a與間隙填充層34的側壁實質上對齊。虛設晶粒30的外側壁30a可包括上述晶圓切割製程所導致的刮痕標記(scratch marks)，而虛設晶粒30的頂面可包括上述第二研磨製程所導致的研磨標記(grinding marks)。虛設晶粒30的外側壁30a的粗糙度可大於虛設晶粒30的頂面的粗糙度。由於研磨製程並未於虛設晶粒30的底面進行，因此虛設晶粒30的底面的粗糙度可小於虛設晶粒30的頂面的粗糙度。類似地，間隙填充層34的外側壁34a(如圖3B所示)可包括上述晶圓切割製程所導致的刮痕標記，而間隙填充層34的頂面可包括上述第二研磨製程所導致的研磨標記。間隙填充層34的外側壁34a的粗糙度可大於間隙填充層34的頂面的粗糙度。在一些實施例中，虛設晶粒30為電性浮置。一些實施例中，虛設晶粒30與第一半導體晶粒11a以及第二半導體晶粒20電性絕緣。在一些實施例中，虛設晶粒30彼此電性絕緣。在一些實施例中，間隙填充層34與第一半導體晶粒11a之間的第一熱膨脹係數(CTE)失配大於虛設晶粒30與第一半導體晶粒11a之間的第二CTE失配。在一些實施例中，間隙填充層34的第一熱膨脹係數(CTE)大於虛設晶粒30或第二半導體晶粒20的第二CTE。

在本揭露的一些其他實施例中，第一半導體晶粒11a包括底層(bottom tier)半導體晶粒，第二半導體晶粒20包括頂層(top tier)半導體晶粒，且虛設晶粒30包括一組翹曲控制構件，其中間隙填充層34的第一熱膨脹係數(CTE)大於該組翹曲控制構件 及/或頂層半導體晶粒20的第二CTE翹曲控制構件30。在一些實施例中，每個翹曲控制構件30包括外側壁30a，且每個翹曲控制構件30的外側壁30a與間隙填充層34的側壁實質上對齊。在一些實施例中，每個翹曲控制構件30包括外側壁30a，且每個翹曲控制構件30的外側壁30a與底層半導體晶粒11a的側壁實質上對齊。在一些實施例中，每個翹曲控制構件30與頂層半導體晶粒20中的其中醫者之間以一側向距離側向地間隔開，而此側向距離介於約30微米至約50微米之間。在一些實施例中，此組翹曲控制構件30為電性浮置。在一些實施例中，第二半導體晶粒(例如，頂層半導體晶粒)20彼此以一側向距離相互間隔開，而此側向距離介於約30微米至約50微米之間。舉例來說，第二半導體晶粒(例如，頂層半導體晶粒)彼此側向地間隔開，而此側向距離約為40微米。

在SoIC結構50的這種架構中，由於虛設晶粒30減少了間隙填充層34的用量，因此虛設晶粒30可以使SoIC結構50的翹曲最小化。因此，可以改善第一接合結構17與第二接合結構18之間出現的脫層問題(delamination issue)，並且可以增強SoIC結構50的製造良率。

圖2A至圖2M示意性地繪示出依據本揭露一些實施例中SoIC結構的整合扇出(integrated fan-out，InFO)封裝結構的製程流程剖視圖。圖2A至圖2N繪示出圖1J中的SoIC結構50的封裝製程以形成整合扇出封裝結構，使得上覆的電性連接件(例如，焊料區)可分佈在比SoIC結構50大的多個區域。

請參照圖2A，提供載板60，此載板60包括形成於其上 的去接合層62。在一些實施例中，載板60是玻璃基底、陶瓷載板等。載板60可以是具有圓形俯視形狀以及尺寸的矽晶圓。舉例來說，載板60可具有8吋直徑、12吋直徑等。去接合層62可由聚合物基礎材料(例如，光熱轉換(LTHC)材料)形成，隨後可以將其與載板60一起從將在隨後的步驟中形成的上覆結構上去除。在一些實施例中，去接合層62由環氧樹脂基礎的熱釋放材料所形成。在其他實施例中，去接合層62由紫外線(UV)膠所形成。去接合層62可在液態的情況下塗佈並固化。在其他實施例中，去接合層62是層壓膜，且此層壓膜層壓至載板60上。去接合層62的頂面為實質上平面。

請參考圖2A至圖2C，包括介電層64、重分佈佈線66和介電層68的重佈線路結構61形成在去接合層62上，使得去接合層62位於載板60與重佈線路結構61的介電層64之間。如圖2A所示，在去接合層62上形成介電層64。在一些實施例中，介電層64由聚合物形成，此聚合物也可是光敏材料，例如聚苯并噁唑(PBO)、聚醯亞胺(PI)、苯並環丁烯(BCB)或其類似物，其可以使用微影製程輕易地圖案化。在一些實施例中，介電層64由氮化矽等氮化物、氧化矽等氧化物、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)或類似物所形成。如圖2B所示，在介電層64之上形成重分佈佈線66。重分佈佈線66的形成可包括在介電層64之上形成晶種層(未示出)，在晶種層之上形成圖案化的罩幕(未示出)，例如光阻層，然後，在暴露的晶種層上執行電鍍製程。然後，去除圖案化罩幕以及被圖案化罩幕所覆蓋的晶種層的多個部分，以留下如圖2B所示的重分佈佈線66。 根據一些實施例，晶種層包括鈦層以及位於鈦層之上的銅層。舉例來說，晶種層可使用物理氣相沉積(PVD)形成。舉例來說，電鍍可以使用無電電鍍來執行。如圖2C所示，在介電層64之上形成介電層68以覆蓋重分佈佈線66。介電層68的底面與重分佈佈線66以及介電層64的頂面接觸。根據本揭露的一些實施例，介電層68由聚合物所形成，其可以是感光材料，例如PBO、PI、BCB或類似物。在一些實施例中，介電層68由氮化矽等氮化物、氧化矽等氧化物、PSG、BSG、BPSG或類似物形成。然後，圖案化介電層68以在其中形成開口70。因此，重分佈佈線66的多個部分是介電層68中的開口70而暴露。為了說明的目的，圖2C以及隨後的圖繪示出具有單層重分佈佈線66的單重佈線路結構61，且透過重複上面討論的製程，一些實施例可具有多層重分佈佈線66。

參考圖2D，在載板60承載的去接合層62之上形成重佈線路結構61之後，在重佈線路結構61上形成金屬柱72，且金屬柱72與重佈線路結構61的重分佈佈線66電性連接。在整個描述中，因為金屬柱72穿透隨後形成的模塑材料(如圖2G所示)，所以金屬柱72可被稱為導電穿孔72。在一些實施例中，導電穿孔72由電鍍所形成。導電穿孔72的電鍍可包括：在介電層68上方形成毯覆晶種層(未示出)，毯覆晶種層延伸到圖2C中所示的開口70中；在晶種層的部分上形成光阻(未示出)並且圖案化該光阻(未示出)；以及在光阻中的開口所暴露出的晶種層的多個部分上電鍍以形成導電穿孔72。然後，去除光阻以及被光阻覆蓋的晶種層的多個部分。導電穿孔72的材料可包括銅、鋁等或類 似物。導電穿孔72可具有杆狀(shape of rods)。導電穿孔72的俯視形狀可以是圓形、長方形、正方形、六邊形或類似者。

參考圖2E，在形成導電穿孔72之後，拾取至少一個單體化的SoIC結構，例如圖1J中所示的單體化的SoIC結構50，並將其放置在重佈線路結構61的介電層68上方。為了說明的目的，在圖2E中僅繪示出單一個單體化的SoIC結構50以及多個導電穿孔72。然而，應注意的是，圖2A至圖2N中所示的製程步驟可以在晶圓階段執行，並且可以在配置於載板60之上的所有單體化的SoIC結構50以及導電穿孔72上執行。如圖2E所示，頂層半導體晶粒20堆疊在底層半導體晶粒11a的上方，且單體化的SoIC結構50中的底層半導體晶粒11a的背面可透過例如晶粒貼合膜(未示出)而黏附至介電層68。

請參照圖2F，絕緣包封材料76形成在重佈線路結構61以覆蓋SoIC結構50以及導電穿孔72。絕緣包封材料76可以是透過包覆模塑製程形成的模塑化合物(例如，環氧樹脂或其他適當的樹脂)。絕緣包封材料76填充鄰近的導電穿孔72之間的間隙、頂層半導體晶粒20之間的間隙，以及導電穿孔72與SoIC結構50之間的間隙。絕緣包封材料76的頂面高於頂層半導體晶粒20與導電穿孔72的背面。

接下來，如圖2G所示，執行平坦化製程，例如化學機械研磨(CMP)製程及/或機械研磨製程，以部分地移除絕緣包封材料76，直到顯露出導電穿孔72與導電端子44。在絕緣包封材料76薄化之後，形成絕緣包封體76’以側向地包覆SoIC結構50以及導電穿孔72。由於平坦化，在製程變動之內，導電穿孔72的 頂端(top ends)與導電端子44的顯露表面以及絕緣包封體76’的頂面實質上切齊或共面。在示例性實施例中，執行平坦化直到導電穿孔72與導電端子44顯露為止。此外，絕緣包封體76’可填充導電端子44之間的間隙。此外，絕緣包封體76’與圖案化介電層42接觸。

圖2H至圖2M繪示出重佈線路結構77與焊料區的形成。如圖2H至圖2L所示，包括介電層78、重分佈佈線80、介電層82、重分佈佈線86以及介電層88的重佈線路結構77形成在基底12與絕緣包封體76’上。如圖2M所示，在重佈線路結構77上形成包括凸塊下金屬(UBM)92以及配置於UBM92上的電性連接件94的多個焊料區(solder regions)。

請參照圖2H，在SoIC結構50的頂層半導體晶粒20以及絕緣包封體76’上形成介電層78。在一些實施例中，介電層78是由PBO、PI或類似物形成。在一些實施例中，介電層78是由氮化矽、氧化矽或類似物形成。於介電層78中形成開口79以暴露導電端子44以及導電穿孔72。開口79的形成可以透過微影製程來進行。

接下來，參考圖2I，形成連接至導電端子44與導電穿孔72的重分佈佈線80。重分佈佈線80可包括位在介電層78上方的金屬跡線(金屬線)以及延伸至開口79(圖2H中所示)中的金屬通孔，以使重分佈佈線80電連接至導電穿孔72與導電端子44。在一些實施例中，重分佈佈線80透過電鍍製程來形成，其中每個重分佈佈線80包括晶種層(未示出)以及位在晶種層上方的電鍍金屬材料(plated metallic material)。晶種層與電鍍金屬材料 可由相同的材料或不同的材料形成。重分佈佈線80可包括金屬或包括鋁、銅、鎢及其合金的金屬合金。重分佈佈線80由非焊料材料(non-solder materials)形成。重分佈佈線80的通孔部分可與導電端子44的頂面物理性接觸。

請參照圖2J，在重分佈佈線80與介電層78之上形成介電層82。介電層82可使用聚合物形成，聚合物可選自於與介電層78相同的候選材料。舉例來說，介電層82可包括PBO、PI、BCB或其類似物。在一些實施例中，介電層82可包括非有機介電材料，例如氧化矽、氮化矽、矽碳化物、氧氮化矽或其類似物。開口84也形成於介電層82以暴露重分佈佈線80。開口84的形成可透過微影製程來進行。

參考圖2K，圖2K繪示出重分佈佈線86的形成，而重分佈佈線86與重分佈佈線80電性連接。重分佈佈線86的形成可採用與形成重分佈佈線80類似的方法與材料。

參考圖2L，形成額外的介電層88，其可以是聚合物層，以覆蓋重分佈佈線86與介電層82。介電層88可選自用於形成介電層78與介電層82的相同候選聚合物。然後，在介電層88中形成至開口90，以暴露重分佈佈線86的多個金屬墊部分。開口90的形成可透過微影製程來進行。

圖2M繪示了一些示例性實施例中的UBM 92以及電性連接件94的形成。參考圖2M，UBM 92的形成可包括沉積以及圖案化。電性連接件94的形成可包括將焊料放置在UBM 92的暴露部分上，然後，對焊料進行迴焊(reflowing)以形成焊球。在一些實施例中，電性連接件94的形成包括執行電鍍步驟以在重 分佈佈線86之上形成焊料區，然後對焊料區進行迴焊。電性連接件94還可包括金屬柱或者包括金屬柱以及焊料蓋，且電性連接件94也可以透過電鍍形成。在整個描述中，包括SoIC結構50、導電穿孔72、絕緣包封體76’、重佈線路結構61以及重佈線路結構77的組合結構被稱為封裝體100，其可為具有圓形俯視形狀的複合晶圓(composite wafer)。

接下來，將封裝體100從載板60上去接合(de-bond)。去接合層62也從封裝體100清除。前述的去接合(de-bonding)可透過在去接合層62上照射諸如UV光或雷射的光以分解去接合層62來進行。在前述的去接合製程中，膠帶(未示出)可以黏附在介電層88以及電性連接件94上。在隨後的步驟中，從封裝體100中去除載板60以及去接合層62。執行晶粒切割製程以將封裝體100切割為多個集成扇出(InFO)封裝體封裝體，其中每個封裝體包括至少一個SoIC結構50、導電穿孔72、絕緣包封體76’、重佈線路結構61以及重佈線路結構77。所得到的封裝體中的其中一者如圖2N所繪示的封裝體100。

圖2N繪示出根據本揭露一些實施例中的疊層封裝(PoP)結構。參考圖2N，提供另一個封裝體200，並將封裝體200與封裝體102接合，從而形成PoP結構。在本揭露的一些實施例中，封裝體200與封裝體102之間的接合是透過焊料區98進行，焊料區98將重分佈佈線66的金屬墊部分連接到封裝體200中的金屬墊。在一些實施例中，封裝體200包括多個裝置晶粒202，其可以是記憶體晶粒，例如靜態隨機存取記憶體(SRAM)晶粒、動態隨機存取記憶體(DRAM)晶粒或其類似物。在一些示例性實施 例中，記憶體晶粒也可以與封裝基底204接合。

根據本揭露的一些實施例，提供一種包括第一半導體晶粒、第二半導體晶粒、虛設晶粒以及間隙填充層的SoIC結構。第二半導體晶粒配置於第一半導體晶粒之上且與第一半導體晶粒電性連接。虛設晶粒配置於第一半導體晶粒之上以側向地圍繞第二半導體晶粒。間隙填充層配置於第一半導體晶粒上，以側向地包覆虛設晶粒以及第二半導體晶粒。在一些實施例中，第一半導體晶粒包括第一接合結構，第二半導體晶粒中的每一者包括第二接合結構，第二半導體晶粒中的每一者的第二接合結構與第一接合結構接觸，且第二半導體晶粒中的每一者的第二接合結構與第一接合結構電性連接。在一些實施例中，虛設晶粒中的每一者包括外側壁，且虛設晶粒中的每一者的外側壁與第一接合結構的側壁實質上對齊。在一些實施例中，虛設晶粒與第二半導體晶粒中的每一者的第二接合結構透過間隙填充層間隔開。在一些實施例中，虛設晶粒中的每一者與第二半導體晶粒中的一者透過間隙填充層側向地間隔開。在一些實施例中，虛設晶粒中的每一者包括外側壁，且外側壁與第一半導體晶粒的側壁實質上對齊。在一些實施例中，第二半導體晶粒中二相鄰的第二半導體晶粒透過間隙填充層彼此側向地間隔開。在一些實施例中，虛設晶粒中二相鄰的虛設晶粒透過間隙填充層彼此側向地間隔開。在一些實施例中，前述的結構還包括晶粒貼合膜，其中虛設晶粒中的每一者分別透過晶粒貼合膜中的一者貼附至第一半導體晶粒上。

根據本揭露的一些其他實施例，提供一種包括第一半導體晶粒、第二半導體晶粒、虛設晶粒以及間隙填充層的SoIC結 構。第二半導體晶粒堆疊於第一半導體晶粒之上。虛設晶粒堆疊於第一半導體晶粒之上。間隙填充層配置於第一半導體晶粒上以側向地包覆虛設晶粒以及第二半導體晶粒，其中虛設晶粒中的每一者包括外側壁，且虛設晶粒中的每一者的外側壁與間隙填充層的側壁實質上對齊。在一些實施例中，虛設晶粒為電性浮置。在一些實施例中，虛設晶粒與第一半導體晶粒以及第二半導體晶粒電性絕緣。在一些實施例中，虛設晶粒彼此電性絕緣。在一些實施例中，間隙填充層與第一半導體晶粒之間的第一熱膨脹係失配大於虛設晶粒與第一半導體晶粒之間的第二熱膨脹係數失配。在一些實施例中，間隙填充層的第一熱膨脹係數大於虛設晶粒或第二半導體晶粒的第二熱膨脹係數。

根據本揭露的一些其他實施例，提供一種包括底層半導體晶粒、頂層半導體晶粒、一組翹曲控制構件以及間隙填充層的SoIC結構。頂層半導體晶粒配置於底層半導體晶粒之上。翹曲控制構件組配置於底層半導體晶粒之上。間隙填充層配置於底層半導體晶粒上並且側向地包覆所述組翹曲控制構件以及頂層半導體晶粒，其中間隙填充層的第一熱膨脹係數大於所述組翹曲控制構件及/或頂層半導體晶粒的第二熱膨脹係數。在一些實施例中，所述組翹曲控制構件中的每一者包括外側壁，且所述組翹曲控制構件組中的每一者的外側壁與間隙填充層的側壁實質上對齊。在一些實施例中，所述組翹曲控制構件組中的每一者包括外側壁，且所述組翹曲控制構件組中的每一者的外側壁與底層半導體晶粒的側壁實質上對齊。在一些實施例中，所述組翹曲控制構件中的每一者與頂層半導體晶粒之間以一側向距離間隔開，且該側向距離 介於約30微米至約50微米之間。在一些實施例中，所述組翹曲控制構件為電性浮置。

上述對特徵與實施例的概述是為了使本領域技術人員更好地理解本發明的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程與結構的基礎，以獲得與本文介紹的實施例相同的目的及/或實現相同優點的完成。本領域技術人員還應當認識到，這樣的等同物構造並不背離本揭露的精神與範圍，並且他們可以在不背離本公開的精神與範圍的情況下在此做出各種變化、替換與改變。

11a：第一半導體晶粒 12、13：基底 14：基底通孔 15、16：互連結構 17、18：接合結構 17a、18a：接合介電層 17b、18b：接合導體 20：半導體晶粒 30：虛設晶粒 30a：外側壁 32：晶粒貼合膜 34’：間隙填充層 42：圖案化介電層 44：導電端子 50：系統整合積體電路結構

Claims (9)

1. 一種系統整合積體電路結構，包括： 第一半導體晶粒； 第二半導體晶粒，配置於所述第一半導體晶粒之上，且所述第二半導體晶粒與所述第一半導體晶粒電性連接； 虛設晶粒，配置於所述第一半導體晶粒之上以側向地包覆所述第二半導體晶粒，其中所述虛設晶粒中的每一者的底面的粗糙度小於所述虛設晶粒中的每一者的頂面的粗糙度；以及 間隙填充層，配置於所述第一半導體晶粒上以側向地包覆所述虛設晶粒以及所述第二半導體晶粒。
2. 根據請求項1所述的系統整合積體電路結構，其中所述第一半導體晶粒包括第一接合結構，所述第二半導體晶粒中的每一者包括第二接合結構，所述第二半導體晶粒中的每一者的所述第二接合結構與所述第一接合結構接觸，且所述第二半導體晶粒中的每一者的所述第二接合結構與所述第一接合結構電性連接。
3. 根據請求項2所述的系統整合積體電路結構，其中所述虛設晶粒中的每一者包括外側壁，所述外側壁的粗糙度大於所述虛設晶粒中的每一者的所述頂面的粗糙度，且所述虛設晶粒中的每一者的所述外側壁與所述第一接合結構的側壁對齊。
4. 根據請求項2所述的系統整合積體電路結構，其中所述虛設晶粒與所述第二半導體晶粒中的每一者的所述第二接合結構透過所述間隙填充層間隔開。
5. 根據請求項1所述的系統整合積體電路結構，其中所述虛設晶粒中的每一者與所述第二半導體晶粒中的一者透過所述間隙填充層側向地間隔開。
6. 根據請求項1所述的系統整合積體電路結構，其中所述虛設晶粒中的每一者包括外側壁，且所述外側壁與所述第一半導體晶粒的側壁對準。
7. 根據請求項1所述的系統整合積體電路結構，其中所述第二半導體晶粒中二相鄰的第二半導體晶粒透過所述間隙填充層彼此側向地間隔開。
8. 根據請求項1所述的系統整合積體電路結構，其中所述虛設晶粒中二相鄰的虛設晶粒透過所述間隙填充層彼此側向地間隔開。
9. 根據請求項1所述的系統整合積體電路結構，更包括晶粒貼合膜，其中所述虛設晶粒中的每一者分別透過所述晶粒貼合膜中的一者連接至所述第一半導體晶粒上。