TWI890248B

TWI890248B - 顯示裝置、顯示驅動積體電路與顯示驅動積體電路的操作方法

Info

Publication number: TWI890248B
Application number: TW112151264A
Authority: TW
Inventors: 施偉倫; 謝文凱
Original assignee: 聯詠科技股份有限公司
Priority date: 2023-12-28
Filing date: 2023-12-28
Publication date: 2025-07-11
Also published as: TW202526882A; US20250218336A1

Abstract

本發明提供一種顯示裝置、顯示驅動積體電路與顯示驅動積體電路的操作方法。顯示驅動積體電路從處理器接收資料串流以及外部水平同步訊號，其中資料串流包括顯示幀資料、垂直同步資訊以及水平同步資訊。顯示驅動積體電路基於垂直同步資訊與水平同步資訊產生內部垂直同步訊號。顯示驅動積體電路基於垂直同步資訊、水平同步資訊以及外部水平同步訊號的相位關係去動態更新延遲值。顯示驅動積體電路基於延遲值延遲外部水平同步訊號，以產生內部水平同步訊號。顯示驅動積體電路基於顯示幀資料、內部垂直同步訊號以及內部水平同步訊號去驅動顯示面板。

Description

顯示裝置、顯示驅動積體電路與顯示驅動積體電路的操作方法

本發明是有關於一種電子裝置，且特別是有關於一種顯示裝置、顯示驅動積體電路與顯示驅動積體電路的操作方法。

應用處理器（application processor，AP）可以將顯示幀資料、垂直同步資訊與水平同步資訊載在資料串流中，然後通過行動產業處理器介面（Mobile Industry Processor Interface，MIPI）的資料通道（data lane）將資料串流提供給顯示驅動積體電路。垂直同步資訊可以是MIPI規範所定義的垂直同步開始（Vertical Sync Start）標記，而水平同步資訊可以是MIPI規範所定義的水平同步開始（Horizontal Sync Start）標記。顯示驅動積體電路可以基於應用處理器所提供的顯示幀資料、垂直同步資訊與水平同步資訊去驅動顯示面板。在一些操作情境中，在每一個顯示幀（display frame）中，應用處理器輸出一個有效顯示幀的資料給顯示驅動積體電路後，接著輸出多個空幀的資料給顯示驅動積體電路。舉例來說，假設原本幀率是120Hz，為了實現幀率1Hz，應用處理器在每次輸出一個有效顯示幀的資料（含1個幀的水平同步資訊）給顯示驅動積體電路後，接著輸出199個空幀的無效資料與水平同步資訊給顯示驅動積體電路。

在MIPI視頻模式（MIPI video mode）中，顯示驅動積體電路需要去計數這199個空幀的水平同步資訊，以得知下一個顯示幀的時序。然而，這199個空幀的水平同步資訊的輸出會耗費電力。如何降低MIPI資料通道（MIPI data lane）的功耗，是本領域諸多技術課題之一。

本發明提供一種顯示裝置、顯示驅動積體電路與顯示驅動積體電路的操作方法，以驅動顯示面板。

在本發明的一實施例中，上述的顯示驅動積體電路包括介面電路、同步訊號產生電路以及驅動電路。介面電路從處理器接收資料串流以及外部水平同步訊號，其中資料串流包括顯示幀（display frame）資料、垂直同步資訊以及水平同步資訊。同步訊號產生電路耦接至介面電路，以接收垂直同步資訊、水平同步資訊以及外部水平同步訊號。同步訊號產生電路基於垂直同步資訊與水平同步資訊產生內部垂直同步訊號。同步訊號產生電路基於垂直同步資訊、水平同步資訊以及外部水平同步訊號的相位關係去動態更新延遲值。同步訊號產生電路基於延遲值延遲外部水平同步訊號，以產生內部水平同步訊號。驅動電路耦接至介面電路以接收顯示幀資料，以及耦接至同步訊號產生電路以接收內部垂直同步訊號以及內部水平同步訊號。驅動電路基於顯示幀資料、內部垂直同步訊號以及內部水平同步訊號去驅動顯示面板。

在本發明的一實施例中，上述的操作方法包括：由顯示驅動積體電路的介面電路從處理器接收資料串流以及外部水平同步訊號，其中資料串流包括顯示幀資料、垂直同步資訊以及水平同步資訊；由顯示驅動積體電路的同步訊號產生電路基於垂直同步資訊與水平同步資訊產生內部垂直同步訊號；由同步訊號產生電路基於垂直同步資訊、水平同步資訊以及外部水平同步訊號的相位關係去動態更新延遲值；由同步訊號產生電路基於延遲值延遲外部水平同步訊號，以產生內部水平同步訊號；以及由顯示驅動積體電路的驅動電路基於顯示幀資料、內部垂直同步訊號以及內部水平同步訊號去驅動顯示面板。

在本發明的一實施例中，上述的顯示裝置包括處理器、顯示驅動積體電路以及顯示面板。顯示驅動積體電路耦接至處理器，以接收資料串流以及外部水平同步訊號，其中資料串流包括顯示幀資料、垂直同步資訊以及水平同步資訊。顯示驅動積體電路基於垂直同步資訊與水平同步資訊產生內部垂直同步訊號。顯示驅動積體電路基於垂直同步資訊、水平同步資訊以及外部水平同步訊號的相位關係去動態更新延遲值。顯示驅動積體電路基於延遲值延遲外部水平同步訊號，以產生內部水平同步訊號。顯示面板耦接至顯示驅動積體電路。顯示驅動積體電路基於顯示幀資料、內部垂直同步訊號以及內部水平同步訊號去驅動顯示面板。

基於上述，本發明諸實施例所述顯示驅動積體電路藉由使用外部水平同步訊號去產生內部水平同步訊號，然後使用內部水平同步訊號去驅動顯示面板。在MIPI視頻模式（MIPI video mode）中，顯示驅動積體電路可以去計數內部水平同步訊號，以得知下一個顯示幀的時序。因此在MIPI視頻模式的每一個顯示幀中，在處理器輸出一個有效顯示幀的資料（含1個幀的水平同步資訊）給顯示驅動積體電路後，處理器接著停止資料串流（不再輸出多餘的水平同步資訊）直到一個顯示幀的結束。因為處理器不用輸出多餘的水平同步資訊，而顯示驅動積體電路亦不需要接收與處理（例如解封包）多餘的水平同步資訊，所以功耗可以被降低。此外，顯示驅動積體電路可以基於水平同步資訊以及外部水平同步訊號的相位關係去動態更新內部水平同步訊號的延遲值，因此內部水平同步訊號的相位可以吻合處理器所提供水平同步資訊的相位。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文（包括申請專利範圍）中提及的「第一」、「第二」等用語是用以命名元件（element）的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明的一實施例的一種顯示裝置100的電路方塊（circuit block）示意圖。圖1所示顯示裝置100包括處理器110、顯示驅動積體電路120以及顯示面板130。顯示驅動積體電路120耦接至處理器110，以接收資料串流AP_D1以及外部水平同步訊號EXT_HSYNC。在此不限制資料串流AP_D1的具體傳輸方式。舉例來說（但不限於此），顯示驅動積體電路120可以通過行動產業處理器介面（Mobile Industry Processor Interface，MIPI）或其他介面從處理器110接收時脈訊號AP_CLK與資料串流AP_D1。顯示驅動積體電路120可以基於時脈訊號AP_CLK去取樣/閂鎖在資料串流AP_D1中的資料。

顯示驅動積體電路120可以對資料串流AP_D1進行解封包。資料串流AP_D1包括顯示幀（display frame）資料AP_D2、垂直同步資訊VSS以及水平同步資訊HSS。垂直同步資訊VSS可以包括MIPI規範所定義的垂直同步開始（Vertical Sync Start）標記，而水平同步資訊HSS可以包括MIPI規範所定義的水平同步開始（Horizontal Sync Start）標記。顯示驅動積體電路120可以基於垂直同步資訊VSS與水平同步資訊HSS產生內部垂直同步訊號Int_Vs。基於垂直同步資訊VSS、水平同步資訊HSS以及外部水平同步訊號EXT_HSYNC的相位關係，顯示驅動積體電路120可以動態決定/更新延遲值。顯示驅動積體電路120可以基於此延遲值去延遲外部水平同步訊號EXT_HSYNC，以產生內部水平同步訊號Int_Hs。顯示面板130耦接至顯示驅動積體電路120。顯示驅動積體電路120可以基於顯示幀資料AP_D2、內部垂直同步訊號Int_Vs以及內部水平同步訊號Int_Hs去驅動顯示面板130。

在圖1所示實施例中，顯示驅動積體電路120包括介面電路121、同步訊號產生電路122以及驅動電路123。依照不同的設計，在一些實施例中，上述處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的實現方式可以是硬體（hardware）電路。在另一些實施例中，處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的實現方式可以是韌體（firmware）或是軟體（software，即程式）或是前述二者的組合形式。在又一些實施例中，處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的實現方式可以是硬體、韌體、軟體中的組合形式。

以硬體形式而言，上述處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的相關功能可以被實現於一或多個控制器、微控制器（Microcontroller）、微處理器（Microprocessor）、特殊應用積體電路（Application-specific integrated circuit，ASIC）、數位訊號處理器（digital signal processor，DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array，FPGA）、中央處理器（Central Processing Unit，CPU）及/或其他處理單元中的各種邏輯區塊、模組和電路。處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為硬體電路，例如積體電路中的各種邏輯區塊、模組和電路。

以軟體形式及/或韌體形式而言，上述處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的相關功能可以被實現為編程碼（programming codes）。例如，利用一般的編程語言（programming languages，例如C、C++或組合語言）或其他合適的編程語言來實現處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123。所述編程碼可以被記錄/存放在「非臨時的機器可讀取儲存媒體（non-transitory machine-readable storage medium）」中。在一些實施例中，所述非臨時的機器可讀取儲存媒體例如包括半導體記憶體以及（或是）儲存裝置。電子設備（例如CPU、控制器、微控制器或微處理器）可以從所述非臨時的機器可讀取儲存媒體中讀取並執行所述編程碼，從而實現處理器110、顯示驅動積體電路120、介面電路121、同步訊號產生電路122以及（或是）驅動電路123的相關功能。

圖2是依照本發明的一實施例的一種顯示驅動積體電路120的操作方法的流程示意圖。請參照圖1與圖2，在步驟S210中，介面電路121可以從處理器110接收資料串流AP_D1以及外部水平同步訊號EXT_HSYNC，其中資料串流AP_D1包括顯示幀資料、垂直同步資訊以及水平同步資訊。基於實際設計，介面電路121可以通過MIPI或其他介面從處理器110接收時脈訊號AP_CLK與資料串流AP_D1。介面電路121可以基於時脈訊號AP_CLK去取樣/閂鎖在資料串流AP_D1中的資料。資料串流AP_D1包括顯示幀資料AP_D2、垂直同步資訊VSS以及水平同步資訊HSS。介面電路121可以對資料串流AP_D1進行解封包，以輸出顯示幀資料AP_D2、垂直同步資訊VSS以及水平同步資訊HSS。

同步訊號產生電路122耦接至介面電路121，以接收垂直同步資訊VSS、水平同步資訊HSS以及外部水平同步訊號EXT_HSYNC。在步驟S220中，同步訊號產生電路122基於垂直同步資訊VSS與水平同步資訊HSS產生內部垂直同步訊號Int_Vs。在步驟S230中，基於垂直同步資訊VSS、水平同步資訊HSS以及外部水平同步訊號EXT_HSYNC的相位關係，同步訊號產生電路122可以動態決定/更新延遲值。在步驟S240中，同步訊號產生電路122可以基於所述延遲值去延遲外部水平同步訊號EXT_HSYNC，以產生內部水平同步訊號Int_Hs。

驅動電路123耦接至介面電路121，以接收顯示幀資料AP_D2。驅動電路123還耦接至同步訊號產生電路122，以接收內部垂直同步訊號Int_Vs以及內部水平同步訊號Int_Hs。在步驟S250中，驅動電路123可以基於顯示幀資料AP_D2、內部垂直同步訊號Int_Vs以及內部水平同步訊號Int_Hs去驅動顯示面板130。本實施例並不限制顯示面板130的實現方式以及對顯示面板130的驅動細節。舉例來說，顯示面板130可以是眾所周知的顯示面板或是其他顯示面板，而驅動電路123可以採用眾所周知的驅動方式或是其他驅動方式去驅動顯示面板130。

綜上所述，顯示驅動積體電路120藉由使用外部水平同步訊號EXT_HSYNC去產生內部水平同步訊號Int_Hs，然後使用內部水平同步訊號Int_Hs去驅動顯示面板130。在MIPI視頻模式（MIPI video mode）中，顯示驅動積體電路120可以去計數內部水平同步訊號Int_Hs，以得知下一個顯示幀的時序。因此在MIPI視頻模式的每一個顯示幀中，在處理器110輸出一個顯示幀的有效資料（含1個幀的水平同步資訊HSS）給顯示驅動積體電路120後，處理器110可以暫停資料串流的資料傳輸（不再輸出多餘的水平同步資訊HSS）直到一個顯示幀的結束。因為處理器110不用輸出多餘的水平同步資訊HSS，而顯示驅動積體電路120亦不需要接收與處理（例如解封包）多餘的水平同步資訊HSS，所以功耗可以被降低。

圖3是依照本發明的一實施例所繪示，垂直同步資訊VSS與外部水平同步訊號EXT_HSYNC的時序/相位示意圖。請參照圖1與圖3，圖3上部繪示垂直同步資訊VSS的兩個垂直同步時點，其中以垂直線表示「垂直同步時點」。「垂直同步時點」可以是MIPI規範所定義的垂直同步開始（Vertical Sync Start）標記的所在時點。圖3下部繪示外部水平同步訊號EXT_HSYNC的多個外部同步時點，其中以垂直線表示「外部同步時點」。依照實際設計，在一些實施例中，「外部同步時點」可以是外部水平同步訊號EXT_HSYNC的上升緣時點。在另一些實施例中，「外部同步時點」可以是外部水平同步訊號EXT_HSYNC的下降緣時點。

一般而言，一但垂直同步資訊VSS和外部水平同步訊號EXT_HSYNC沒有對齊，亦即有偏差（skew），顯示驅動積體電路120可能無法正常收圖。圖3左部繪示垂直同步資訊VSS和外部水平同步訊號EXT_HSYNC之間具有偏差skew1。顯示驅動積體電路120需要將外部水平同步訊號EXT_HSYNC做處理，才能產生吻合垂直同步資訊VSS與水平同步資訊HSS的內部水平同步訊號Int_Hs。基於吻合水平同步資訊HSS相位的內部水平同步訊號Int_Hs，驅動電路123可以正確取樣/閂鎖顯示幀資料AP_D2。

然而基於一或多種原因，每張顯示幀的同步資訊（VSS與HSS）和外部水平同步訊號EXT_HSYNC的偏差（skew）可能不固定。舉例來說，在處理器110進行MIPI跳頻後，同步資訊和外部水平同步訊號EXT_HSYNC的偏差可能會被改變。或者，處理器110進行MIPI模式切換，例如在MIPI命令模式（MIPI command mode）和MIPI視頻模式（MIPI video mode）之間切換，亦可能改變同步資訊和外部水平同步訊號EXT_HSYNC的偏差。或者，靜電放電（electrostatic discharge，ESD）的干擾可能改變同步資訊和外部水平同步訊號EXT_HSYNC的偏差。圖3右部繪示垂直同步資訊VSS和外部水平同步訊號EXT_HSYNC之間具有偏差skew2。基於一或多種原因，在前顯示幀中的同步資訊和外部水平同步訊號EXT_HSYNC的偏差skew1可能不同於在後顯示幀中的同步資訊和外部水平同步訊號EXT_HSYNC的偏差skew2。因為同步資訊（VSS與HSS）和外部水平同步訊號EXT_HSYNC的偏差（skew）可能不固定，即使顯示驅動積體電路120已經基於偏差skew1進行補償，然而基於偏差skew1所進行的補償可能不適用於在後顯示幀中的偏差skew2。

圖4是依照本發明的一實施例所繪示，垂直同步資訊VSS、水平同步資訊HSS、外部水平同步訊號EXT_HSYNC、內部垂直同步訊號Int_Vs與內部水平同步訊號Int_Hs的時序/相位示意圖。請參照圖1與圖4，圖4上部繪示垂直同步資訊VSS的垂直同步時點與水平同步資訊HSS的水平同步時點，其中較長的垂直線表示垂直同步資訊VSS的「垂直同步時點」，以及較短的垂直線表示水平同步資訊HSS的「水平同步時點」。「垂直同步時點」可以是MIPI規範所定義的垂直同步開始（Vertical Sync Start）標記的所在時點。圖4繪示了垂直同步資訊VSS的垂直同步時點VSS1與VSS2，而垂直同步資訊VSS的垂直同步時點VSS1與VSS2定義了一個顯示幀。「水平同步時點」（例如圖4所示水平同步時點HSS11與HSS21）可以是MIPI規範所定義的水平同步開始（Horizontal Sync Start）標記的所在時點。

圖4中部繪示外部水平同步訊號EXT_HSYNC的多個外部同步時點，其中以垂直線表示「外部同步時點」（例如圖4所示外部同步時點EHs1與EHs2）。依照實際設計，在一些實施例中，「外部同步時點」可以是外部水平同步訊號EXT_HSYNC的上升緣時點。在另一些實施例中，「外部同步時點」可以是外部水平同步訊號EXT_HSYNC的下降緣時點。如同圖3的相關說明，基於一或多種原因，同步資訊VSS與HSS和外部水平同步訊號EXT_HSYNC之間可能具有偏差（skew），而每張顯示幀的同步資訊VSS與HSS和外部水平同步訊號EXT_HSYNC的偏差可能不固定。若顯示驅動積體電路120直接使用外部水平同步訊號EXT_HSYNC去取樣/閂鎖顯示幀資料AP_D2，則顯示驅動積體電路120可能會取樣到錯誤資料。

圖4下部繪示內部垂直同步訊號Int_Vs的內部垂直同步時點與內部水平同步訊號Int_Hs的內部水平同步時點，其中較長的垂直線表示內部垂直同步訊號Int_Vs的「內部垂直同步時點」，以及較短的垂直線表示內部水平同步訊號Int_Hs的「內部水平同步時點」。依照實際設計，在一些實施例中，「內部垂直同步時點」與「內部水平同步時點」可以是內部垂直同步訊號Int_Vs與內部水平同步訊號Int_Hs的上升緣時點。在另一些實施例中，「內部垂直同步時點」與「內部水平同步時點」可以是內部垂直同步訊號Int_Vs與內部水平同步訊號Int_Hs的下降緣時點。

同步訊號產生電路122可以檢查垂直同步資訊VSS中屬於目前幀的同步時點（例如圖4所示垂直同步時點VSS1）。當垂直同步時點VSS1發生後，同步訊號產生電路122可以檢查外部水平同步訊號EXT_HSYNC中追隨於垂直同步時點VSS1後的第一個水平同步時點（例如圖4所示外部同步時點EHs1），以及檢查水平同步資訊HSS中追隨於垂直同步時點VSS1後的第一個水平同步時點（例如圖4所示水平同步時點HSS11）。同步訊號產生電路122可以基於水平同步時點HSS11產生內部垂直同步訊號Int_Vs中的垂直同步時點IVs1。

同步訊號產生電路122可以計數從外部同步時點EHs1至水平同步時點HSS11的時長TL1，以及基於時長TL1去動態更新目前幀的延遲值。接下來，同步訊號產生電路122可以基於更新後的延遲值（時長TL1所對應的延遲值）去延遲外部水平同步訊號EXT_HSYNC，以產生內部水平同步訊號Int_Hs中目前幀的多個水平同步時點（例如圖4所示水平同步時點IHs1）。垂直同步時點VSS2的發生，表示目前幀的結束以及下一幀的開始。

同理可推，同步訊號產生電路122可以計數從外部同步時點EHs2（外部水平同步訊號EXT_HSYNC中追隨於垂直同步時點VSS2後的第一個水平同步時點）至水平同步時點HSS21（水平同步資訊HSS中追隨於垂直同步時點VSS2後的第一個水平同步時點）的時長TL2，以及基於時長TL2去動態更新延遲值。同步訊號產生電路122可以基於水平同步時點HSS21去產生內部垂直同步訊號Int_Vs中的垂直同步時點IVs2，以及基於更新後的延遲值（時長TL2所對應的延遲值）去延遲外部水平同步訊號EXT_HSYNC而產生內部水平同步訊號Int_Hs中的多個水平同步時點（例如圖4所示水平同步時點IHs2）。

因此，目前幀的延遲值的更新是獨立於先前幀的先前延遲值的更新。顯示驅動積體電路120可以基於水平同步資訊HSS以及外部水平同步訊號EXT_HSYNC的相位關係去動態更新內部水平同步訊號Int_Hs的延遲值，進而使內部水平同步訊號Int_Hs的相位可以吻合處理器110所提供水平同步資訊HSS的相位。基於吻合水平同步資訊HSS相位的內部水平同步訊號Int_Hs，驅動電路123可以正確取樣/閂鎖顯示幀資料AP_D2。

然而基於一或多種原因，例如ESD的干擾或是其他原因，MIPI水平同步開始（Horizontal Sync Start）標記可能會佚失。舉例來說，水平同步時點HSS21（水平同步開始標記）可能會不存在。一旦水平同步時點HSS21不存在，同步訊號產生電路122所計數的時長TL2會不正確。當時長TL2超出某一個閾時長時，同步訊號產生電路122可以捨棄目前計數的時長TL2，且沿用先前幀的先前延遲值（例如時長TL1所對應的延遲值）作為目前幀的延遲值。所述閾時長可以是依照實際設計而決定的任意實數。

基於一或多種原因，例如ESD的干擾或是其他原因，外部水平同步訊號EXT_HSYNC的一或多個脈衝可能會佚失。舉例來說，垂直同步時點VSS2與水平同步時點HSS21之間的外部同步時點EHs2（外部水平同步訊號EXT_HSYNC的一個脈衝）可能會不存在。當垂直同步時點VSS2與水平同步時點HSS21之間不存在外部同步時點EHs2時，同步訊號產生電路122可以沿用先前幀的先前延遲值（例如時長TL1所對應的延遲值）作為目前幀的延遲值。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100：顯示裝置 110：處理器 120：顯示驅動積體電路 121：介面電路 122：同步訊號產生電路 123：驅動電路 130：顯示面板 AP_CLK：時脈訊號 AP_D1：資料串流 AP_D2：顯示幀資料 EHs1、EHs2：外部同步時點 EXT_HSYNC：外部水平同步訊號 HSS：水平同步資訊 HSS11、HSS21、IHs1、IHs2：水平同步時點 Int_Hs：內部水平同步訊號 Int_Vs：內部垂直同步訊號 IVs1、IVs2、VSS1、VSS2：垂直同步時點 S210、S220、S230、S240、S250：步驟 Skew1、skew2：偏差 TL1、TL2：時長 VSS：垂直同步資訊

圖1是依照本發明的一實施例的一種顯示裝置的電路方塊（circuit block）示意圖。圖2是依照本發明的一實施例的一種顯示驅動積體電路的操作方法的流程示意圖。圖3是依照本發明的一實施例所繪示，垂直同步資訊與外部水平同步訊號的時序/相位示意圖。圖4是依照本發明的一實施例所繪示，垂直同步資訊、水平同步資訊、外部水平同步訊號、內部垂直同步訊號與內部水平同步訊號的時序/相位示意圖。

100：顯示裝置 110：處理器 120：顯示驅動積體電路 121：介面電路 122：同步訊號產生電路 123：驅動電路 130：顯示面板 AP_CLK：時脈訊號 AP_D1：資料串流 AP_D2：顯示幀資料 EXT_HSYNC：外部水平同步訊號 HSS：水平同步資訊 Int_Hs：內部水平同步訊號 Int_Vs：內部垂直同步訊號 VSS：垂直同步資訊

Claims

一種顯示驅動積體電路，包括：一介面電路，從一處理器接收一資料串流以及一外部水平同步訊號，其中該資料串流包括一顯示幀資料、一垂直同步資訊以及一水平同步資訊；一同步訊號產生電路，耦接至該介面電路以接收該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號，其中該同步訊號產生電路基於該垂直同步資訊與該水平同步資訊產生一內部垂直同步訊號，該同步訊號產生電路基於該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號的相位關係去動態更新一延遲值，以及該同步訊號產生電路基於該延遲值延遲該外部水平同步訊號以產生一內部水平同步訊號；以及一驅動電路，耦接至該介面電路以接收該顯示幀資料，以及耦接至該同步訊號產生電路以接收該內部垂直同步訊號以及該內部水平同步訊號，其中該驅動電路基於該顯示幀資料、該內部垂直同步訊號以及該內部水平同步訊號去驅動一顯示面板。
如請求項1所述的顯示驅動積體電路，其中該介面電路通過一行動產業處理器介面從該處理器接收該資料串流。
如請求項1所述的顯示驅動積體電路，其中該同步訊號產生電路計數從一外部同步時點至一水平同步時點的一時長，該外部同步時點為該外部水平同步訊號中追隨於一垂直同步時點後的第一個水平同步時點，該垂直同步時點為該垂直同步資訊中屬於一目前幀的一同步時點，該水平同步時點為該水平同步資訊中追隨於該垂直同步時點後的第一個水平同步時點，以及該同步訊號產生電路基於該時長去動態更新該目前幀的該延遲值。
如請求項3所述的顯示驅動積體電路，其中響應於該時長超出一閾時長，該同步訊號產生電路捨棄該時長且沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項3所述的顯示驅動積體電路，其中響應於該垂直同步時點與該水平同步時點之間不存在該外部同步時點，該同步訊號產生電路沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項1所述的顯示驅動積體電路，其中一目前幀的該延遲值的更新是獨立於該目前幀前的一先前幀的一先前延遲值的更新。
一種顯示驅動積體電路的操作方法，包括：由該顯示驅動積體電路的一介面電路從一處理器接收一資料串流以及一外部水平同步訊號，其中該資料串流包括一顯示幀資料、一垂直同步資訊以及一水平同步資訊；由該顯示驅動積體電路的一同步訊號產生電路基於該垂直同步資訊與該水平同步資訊產生一內部垂直同步訊號；由該同步訊號產生電路基於該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號的相位關係去動態更新一延遲值；由該同步訊號產生電路基於該延遲值延遲該外部水平同步訊號，以產生一內部水平同步訊號；以及由該顯示驅動積體電路的一驅動電路基於該顯示幀資料、該內部垂直同步訊號以及該內部水平同步訊號去驅動一顯示面板。
如請求項7所述的操作方法，其中該介面電路通過一行動產業處理器介面從該處理器接收該資料串流。
如請求項7所述的操作方法，更包括：計數從一外部同步時點至一水平同步時點的一時長，其中該外部同步時點為該外部水平同步訊號中追隨於一垂直同步時點後的第一個水平同步時點，該垂直同步時點為該垂直同步資訊中屬於一目前幀的一同步時點，以及該水平同步時點為該水平同步資訊中追隨於該垂直同步時點後的第一個水平同步時點；以及基於該時長去動態更新該目前幀的該延遲值。
如請求項9所述的操作方法，更包括：響應於該時長超出一閾時長，捨棄該時長且沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項9所述的操作方法，更包括：響應於該垂直同步時點與該水平同步時點之間不存在該外部同步時點，沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項7所述的操作方法，其中一目前幀的該延遲值的更新是獨立於該目前幀前的一先前幀的一先前延遲值的更新。
一種顯示裝置，包括：一處理器；一顯示驅動積體電路，耦接至該處理器以接收一資料串流以及一外部水平同步訊號，其中該資料串流包括一顯示幀資料、一垂直同步資訊以及一水平同步資訊，該顯示驅動積體電路基於該垂直同步資訊與該水平同步資訊產生一內部垂直同步訊號，該顯示驅動積體電路基於該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號的相位關係去動態更新一延遲值，以及該顯示驅動積體電路基於該延遲值延遲該外部水平同步訊號以產生一內部水平同步訊號；以及一顯示面板，耦接至該顯示驅動積體電路，其中該顯示驅動積體電路基於該顯示幀資料、該內部垂直同步訊號以及該內部水平同步訊號去驅動該顯示面板。
如請求項13所述的顯示裝置，其中該顯示驅動積體電路包括：一介面電路，從該處理器接收該資料串流以及該外部水平同步訊號；一同步訊號產生電路，耦接至該介面電路以接收該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號，其中該同步訊號產生電路基於該垂直同步資訊與該水平同步資訊產生該內部垂直同步訊號，該同步訊號產生電路基於該垂直同步資訊、該水平同步資訊以及該外部水平同步訊號的相位關係去動態更新該延遲值，以及該同步訊號產生電路基於該延遲值延遲該外部水平同步訊號以產生該內部水平同步訊號；以及一驅動電路，耦接至該介面電路以接收該顯示幀資料，以及耦接至該同步訊號產生電路以接收該內部垂直同步訊號以及該內部水平同步訊號，其中該驅動電路基於該顯示幀資料、該內部垂直同步訊號以及該內部水平同步訊號去驅動該顯示面板。
如請求項14所述的顯示裝置，其中該介面電路通過一行動產業處理器介面從該處理器接收該資料串流。
如請求項14所述的顯示裝置，其中該同步訊號產生電路計數從一外部同步時點至一水平同步時點的一時長，該外部同步時點為該外部水平同步訊號中追隨於一垂直同步時點後的第一個水平同步時點，該垂直同步時點為該垂直同步資訊中屬於一目前幀的一同步時點，該水平同步時點為該水平同步資訊中追隨於該垂直同步時點後的第一個水平同步時點，以及該同步訊號產生電路基於該時長去動態更新該目前幀的該延遲值。
如請求項16所述的顯示裝置，其中響應於該時長超出一閾時長，該同步訊號產生電路捨棄該時長且沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項16所述的顯示裝置，其中響應於該垂直同步時點與該水平同步時點之間不存在該外部同步時點，該同步訊號產生電路沿用該目前幀前的一先前幀的一先前延遲值作為該目前幀的該延遲值。
如請求項14所述的顯示裝置，其中一目前幀的該延遲值的更新是獨立於該目前幀前的一先前幀的一先前延遲值的更新。