TWI889423B - 半導體裝置 - Google Patents

Abstract

提供一種半導體裝置。半導體裝置包含基板、在基板上的堆疊結構、介於基板與堆疊結構之間的互連結構、以及貫穿堆疊結構的柱元件。柱元件包含通道層、圍繞通道層的記憶層與圍繞通道層的介電層。介電層與記憶層包含不同材料。

Description

半導體裝置

本發明係有關於半導體裝置及其製造方法，更特別是有關於三維半導體裝置及其製造方法。

在半導體領域中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。然而，隨著半導體裝置的尺寸縮小，元件與元件之間的距離降低可能帶來非期望的干擾問題，導致半導體裝置的電性表現降低。

本發明係有關於半導體裝置及其製造方法，其具有和記憶層包含不同材料的介電層，可提升半導體裝置的電性表現。

根據本發明之一些實施例，提供一種半導體裝置。半導體裝置包含基板、在基板上的堆疊結構、介於基板與堆疊結構之間的互連結構、以及貫穿堆疊結構的柱元件。柱元件包含通 道層、圍繞通道層的記憶層與圍繞通道層的介電層。介電層與記憶層包含不同材料。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。

10,20:半導體裝置

10M,10P,20M,20P:半導體結構

100,300:基板

100S,101U,113BU,113U,115U,121U,300U,302U,ST1U:上表面

101,302:絕緣層

102:導電層

110:柱元件

111,111A,111B,111C:記憶層

111BU,111CU,,111E,112BU,112E,112U,240E,241E:端面

112,112A,112B:通道層

112S:側壁

113,113A,113B:絕緣膜

113E1,113E2:端部

114:氣隙

115:接墊

116,116A:介電層

116S:外側壁

120,120A:導電膜

120-1:第一部分

120-2:第二部分

121,123,125,161,181:絕緣材料層

122:導電結構

124,1651,1851,2651,2851:通孔元件

126,1652,1852,2652,2852:導電元件

140,240,240A:隔離層

160,180,260,280:互連結構

165,185:導電互連

195,295:半導體元件

241:導電條帶

401,901,2001,2301:孔洞

701:凹室

810:柱結構

1001R,2401R:空間

1121:第一通道部

1122:第二通道部

1123:第三通道部

2201,3601:開口

2202,3602:凹槽

D1:第一方向

D2:第二方向

D3:第三方向

ST:堆疊結構

ST1:絕緣堆疊結構

ST-1,ST-2:表面

第1圖係繪示根據一些實施例之半導體裝置的剖面示意圖；第2圖係繪示根據一些實施例之半導體裝置的剖面示意圖；第3圖至第22圖係繪示根據一些實施例之半導體裝置的製造方法中的多個階段的剖面示意圖；及第23圖至第36圖係繪示根據一些實施例之半導體裝置的製造方法中的多個階段的剖面示意圖。

圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。在以下製造方法中，所述操作之間可能存在一或更多種附加操作，並且操作之順序可變化。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本發明保護範圍。以下是以相同/類似的符號表示相同/類似的元件做說明。

說明書與申請專利範圍中用以修飾元件的序數例如「第一」、「第二」等，並不隱含及代表結構中的特定位置、或排列順序、或製造順序，該些序數僅是用來清楚區分具有相同命名的多個元件。說明書與申請專利範圍中所使用的空間相關用語，例如「上」、「上方」、「之上」、「高於」、「頂部」、「下」、「下方」、「之下」、「低於」、「底部」等，是用以敘述一個元件與另一個元件的在圖式中的相對空間或位置關係，而且這些空間或位置關係可以是直接的或非直接的(有其他元件配置於這兩個元件之間)，除非另有指明。空間相關用語可涵蓋以其他方位顯示的結構，而不侷限於圖式繪示的方位。結構可被翻轉或旋轉各種角度，並且本文使用的空間相關敘述可被相應地解釋。說明書與申請專利範圍中所使用的單數形式「一」和「該」也旨在包含複數形式，除非上下文另有清楚說明。說明書與申請專利範圍中所使用的「及/或」包含一或更多個列出項目的任意組合與所有組合。

此外，說明書與隨附申請專利範圍中的用語「電性連接」可代表多個元件形成歐姆接觸(ohmic contact)、可代表電流流經多個元件之間、也可代表多個元件具有操作上的關聯性。操作上的關聯性可例如是一元件用以驅動另一元件，但電流可不直接流過這兩個元件之間。說明書與隨附申請專利範圍中的用語「沉積」包含但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)與磊晶成長(epitaxial growth)。根據待形成的 材料種類，本發明所屬技術領域中具有通常知識者可選擇用於形成材料的合適技術。說明書與隨附申請專利範圍中的用語「蝕刻」與「回蝕」包含但不限於乾式蝕刻與溼式蝕刻。說明書與隨附申請專利範圍中的用語「研磨處理」包含但不限於化學機械平坦化處理(chemical-mechanical planarization；CMP)與離子研磨處理(ion milling)。說明書與隨附申請專利範圍中的用語「蝕刻」、「回蝕」、「研磨處理」可互相取代，本發明所屬技術領域中具有通常知識者可依據結構與材料選擇合適的移除技術。

本發明之多個實施例可應用於多種不同類型的三維半導體裝置。例如，本發明之多個實施例可應用於但不限於，包含記憶陣列(memory array)的半導體裝置，記憶陣列可以是揮發性記憶陣列或非揮發性記憶陣列。在一些實施例中，本發明可應用於包含垂直通道反及式(NAND)快閃記憶體的半導體裝置。

第1圖係繪示根據本發明之一些實施例之半導體裝置10的剖面示意圖。半導體裝置10包含半導體結構10P與半導體結構10M。半導體結構10P接合於半導體結構10M。

半導體結構10P包含基板100、在基板100中的一或更多的半導體元件195、以及在基板100上的互連結構180。互連結構180可包含一或更多的絕緣材料層181與在一或更多的絕緣材料層181中的一或更多的導電互連185。導電互連185可電性連接半導體元件195。在一些實施例中，絕緣材料層181可使多個導電互連185彼此分開。在此實施例中，多個絕緣材料層 181可沿著第一方向D1堆疊。第一方向D1可平行於或大致平行於基板100的上表面100S的法線方向。導電互連185可包含一或更多的通孔元件1851與一或更多的導電元件1852。第1圖將導電互連185繪示為包含3個通孔元件1851與3個導電元件1852，但本發明不以此為限，導電互連185可包含更多或更少的通孔元件1851與更多或更少的導電元件1852。通孔元件1851電性連接導電元件1852。半導體元件195可為周邊裝置。周邊裝置可用以控制傳送給半導體結構10M的訊號或從半導體結構10M傳送出來的訊號。周邊裝置可包含數位週邊電路、類比周邊電路、及/或混合訊號周邊電路等。例如，周邊裝置可包含頁緩衝器、行解碼器、列解碼器、感測放大器、驅動器、電晶體、二極體、電阻或電容器等。第1圖將半導體元件195繪示為在基板100中，但本發明不以此為限，半導體元件195可形成於基板100的上表面100S上、或部分形成於基板100中(即，半導體元件195的一部分在基板100的上表面100S上而另一部分在基板100的上表面100S之下)、或完全形成於基板100中(即，半導體元件195完全在基板100的上表面100S之下)。在一些實施例中，半導體結構10P可包含介於多個半導體元件195之間的一或更多的隔離區，以使多個半導體元件195彼此分開。在一些實施例中，可使用互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)技術以使在基板100中或基板100上形成半導體元件195。

半導體結構10M包含互連結構160、堆疊結構ST、柱元件110、隔離層140、導電膜120、導電結構122、通孔元件124、導電元件126、絕緣材料層121、絕緣材料層123與絕緣材料層125。互連結構160在互連結構180上且接合於互連結構180。互連結構160可包含一或更多的絕緣材料層161與在一或更多的絕緣材料層161中的一或更多的導電互連165。在一些實施例中，絕緣材料層161可使多個導電互連165彼此分開。在此實施例中，多個絕緣材料層161可沿著第一方向D1堆疊。導電互連165可包含一或更多的通孔元件1651與一或更多的導電元件1652。第1圖將導電互連165繪示為包含3個通孔元件1651與3個導電元件1652，但本發明不以此為限，導電互連165可包含更多或更少的通孔元件1651與更多或更少的導電元件1652。通孔元件1651電性連接導電元件1652。互連結構160的絕緣材料層161可接合於互連結構180的絕緣材料層181。互連結構160的導電元件1652可接合於互連結構180的導電元件1852。導電互連165可電性連接導電互連185。

堆疊結構ST在基板100上。互連結構160與互連結構180介於基板100與堆疊結構ST之間。堆疊結構ST包含沿著第一方向D1交錯堆疊的多個絕緣層101與多個導電層102。多個絕緣層101使多個導電層102彼此分開。在此實施例中，堆疊結構ST的最上方的層與最下方的層皆為絕緣層101。堆疊結構ST中最下方的絕緣層101可直接接觸互連結構160的絕緣材料 層161。第1圖顯示7個絕緣層101與6個導電層102，但本發明不以此為限，堆疊結構ST可包含更多或更少的絕緣層101與導電層102。

半導體結構10M可包含一或更多的柱元件110。多個柱元件110可分散地配置。柱元件110可沿著第一方向D1延伸並貫穿堆疊結構ST。柱元件110包含記憶層111、通道層112、絕緣膜113、氣隙114、接墊115與介電層116。堆疊結構ST的多個導電層102可圍繞記憶層111。通道層112與絕緣膜113可延伸超過堆疊結構ST。記憶層111與接墊115在堆疊結構ST中。介電層116在堆疊結構ST上。通道層112可包含第一通道部1121、第二通道部1122與第三通道部1123。第二通道部1122連接於第一通道部1121與第三通道部1123之間。第一通道部1121介於絕緣膜113與記憶層111之間。記憶層111在通道層112的第一通道部1121的外側壁上。記憶層111可覆蓋第一通道部1121的外側壁。記憶層111可圍繞第一通道部1121。記憶層111可具有管狀。第一通道部1121在絕緣膜113的側壁上。第一通道部1121可圍繞絕緣膜113的側壁的一部分。第二通道部1122介於絕緣膜113與介電層116之間。介電層116在通道層112的第二通道部1122的外側壁上。介電層116可覆蓋第二通道部1122的外側壁。介電層116可圍繞第二通道部1122。介電層116可具有管狀。第二通道部1122在絕緣膜113的側壁上。第二通道部1122可圍繞絕緣膜113的側壁的一部分。第三 通道部1123介於絕緣膜113與導電結構122之間。第三通道部1123可在絕緣膜113的端部113E1上。第三通道部1123可覆蓋絕緣膜113的端部113E1。絕緣膜113可沿著第一方向D1延伸並貫穿堆疊結構ST。氣隙114在絕緣膜113中。接墊115在絕緣膜113的端部113E2上。絕緣膜113的端部113E1與端部113E2在絕緣膜113的相對兩側。接墊115介於絕緣膜113與互連結構160之間。記憶層111連接於介電層116與接墊115之間。介電層116與接墊115可位於記憶層111的相對側。通道層112的端部、記憶層111的端部與絕緣膜113的端部113E2可接觸接墊115。接墊115可電性連接通道層112。互連結構160的導電互連165可電性連接柱元件110的接墊115與通道層112。

半導體結構10M可包含一或更多的隔離層140。隔離層140可沿著第一方向D1延伸並貫穿堆疊結構ST。隔離層140的端部可延伸超過堆疊結構ST。隔離層140可介於二個柱元件110之間。導電膜120在堆疊結構ST上。導電膜120在介電層116的側壁上。導電膜120可圍繞介電層116。導電膜120可接觸介電層116。絕緣材料層121在導電膜120上。在此實施例中，絕緣材料層121的一部分可貫穿導電膜120並將導電膜120分為第一部分120-1與第二部分120-2，絕緣材料層121可使第一部分120-1電性隔離於第二部分120-2。絕緣材料層121可圍繞介電層116。絕緣材料層121可接觸介電層116。導電結構122在絕緣材料層123中。導電結構122與絕緣材料層123在絕緣材 料層121上。導電結構122在通道層112的第三通道部1123上。導電結構122可接觸介電層116與通道層112的第三通道部1123。導電結構122可電性連接多個柱元件110。介電層116可連接於記憶層111與導電結構122之間。通孔元件124在絕緣材料層125中。通孔元件124與絕緣材料層125在導電結構122與絕緣材料層123上。絕緣材料層123介於絕緣材料層121與絕緣材料層125之間。導電元件126在絕緣材料層125上。導電元件126、通孔元件124與導電結構122可互相電性連接。通道層112可電性連接於導電結構122與互連結構160的導電互連165之間。

半導體裝置10的半導體結構10M包含多個記憶胞。多個記憶胞配置於堆疊結構ST中。記憶胞可定義於通道層112與堆疊結構ST的導電層102交錯處的記憶層111中。記憶胞通過互連結構160的導電互連165與互連結構180的導電互連185電性連接半導體元件195。記憶胞電性連接導電結構122、通孔元件124與導電元件126。沿著第一方向D1排列的多個記憶胞可形成記憶胞串列，多個記憶胞串列可形成記憶陣列。導電結構122可作為用於記憶胞(或控制記憶胞)的共同源極線(common source line)。堆疊結構ST中最下方的導電層102可作為用於記憶胞(或控制記憶胞)的串列選擇線(string select line；SSL)，其他導電層102可作為用於記憶胞(或控制記憶胞)的多條字元線(word line；WL)。導電膜120可作為用於記憶胞(或控制記憶胞)的接地選擇線(ground select line；GSL)。導電膜120、 介電層116與第二通道部1122可形成電晶體開關。導電膜120、介電層116與第二通道部1122形成的電晶體開關可作為接地選擇開關。半導體結構10P的半導體元件195可用以控制對半導體結構10M的記憶胞之操作，例如讀取操作、寫入操作、抹除操作等。

第2圖係繪示根據本發明之一些實施例之半導體裝置20的剖面示意圖。半導體裝置20包含半導體結構20P與半導體結構20M。半導體結構20P接合於半導體結構20M。第1圖與第2圖中，相同的元件符號代表相同元件且具有相同的性質，以下不再重複描述。半導體結構20P與第1圖的半導體結構10P的不同之處在於，半導體結構20P更包含在基板100中的半導體元件295、以及電性連接半導體元件295的導電互連285。

半導體結構20P包含基板100、在基板100中的一或更多的半導體元件195與一或更多的半導體元件295、以及在基板100上的互連結構280。互連結構280可包含一或更多的絕緣材料層181、以及在一或更多的絕緣材料層181中的一或更多的導電互連185與一或更多的導電互連285。在一些實施例中，絕緣材料層181可使導電互連185與導電互連285彼此分開。導電互連285可包含一或更多的通孔元件2851與一或更多的導電元件2852。第2圖將導電互連285繪示為包含3個通孔元件2851與3個導電元件2852，但本發明不以此為限，導電互連285可包含更多或更少的通孔元件2851與更多或更少的導電元件2852。 通孔元件2851電性連接導電元件2852。半導體元件195與半導體元件295可為周邊裝置。周邊裝置可用以控制傳送給半導體結構20M的訊號或從半導體結構20M傳送出來的訊號。第2圖將半導體元件295繪示為在基板100中，但本發明不以此為限，半導體元件295可形成於基板100的上表面100S上、或部分形成於基板100中(即，半導體元件295的一部分在基板100的上表面100S上而另一部分在基板100的上表面100S之下)、或完全形成於基板100中(即，半導體元件295完全在基板100的上表面100S之下)。在一些實施例中，可使用互補式金屬氧化物半導體(CMOS)技術以使在基板100中或基板100上形成半導體元件295。

半導體結構20M與第1圖的半導體結構10M的不同之處在於，半導體結構20M更包含導電互連265、以及在堆疊結構ST中的導電條帶241。

半導體結構20M包含互連結構260、堆疊結構ST、柱元件110、隔離層240、導電條帶241、導電膜120、導電結構122、通孔元件124、導電元件126、絕緣材料層121、絕緣材料層123與絕緣材料層125。互連結構260在互連結構280上且接合於互連結構280。互連結構260可包含一或更多的絕緣材料層161、以及在一或更多的絕緣材料層161中的一或更多的導電互連165與一或更多的導電互連265。在一些實施例中，絕緣材料層161可使導電互連165與導電互連265彼此分開。導電互 連265可包含一或更多的通孔元件2651與一或更多的導電元件2652。第2圖將導電互連265繪示為包含3個通孔元件2651與3個導電元件2652，但本發明不以此為限，導電互連265可包含更多或更少的通孔元件2651與更多或更少的導電元件2652。通孔元件2651電性連接導電元件2652。互連結構260的絕緣材料層161可接合於互連結構280的絕緣材料層181。互連結構260的導電元件1652可接合於互連結構280的導電元件1852。互連結構260的導電元件2652可接合於互連結構280的導電元件2852。導電互連265可電性連接導電互連285。導電條帶241沿著第一方向D1延伸並貫穿堆疊結構ST。隔離層240在導電條帶241的側壁上。隔離層240可覆蓋導電條帶241的側壁。隔離層240可使導電條帶241和堆疊結構ST分開。導電條帶241可電性隔離於堆疊結構ST的多個導電層102。導電條帶241可電性連接於導電結構122與互連結構260的導電互連265之間。在此實施例中，隔離層240與導電條帶241將導電膜120分為第一部分120-1與第二部分120-2，隔離層240可使第一部分120-1電性隔離於第二部分120-2。導電條帶241可作為用於半導體結構20M中的記憶胞(或控制記憶胞)的源極線(source line；SL)。半導體結構20P的半導體元件195與半導體元件295可用以控制對半導體結構20M的記憶胞之操作，例如讀取操作、寫入操作、抹除操作等。

第3圖至第22圖係繪示根據一些實施例之半導體裝置的製造方法。

第3圖係繪示製造方法中的一階段的結構示意圖。提供基板300。基板300可以是半導體基板。基板300可包含半導體材料，例如摻雜或未摻雜的單晶矽、摻雜或未摻雜的多晶矽、鍺等。在一些實施例中，基板300可為承載晶圓(carrier wafer)，例如低成本晶圓或再生晶圓。在基板300上形成絕緣堆疊結構ST1。絕緣堆疊結構ST1包含沿著第一方向D1交錯堆疊在基板300的上表面300U上的多個絕緣層101與多個絕緣層302。多個絕緣層101使多個絕緣層302彼此分開。絕緣層101與絕緣層302可沿著第二方向D2及/或第三方向D3延伸。第一方向D1、第二方向D2與第三方向D3互相垂直。在此實施例中，絕緣堆疊結構ST1的最上方的層與最下方的層皆為絕緣層101。絕緣堆疊結構ST1中最上方的絕緣層101可作為硬遮罩層(hard mask)。絕緣堆疊結構ST1中最下方的絕緣層101可接觸基板300。絕緣堆疊結構ST1中最下方的絕緣層101可使絕緣層302電性隔離於基板300。第3圖顯示7個絕緣層101與6個絕緣層302，但本發明不以此為限，絕緣堆疊結構ST1可包含更多或更少的絕緣層101與絕緣層302。

絕緣層101在第一方向D1上的厚度可介於50Å(Angstroms)至600Å之間，例如介於150Å至300Å之間。絕緣層302在第一方向D1上的厚度可介於50Å至600Å之間，例如 介於150Å至350Å之間。絕緣層101與絕緣層302可包含不同材料。絕緣層101可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，絕緣層101可包含氧化矽(silicon oxide)。絕緣層302可包含絕緣材料，絕緣材料包含氮化物。在一些實施例中，絕緣層30)2可包含氮化矽(silicon nitride)。在一些實施例中，絕緣層101係為氧化矽層，絕緣層302係為氮化矽層。在一些實施例中，可通過沉積處理以在基板300的上表面300U上交錯形成絕緣層101與絕緣層302以形成絕緣堆疊結構ST1。

第4圖係繪示製造方法中的一階段的結構示意圖。在絕緣堆疊結構ST1中形成多個孔洞401。多個孔洞401彼此分開。孔洞401沿著第一方向D1延伸且貫穿絕緣堆疊結構ST1的多個絕緣層101與多個絕緣層302，並停止於基板300。孔洞401的底部可在第一方向D1上低於基板300的上表面300U。孔洞401使絕緣堆疊結構ST1的側壁、及基板300暴露。孔洞401可具有圓柱形或橢圓柱形或方柱形等任意形狀。在一些實施例中，可通過蝕刻處理以移除部分的絕緣層101、部分的絕緣層302與部分的基板300以形成孔洞401。

第5圖係繪示製造方法中的一階段的結構示意圖。形成記憶層111A、通道層112A、絕緣膜113A與氣隙114。記憶層111A、通道層112A與絕緣膜113可填充孔洞401並形成於絕緣堆疊結構ST1的上表面ST1U上。記憶層111A的一部分可介於通道層112A與絕緣堆疊結構ST1之間。記憶層111A的 一部分可介於通道層112A與基板300之間。通道層112A可介於記憶層111A與絕緣膜113A之間。氣隙114可在絕緣膜113A內。記憶層111A可包含記憶體技術領域中已知的多層結構(multilayer structure)，例如ONO(氧化物-氮化物-氧化物)結構、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)結構、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)結構、SONOS(矽-氧化矽-氮化矽-氧化矽-矽)結構、BE-SONOS(能帶隙矽-氧化矽-氮化矽-氧化矽-矽)結構、TANOS(氮化鉭-氧化鋁-氮化矽-氧化矽-矽)結構、MA BE-SONOS(金屬-高介電常數材料能帶隙矽-氧化矽-氮化矽-氧化矽-矽)結構、MONOS(金屬-氧化物-氮化物-氧化物-矽)結構及其組合。通道層112A可包含半導體材料，例如摻雜或未摻雜的單晶矽、多晶矽、鍺等。在一些實施例中，通道層112A包含未摻雜的多晶矽。絕緣膜113A可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，絕緣膜113A包含氧化矽。

在一些實施例中，可通過沉積處理以在絕緣堆疊結構ST1的上表面ST1U、被孔洞401暴露的絕緣層101的側壁、被孔洞401暴露的絕緣層302的側壁、被孔洞401暴露的基板300的表面上形成記憶層111A；可通過沉積處理以在記憶層111A上形成通道層112A，通道層112A的一部分形成於孔洞401中，通道層112A的一部分形成於絕緣堆疊結構ST1上；可通過沉積處理以在孔洞401的剩餘空間中形成絕緣膜113A，絕緣膜 113A的一部分形成於絕緣堆疊結構ST1上。在形成絕緣膜113A的過程中，氣隙114可形成於絕緣膜113A內。在一些實施例中，絕緣膜113A內可能不存在氣隙114。

第6圖係繪示製造方法中的一階段的結構示意圖。在絕緣堆疊結構ST1中形成記憶層111B、通道層112B與絕緣膜113B。氣隙114在絕緣膜113B內。記憶層111B、通道層112B與絕緣膜113B可沿著第一方向D1延伸且貫穿絕緣堆疊結構ST1。絕緣膜113B的上表面113BU、通道層112B的端面112BU、記憶層111B的端面111BU、以及絕緣堆疊結構ST1的上表面ST1U可共平面。在一些實施例中，可通過研磨處理以移除記憶層111A、通道層112A與絕緣膜113A在絕緣堆疊結構ST1上方的部分，並保留記憶層111A、通道層112A與絕緣膜113A在孔洞401中的部分，以形成如第6圖所示的結構。記憶層111A在孔洞401中的部分即為記憶層111B。通道層112A在孔洞401中的部分即為通道層112B。絕緣膜113A在孔洞401中的部分即為絕緣膜113B。

第7圖係繪示製造方法中的一階段的結構示意圖。在絕緣堆疊結構ST1中形成記憶層111C、通道層112與絕緣膜113。氣隙114在絕緣膜113內。記憶層111C、通道層112與絕緣膜113可沿著第一方向D1延伸且貫穿絕緣堆疊結構ST1。記憶層111C可圍繞通道層112。絕緣膜113的上表面113U、通道層112的端面112U、及記憶層111C的端面111CU可共平面。 絕緣膜113的上表面113U、通道層112的端面112U、及記憶層111C的端面111CU可在第一方向D1上高於多個絕緣層302中最上方的絕緣層302的上表面302U。絕緣膜113的上表面113U、通道層112的端面112U、及記憶層111C的端面111CU可在第一方向D1上低於絕緣堆疊結構ST1的上表面ST1U。通道層112可包含第一通道部1121、第二通道部1122與第三通道部1123。第三通道部1123在基板300中。第二通道部1122的至少一部分在基板300中。在一些實施例中，可通過回蝕(etching back)處理以移除部分的記憶層111B、部分的通道層112B與部分的絕緣膜113B，以形成凹室701。記憶層111B中被保留的部分即為記憶層111C。通道層112B中被保留的部分即為通道層112。絕緣膜113B中被保留的部分即為絕緣膜113。在一些實施例中，此階段使用的回蝕處理可以是使用氫氟酸(hydrofluoric acid；HF)的溼式蝕刻，或者可以是使用氫氟酸/氨(HF/NH₃)或三氟化氮/氨(NF₃/NH₃)的乾式蝕刻。

第8圖係繪示製造方法中的一階段的結構示意圖。形成接墊115。接墊115的上表面115U可和絕緣堆疊結構ST1的上表面ST1U共平面。在一些實施例中，可通過沉積處理以在凹室701中、以及絕緣堆疊結構ST1的上表面ST1U上形成接墊材料；接著可通過研磨處理以移除接墊材料在絕緣堆疊結構ST1的上表面ST1U上方的部分，並保留接墊材料在凹室701中的部分，從而形成柱結構810。柱結構810包含記憶層111C、通道 層112、絕緣膜113、氣隙114與接墊115。接墊材料在凹室701中的部分即為接墊115。接墊材料與接墊115可包含半導體材料，例如摻雜或未摻雜的單晶矽、多晶矽、鍺等。在一些實施例中，接墊材料與接墊115包含N型摻雜的多晶矽。在一些實施例中，接墊材料與接墊115包含N型高度摻雜的多晶矽(N+polycrystalline silicon)。

第9圖係繪示製造方法中的一階段的結構示意圖。在絕緣堆疊結構ST1上形成絕緣材料層161。在絕緣堆疊結構ST1中形成孔洞901。孔洞901可沿著第一方向D1延伸且貫穿絕緣堆疊結構ST1與絕緣材料層161，並停止於絕緣堆疊結構ST1的絕緣層101。在此實施例中，孔洞901停止於多個絕緣層101中最下方的絕緣層101。孔洞901的底部可在第一方向D1上高於基板300的上表面300U。孔洞901的底部可在第一方向D1上低於多個絕緣層101中最下方的絕緣層101的上表面101U。孔洞901可介於多個柱結構810之間。孔洞901使絕緣材料層161的側壁與絕緣堆疊結構ST1的側壁暴露。絕緣材料層161可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，絕緣材料層161包含氧化矽。在一些實施例中，可通過沉積處理以在絕緣堆疊結構ST1的上表面ST1U上形成絕緣材料層161；可通過蝕刻處理以移除部分的絕緣材料層161、部分的絕緣層101與部分的絕緣層302以形成孔洞901。

第10圖係繪示製造方法中的一階段的結構示意圖。形成多個空間1001R。多個空間1001R介於多個絕緣層101之間。空間1001R可連接孔洞901。空間1001R使絕緣層101的上表面與下表面、以及柱結構810的記憶層111C的部分外側壁暴露。在一些實施例中，可通過選擇性蝕刻處理以移除多個絕緣層101之間的多個絕緣層302以形成多個空間1001R，並保留多個絕緣層101、絕緣材料層161、柱結構810與基板300。選擇性蝕刻處理可經由孔洞901來進行。在一些實施例中，可使用磷酸(phosphoric acid；H₃PO₄)來移除絕緣層302。在此階段中，柱結構810可作為結構上的支撐。

第11圖係繪示製造方法中的一階段的結構示意圖。形成包含多個導電層102與多個絕緣層101的堆疊結構ST、以及在堆疊結構ST中的隔離層140。多個導電層102介於多個絕緣層101之間。導電層102可沿著第二方向D2及/或第三方向D3延伸。隔離層140可沿著第一方向D1延伸且貫穿堆疊結構ST與絕緣材料層161。隔離層140可介於多個柱結構810之間。隔離層140可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，隔離層140包含氧化矽。導電層102可包含導電材料，導電材料包含但不限於摻雜或未摻雜的多晶矽、金屬或其組合。導電層102可包含金屬與高介電常數介電材料的組合。導電層102可包含多層結構，例如多個金屬層形成的多層結構、一或更多的金屬層與一或更多的高介電常數介電層形成的多層結構。高介電 常數介電材料代表介電常數高於3.9的材料。高介電常數介電材料包含但不限於Si₃N₄、AlO_x、La₂O₃、Ta₂O₅、Y₂O₃、TiO₂、HfO_x、ZrO_x等，x大於0。在一些實施例中，導電層102包含AlO_x/TiN/W多層結構。在一些實施例中，可通過沉積處理以使導電層102填充空間1001R，以形成堆疊結構ST；可通過沉積處理以使隔離層140填充孔洞901。

第12圖係繪示製造方法中的一階段的結構示意圖。在堆疊結構ST的表面ST-1上形成互連結構160。互連結構160包含多個絕緣材料層161與在多個絕緣材料層161中的多個導電互連165。在此實施例中，兩個導電互連165分別對應於不同的柱結構810。兩個導電互連165分別電性連接不同的柱結構810。導電互連165包含通孔元件1651與導電元件1652。通孔元件1651與導電元件1652可包含相同或不同材料。通孔元件1651與導電元件1652可包含導電材料，導電材料包含但不限於金屬。例如，通孔元件1651與導電元件1652可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，通孔元件1651與導電元件1652包含Cu。在一些實施例中，可通過沉積處理形成絕緣材料層161，可通過圖案化製程以在絕緣材料層161中形成一或更多的凹槽，凹槽的位置即為將要形成通孔元件1651及/或導電元件1652的位置，接著將通孔元件1651的材料及/或導電元件1652的材料填充於凹槽中以形成在絕緣材料層161中的通孔元件1651及/或導電元件1652；可重 複上述步驟直到導電互連165的配置符合所需。在一些實施例中，互連結構160可被理解為記憶陣列互連結構。位於在第一方向D1上離柱結構810最遠的絕緣材料層161中的導電元件1652可被理解為接合層，其可用以接合其他結構。在一些實施例中，絕緣材料層161可被理解為金屬層間介電質(inter-metal dielectric；IMD)層。

第13圖係繪示製造方法中的一階段的結構示意圖。提供半導體結構10P。使半導體結構10P接合於互連結構160。半導體結構10P包含基板100、在基板100中的多個半導體元件195、以及在基板100與半導體元件195上的互連結構180。互連結構180可包含多個絕緣材料層181與在多個絕緣材料層181中的多個導電互連185。多個導電互連185可分別電性連接不同的半導體元件195。導電互連185包含通孔元件1851與導電元件1852。通孔元件1851與導電元件1852可包含相同或不同材料。通孔元件1851與導電元件1852可包含導電材料，導電材料包含但不限於金屬。例如，通孔元件1851與導電元件1852可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，通孔元件1851與導電元件1852包含Cu。位於在第一方向D1上離基板100最遠的絕緣材料層181中的導電元件1852可被理解為接合層，其可用以接合其他結構(例如用以接合互連結構160)。互連結構180的製造方法可類似於互連結構160的製造方法。在一些實施例中，可通過固態接合技 術，例如擴散接合技術，以使半導體結構10P的互連結構180的接合層(導電元件1852)接合於互連結構160的接合層(導電元件1652)。半導體結構10P和互連結構160之接合可為銅-銅混合接合(Cu-Cu hybrid bonding)。

在半導體結構10P接合於互連結構160後，半導體結構10P的多個導電互連185可分別電性連接互連結構160中不同的導電互連165，從而半導體元件195可通過對應的導電互連185與對應的導電互連165電性連接柱結構810。

在一些實施例中，互連結構180可為中段製程(middle-end-of-line；MEOL)互連結構或後段製程(back-end-of-line；BEOL)互連結構。

第14圖係繪示製造方法中的一階段的結構示意圖。旋轉第13圖所示的結構。在旋轉之後，基板300位於基板100的上方。在一些實施例中，製造方法可省略旋轉的步驟。

第15圖係繪示製造方法中的一階段的結構示意圖。使柱結構810的一部分暴露。在一些實施例中，可通過蝕刻處理以移除基板300，使柱結構810中原本在基板300中的部分暴露，並使堆疊結構ST的表面ST-2暴露。堆疊結構ST的表面ST-2相對於表面ST-1。

第16圖係繪示製造方法中的一階段的結構示意圖。形成記憶層111。使通道層112的一部分暴露。在一些實施例中，可通過蝕刻處理以移除記憶層111C的一部分，以使通道層112 的第二通道部1122與第三通道部1123暴露。記憶層111C在堆疊結構ST中的部分在蝕刻過程中被保留。記憶層111C在堆疊結構ST中的部分即為記憶層111。移除記憶層111C的一部分可使通道層112的側壁112S的一部分與端面112E暴露。在第一方向D1上，記憶層111的端面111E低於通道層112的端面112E。

第17圖係繪示製造方法中的一階段的結構示意圖。在堆疊結構ST與通道層112上形成介電層116A。在一些實施例中，可通過沉積處理以在堆疊結構ST的表面ST-2上、暴露出來的通道層112的側壁112S上、以及暴露出來的通道層112的端面112E上形成介電層116A。

第18圖係繪示製造方法中的一階段的結構示意圖。形成介電層116。介電層116形成於通道層112的側壁112S上。介電層116在第二方向D2上的寬度可小於記憶層111在第二方向D2上的寬度。介電層116與記憶層111包含不同材料。介電層116可包含介電材料，介電材料包含但不限於SiO_x、SiON、SiN、AlO_x、HfO_x、ZrO_x、HfZr_xO_y或其任意組合等，x和y大於0。在一些實施例中，介電層116可包含薄的氮化矽，薄的氮化矽的厚度可介於可介於5Å至30Å之間。例如，薄的氮化矽的厚度為20Å。在一些實施例中，介電層116可包含多層結構，例如由薄的氮化矽形成的ONO(氧化物-氮化物-氧化物)結構。在一些實施例中，介電層116可包含摻雜的HfZr_xO_y，且介電層116操作時並非基於鐵電效應。在一些實施例中，介電層116可包含 高介電常數介電材料，其可提升半導體裝置的電性表現。在一些實施例中，可通過蝕刻處理移除介電層116A在堆疊結構ST的表面ST-2上的部分、以及介電層116A在通道層112的端面112E上的部分，以使堆疊結構ST的表面ST-2與通道層112的端面112E暴露。介電層116A在通道層112的側壁112S上的部分在蝕刻過程中被保留。介電層116A中被保留的部分即為介電層116。因此可形成包含記憶層111、通道層112、絕緣膜113、氣隙114、接墊115與介電層116的柱元件110。

在其他實施例中，可通過氧化處理形成介電層116。舉例而言，可對第16圖所示的結構的通道層112進行氧化處理，以使通道層112中被暴露的部分(例如第二通道部1122與第三通道部1123)被氧化而轉變為氧化部；接著，可通過蝕刻處理移除氧化部在通道層112的端面112E上的部分，保留氧化部在通道層112的側壁112S上的部分，氧化部中被保留的部分即為介電層116。前述氧化處理不會使通道層112中被暴露的部分全部被氧化，而僅會使通道層112中接近外表面的部分被氧化成為氧化部；通道層112中接近絕緣膜113的部分未被氧化。從而在蝕刻處理後，絕緣膜113仍被通道層112覆蓋而未暴露。

第19圖係繪示製造方法中的一階段的結構示意圖。形成導電膜120A。在一些實施例中，可通過沉積處理以在堆疊結構ST的表面ST-2、介電層116的外側壁116S、以及通道層112的端面112E上形成導電材料；可通過回蝕處理以移除導電材料 在介電層116的外側壁116S上的部分、以及導電材料在通道層112的端面112E上的部分，並保留導電材料在堆疊結構ST的表面ST-2上的部分。導電材料在堆疊結構ST的表面ST-2上的被保留部分即為導電膜120A。

第20圖係繪示製造方法中的一階段的結構示意圖。形成導電膜120與在導電膜120中的孔洞2001。孔洞2001可沿著第一方向D1延伸並貫穿導電膜120，並停止於堆疊結構ST的表面ST-2。孔洞2001使堆疊結構ST的表面ST-2的一部分暴露。孔洞2001使導電膜120的側壁暴露。孔洞2001的位置可對應於隔離層140的位置。在第一方向D1上，孔洞2001可至少部分重疊於隔離層140。在一些實施例中，可通過蝕刻處理以移除部分的導電膜120A，以形成孔洞2001。導電膜120A中被保留的部分即為導電膜120。

導電膜120與導電層102可包含相同或不同材料。導電膜120可包含導電材料，導電材料包含但不限於摻雜或未摻雜的多晶矽、金屬、矽化物或其組合。導電膜120可包含多層結構，例如多個金屬層形成的多層結構、金屬與多晶矽形成的多層結構、多晶矽與矽化物形成的多層結構等。在一些實施例中，導電膜120可包含TiN/W、TaN/W、TiN、TaN、TaAlN、TiAlN、N型摻雜的多晶矽、P型摻雜的多晶矽、多晶矽/矽化物、TaN/Cu、TaN/Co、TaN/Ru或可選自上述材料所組成的群組。

第21圖係繪示製造方法中的一階段的結構示意圖。在導電膜120上形成絕緣材料層121。絕緣材料層121可覆蓋導電膜120並填充孔洞2001。絕緣材料層121可未覆蓋通道層112的端面112E。絕緣材料層121的上表面可和通道層112的端面112E共平面。絕緣材料層121可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，絕緣材料層121包含氧化矽。在一些實施例中，可通過沉積處理與研磨處理以在導電膜120上與孔洞2001中形成絕緣材料層121，且使通道層112的端面112E暴露。

第22圖係繪示製造方法中的一階段的結構示意圖。形成絕緣材料層123、在絕緣材料層123中的導電結構122、絕緣材料層125、在絕緣材料層125中的通孔元件124、以及在絕緣材料層125上的導電元件126。導電結構122可接觸通道層112的端面112E。絕緣材料層121、絕緣材料層123與絕緣材料層125可包含相同或不同材料。絕緣材料層123與絕緣材料層125可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，絕緣材料層123與絕緣材料層125包含氧化矽。導電結構122可包含導電材料，導電材料包含但不限於摻雜或未摻雜的多晶矽、金屬或其組合。在一些實施例中，導電結構122包含N型摻雜的多晶矽。通孔元件124與導電元件126可包含相同或不同材料。通孔元件124與導電元件126可包含導電材料，導電材料包含但不限於摻雜或未摻雜的多晶矽、金屬或其組合。在一些實施例中，通孔元件124與導電元件126包含TiN、TaN、Ti、Ta、Cu、Al、 Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，通孔元件124包含N型摻雜的多晶矽。

在一些實施例中，可通過沉積處理以在絕緣材料層121與導電膜120上形成絕緣材料層123，可通過蝕刻處理以在絕緣材料層123中形成開口2201，然後可通過沉積處理以在開口2201中形成導電結構122。在一些實施例中，可通過沉積處理以在絕緣材料層123與導電結構122上形成絕緣材料層125，可通過蝕刻處理以在絕緣材料層125中形成凹槽2202，然後可通過沉積處理以在凹槽2202中形成通孔元件124。在一些實施例中，可通過圖案化製程以在絕緣材料層125與通孔元件124上形成導電元件126。

在一些實施例中，通過施行示例性繪示於第3圖至第22圖之方法，可得到如第1圖所示的半導體裝置10。

第23圖至第36圖係繪示根據另一些實施例之半導體裝置的製造方法。在一些實施例中，可在進行參照第3圖至第8圖所述的製造步驟之後，進行參照第23圖至第36圖所述的製造步驟。

第23圖係繪示製造方法中的一階段的結構示意圖。在絕緣堆疊結構ST1上形成絕緣材料層161。在絕緣堆疊結構ST1中形成孔洞2301。孔洞2301可沿著第一方向D1延伸且貫穿絕緣堆疊結構ST1與絕緣材料層161，並停止於基板300。孔洞2301的底部可在第一方向D1上低於基板300的上表面300U。 孔洞2301可介於多個柱結構810之間。孔洞2301使絕緣材料層161的側壁、絕緣堆疊結構ST1的側壁與基板300暴露。在一些實施例中，可通過沉積處理以在絕緣堆疊結構ST1的上表面ST1U上形成絕緣材料層161；可通過蝕刻處理以移除部分的絕緣材料層161、部分的絕緣層101、部分的絕緣層302與部分的基板300以形成孔洞2301。

第24圖係繪示製造方法中的一階段的結構示意圖。形成多個空間2401R。多個空間2401R介於多個絕緣層101之間。空間2401R可連接孔洞2301。空間2401R使絕緣層101的上表面與下表面、以及柱結構810的記憶層111C的部分外側壁暴露。在一些實施例中，可通過選擇性蝕刻處理以移除多個絕緣層101之間的多個絕緣層302以形成多個空間2401R，並保留多個絕緣層101、絕緣材料層161、柱結構810與基板300。選擇性蝕刻處理可經由孔洞2301來進行。在此階段中，柱結構810可作為結構上的支撐。

第25圖係繪示製造方法中的一階段的結構示意圖。形成包含多個導電層102與多個絕緣層101的堆疊結構ST、以及在堆疊結構ST中的隔離層240A。隔離層240A可沿著第一方向D1延伸且貫穿堆疊結構ST、絕緣材料層161與基板300。隔離層240A可介於多個柱結構810之間。隔離層240A可包含絕緣材料，絕緣材料包含氧化物。在一些實施例中，隔離層240A可包含氧化矽。在一些實施例中，可通過沉積處理以使導電層102 填充空間2401R，以形成堆疊結構ST；然後，可通過沉積處理以使隔離層240A填充孔洞2301。

第26圖係繪示製造方法中的一階段的結構示意圖。形成導電條帶241與隔離層240。導電條帶241與隔離層240在孔洞2301中。導電條帶241可包含導電材料，導電材料包含但不限於摻雜或未摻雜的多晶矽、金屬或其組合。在一些實施例中，導電條帶241包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，可通過蝕刻處理移除部分的隔離層240A以形成溝槽，並保留部分的隔離層240A，隔離層240A被保留的部分即為隔離層240；接著，可通過沉積處理以在溝槽中形成導電條帶241。

第27圖係繪示製造方法中的一階段的結構示意圖。在堆疊結構ST的表面ST-1上形成互連結構260。互連結構260包含多個絕緣材料層161、在多個絕緣材料層161中的多個導電互連165、以及在多個絕緣材料層161中的導電互連265。兩個導電互連165可分別對應於不同的柱結構810。兩個導電互連165分別電性連接不同的柱結構810。導電互連265對應於導電條帶241。導電互連265電性連接導電條帶241。導電互連265可包含通孔元件2651與導電元件2652。通孔元件2651與導電元件2652可包含相同或不同材料。通孔元件2651與導電元件2652可包含導電材料，導電材料包含但不限於金屬。例如，通孔元件2651與導電元件2652可包含TiN、TaN、Ti、Ta、Cu、Al、 Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，通孔元件2651與導電元件2652包含Cu。在一些實施例中，可通過沉積處理形成絕緣材料層161，可通過圖案化製程以在絕緣材料層161中形成多個的凹槽，凹槽的位置即為將要形成通孔元件1651及/或導電元件1652及/或通孔元件2651及/或導電元件2652的位置，接著將通孔元件1651的材料及/或導電元件1652的材料及/或通孔元件2651的材料及/或導電元件2652的材料填充於凹槽中以形成在絕緣材料層161中的通孔元件1651及/或導電元件1652及/或通孔元件2651及/或導電元件2652；可重複上述步驟直到導電互連165與導電互連265的配置符合所需。在一些實施例中，互連結構260可被理解為記憶陣列互連結構。位於在第一方向D1上離柱結構810最遠的絕緣材料層161中的導電元件1652與導電元件2652可被理解為接合層，其可用以接合其他結構。

第28圖係繪示製造方法中的一階段的結構示意圖。提供半導體結構20P。使半導體結構20P接合於互連結構260。半導體結構20P包含基板100、在基板100中的多個半導體元件195、在基板100中的半導體元件295、以及在基板100、半導體元件195與半導體元件295上的互連結構280。互連結構280可包含多個絕緣材料層181、在多個絕緣材料層181中的多個導電互連185、以及在多個絕緣材料層181中的導電互連285。多個導電互連185可分別電性連接不同的半導體元件195。導電互連 285可電性連接半導體元件295。導電互連285可包含通孔元件2851與導電元件2852。通孔元件2851與導電元件2852可包含相同或不同材料。通孔元件2851與導電元件2852可包含導電材料，導電材料包含但不限於金屬。例如，通孔元件2851與導電元件2852可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt或其任意組合。在一些實施例中，通孔元件2851與導電元件2852包含Cu。位於在第一方向D1上離基板100最遠的絕緣材料層181中的導電元件1852與導電元件2852可被理解為接合層，其可用以接合其他結構(例如用以接合互連結構260)。互連結構280的製造方法可類似於互連結構260或互連結構180的製造方法。在一些實施例中，可通過固態接合技術，例如擴散接合技術，以使半導體結構20P的互連結構280的接合層(導電元件1852與導電元件2852)接合於互連結構260的接合層(導電元件1652與導電元件2652)。半導體結構20P和互連結構260之接合可為銅-銅混合接合(Cu-Cu hybrid bonding)。

在半導體結構20P接合於互連結構260後，半導體結構20P的多個導電互連185可分別電性連接互連結構260中不同的導電互連165，半導體結構20P的導電互連285可電性連接互連結構260中的導電互連265，從而半導體元件195可通過對應的導電互連185、對應的導電互連165電性連接柱結構810，半導體元件295可通過導電互連285與導電互連265電性連接導電條帶241。

在一些實施例中，互連結構280可為中段製程(middle-end-of-line；MEOL)互連結構或後段製程(back-end-of-line；BEOL)互連結構。

第29圖係繪示製造方法中的一階段的結構示意圖。旋轉第28圖所示的結構。在旋轉之後，基板300位於基板100的上方。在一些實施例中，製造方法可省略旋轉的步驟。

第30圖係繪示製造方法中的一階段的結構示意圖。使柱結構810的一部分、導電條帶241的一部分與隔離層240的一部分暴露。在一些實施例中，可通過蝕刻處理以移除基板300，使柱結構810中原本在基板300中的部分、以及導電條帶241與隔離層240原本在基板300中的部分暴露，並使堆疊結構ST的表面ST-2暴露。堆疊結構ST的表面ST-2相對於表面ST-1。

第31圖係繪示製造方法中的一階段的結構示意圖。形成記憶層111。使通道層112的一部分暴露。在一些實施例中，可通過蝕刻處理以移除記憶層111C的一部分，以使通道層112的第二通道部1122與第三通道部1123暴露，並保留記憶層111C在堆疊結構ST中的部分。記憶層111C在堆疊結構ST中的部分即為記憶層111。移除記憶層111C的一部分可使通道層112的側壁112S的一部分與端面112E暴露。

第32圖係繪示製造方法中的一階段的結構示意圖。在堆疊結構ST與通道層112上形成介電層116A。在一些實施例中，可通過沉積處理以在堆疊結構ST的表面ST-2上、暴露出來 的通道層112的側壁112S上、暴露出來的通道層112的端面112E上、暴露出來的導電條帶241與隔離層240上形成介電層116A。

第33圖係繪示製造方法中的一階段的結構示意圖。形成介電層116。介電層116形成於通道層112的側壁112S上。介電層116在第二方向D2上的寬度可小於記憶層111在第二方向D2上的寬度。在一些實施例中，可通過蝕刻處理移除介電層116A在堆疊結構ST的表面ST-2上的部分、介電層116A在通道層112的端面112E上的部分、介電層116A在導電條帶241與隔離層240上的部分，以使堆疊結構ST的表面ST-2、通道層112的端面112E、導電條帶241與隔離層240暴露，並保留介電層116A在通道層112的側壁112S上的部分。介電層116A中被保留的部分即為介電層116。因此可形成包含記憶層111、通道層112、絕緣膜113、氣隙114、接墊115與介電層116的柱元件110。在其他實施例中，可通過氧化處理形成介電層116。氧化處理可參照前面參照第16圖的相關說明。

第34圖係繪示製造方法中的一階段的結構示意圖。形成導電膜120。在一些實施例中，可通過沉積處理與蝕刻處理以在堆疊結構ST的表面ST-2上形成導電膜120。

第35圖係繪示製造方法中的一階段的結構示意圖。在導電膜120上形成絕緣材料層121。絕緣材料層121可覆蓋導電膜120。絕緣材料層121可未覆蓋通道層112的端面112E、 導電條帶241的端面241E與隔離層240的端面240E。絕緣材料層121的上表面121U、通道層112的端面112E、導電條帶241的端面241E與隔離層240的端面240E可共平面。在一些實施例中，可通過沉積處理與研磨處理以在導電膜120上形成絕緣材料層121，且使通道層112的端面112E、導電條帶241的端面241E與隔離層240的端面240E暴露。

第36圖係繪示製造方法中的一階段的結構示意圖。形成絕緣材料層123、在絕緣材料層123中的導電結構122、絕緣材料層125、在絕緣材料層125中的通孔元件124、以及在絕緣材料層125上的導電元件126。導電結構122可接觸通道層112的端面112E、導電條帶241的端面241E與隔離層240的端面240E。在一些實施例中，可通過沉積處理以在絕緣材料層121與導電膜120上形成絕緣材料層123，可通過蝕刻處理以在絕緣材料層123中形成開口3601，然後可通過沉積處理以在開口3601中形成導電結構122。在一些實施例中，可通過沉積處理以在絕緣材料層123與導電結構122上形成絕緣材料層125，可通過蝕刻處理以在絕緣材料層125中形成凹槽3602，然後可通過沉積處理以在凹槽3602中形成通孔元件124。在一些實施例中，可通過圖案化製程以在絕緣材料層125與通孔元件124上形成導電元件126。

在一些實施例中，通過施行示例性繪示於第23圖至第36圖之方法，可得到如第2圖所示的半導體裝置20。

根據多個實施例，本發明之半導體裝置及其製造方法使用介電層(例如介電層116)作為接地選擇開關的閘極介電層，介電層與記憶層包含不同材料。透過這樣的配置，接地選擇線的電壓Vt不同於記憶胞的電壓，從而可減少或避免操作干擾(例如讀取干擾、寫入干擾、抹除干擾等)，可提升半導體裝置的電性表現。在一比較例中，半導體裝置的接地選擇開關的閘極介電層和記憶層包含相同材料。此比較例很容易在寫入操作及/或抹除操作期間被干擾，因為接地選擇線的電壓Vt將會被變更為相同於記憶胞的電壓。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體裝置

10M,10P:半導體結構

100:基板

100S:上表面

101:絕緣層

102:導電層

110:柱元件

111:記憶層

112:通道層

113:絕緣膜

113E1,113E2:端部

114:氣隙

115:接墊

116:介電層

120:導電膜

120-1:第一部分

120-2:第二部分

121,123,125,161,181:絕緣材料層

122:導電結構

124,1651,1851:通孔元件

126,1652,1852:導電元件

140:隔離層

160,180:互連結構

165,185:導電互連

195:半導體元件

1121:第一通道部

1122:第二通道部

1123:第三通道部

D1:第一方向

D2:第二方向

D3:第三方向

ST:堆疊結構

Claims (9)

1. 一種半導體裝置，包含：一基板；一堆疊結構，在該基板上；一互連結構，介於該基板與該堆疊結構之間；以及一柱元件，貫穿該堆疊結構，該柱元件包含：一通道層；一記憶層，圍繞該通道層；一介電層，圍繞該通道層，該介電層與該記憶層包含不同材料；一絕緣膜，該通道層圍繞該絕緣膜；及一接墊，介於該絕緣膜與該互連結構之間，該記憶層連接於該介電層與該接墊之間。
2. 如請求項1所述之半導體裝置，其中該通道層與該絕緣膜延伸超過該堆疊結構，該記憶層與該接墊在該堆疊結構中，該介電層在該堆疊結構上。
3. 如請求項1所述之半導體裝置，更包含在該堆疊結構上的一導電結構，該通道層電性連接於該導電結構與該互連結構之間。
4. 如請求項3所述之半導體裝置，其中該通道層包含一第一通道部、一第二通道部與一第三通道部，該第二通道部連接於該第一通道部與該第三通道部之間，該第一通道部介於該絕緣膜與該記憶層之間，該第二通道部介於該絕緣膜與該介電層之間，該第三通道部覆蓋該絕緣膜的一端部且介於該絕緣膜與該導電結構之間。
5. 如請求項3所述之半導體裝置，其中該半導體裝置包含複數個該柱元件，該導電結構電性連接該些柱元件。
6. 如請求項3所述之半導體裝置，更包含一導電條帶，該導電條帶貫穿該堆疊結構且電性連接於該導電結構與該互連結構之間。
7. 如請求項1所述之半導體裝置，更包含在該堆疊結構上的一導電膜，該導電膜圍繞該介電層。
8. 如請求項7所述之半導體裝置，其中該半導體裝置包含多個記憶胞，該些記憶胞定義於該記憶層中，該導電膜作為用於該些記憶胞的一接地選擇線(ground select line; GSL)。
9. 如請求項8所述之半導體裝置，其中該堆疊結構包含多個導電層，該些導電層圍繞該記憶層，該些導電層作為用於該些記憶胞的多條字元線，該導電膜與該些導電層包含不同材料。