TWI889315B

TWI889315B - 快閃記憶體裝置及其編程方法

Info

Publication number: TWI889315B
Application number: TW113115798A
Authority: TW
Inventors: 陳宗仁
Original assignee: 華邦電子股份有限公司
Priority date: 2024-04-26
Filing date: 2024-04-26
Publication date: 2025-07-01
Also published as: CN120853652A; US20250336456A1

Abstract

一種快閃記憶體裝置及其編程方法。所述編程方法包括下列步驟：依序對多個記憶胞群組進行編程操作；在記憶胞群組中的目標記憶胞群組未通過編程驗證的情況下，對目標記憶胞群組執行一或多次編程驗證循環，其中目標記憶胞群組被區分為M個部分，M為大於1的正整數；判斷對目標記憶胞群組所執行的編程驗證循環是否為第一次的編程驗證循環；以及當對目標記憶胞群組執行第一次的編程驗證循環時，依序對M個部分進行編程。

Description

快閃記憶體裝置及其編程方法

本發明是有關於一種記憶體裝置的控制技術，且特別是有關於一種用於減少進行編程操作所耗費的時間的快閃記憶體裝置及其所採用的編程方法。

快閃記憶體（Flash memory）裝置主要可分為反或（NOR）型及反及型（NAND）兩種。相較於反及型快閃記憶體裝置，反或型快閃記憶體裝置進行編程/抹除操作需要較長的時間進行，但反或型快閃記憶體裝置可提供完整的定址與資料匯流排，因此可允許存取反或型快閃記憶體裝置上的任何記憶胞。因此，如何降低對反或型快閃記憶體裝置進行編程操作的時間，成為本領域重要的課題之一。

本發明提供一種快閃記憶體裝置及其編程方法，能夠動態調整在編程驗證循環中同時進行編程的記憶胞數量，藉以減少進行編程操作所耗費的時間。

本發明的快閃記憶體裝置包括記憶體陣列以及記憶體控制電路。記憶體陣列具有多個記憶胞群組。記憶體控制電路耦接記憶體陣列，經配置以依序對記憶胞群組進行編程操作。在記憶胞群組中的目標記憶胞群組未通過編程驗證的情況下，記憶體控制電路對目標記憶胞群組執行一或多次編程驗證循環，其中目標記憶胞群組被區分為M個部分，M為大於1的正整數。記憶體控制電路判斷對目標記憶胞群組所執行的編程驗證循環是否為第一次的編程驗證循環。當對目標記憶胞群組執行第一次的編程驗證循環時，記憶體控制電路依序對M個部分進行編程。

本發明的快閃記憶體裝置的編程方法包括下列步驟：依序對多個記憶胞群組進行編程操作；在記憶胞群組中的目標記憶胞群組未通過編程驗證的情況下，對目標記憶胞群組執行一或多次編程驗證循環，其中目標記憶胞群組被區分為M個部分，M為大於1的正整數；判斷對目標記憶胞群組所執行的編程驗證循環是否為第一次的編程驗證循環；以及當對目標記憶胞群組執行第一次的編程驗證循環時，依序對M個部分進行編程。

基於上述，本發明的快閃記憶體裝置及其編程方法能夠當對目標記憶胞群組執行第一次的編程驗證循環時，一次僅對目標記憶胞群組的一個部分進行編程，且依序進行。如此一來，能夠動態調整在編程驗證循環中同時進行編程的記憶胞數量，藉以減少進行編程操作所耗費的時間。

為讓本案的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，本發明一實施例的快閃記憶體裝置100例如為反或（NOR）型，包括記憶體陣列110以及記憶體控制電路120。記憶體陣列110包括多個記憶胞群組112。每個記憶胞群組112包括待編程為特定的資料樣式（data pattern）的多個記憶胞。記憶胞例如為記憶體穿隧氧化物（ETOX）結構。在本發明實施例中，並不對記憶胞群組112與記憶胞的數量加以限制。

記憶體控制電路120耦接記憶體陣列110。記憶體控制電路120可經配置以依序對所有的記憶胞群組112進行編程操作。具體來說，記憶體控制電路120可根據所接收到的選擇命令CMD從記憶體陣列110內的多個記憶胞群組112中選擇出目標記憶胞群組114來執行編程操作。在本實施例中，目標記憶胞群組114可被區分為M個部分G1~GM，M為大於1的正整數。舉例來說，每個部分G1~GM可對應16個位元。部分G1包括在目標記憶胞群組114中與最高的16個位元對應的16個記憶胞，部分G2包括在目標記憶胞群組114中與緊接在部分G1的位元之後的16個位元對應的16個記憶胞，以此類推。惟本發明並不對每個部分G1~GM的大小與所對應的位元數量加以限制，本領域技術人員可以視其實際需求，而對其加以適當調整。

記憶體控制電路120除了例如是狀態機（state machine）、中央處理單元，或是其他可程式化之一般用途或特殊用途的微處理器、數位信號處理器、可程式化控制器、特殊應用積體電路、可程式化邏輯裝置或其他類似裝置或這些裝置的組合之外，也可以是透過硬體描述語言或是其他任意習知的數位電路設計方式來進行設計，並透過現場可程式邏輯門陣列或複雜可程式邏輯裝置等方式來實現的硬體電路。此外，雖然圖1中繪示出記憶體控制電路120位於快閃記憶體裝置100中，然而記憶體控制電路120亦可為獨立於快閃記憶體裝置100之外的裝置。

可選地，快閃記憶體裝置100更包括旗標暫存器130。旗標暫存器130耦接記憶體控制電路120，用以儲存次數旗標FT。在每次執行編程驗證循環時，記憶體控制電路120可將次數旗標FT的初始值設為第一值（例如“0”）。此外，雖然圖1中繪示旗標暫存器130獨立於記憶體陣列110與記憶體控制電路120之外，然而旗標暫存器130亦可整合於記憶體陣列110或記憶體控制電路120中。

請同時參照圖1及圖2，本實施例的快閃記憶體裝置的編程方法適用於圖1的快閃記憶體裝置100，以下即搭配快閃記憶體裝置100中的各項元件說明本發明實施例之編程方法的各個步驟。

首先，在步驟S200中，記憶體控制電路120依序對多個記憶胞群組112進行編程操作。例如，記憶體控制電路120可進行初始化，並將記憶體陣列110內所有待編程的記憶胞群組112中的其中一個（例如第一個記憶胞群組）設定為目標記憶胞群組114。

接著，記憶體控制電路120可將目標記憶胞群組114所形成的位元資料（例如32位元）與特定的資料樣式（例如32位元）進行比較，據以判斷目標記憶胞群組114是否通過編程驗證。更詳細而言，在編程驗證的一示例中，記憶體控制電路120可判斷在目標記憶胞群組114內每個記憶胞的臨限值電壓（threshold voltage）是否符合特定的資料樣式內每個位元值的規定範圍。舉例來說，若資料樣式內的位元值為“0”，對應的記憶胞的臨限值電壓需大於預設的編程驗證參考電壓，若資料樣式內的位元值為“1”，對應的記憶胞的臨限值電壓需小於預設的編程驗證參考電壓。每個記憶胞群組112所對應的資料樣式可以相同或不相同。

因此，在步驟S202中，在目標記憶胞群組114未通過編程驗證的情況下，記憶體控制電路120對目標記憶胞群組114執行一或多次編程驗證循環。

再來，在步驟S204中，記憶體控制電路120判斷對目標記憶胞群組114所執行的編程驗證循環是否為第一次的編程驗證循環。當對目標記憶胞群組114執行第一次的編程驗證循環時，在步驟S206中，記憶體控制電路120依序對目標記憶胞群組114的M個部分G1~GM進行編程。舉例來說，記憶體控制電路120可將K的初始值設為1，且記憶體控制電路120可判斷目標記憶胞群組114的第K個部分GK是否具有一或多個失敗記憶胞。若是，則記憶體控制電路120可對第K個部分GK所具有的失敗記憶胞施加編程電壓Vprg，且將K遞增（K=K+1），以對下一個部分續行判斷。若否，則記憶體控制電路120直接將K遞增（K=K+1），以對下一個部分續行判斷。在本實施例中，所謂「失敗記憶胞」是指目標記憶胞群組114內未通過編程驗證的記憶胞。編程電壓Vprg包括對失敗記憶胞的閘極節點、汲極節點、源極節點及阱區所施加的電壓，尤其是指對汲極節點所施加的電壓。舉例來說，施加至閘極節點的電壓可為9伏特，施加至汲極節點的電壓可為4伏特，施加至源極節點及阱區的電壓可為0伏特，但本發明並不依此為限。

並且，記憶體控制電路120可重複上述判斷第K個部分GK是否具有一或多個失敗記憶胞的步驟以及將K遞增的步驟，藉此持續對下一個部分進行判斷，直到K大於M（所有部分G1~GM皆已進行判斷）為止。

當對目標記憶胞群組114執行除了第一次以外（例如第二次、第三次等）的編程驗證循環時，在步驟S208中，記憶體控制電路120同時對目標記憶胞群組114的M個部分G1~GM進行編程。具體來說，記憶體控制電路120可對所有M個部分G1~GM所具有的失敗記憶胞同時施加編程電壓Vprg。

觀察反或型快閃記憶體裝置的編程操作，其需要大量的電流而受到硬體電路中幫浦容量（Pumping Capability）的限制。在本實施例中，所謂「幫浦容量」是指為記憶體控制電路120利用編程電壓Vprg而同時對失敗記憶胞進行編程脈衝操作的位元數量（也就是可同時施加編程電壓Vprg的失敗記憶胞的數量）。

在本實施例中，由於在第一次的編程驗證循環中的失敗記憶胞的數量最多，在第一次的編程驗證循環中記憶體控制電路120一次僅對目標記憶胞群組114的一個部分GK所具有的失敗記憶胞施加編程電壓Vprg，藉此防止同時施加編程電壓Vprg的失敗記憶胞的數量超過幫浦容量。

由於在第一次以外的編程驗證循環中的失敗記憶胞的數量會隨著編程驗證循環的次數增加而減少，在第一次以外的編程驗證循環中記憶體控制電路120一次可對目標記憶胞群組114的所有M個部分G1~GM所具有的失敗記憶胞同時施加編程電壓Vprg，藉此提升編程驗證的速度。如此一來，能夠在兼顧幫浦容量限制的同時，減少進行編程操作所耗費的時間。

值得一提的是，本實施例的目標記憶胞群組114例如是根據快閃記憶體裝置100的幫浦容量而被區分為M個部分G1~GM。換言之，M的大小可取決於快閃記憶體裝置100的幫浦容量。

以下以如圖3所示的實施例，更詳盡地說明本揭露的編程方法。請同時參照圖1及圖3，本實施例的快閃記憶體裝置的編程方法適用於圖1的快閃記憶體裝置100，以下即搭配快閃記憶體裝置100中的各項元件說明本發明實施例之編程方法的各個步驟。於本實施例中，與圖2的說明相同或相似的部分將不再贅述。此外，為了簡化說明，在本實施中假設目標記憶胞群組114被區分為2個部分G1~G2（M等於2）。

首先，在步驟S300中，記憶體控制電路120可進行初始化，並將記憶體陣列110內所有待編程的記憶胞群組112中的第一個記憶胞群組設定作為目標記憶胞群組114。

接著，在步驟S302中，記憶體控制電路120判斷目標記憶胞群組114是否通過編程驗證。當目標記憶胞群組114未通過編程驗證時，在步驟S304中記憶體控制電路120判斷旗標暫存器130所儲存的次數旗標FT是否為第一值（例如“0”）。具體來說，記憶體控制電路120可根據次數旗標FT，判斷對當下的目標記憶胞群組114所執行的編程驗證循環是否為第一次的編程驗證循環。

當次數旗標FT為第一值時，記憶體控制電路120可確定對當下的目標記憶胞群組114所執行的編程驗證循環為第一次的編程驗證循環，因此在步驟S306中記憶體控制電路120判斷目標記憶胞群組114的第1個部分G1是否具有一或多個失敗記憶胞。若是，則在步驟S308中記憶體控制電路120對第1個部分G1所具有的失敗記憶胞施加編程電壓Vprg，接著前進至S310。若否，則在步驟S306之後直接前進至S310。

在步驟S310中，記憶體控制電路120判斷目標記憶胞群組114的第2個部分G2是否具有一或多個失敗記憶胞。若是，則在步驟S312中記憶體控制電路120對第2個部分G2所具有的失敗記憶胞施加編程電壓Vprg，接著前進至S314。若否，則在步驟S310之後直接前進至S314。

在對目標記憶胞群組114執行第一次的編程驗證循環之後，在步驟S314中記憶體控制電路120將次數旗標FT設為第二值（例如“1”），接著回到步驟S302，以續行第二次的編程驗證循環。

當在步驟S304中記憶體控制電路120判斷旗標暫存器130所儲存的次數旗標FT不為第一值（而為第二值）時，記憶體控制電路120可確定對當下的目標記憶胞群組114所執行的編程驗證循環為除了第一次以外（例如第二次、第三次等）的編程驗證循環，因此在步驟S316中記憶體控制電路120同時對目標記憶胞群組114的2個部分G1~G2進行編程。具體來說，記憶體控制電路120可對所有2個部分G1~G2所具有的失敗記憶胞同時施加編程電壓Vprg。接著回到步驟S302以續行下一次的編程驗證循環。

另一方面，當在步驟S302中記憶體控制電路120判斷目標記憶胞群組114通過編程驗證時，在步驟S318中，記憶體控制電路120判斷目標記憶胞群組114是否為所有待編程的記憶胞群組112中的最後一個記憶胞群組。若是，則前進至S320，以結束記憶體陣列110的編程操作。若否，則在步驟S322中記憶體控制電路120將記憶胞群組112中的下一個記憶胞群組設定作為目標記憶胞群組114，接著前進至S302以續行編程操作。

綜上所述，本發明的快閃記憶體裝置及其編程方法能夠動態調整在編程驗證循環中同時進行編程的記憶胞數量。如此一來，能夠在兼顧幫浦容量限制的同時，減少進行編程操作所耗費的時間。

100:快閃記憶體裝置 110:記憶體陣列 112:記憶胞群組 114:目標記憶胞群組 120:記憶體控制電路 130:旗標暫存器 CMD:選擇命令 FT:次數旗標 G1~GM:部分 Vprg:編程電壓 S200~S208、S300~S322:步驟

圖1繪示本發明一實施例之快閃記憶體裝置的概要示意圖。圖2和圖3繪示本發明一些實施例之快閃記憶體裝置的編程方法的步驟流程圖。

S200~S208:步驟

Claims

一種快閃記憶體裝置，包括：一記憶體陣列，具有多個記憶胞群組；以及一記憶體控制電路，耦接該記憶體陣列，經配置以依序對該些記憶胞群組進行一編程操作，在該些記憶胞群組中的一目標記憶胞群組未通過編程驗證的情況下，該記憶體控制電路對該目標記憶胞群組執行一或多次編程驗證循環，其中，該目標記憶胞群組被區分為M個部分，M為大於1的正整數，該記憶體控制電路判斷對該目標記憶胞群組所執行的該編程驗證循環是否為第一次的該編程驗證循環，當對該目標記憶胞群組執行第一次的該編程驗證循環時，該記憶體控制電路依序對該M個部分進行編程。
如請求項1所述的快閃記憶體裝置，其中當對該目標記憶胞群組執行第一次的該編程驗證循環時，該記憶體控制電路將K的初始值設為1，K為正整數，且判斷該目標記憶胞群組的第K個部分是否具有一或多個失敗記憶胞，若是，則該記憶體控制電路對該第K個部分所具有的該或該些失敗記憶胞施加一編程電壓。
如請求項2所述的快閃記憶體裝置，其中該記憶體控制電路將K遞增，以對下一個部分續行判斷，並重複判斷該第K個部分是否具有該或該些失敗記憶胞的步驟以及將K遞增的步驟，直到K大於M為止。
如請求項1所述的快閃記憶體裝置，其中當對該目標記憶胞群組執行除了第一次以外的該編程驗證循環時，該記憶體控制電路同時對該M個部分進行編程。
如請求項1所述的快閃記憶體裝置，其中該快閃記憶體裝置更包括用以儲存一次數旗標的一旗標暫存器，該旗標暫存器耦接該記憶體控制電路，該記憶體控制電路根據該次數旗標，判斷對該目標記憶胞群組所執行的該編程驗證循環是否為第一次的該編程驗證循環。
如請求項5所述的快閃記憶體裝置，其中當該次數旗標為一第一值時，對該目標記憶胞群組所執行的該編程驗證循環為第一次的該編程驗證循環，當該次數旗標為一第二值時，對該目標記憶胞群組所執行的該編程驗證循環為除了第一次以外的該編程驗證循環。
如請求項5所述的快閃記憶體裝置，其中該記憶體控制電路將該次數旗標的初始值設為一第一值，在對該目標記憶胞群組執行第一次的該編程驗證循環之後，該記憶體控制電路將該次數旗標設為一第二值。
如請求項1所述的快閃記憶體裝置，其中在該目標記憶胞群組通過編程驗證的情況下，該記憶體控制電路判斷該目標記憶胞群組是否為最後一個記憶胞群組，若否，則該記憶體控制電路將下一個記憶胞群組設定作為該目標記憶胞群組來進行該編程操作。
如請求項1所述的快閃記憶體裝置，其中M的大小取決於該快閃記憶體裝置的一幫浦容量。
一種快閃記憶體裝置的編程方法，其中該快閃記憶體裝置包括具有多個記憶胞群組的一記憶體陣列，該編程方法包括下列步驟：依序對該些記憶胞群組進行一編程操作；在該些記憶胞群組中的一目標記憶胞群組未通過編程驗證的情況下，對該目標記憶胞群組執行一或多次編程驗證循環，其中該目標記憶胞群組被區分為M個部分，M為大於1的正整數；判斷對該目標記憶胞群組所執行的該編程驗證循環是否為第一次的該編程驗證循環；以及當對該目標記憶胞群組執行第一次的該編程驗證循環時，依序對該M個部分進行編程。
如請求項10所述的編程方法，其中依序對該M個部分進行編程的步驟包括：將K的初始值設為1，K為正整數；判斷該目標記憶胞群組的第K個部分是否具有一或多個失敗記憶胞；以及若是，則對該第K個部分所具有的該或該些失敗記憶胞施加一編程電壓。
如請求項11所述的編程方法，其中其依序對該M個部分進行編程的步驟更包括：將K遞增，以對下一個部分續行判斷；以及重複判斷該第K個部分是否具有該或該些失敗記憶胞的步驟以及將K遞增的步驟，直到K大於M為止。
如請求項10所述的編程方法，更包括：當對該目標記憶胞群組執行除了第一次以外的該編程驗證循環時，同時對該M個部分進行編程。
如請求項10所述的編程方法，其中該快閃記憶體裝置更包括用以儲存一次數旗標的一旗標暫存器，且判斷對該目標記憶胞群組所執行的該編程驗證循環是否為第一次的該編程驗證循環的步驟包括：根據該次數旗標，判斷對該目標記憶胞群組所執行的該編程驗證循環是否為第一次的該編程驗證循環。
如請求項14所述的編程方法，其中當該次數旗標為一第一值時，對該目標記憶胞群組所執行的該編程驗證循環為第一次的該編程驗證循環，當該次數旗標為一第二值時，對該目標記憶胞群組所執行的該編程驗證循環為除了第一次以外的該編程驗證循環。