TWI889084B

TWI889084B - 記憶體胞元、半導體結構及記憶體陣列

Info

Publication number: TWI889084B
Application number: TW112149810A
Authority: TW
Inventors: 王屏薇; 陳瑞麟
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-06-07
Filing date: 2023-12-20
Publication date: 2025-07-01
Also published as: US20250351319A1; TW202450414A; US20240414906A1

Abstract

一種記憶體胞元包括第一主動區及第二主動區以及第一閘極結構及第二閘極結構。第一閘極結構與第一主動區接合而形成第一電晶體。第二閘極結構與第二主動區接合而形成第二電晶體。第一電晶體與第二電晶體具有相同的導電類型。記憶體胞元更包括：第一磊晶特徵，位於第一電晶體的源極區上；第二磊晶特徵，位於第二電晶體的源極區上；第一前側接觸件，直接位於第一磊晶特徵上方且與第一磊晶特徵電性耦合；第二前側接觸件，直接位於第二磊晶特徵上方且與第二磊晶特徵電性耦合；以及第一背側通孔，直接位於第一磊晶特徵及第二磊晶特徵中的一者之下且與所述一者電性耦合，第一磊晶特徵及第二磊晶特徵中的另一者不具有直接位於所述另一者之下的背側通孔。

Description

記憶體胞元、半導體結構及記憶體陣列

在本發明的實施例中闡述的技術涉及記憶體胞元、半導體結構及記憶體陣列。

半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。IC材料及設計的技術進步已生成幾代IC，其中每一代相較於上一代具有更小且更複雜的電路。在IC演進過程中，功能密度(即，每晶片面積的內連裝置的數目)已普遍增大，而幾何大小(即，可使用製作製程形成的最小組件(或線))已減小。此種按比例縮小製程一般而言會藉由提高生產效率及降低相關聯成本來提供有益效果。此種按比例縮小亦已增加了處理及製造IC的複雜性。

在深次微米積體電路技術(deep sub-micron integrated circuit technology)中，靜態隨機存取記憶體(static random-access memory，SRAM)裝置已成為在高速通訊產品、影像處理產品及系統晶片(system-on-chip，SOC)產品中普遍應用的儲存單元。為了滿足新一代技術的效能要求，微處理器及SOC中的嵌入式SRAM裝置的數量亦增加。隨著矽技術自一代至下一代持續按比例縮放，常規的SRAM裝置及/或其製作可能會受到限制。舉例而言，IC尺寸的急劇按比例縮小已使得源極/汲極特徵與閘極結構被密集地間隔開且使得形成於所述源極/汲極特徵之上的源極/汲極接觸件與形成於所述閘極結構之上的閘極通孔被密集地間隔開。在一些SRAM裝置中，在SRAM裝置的記憶體胞元(cell)的電晶體的源極/汲極接觸件及閘極通孔之上形成有多層式內連線結構，所述多層式內連線結構提供用於對位於所述記憶體胞元中及所述記憶體胞元之間的電力線與訊號線進行內連的金屬線。隨著裝置大小不斷減小且隨著電晶體被密集地間隔開，一些金屬線(例如，用於電力佈線(power routing)的金屬線)被形成為具有減小的尺寸，此可能會導致寄生電阻增大、寄生電容增大、製程風險高及/或連接不良，而此可能會降低記憶體裝置的速度。所有該些問題會帶來效能、良率及成本方面的挑戰。因此，儘管現有的SRAM裝置一般而言可足以滿足其預期目的，然而所述SRAM裝置並非所有態樣皆令人滿意。

本發明實施例提供一種記憶體胞元。記憶體胞元包括：第一主動區及第二主動區，各自沿著第一方向縱向地延伸；第一閘極結構及第二閘極結構，各自沿著與所述第一方向垂直的第二方向縱向地延伸，其中所述第一閘極結構與所述第一主動區接合而形成第一電晶體，所述第二閘極結構與所述第二主動區接合而形成第二電晶體，且所述第一電晶體與所述第二電晶體具有相同的導電類型；第一磊晶特徵，設置於所述第一電晶體的源極區上；第二磊晶特徵，設置於所述第二電晶體的源極區上；第一前側接觸件，直接位於所述第一磊晶特徵上方且與所述第一磊晶特徵電性耦合；第二前側接觸件，直接位於所述第二磊晶特徵上方且與所述第二磊晶特徵電性耦合；以及第一背側通孔，直接位於所述第一磊晶特徵及所述第二磊晶特徵中的一者之下且與所述第一磊晶特徵及所述第二磊晶特徵中的所述一者電性耦合，其中所述第一磊晶特徵及所述第二磊晶特徵中的另一者不具有直接位於所述另一者之下且與所述第一磊晶特徵及所述第二磊晶特徵中的所述另一者電性耦合的背側通孔。

本發明實施例提供一種半導體結構。半導體結構包括：第一主動區及第二主動區，沿著第一方向縱向地延伸；閘極堆疊，沿著與所述第一方向垂直的第二方向縱向地延伸；介電特徵，沿著所述第一方向縱向地延伸且設置於所述第一主動區與所述第二主動區之間，其中所述介電特徵將所述閘極堆疊劃分成位於所述第一主動區之上的第一段與位於所述第二主動區之上的第二段；第一磊晶特徵，設置於所述第一主動區上；第二磊晶特徵，設置於所述第二主動區上，其中所述第一磊晶特徵與所述第二磊晶特徵設置於所述介電特徵的兩個相對的側上；前側導電特徵，直接位於所述第一磊晶特徵的頂表面及所述第二磊晶特徵的頂表面上方且與所述第一磊晶特徵的所述頂表面及所述第二磊晶特徵的所述頂表面進行實體接觸；背側導電特徵，直接位於所述第一磊晶特徵的底表面之下且與所述第一磊晶特徵的所述底表面進行實體接觸；以及半導體基部，直接位於所述第二磊晶特徵的底表面之下且與所述第二磊晶特徵的所述底表面進行實體接觸。

本發明實施例提供一種記憶體陣列。記憶體陣列包括：第一記憶體胞元及與所述第一記憶體胞元鄰接的第二記憶體胞元，其中所述第一記憶體胞元包括第一上拉電晶體及第一下拉電晶體，且所述第二記憶體胞元包括第二上拉電晶體及第二下拉電晶體；第三記憶體胞元及與所述第三記憶體胞元鄰接的第四記憶體胞元，其中所述第三記憶體胞元與所述第一記憶體胞元鄰接，所述第四記憶體胞元與所述第二記憶體胞元鄰接，所述第三記憶體胞元包括第三上拉電晶體及第三下拉電晶體，且所述第四記憶體胞元包括第四上拉電晶體及第四下拉電晶體；所述第一上拉電晶體與所述第二上拉電晶體的第一共用源極區；所述第一下拉電晶體與所述第二下拉電晶體的第二共用源極區；所述第三下拉電晶體與所述第四下拉電晶體的第三共用源極區；所述第三上拉電晶體與所述第四上拉電晶體的第四共用源極區；以及多個源極區背側通孔，其中所述多個源極區背側通孔中的每一者直接位於所述第一共用源極區、所述第二共用源極區、所述第三共用源極區及所述第四共用源極區中的一者之下，且所述第一共用源極區、所述第二共用源極區、所述第三共用源極區及所述第四共用源極區中的至少一者不具有直接設置於所述至少一者之下的源極區背側通孔。

10:積體電路(IC)裝置/IC晶片

12:基底

14:三維主動區/主動區

16:源極/汲極特徵

18:隔離結構/隔離特徵

20:閘極結構/閘極堆疊

62:經摻雜區

66:介電結構

66':背側介電結構

70:奈米結構/懸浮通道層

74:閘極電極

76:閘極介電層

78:閘極間隔件

100:靜態隨機存取記憶體(SRAM)胞元

200、400:SRAM陣列

204:虛線

300、500-1、500-2、500-3、500-4、700-1、700-2、700-3、700-4、700-5、700-6、700-7、700-8、700-9、700-10、700-11:佈局

314:區

316A、316B:p阱區/區

320A、320D:主動區/鰭

320B、320C:主動區

330A、330B、330C、330D:閘極結構

350A、350B、350C、350D:介電特徵/CMG特徵

360A、360B、360D、360L:閘極接觸件

360C、360E、360F、360I、360J、360K、MD:源極/汲極接觸件

360G、360H:前側源極/汲極接觸件/源極/汲極接觸件

360GB、360HB:背側通孔/背側源極/汲極接觸件

380E、380F、380G、380H、VD:源極/汲極接觸件通孔

400-1、400-2、400-3、400-4:拼合片

600:SRAM陣列/陣列

702、704:圓圈

A-A:線

BL:位元線

BLB:互補位元線/位元線

BM0:背側金屬零層級/層級/金屬線

BM0_VSS:背側VSS線/金屬線

BM1:背側金屬一內連線層/層級/金屬線

BMLI:背側多層式內連線結構/多層式內連線結構

BV0:背側通孔零內連線層/層級/通孔

BV1:背側通孔一內連線層/層級/通孔

CD1:第一共用汲極

CD2:第二共用汲極

CO:接觸件內連線層/層級

CMG:切分金屬閘極

DL:裝置層

FMLI:前側多層式內連線結構/多層式內連線結構

INV1:第一反相器

INV2:第二反相器

M0:金屬零內連線層/層級/金屬線

M1:金屬一內連線層/層級/金屬線

M2:金屬二內連線層/層級/金屬線

M3:金屬三內連線層/層級/金屬線

M0_VDD:VDD線/金屬線

M0_VSS:VSS線/金屬線

PD-1、PD-2:下拉電晶體/電晶體

PG-1、PG-2:通路閘電晶體/電晶體

PU-1、PU-2:上拉電晶體/電晶體

SN、SNB:儲存節點

V0:通孔零內連線層/層級/源極/汲極通孔

V1:通孔一內連線層/層級/通孔

V2:通孔二內連線層/層級/通孔

V3:通孔三內連線層/層級/通孔

VDD:電源電壓

VG:閘極通孔

VSS:電性接地

w1、w2、w3、w3':寬度

WL:字元線/字元線節點

X、Y:方向/軸

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露內容。應強調，根據行業中的標準慣例，各種特徵並非按比例繪製且僅用於例示目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A及圖1B分別示出根據本揭露一些實施例的記憶體裝置的一部分的立體圖及俯視圖。

圖2示出根據本揭露一些實施例的記憶體裝置的各個層的剖視圖。

圖3示出根據本揭露一些實施例的靜態隨機存取記憶體(SRAM)胞元的電路示意圖。

圖4A及圖4B示出根據本揭露一些實施例的陣列中的多個SRAM胞元的前側電力佈線及背側電力佈線的電路示意圖。

圖5示出根據本揭露一些實施例的圖3中的SRAM胞元的佈局。

圖6示出根據本揭露一些實施例的2×2 SRAM陣列的前側特徵的佈局。

圖7、圖8及圖9示出根據本揭露一些實施例的2×2 SRAM 陣列的背側特徵的佈局。

圖10A及圖10B示出根據本揭露一些實施例的2×2 SRAM陣列的剖視圖。

圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20及圖21示出根據本揭露一些實施例的由圖6中的2×2 SRAM陣列拼合而成的4×4 SRAM陣列的背側通孔的佈局。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。

另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。另外，以下揭露內容中將一特徵形成於另一特徵上、連接至另一特徵及/或耦合至另一特徵可包括其中所述特徵被形成為直接接觸的實施例，且亦可包括其中可形成有插置於所述特徵之間的附加特徵進而使得所述特徵可不直接接觸的實施例。另外，為使本揭露的一個特徵與另一特徵的關係簡易起見而使用例如「下部的(lower)」、「上部的(upper)」、「水平的(horizontal)」、「垂直的(vertical)」、「位於...上方(above)」、「位於...之上(over)」、「位於...下方(below)」、「位於...下面(beneath)」、「向上(up)」、「向下(down)」、「頂部(top)」、「底部(bottom)」等空間相對性用語以及其派生詞(例如，在水平方向上(horizontally)、向下地(downwardly)、向上地(upwardly)等)。所述空間相對性用語旨在涵蓋包括所述特徵的裝置的不同定向。再此外，當使用「約(about)」、「近似(approximate)」及類似用語來闡述數字或數字範圍時，除非另外指明，否則所述用語旨在囊括處於所闡述數字的+/-10%以內的數字。舉例而言，用語「約5奈米」囊括自4.5奈米至5.5奈米的尺寸範圍。

本揭露提供記憶體裝置的各種實施例。具體而言，本揭露提供具有雙側電力軌條(即，形成於靜態隨機存取記憶體(SRAM)胞元的前側及背側二者上的電力軌條)且背側通孔密度減小的SRAM裝置結構的各種實施例。在背側通孔密度減小的方案中，SRAM胞元中的電晶體的源極區中的一些源極區可能不具有直接分接至背側電力軌條的對應背側通孔，但仍藉由與具有直接分接至背側電力軌條的對應背側通孔的鄰近源極區進行內連而間接地電性耦合至背側電力軌條。藉由節省背側通孔中的一些背側通孔，背側通孔的數目減少且背側通孔之間的節距增大，而此會擴大製程窗口。此外，用於製造背側內連線結構的罩幕的成本亦會降低。

SRAM是在基於半導體的積體電路上實施的電子資料儲存裝置且相較於其他類型的資料儲存技術普遍具有較快的存取時間。SRAM普遍應用於高速通訊應用、影像處理應用及系統晶片(SOC)應用中。可在幾奈秒內將一位元自SRAM胞元讀取或寫入至SRAM胞元中。SRAM胞元包括電晶體，在所述電晶體上方具有金屬內連線結構。金屬內連線結構包括用於對電晶體閘極與源極/汲極區進行內連的金屬線，例如用於將位元線訊號及字元線訊號佈線至胞元組件的訊號線以及用於向胞元組件提供電力的電力軌條(例如用於電源電壓(power voltage)及電性接地(electrical ground)的金屬線)。接觸件及相應的接觸件通孔(contact view)將胞元組件電性連接至訊號線及電力軌條。舉例而言，SRAM胞元中的源極/汲極區中的一些源極/汲極區經由源極/汲極接觸件、源極/汲極接觸件通孔以及電力軌條中的相應金屬線而耦合至電源電壓VDD(亦被稱為VCC)及/或電性接地VSS。源極/汲極區可相依於上下文而各別地或共同地指代源極或汲極。

傳統上，SRAM裝置是以堆疊方式構建，在最下部層級處具有電晶體且在電晶體的頂上具有內連線結構(接觸件、通孔及金屬線)以提供通往電晶體的連接。電力軌條亦位於電晶體上方且可為內連線結構的一部分。隨著SRAM裝置不斷按比例縮小，電力軌條亦在按比例縮小。可用的佈局面積變得有限且電力軌條中的金屬線普遍被形成為具有減小的尺寸。此會不可避免地導致電力軌條兩端的電壓降增大且導致功耗增大，而此已成為進一步提升SRAM裝置的效能的關鍵問題。因此，儘管現有的半導體製作方法一般而言足以滿足其預期目的，然而在SRAM裝置的上下文中，所述半導體製作方法並非所有態樣皆完全令人滿意。一個感興趣的領域是如何在SRAM胞元的背側上形成用於減小總體電力佈線電阻的電力軌條及通孔。形成於SRAM胞元的前側及背側二者上的電力軌條被稱為雙側電力軌條。

一些示例性實施例是有關於但並不限於多閘極裝置(multi-gate device)。已引入多閘極裝置來嘗試藉由提高閘極-通道耦合而改善閘極控制、減小關斷狀態電流(OFF-state current)且減少短通道效應(short-channel effect，SCE)。已引入的一種此類多閘極裝置是鰭狀場效電晶體(fin-like field-effect transistor，FinFET)。FinFET得名於如下鰭狀結構：所述鰭狀結構自上面形成有所述鰭狀結構的基底延伸且用於形成FET通道。為解決與FinFET相關聯的效能挑戰而部分地引入的另一多閘極裝置是閘極全環繞(gate-all-around，GAA)電晶體。GAA電晶體得名於如下閘極結構：所述閘極結構可圍繞通道區(例如，奈米片材的堆疊)延伸進而在四個側上接近通道。GAA電晶體與常規的互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容且GAA電晶體的結構使得能夠在維持閘極控制並減輕SCE的同時進行急劇按比例縮放。將使用一或多個GAA實例繼續進行以下揭露內容以示出本揭露的各種實施例。然而，應理解，除非特別聲明，否則不應將本申請案限制於特定類型的裝置。舉例而言，本揭露的態樣亦可應用於基於FinFET或平面FET的實施方案。

在附圖中闡述本揭露的裝置結構的細節。圖式概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解以下詳細說明。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範疇，而且他們可在不背離本揭露的精神及範疇的條件下對其作出各種改變、取代及變更。

圖1A及圖1B分別示出使用多閘極電晶體(例如GAA電晶體)實施的積體電路(IC)裝置10(例如SRAM裝置)的一部分的立體圖及俯視圖。參照圖1A，IC裝置10包括基底12。基底12可包含：元素(單一元素)半導體，例如矽、鍺及/或其他合適的材料；化合物半導體，例如碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP、GaInAsP及/或其他合適的材料。基底12可為具有均勻組成物的單層式材料。作為另外一種選擇，基底12可包括具有適合製造IC裝置的相似組成物或不同組成物的多個材料層。在一個實例中，基底12可為具有形成於氧化矽層上的半導體矽層的絕緣體上矽(silicon-on-insulator，SOI)基底。在另一實例中，基底12可包括導電層、半導體層、介電層、其他層或其組合。在基底12中或基底12上可形成有各種經摻雜區，例如源極/汲極區。經摻雜區可相依於設計要求而被摻雜有n型摻雜劑(例如磷或砷)及/或p型摻雜劑(例如硼)。經摻雜區可直接形成於基底12上、形成於p阱結構中、形成於n阱結構中、形成於雙阱結構中、或者使用凸起結構形成經摻雜區。可藉由植入摻雜劑原子、原位摻雜磊晶生長及/或其他合適的技術來形成經摻雜區。

在基底12上形成有三維主動區14。電晶體的主動區是指其中形成有位於電晶體的閘極結構之下的源極區、汲極區及通道區的區域。在上下文中亦將主動區稱為「氧化物界定(oxide-definition，OD)區」。主動區14中的每一者包括細長的奈米結構70(如圖2中所示)，奈米結構70在垂直方向上堆疊於主動區中所界定的通道區中且位於鰭形基部(fin-shape base)上方。鰭形基部向上突出超過基底12。在主動區中所界定的源極/汲極區中以及鰭形基部之上形成有源極/汲極特徵16。源極/汲極特徵16與奈米結構70的兩個相對的端部鄰接(abut)。源極/汲極特徵16可包括以磊晶方式生長於鰭形基部上的磊晶層。

IC裝置10更包括形成於基底12之上的隔離結構(或隔離特徵)18。隔離結構18將IC裝置10的各個組件電性分隔開。隔離結構18可包含氧化矽、氮化矽、氮氧化矽、經氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(low-k)介電材料及/或其他合適的材料。在一些實施例中，隔離結構18 可包括淺溝渠隔離(shallow trench isolation，STI)特徵。在一個實施例中，在形成主動區14期間藉由在基底12中蝕刻出溝渠來形成隔離結構18。然後可使用上述隔離材料對溝渠進行填充，接著進行化學機械平坦化(chemical mechanical planarization，CMP)製程。亦可實施其他隔離結構(例如場氧化物、矽的局部氧化(local oxidation of silicon，LOCOS)及/或其他合適的結構)作為隔離結構18。作為另外一種選擇，隔離結構18可包括例如具有一或多個熱氧化物襯墊層的多層式結構。

IC裝置10亦包括在主動區14中形成於通道區之上且與所述通道區接合的閘極結構(或閘極堆疊(gate stack))20。閘極結構20可為虛設(dummy)閘極結構(例如，包含氧化物閘極介電質及複晶矽閘極電極)，或者閘極結構20可為包含高介電常數閘極介電質及金屬閘極電極的高介電常數金屬閘極(high-k metal gate，HKMG)結構，其中藉由對虛設閘極結構進行替換來形成HKMG結構。儘管未在本文中繪示，然而閘極結構20可包括附加材料層，例如介面(interfacial)層、頂蓋(capping)層、其他合適的層或其組合。

參照圖1B，多個主動區14沿著X方向縱向地(lengthwise)定向(oriented)，且多個閘極結構20沿著Y方向縱向地定向，即大體垂直於主動區14。在主動區14與閘極結構20的相交部處形成有電晶體。在諸多實施例中，IC裝置10包括附加特徵(例如沿著閘極結構20的側壁設置的閘極間隔件)以及數個其他特徵。

圖2是根據本揭露各個態樣的可被製作於半導體基底(或晶圓)之上及半導體基底(或晶圓)之下以形成記憶體裝置(例如圖1A及圖1B所示IC晶片10)的一部分的各個層(層級)的局部圖解剖視圖。如圖2中所示，所述各個層包括裝置層DL、設置於裝置層DL之上的前側多層式內連線結構FMLI及設置於裝置層DL之下的背側多層式內連線結構BMLI。

裝置層DL包括裝置(例如，電晶體、電阻器、電容器及/或電感器)及/或裝置組件(例如，經摻雜阱、閘極結構及/或源極/汲極特徵)。在圖2所示的實施例中，裝置層DL包括基底12、設置於基底12中的經摻雜區62(例如，n阱及/或p阱)、隔離特徵18及電晶體T。在所繪示實施例中，電晶體T包括設置於源極/汲極特徵16之間的懸浮通道層(奈米結構)70及閘極結構20，其中閘極結構20包繞及/或環繞懸浮通道層70。每一閘極結構20具有由設置於閘極介電層76之上的閘極電極74形成的金屬閘極堆疊以及沿著金屬閘極堆疊的側壁設置的閘極間隔件78。

多層式內連線結構FMLI及BMLI對裝置層DL的各個裝置及/或組件進行電性耦合，使得各個裝置及/或組件可按照記憶體裝置的設計要求所規定般進行操作。多層式內連線結構FMLI及BMLI中的每一者可包括一或多個內連線層。在所繪示實施例中，多層式內連線結構FMLI包括接觸件內連線層(CO層級)、通孔零內連線層(V0層級)、金屬零內連線層(M0層級)、通孔一內連線層(V1層級)、金屬一內連線層(M1層級)、通孔二內連線層(V2層級)、金屬二內連線層(M2層級)、通孔三內連線層(V3層級)及金屬三內連線層(M3層級)。CO層級、V0層級、M0層級、V1層級、M1層級、V2層級、M2層級、V3層級及M3層級中的每一者可被稱為金屬層級。形成於M0層級處的金屬線可被稱為M0金屬線。相似地，形成於V1層級、M1層級、V2層級、M2層級、V3層級及M3層級處的通孔或金屬線可分別被稱為V1通孔、M1金屬線、V2通孔、M2金屬線、V3通孔及M3金屬線。本揭露亦設想具有更多或更少內連線層及/或層級的多層式內連線結構FMLI，例如內連線層(層級)的總數目為N的多層式內連線結構FMLI，其中N是介於自1至10的範圍內的整數。多層式內連線結構FMLI的每一層級包括設置於一或多個介電層(例如，層間介電(interlayer dielectric，ILD)層及蝕刻停止層(etch stop layer，ESL))中的導電特徵(例如，金屬線、金屬通孔及/或金屬接觸件)。多層式內連線結構FMLI的介電層被統稱為介電結構66。在一些實施例中，同時形成位於多層式內連線結構FMLI的同一層級(例如M0層級)處的導電特徵。在一些實施例中，位於多層式內連線結構FMLI的同一層級處的導電特徵具有彼此實質上共面(coplant)的頂表面及/或彼此實質上共面的底表面。

在圖2所示實施例中，CO層級包括設置於介電結構66中的源極/汲極接觸件MD。源極/汲極接觸件MD可形成於在源極/汲極特徵16上直接設置的矽化物層上且與所述矽化物層直接接觸。V0層級包括設置於閘極結構上的閘極通孔VG及設置於源極/ 汲極接觸件MD上的源極/汲極接觸件通孔VD，其中閘極通孔VG將閘極結構連接至M0金屬線，源極/汲極通孔V0將源極/汲極接觸件MD連接至M0金屬線。在一些實施例中，V0層級亦可包括設置於介電結構66中的對接式接觸件。V1層級包括設置於介電結構66中的V1通孔，其中V1通孔將M0金屬線連接至M1金屬線。M1層級包括設置於介電結構66中的M1金屬線。V2層級包括設置於介電結構66中的V2通孔，其中V2通孔將M1金屬線連接至M2金屬線。M2層級包括設置於介電結構66中的M2金屬線。V3層級包括設置於介電結構66中的V3通孔，其中V3通孔將M2金屬線連接至M3金屬線。

在所繪示實施例中，多層式內連線結構BMLI包括背側通孔零內連線層(BV0層級)、背側金屬零層級(BM0層級)、背側通孔一內連線層(BV1層級)及背側金屬一內連線層(BM1層級)。BV0層級、BM0層級、BV1層級及BM1層級中的每一者可被稱為金屬層級。形成於BM0層級處的金屬線可被稱為BM0金屬線。相似地，形成於BV0層級、BV1層級及BM1層級處的通孔或金屬線可分別被稱為BV0通孔、BV1通孔及BM1金屬線。本揭露亦設想具有更多或更少內連線層及/或層級的多層式內連線結構BMLI，例如內連線層(層級)的總數目為M的多層式內連線結構BMLI，其中M是介於自1至10的範圍內的整數。多層式內連線結構BMLI的每一層級包括設置於一或多個介電層(例如，層間介電(ILD)層及蝕刻停止層(ESL))中的導電特徵(例如，金屬線、金屬通孔及/或金屬接觸件)。多層式內連線結構BMLI的介電層被統稱為背側介電結構66’。在一些實施例中，同時形成位於多層式內連線結構BMLI的同一層級(例如BM0層級)處的導電特徵。在一些實施例中，位於多層式內連線結構BMLI的同一層級處的導電特徵具有彼此實質上共面的頂表面及/或彼此實質上共面的底表面。

在圖2所示實施例中，BV0層級包括形成於裝置層DL之下的通孔BV0。舉例而言，通孔BV0可包括一或多個背側源極/汲極通孔，所述一或多個背側源極/汲極通孔直接形成於裝置層DL的源極/汲極特徵之下且藉由矽化物層耦合至該些源極/汲極特徵。通孔BV0可包括一或多個背側閘極通孔，所述一或多個背側閘極通孔直接形成於裝置層DL的閘極結構之下且與裝置層DL的閘極結構直接接觸。BM0層級包括形成於BV0層級之下的BM0金屬線。背側閘極通孔將閘極結構連接至BM0金屬線，且背側源極/汲極通孔將源極/汲極特徵連接至BM0金屬線。BV1層級包括設置於背側介電結構66’中的BV1通孔，其中BV1通孔將BM0金屬線連接至BM1金屬線。BM1層級包括形成於BV1層級之下的BM1金屬線。

為清晰起見，已對圖2進行簡化以更佳地理解本揭露的發明概念。可在記憶體的各個層中添加附加特徵，且可在記憶體的其他實施例中替換、修改或刪除所闡述特徵中的一些特徵。圖2僅為實例且可不反映IC晶片10及/或將在以下進一步詳細闡述的 SRAM胞元100的實際剖視圖。

現在參照圖3，圖3示出SRAM胞元100的實例性電路示意圖。SRAM胞元100包括交叉耦合於一起以儲存資料位元的兩個反相器且更包括電性連接至所述兩個反相器以自SRAM胞元進行讀取及向SRAM胞元中進行寫入的通路閘(pass gate)。為清晰起見，已對圖3進行簡化以更佳地理解本揭露的發明概念。可在SRAM胞元100中添加附加特徵，且可在SRAM胞元100的其他實施例中替換、修改或刪除以下所闡述特徵中的一些特徵。

示例性SRAM胞元100包括六個電晶體：通路閘電晶體PG-1、通路閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1及下拉電晶體PD-2。示例性SRAM胞元100因此被稱為6電晶體(6-transistor，6-T)SRAM胞元。6-T SRAM胞元僅用於進行例示並闡釋特徵，而並不限制實施例或隨附申請專利範圍。此種非限制性實施例可進一步擴展至8電晶體(8-transistor，8-T)SRAM胞元、10電晶體(10-transistor，10-T)SRAM胞元以及內容可定址記憶體(content addressable memory，CAM)胞元。

此外，示例性SRAM胞元100是包括寫入埠的單埠SRAM胞元，所述單埠SRAM胞元僅用於進行例示並闡釋特徵，而並非限制實施例或隨附申請專利範圍。此種非限制性實施例可進一步擴展至多埠SRAM胞元，例如包括寫入埠及讀取埠的雙埠SRAM胞元。

在操作中，通路閘電晶體PG-1、PG-2提供對SRAM胞元100的儲存部分的存取，SRAM胞元100包括交叉耦合的一對反相器(第一反相器INV1及第二反相器INV2)。第一反相器INV1包括上拉電晶體PU-1及下拉電晶體PD-1，且第二反相器INV2包括上拉電晶體PU-2及下拉電晶體PD-2。

上拉電晶體PU-1的閘極插置於源極(與電源電壓線電性耦合或者被稱為VDD線)與第一共用汲極(CD1)之間，且下拉電晶體PD-1的閘極插置於源極(與電性接地線電性耦合或者被稱為VSS線)與第一共用汲極(CD1)之間。上拉電晶體PU-2的閘極插置於源極(與VDD線電性耦合)與第二共用汲極(CD2)之間，且下拉電晶體PD-2的閘極插置於源極(與VSS線電性耦合)與第二共用汲極(CD2)之間。在一些實施方案中，第一共用汲極(CD1)是以真實形式儲存資料的儲存節點(SN)，且第二共用汲極(CD2)是以互補形式儲存資料的儲存節點(SNB)。上拉電晶體PU-1的閘極及下拉電晶體PD-1的閘極與第二共用汲極(CD2)耦合，且上拉電晶體PU-2的閘極及下拉電晶體PD-2的閘極與第一共用汲極(CD1)耦合。通路閘電晶體PG-1的閘極插置於源極(與位元線BL電性耦合)與和第一共用汲極(CD1)電性耦合的汲極之間。通路閘電晶體PG-2的閘極插置於源極(與互補位元線BLB電性耦合)與和第二共用汲極(CD2)電性耦合的汲極之間。通路閘電晶體PG-1、PG-2的閘極與字元線WL電性耦合。在一些實施方案中，通路閘電晶體PG-1、PG-2在讀取操作及/或寫入操作期間提供對儲存節點SN、SNB的存取。舉例而言，通路閘電晶體PG-1、PG-2因應於由字元線WL施加至通路閘電晶體PG-1、PG-2的閘極的電壓而將儲存節點SN、SNB分別耦合至位元線BL、BLB。

當自SRAM胞元100進行讀取時，正電壓被置於字元線WL上，且通路閘電晶體PG-1及PG-2使得位元線BL及BLB能夠耦合至儲存節點SN及SNB且自儲存節點SN及SNB接收資料。與動態記憶體或動態隨機存取記憶體(dynamic random access memory，DRAM)胞元不同，SRAM胞元在讀取期間不會丟失其儲存狀態，因此在讀取之後不需要進行資料「回寫」操作。位元線BL與位元線BLB形成一對互補資料線。如熟習此項技術者所知，該些成對的資料線可耦合至差動感測放大器(未示出)；且可感測並放大自SRAM胞元讀取的差動電壓。然後可將處於邏輯位準電壓的經放大感測訊號作為讀取資料輸出至裝置中的其他邏輯電路系統。

在一些實施例中，上拉電晶體PU-1、PU-2被配置為p型場效電晶體(p-type field-effect transistor，PFET)，且下拉電晶體PD-1、PD-2被配置為n型場效電晶體(n-type filed-effect transistor，NFET)。在一些實施方案中，通路閘電晶體PG-1、PG-2亦被配置為NFET。可藉由任何適當的技術(例如鰭狀FET(FinFET)或閘極全環繞(GAA)FET)形成各種NFET及PFET。

圖4A及圖4B示出根據本揭露兩個實施例的具有雙側電力軌條的SRAM陣列200的一部分的電路示意圖。SRAM陣列200的所示一部分包括可來自SRAM陣列200的行或列的三個SRAM胞元100。本揭露亦設想SRAM陣列200的具有更多或更少SRAM胞元100的行或列。在圖4A中，每一SRAM胞元100的VDD節點經由用於VDD的前側接觸件(或者被稱為前側源極/汲極接觸件或被簡稱為源極/汲極接觸件)連接至用於VDD的前側電力軌條且經由用於VDD的背側接觸件(或者被稱為背側通孔或被稱為背側源極/汲極接觸件)連接至用於VDD的背側電力軌條；每一SRAM胞元100的VSS節點經由用於VSS的前側接觸件連接至用於VSS的前側電力軌條且經由用於VSS的背側接觸件(或者被稱為背側通孔)連接至用於VSS的背側電力軌條。

作為比較，為減小背側通孔密度而特意在圖4B中不形成用於VDD的一些背側接觸件及/或用於VSS的背側接觸件。舉例而言，定位於中間的SRAM胞元100不具有用於VSS的背側接觸件(在圖4B中被標記為「X」)。儘管如此，定位於中間的SRAM胞元100的下拉電晶體PD-1及PD-2的源極區仍經由一些電性耦合路徑而電性耦合至用於VSS的背側電力軌條。一個示例性電性耦合路徑由虛線202表示，所述電性耦合路徑穿過用於VSS的前側接觸件、用於VSS的前側電力軌條、相鄰SRAM胞元100的用於VSS的前側接觸件、相鄰SRAM胞元100的下拉電晶體PD-1及PD-2的源極區、用於VSS的背側接觸件及用於VSS的背側電力軌條。相似地，定位於右側的SRAM胞元100不具有用於VDD 的背側接觸件(在圖4B中被標記為另一個「X」)。儘管如此，定位於右側的SRAM胞元100的上拉電晶體PU-1及PU-2的源極區仍經由一些電性耦合路徑而電性耦合至用於VDD的背側電力軌條。一個示例性電性耦合路徑由虛線204表示，所述電性耦合路徑穿過用於VDD的前側接觸件、用於VDD的前側電力軌條、相鄰SRAM胞元100的用於VDD的前側接觸件、相鄰SRAM胞元100的上拉電晶體PU-1及PU-2的源極區、用於VDD的背側接觸件及用於VDD的背側電力軌條。因此，SRAM胞元100的功能不會因背側通孔的數目減少而受到影響，且電源佈線電阻亦不會因在鄰近的SRAM胞元之間共享背側通孔而顯著增大。

應注意，在圖4A及圖4B中，前側電力軌條包括用於VDD的前側電力軌條及用於VSS的前側電力軌條，且背側電力軌條包括用於VDD的背側電力軌條及用於VSS的背側電力軌條。本揭露亦設想其他配置。在一種配置中，前側電力軌條包括用於VDD的前側電力軌條及用於VSS的前側電力軌條，且背側電力軌條包括用於VDD的背側電力軌條但不包括用於VSS的背側電力軌條。在另一種配置中，前側電力軌條包括用於VDD的前側電力軌條及用於VSS的前側電力軌條，且背側電力軌條包括用於VSS的背側電力軌條但不包括用於VDD的背側電力軌條。在又一種配置中，前側電力軌條包括用於VDD的前側電力軌條但不包括用於VSS的前側電力軌條，且背側電力軌條包括用於VSS的背側電力軌條但不包括用於VDD的背側電力軌條。在以上配置中的任一者中，可省略背側通孔中的一些背側通孔以減小背側通孔密度，且在鄰近的SRAM胞元之間共享剩餘的背側通孔。

圖5示出根據本揭露各種態樣的SRAM胞元100(由虛線框表示)的佈局300，所述SRAM胞元100的電路圖在圖3中示出。為清晰起見，已對圖5進行簡化以更佳地理解本揭露的發明概念。舉例而言，為便於例示，圖5中所示的經簡化佈局300除其他組件外亦示出阱、主動區、閘極結構、形成於源極/汲極區上的源極/汲極接觸件、形成於閘極結構上的閘極接觸件以及位於切分金屬閘極(cut-metal-gate，CMG)溝渠中的閘極隔離特徵的佈局，所述切分金屬閘極(CMG)溝渠將原本連續的閘極結構「切分」成多個段。源極/汲極區可相依於上下文而各別地或共同地指代源極或汲極。此項技術中具有通常知識者亦應理解，出於例示目的，圖5僅示出6-T SRAM位元胞元的佈局的一個示例性配置。可在佈局300中添加附加特徵，且可與SRAM胞元100的其他實施例對應地替換、修改或刪除以下所闡述特徵中的一些特徵。

仍參照圖5，SRAM胞元100包括六個電晶體：通路閘電晶體PG-1、通路閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1及下拉電晶體PD-2。因此，佈局300表示6-T SRAM胞元的佈局。SRAM胞元100包括在各自提供p阱的區316A與區316B(被統稱為區316)之間提供n阱的區314。上拉電晶體PU-1、PU-2設置於區314之上；下拉電晶體PD-1及通路閘電晶體PG-1設置於區316A之上；且下拉電晶體PD-2及通路閘電晶體PG-2設置於區316B之上。在一些實施方案中，上拉電晶體PU-1、PU-2被配置為PFET，且下拉電晶體PD-1、PD-2及通路閘電晶體PG-1、PG-2被配置為NFET。

電晶體PG-1、PG-2、PU-1、PU-2、PD-1及PD-2中的每一者皆包括主動區。在所示實施例中，SRAM胞元100包括設置於半導體基底之上的主動區320A、320B、320C及320D(被統稱為主動區320)。主動區320在X方向上縱向地延伸且被定向成實質上彼此平行。在一些實施方案中，主動區320是半導體基底的一部分(例如半導體基底的材料層的一部分)。舉例而言，在半導體基底包含矽的情況下，主動區320包括鰭且自半導體基底向上連續地突起，且電晶體PG-1、PG-2、PU-1、PU-2、PD-1及PD-2是FinFET電晶體。作為另外一種選擇，在一些實施方案中，在上覆於半導體基底上的一或多個半導體材料層中界定主動區320。舉例而言，主動區320可包括在垂直方向上堆疊於半導體基底之上的奈米結構(奈米配線或奈米片材)的堆疊，且電晶體PG-1、PG-2、PU-1、PU-2、PD-1及PD-2是GAA電晶體。

在主動區320之上設置有各種閘極結構(或者被稱為閘極堆疊或被簡稱為閘極)，例如閘極結構330A、330B、330C及330D(被統稱為閘極結構330)。閘極結構330沿著Y方向縱向地延伸(例如，實質上垂直於主動區320)。閘極結構330包繞主動區320的被定位成使得閘極結構插置於主動區320的相應源極/汲極區之間的至少一些部分。閘極結構330A設置於主動區320A之上；閘極結構330C設置於主動區320A、320B、320C之上；閘極結構330B設置於主動區320B、320C、320D之上；且閘極結構330D設置於主動區320D之上。通路閘電晶體PG-1的閘極由閘極結構330A形成，下拉電晶體PD-1的閘極由閘極結構330C形成，上拉電晶體PU-1的閘極由閘極結構330C形成，上拉電晶體PU-2的閘極由閘極結構330B形成，下拉電晶體PD-2的閘極由閘極結構330B形成，且通路閘電晶體PG-2的閘極由閘極結構330D形成。

閘極接觸件360A將通路閘電晶體PG-1的閘極(由閘極結構330A形成)電性連接至字元線WL(一般被稱為字元線節點WL)，且閘極接觸件360L將通路閘電晶體PG-2的閘極(由閘極結構330D形成)電性連接至字元線WL。源極/汲極接觸件360K對下拉電晶體PD-1的汲極區(形成於主動區320A上(所述汲極區可包括n型磊晶源極/汲極特徵))與上拉電晶體PU-1的汲極區(形成於主動區320B上(所述汲極區可包括p型磊晶源極/汲極特徵))進行電性連接，使得下拉電晶體PD-1與上拉電晶體PU-1的共用汲極形成儲存節點SN。閘極接觸件360B將上拉電晶體PU-2的閘極(由閘極結構330B形成)及下拉電晶體PD-2的閘極(亦由閘極結構330B形成)電性連接至儲存節點SN。源極/汲極接觸件360C對下拉電晶體PD-2的汲極區(形成於主動區320D上(所述汲極區可包括n型磊晶源極/汲極特徵))與上拉電晶體PU-2的汲極區(形成於主動區320C上(所述汲極區可包括p型磊晶源極/汲極特徵))進行電性連接，使得下拉電晶體PD-2與上拉電晶體PU-2的共用汲極形成儲存節點SNB。閘極接觸件360D將上拉電晶體PU-1的閘極(由閘極結構330C形成)及下拉電晶體PD-1的閘極(亦由閘極結構330C形成)電性連接至儲存節點SNB。

源極/汲極接觸件360E及搭接(landing)於源極/汲極接觸件360E上的源極/汲極接觸件通孔380E將上拉電晶體PU-1的源極區(形成於主動區320B上(所述源極區可包括p型磊晶源極/汲極特徵))電性連接至電源(power supply)電壓VDD，且源極/汲極接觸件360F及搭接於源極/汲極接觸件360F上的源極/汲極接觸件通孔380F將上拉電晶體PU-2的源極區(形成於主動區320C上(所述源極區可包括p型磊晶源極/汲極特徵))電性連接至電源電壓VDD。源極/汲極接觸件360G及搭接於源極/汲極接觸件360G上的源極/汲極接觸件通孔380G將下拉電晶體PD-1的源極區(形成於主動區320A上(所述源極區可包括n型磊晶源極/汲極特徵))電性連接至接地電壓VSS，且源極/汲極接觸件360H及源極/汲極接觸件通孔380H將下拉電晶體PD-2的源極區(形成於主動區320D上(所述源極區可包括n型磊晶源極/汲極特徵))電性連接至接地電壓VSS。源極/汲極接觸件360G、源極/汲極接觸件通孔380G、源極/汲極接觸件360H及源極/汲極接觸件通孔380H可為由相鄰的SRAM胞元100共享的裝置層級接觸件及接觸件通孔(例如，在同一隅角處鄰接的四個SRAM胞元100可共享一個源極/汲極接觸件360G及搭接於所述一個源極/汲極接觸件 360G上的一個源極/汲極接觸件通孔380G)。源極/汲極接觸件360I將通路閘電晶體PG-1的源極區(形成於鰭320A上(所述源極區可包括n型磊晶源極/汲極特徵))電性連接至位元線BL，且源極/汲極接觸件360J將通路閘電晶體PG-2的源極區(形成於鰭320D上(所述源極區可包括n型磊晶源極/汲極特徵))電性連接至互補位元線BLB。在上下文中，電性連接至源極區的源極/汲極接觸件亦可被稱為源極接觸件，且電性連接至汲極區的源極/汲極接觸件亦可被稱為汲極接觸件。

仍參照圖5，SRAM胞元100更包括沿著X方向縱向地延伸的多個介電特徵，包括介電特徵350A、350B、350C及350D(被統稱為介電特徵350或者被稱為隔離特徵350)。在所示實施例中，介電特徵350B設置於主動區320A與主動區320B之間且與閘極結構330A及閘極結構330B鄰接。介電特徵350B將原本連續的閘極結構劃分成與閘極結構330A及閘極結構330B對應的兩個隔離段。介電特徵350C設置於主動區320C與主動區320D之間且與閘極結構330C及閘極結構330D鄰接。介電特徵350C將原本連續的閘極結構劃分成與閘極結構330C及閘極結構330D對應的兩個隔離段。介電特徵350A設置於SRAM胞元100的邊緣附近且與閘極結構330C鄰接。介電特徵350A將閘極結構330C與來自相鄰SRAM胞元的另一毗鄰閘極結構劃分開。介電特徵350D設置於SRAM胞元100的另一邊緣附近且與閘極結構330B鄰接。介電特徵350D將閘極結構330B與來自相鄰SRAM胞元的另一毗鄰閘極結構劃分開。藉由在介電特徵的位置中對相應的CMG溝渠進行填充來形成介電特徵350中的每一者。介電特徵350亦被稱為CMG特徵。

在所示實施例中，在俯視圖中，CMG特徵350B設置於n阱區314與p阱區316A之間的介面上方，CMG特徵350C設置於n阱區314與p阱區316B之間的介面上方，CMG特徵350A完全設置於包括p阱區316A在內的p阱區上方，且CMG特徵350D完全設置於包括p阱區316B在內的p阱區上方。

圖6示出根據本揭露的SRAM陣列400的裝置層DL及前側多層式內連線結構FMLI的一部分的圖解佈局500-1。參照圖6，四個SRAM胞元排列於X方向及Y方向上而形成2×2 SRAM胞元陣列。所述陣列中的每一SRAM胞元可使用圖5中所繪示的SRAM胞元100的佈局。在所示實施例中，在X方向上相鄰的兩個SRAM胞元相對於所述兩個SRAM胞元之間的共用邊界而為線對稱的，且在Y方向上相鄰的兩個SRAM胞元相對於所述兩個SRAM胞元之間的共用邊界而為線對稱的。出於視覺清晰的原因且為了更佳地理解本揭露的發明概念，已對圖6進行簡化。舉例而言，省略包括圖5中所繪示的阱區、CMG特徵及閘極接觸件在內的一些特徵。另外，為易於理解而在圖6中重複使用圖5中的參考編號，但省略不用於電力佈線(例如，不用於訊號佈線)的那些源極/汲極接觸件及源極/汲極接觸件通孔的參考編號。

為易於進行參照，行被稱為處於陣列的X方向上，且列被稱為處於陣列的Y方向上。如以上所繪示，所述陣列中相鄰的胞元是沿著所述相鄰的胞元之間的共用邊界的鏡像(mirror image)。SRAM胞元中的一些主動區可延伸穿過行中的多個SRAM胞元。在圖6中，一個SRAM胞元中的電晶體PG-1及PD-1的主動區320A延伸至鄰接SRAM胞元中作為所述鄰接SRAM胞元中的電晶體PD-1及PG-1的主動區。一個SRAM胞元中的電晶體PU-1的主動區320B延伸至鄰接SRAM胞元中作為所述鄰接SRAM胞元中的電晶體PU-1的主動區。一個SRAM胞元中的電晶體PG-2及PD-2的主動區320D延伸至鄰接SRAM胞元中作為鄰接SRAM胞元中的電晶體PD-2及PG-2的主動區。相似地，一些閘極結構可由列中的多個SRAM胞元共享，而不會被CMG特徵中斷。舉例而言，一個SRAM胞元中的電晶體PG-1的閘極結構330A延伸至鄰接SRAM胞元中作為所述鄰接SRAM胞元中的電晶體PG-1的閘極結構。一個SRAM胞元中的電晶體PG-2的閘極結構330D延伸至鄰接SRAM胞元中作為所述鄰接SRAM胞元中的電晶體PG-2的閘極結構。各主動區之間沿著Y方向的間距與各閘極結構之間沿著X方向的間距可為均勻的。此種配置可改善陣列佈局的均勻性。

設置於SRAM胞元的邊界處的接觸件360亦可由相鄰的SRAM胞元共享。在所示實施例中，源極/汲極接觸件360G延伸至四個鄰近的SRAM胞元的隅角區中且由所述四個SRAM胞元共享。因此，源極/汲極接觸件360G及搭接於源極/汲極接觸件360G上的源極/汲極接觸件通孔380G將所述四個鄰近的SRAM胞元的 VSS節點連結於一起。相似地，源極/汲極接觸件360H由四個鄰近的相應SRAM胞元共享。因此，源極/汲極接觸件360H及搭接於源極/汲極接觸件360H上的源極/汲極接觸件通孔380H將所述四個鄰近的相應SRAM胞元的VSS節點連結於一起。源極/汲極接觸件360E由兩個鄰近的相應SRAM胞元共享。因此，源極/汲極接觸件360E及搭接於源極/汲極接觸件360E上的源極/汲極接觸件通孔380E將所述兩個鄰近的相應SRAM胞元的VDD節點連結於一起。相似地，源極/汲極接觸件360F由兩個鄰近的相應SRAM胞元共享。因此，源極/汲極接觸件360F及搭接於源極/汲極接觸件360F上的源極/汲極接觸件通孔380F將所述兩個鄰近的相應SRAM胞元的VDD節點連結於一起。

圖6亦繪示出作為前側電力軌條的一部分的M0金屬線中的一些M0金屬線，包括多條VDD線(被標示為M0_VDD)及多條VSS線(被標示為M0_VSS)，同時出於視覺清晰的原因而省略不用於電力佈線(例如，不用於訊號佈線)的其他M0金屬線。金屬線M0_VDD及M0_VSS中的每一者是在X方向上縱向地延伸穿過陣列的全域金屬線且由同一行中的多個SRAM胞元共享。金屬線M0_VDD與金屬線M0_VSS沿著Y方向交替地排列且間隔開。相鄰的金屬線M0_VDD與金屬線M0_VSS之間的間距可為均勻的。金屬線M0_VSS具有寬度w1且金屬線M0_VDD具有寬度w2。在所示實施例中，寬度w2大於寬度w1。同一行中的源極/汲極接觸件通孔380H將同一行中相應的源極/汲極接觸件360H在實體上連接至金屬線M0_VSS中的一者。因此，同一行中的下拉電晶體PD-2的源極區經由同一行中相應的源極/汲極接觸件360H及源極/汲極接觸件通孔380H而電性耦合至金屬線M0_VSS。同一行中的源極/汲極接觸件通孔380G將同一行中相應的源極/汲極接觸件360G在實體上連接至金屬線M0_VSS中的另一金屬線M0_VSS。因此，同一行中的下拉電晶體PD-1的源極區經由同一行中相應的源極/汲極接觸件360G及源極/汲極接觸件通孔380G而電性耦合至所述另一金屬線M0_VSS。同一行中的源極/汲極接觸件通孔380E及380F將同一行中相應的源極/汲極接觸件360E及360F在實體上連接至金屬線M0_VDD中的一者。因此，同一行中的上拉電晶體PU-1及PU-2的源極區分別經由同一行中相應的源極/汲極接觸件360E及360F以及源極/汲極接觸件通孔380E及380F而電性耦合至金屬線M0_VDD。

在SRAM裝置設計中，電力軌條及訊號線未必全部形成於積體電路結構的前側上而是可分佈於積體電路結構的前側及背側兩者上。舉例而言，積體電路結構可包括分別設置於積體電路結構的前側及背側上的前側多層式內連線結構FMLI及背側多層式內連線結構(BMLI)且被配置成對上拉裝置、下拉裝置及通路閘裝置的各個組件進行連接以形成SRAM胞元。設計所述配置時會考慮各種因素及參數，包括各種導電特徵的大小、封裝密度、導電特徵的電阻、相鄰的導電特徵之間的寄生電容、上覆偏移(overlay shifting)及處理餘量(processing margin)。在以下示出的實施例中，電力軌條及訊號線形成於SRAM裝置的前側上，而電力軌條的一部分亦形成於SRAM裝置的背側上。因此，在SRAM裝置的前側及背側二者上形成電力軌條作為雙側電力軌條。

現在參照圖7。圖7示出SRAM陣列400的背側多層式內連線結構BMLI的一部分的圖解佈局500-2，背側多層式內連線結構BMLI包括背側通孔零層級(BV0層級)及背側金屬零層級(BM0層級)。出於視覺清晰的原因且為了更佳地理解本揭露的發明概念，圖6中所繪示的位於SRAM陣列400的前側處的主動區、閘極結構及源極/汲極接觸件上覆於佈局500-2上。然而，在圖7中省略圖6中所繪示的作為前側多層式內連線結構FMLI的一部分的源極/汲極接觸件通孔380。應注意，圖7中所繪示的背側多層式內連線結構BMLI僅具有用於VSS的背側電力軌條，而不具有用於VDD的背側電力軌條。作為另外一種選擇，背側多層式內連線結構BMLI的各種其他實施例可包括用於VSS的背側電力軌條及用於VDD的背側電力軌條中的一者或二者。

BV0層級包括背側通孔(或者被稱為背側源極/汲極接觸件)360GB及360HB。背側通孔360GB及360HB可分別被認為是前側源極/汲極接觸件360G及360H的對應部分。與前側源極/汲極接觸件360G及360H的功能相似，背側通孔360GB及360HB將下拉電晶體PD-1及PD-2的源極區電性耦合至電性接地VSS。背側通孔360GB及360HB可分別具有與主動區320A及320D相同的沿著Y方向的尺寸。此是由於一個示例性背側製造流程而成，在所述示例性背側製造流程中，藉由自背側對主動區中的鰭形基部進行蝕刻以形成背側溝渠且使用導電材料對背側溝渠進行填充來形成背側通孔。因此，背側通孔會沿用主動區的寬度。在所示實施例中，由於前側源極/汲極接觸件360G及360H中的每一者與沿著Y方向鄰近的兩個主動區交叉，因此前側源極/汲極接觸件360G及360H中的每一者具有分別形成於所述兩個鄰近的主動區的背側上的兩個對應的背側通孔360GB及360HB。因此，在圖7中所繪示的實施例中，電性耦合至電性接地VSS的背側通孔的數目是電性耦合至電性接地VSS的前側源極/汲極接觸件的數目的兩倍。

BM0層級包括並行的多條背側VSS線(被標示為BM0_VSS)。相鄰的金屬線BM0_VSS之間的間距可為均勻的。金屬線BM0_VSS中的每一者是在X方向上縱向地延伸穿過所述陣列的全域金屬線且由同一行中的多個SRAM胞元共享。金屬線BM0_VSS具有寬度w3。在一些實施例中，由於背側上的電力佈線可獲得更大的實體面積(real estate)，因此寬度w3大於M0_VSS金屬線的寬度w1。在又一些實施例中，寬度w3甚至大於金屬線M0_VDD的寬度w2。作為另外一種選擇，寬度w3可大於寬度w1但等於或小於寬度w2。

兩個鄰近的SRAM胞元的兩個背側通孔360GB將所述兩個鄰近的SRAM胞元中的下拉電晶體PD-1的相應源極區的背側在實體上連接至金屬線BM0_VSS中的一者。因此，所述兩個鄰近的 SRAM胞元中的下拉電晶體PD-1的源極區經由相應的背側通孔360GB電性耦合至BM0_VSS金屬線。同一行中的所述兩個背側通孔360HB將所述兩個鄰近的SRAM胞元中的下拉電晶體PD-2的相應源極區的背側在實體上連接至金屬線BM0_VSS中的一者。因此，兩個鄰近的SRAM胞元中的下拉電晶體PD-2的源極區經由相應的背側通孔360HB電性耦合至金屬線BM0_VSS。

圖8示出SRAM陣列400的背側多層式內連線結構BMLI的一部分的圖解佈局500-3，背側多層式內連線結構BMLI包括背側通孔零層級(BV0層級)及背側金屬零層級(BM0層級)。佈局500-3是圖7所示佈局500-2的替代。佈局500-3的諸多態樣相似於佈局500-2的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局500-3中不在BV0層級中形成背側通孔中的一些背側通孔。具體而言，在佈局500-3中不存在用於下拉電晶體PD-2的源極區的背側通孔360HB，而仍保留用於下拉電晶體PD-1的源極區的背側通孔360GB。如以上結合圖4B所論述，即使不具有背側通孔360HB，下拉電晶體PD-2的源極區仍經由電性耦合路徑而電性耦合至用於VSS的背側電力軌條，所述電性耦合路徑包括前側源極/汲極接觸件360H、用於VSS的前側電力軌條、前側源極/汲極接觸件360G及背側通孔360GB。此種配置將用於VSS的背側通孔的數量減半，使得電性耦合至電性接地VSS的背側通孔的數目等於電性耦合至電性接地VSS的前側源極/汲極接觸件的數目。如圖8中所示，背側金屬線BM0_VSS的數目亦會減半，使得兩個鄰近的背側金屬線BM0_VSS之間的間距增大。較大的間距可使得背側金屬線BM0_VSS能夠具有甚至更大的寬度w3’(w3’>w3)，以進一步減小電力軌條電阻。背側通孔密度減小的此種配置會降低罩幕成本並增大背側製程窗口。

圖9示出SRAM陣列400的背側多層式內連線結構BMLI的一部分的圖解佈局500-4，背側多層式內連線結構BMLI包括背側通孔零層級(BV0層級)及背側金屬零層級(BM0層級)。佈局500-4是圖7所示佈局500-2的替代。佈局500-4的諸多態樣相似於佈局500-2的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局500-4中不在BV0層級中形成背側通孔中的一些背側通孔。具體而言，存在一半的背側通孔360GB及一半的背側通孔360HB未形成於佈局500-4中。舉例而言，在對應的前側源極/汲極接觸件360G的背側上僅形成一個背側通孔360GB。定位於右上隅角及左下隅角處的兩個源極/汲極接觸件360H未形成對應的背側通孔360HB，而定位於左上隅角及右下隅角處的另外兩個源極/汲極接觸件360H各自形成有對應的一對背側通孔360HB。此種配置將電性耦合至電性接地VSS的背側通孔的數量減半，使得電性耦合至電性接地VSS的背側通孔的數目等於電性耦合至電性接地VSS的前側源極/汲極接觸件的數目。佈局500-4中的背側金屬線BM0_VSS的數目相同於佈局500-2中的背側金屬線BM0_VSS的數目。

圖10A是沿著圖7或圖8所示A-A線的局部圖解剖視圖，所述A-A線跨越兩個鄰接的SRAM胞元之間的邊界線對源極/汲極區進行切分；圖10B是沿著圖9所示A-A線的局部圖解剖視圖，所述A-A線跨越兩個鄰接的SRAM胞元之間的邊界線對源極/汲極區進行切分。如圖10A中所示，在兩個鄰接的SRAM胞元的下拉電晶體PD-1的源極區之間插置有CMG特徵，但所述源極區藉由位於前側上的源極/汲極接觸件360G及位於背側上的兩個背側通孔360GB而電性連接。源極/汲極接觸件360G及搭接於源極/汲極接觸件360G上的源極/汲極接觸件通孔380G將所述兩個下拉電晶體PD-1的源極區的前側電性耦合至金屬線M0_VSS，所述金屬線M0_VSS是用於VSS的前側電力軌條的一部分。所述兩個背側通孔360GB將所述兩個下拉電晶體PD-1的源極區的背側電性連接至背側金屬線BM0_VSS，所述背側金屬線BM0_VSS是用於VSS的背側電力軌條的一部分。上拉電晶體PU-1的源極區經由源極/汲極接觸件360E及搭接於源極/汲極接觸件360E上的源極/汲極接觸件通孔380E而電性連接至金屬線M0_VDD，所述金屬線M0_VDD是用於VDD的前側電力軌條的一部分。由於所示實施例不具有用於VDD的背側電力軌條，因此上拉電晶體PU-1的源極區的背側搭接於可包含矽的鰭形基部上。應注意，本揭露亦設想背側電力軌條包括用於VDD的背側電力軌條及用於VSS的背側電力軌條中的一者或二者。

圖10B的諸多態樣相似於圖10A的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在圖10B中為減小背側通孔密度而不形成背側通孔360GB中的一者。所述兩個下拉電晶體PD-1中的源極區中僅一者直接連接至背側通孔360GB，且源極區中的另一者搭接於可包含矽的鰭形基部上。儘管如此，源極區中的所述另一者仍經由包括源極/汲極接觸件360G、相鄰的源極區及背側通孔360GB的電性耦合路徑而電性耦合至背側金屬線BM0 VSS。因此，SRAM胞元仍因具有雙側電力軌條而具有有益效果，且額外受益於減小的背側通孔密度。

鑒於包括用於VSS的背側電力軌條但不包括用於VDD的背側電力軌條的背側電力軌條，不存在用於上拉電晶體PU-1及PU-2的背側通孔。當下拉電晶體PD-1及PD-2的每一源極區具有位於所述源極區之下的對應背側通孔時背側通孔密度最大。鑒於包括用於VDD的背側電力軌條但不包括用於VSS的背側電力軌條的背側電力軌條，不存在用於下拉電晶體PD-1及PD-2的背側通孔。當上拉電晶體PU-1及PU-2的每一源極區具有位於所述源極區之下的對應背側通孔時背側通孔密度最大。鑒於包括用於VSS的背側電力軌條及用於VDD的背側電力軌條二者的背側電力軌條，當下拉電晶體PD-1及PD-2以及上拉電晶體PU-1及PU-2的每一源極區具有位於所述源極區之下的對應背側通孔時背側通孔密度最大。在以上配置中的任一者中，藉由移除背側通孔中的一些背側通孔，背側通孔密度將下降。移除哪一(哪些)背側通孔及保留哪一(哪些)背側通孔需要考慮各種因素及參數，包括各種導電特徵的大小、封裝密度、導電特徵的電阻、相鄰的導電特徵之間的寄生電容、上覆偏移及處理餘量。

圖11至圖21示出背側通孔排列的一些示例性實施例。本揭露亦設想用於達成減小的背側通孔密度的其他背側通孔排列。出於視覺清晰的原因且為了更佳地理解本揭露的發明概念，在圖11至圖21中繪示出主動區、閘極結構及背側通孔，同時省略數個其他特徵。此外，在各圖中僅標記出下拉電晶體PD-1及PD-2以及上拉電晶體PU-1及PU-2，而仍存在其他電晶體，但並未標記出。在圖11至圖17中所繪示的實施例中，背側通孔全部是用於VSS的背側通孔；在圖18中所繪示的實施例中，背側通孔全部是用於VDD的背側通孔；在圖19至圖21中所繪示的實施例中，背側通孔包括用於VDD的背側通孔及用於VSS的背側通孔二者。

現在參照圖11。圖11示出根據本揭露的SRAM陣列600的圖解佈局700-1。參照圖11，16個SRAM胞元排列於X方向及Y方向上而形成4×4 SRAM胞元陣列。4×4 SRAM陣列可被認為是由四個拼合片(tile)構造而成，其中每一拼合片是基於圖6中所繪示的2×2 SRAM陣列400。為使視覺清晰起見，各自包括2×2 SRAM陣列400的拼合片被標示為拼合片400-1、400-2、400-3及400-4。在X方向上相鄰的兩個拼合片相對於所述兩個拼合片之間的共用邊界(圖11中的虛線所示)而為線對稱的，且在Y方向上相鄰的兩個拼合片相對於所述兩個拼合片之間的共用邊界而為線對稱的。亦即，拼合片400-2是拼合片400-1的複本拼合片，但繞Y軸翻轉；拼合片400-3是拼合片400-1的複本拼合片，但繞X 軸翻轉；且拼合片400-4是拼合片400-2的複本胞元，但繞X軸翻轉。

圖11中所繪示的實施例僅具有用於VSS的背側通孔。用於VSS的背側通孔可被認為是分組而成的兩種類型的對。圓圈702突出顯示位於拼合片的中心處的第一類型對。第一類型對包括定位於兩個下拉電晶體PD-1的共用源極區下面的左側背側通孔及定位於另外兩個下拉電晶體PD-1的共用源極區下面的右側背側通孔。所述四個下拉電晶體PD-1全部處於拼合片內。圓圈704突出顯示位於拼合片的隅角處的第二類型對。第二類型對包括定位於兩個下拉電晶體PD-2的共用源極區下面的左側背側通孔及定位於另外兩個下拉電晶體PD-2的共用源極區下面的右側背側通孔。所述四個下拉電晶體PD-2分別來自四個鄰接的拼合片。由於用於VSS的每一源極區具有形成於所述源極區下面的對應背側通孔，因此圖11中所示的用於VSS的背側通孔的密度最高。

圖12示出根據本揭露的SRAM陣列600的圖解佈局700-2。佈局700-2的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-2中不形成用於VSS的一半背側通孔(保留相應的鰭形基部)。具體而言，在第一類型對(如圓圈702所示)及第二類型對(如圓圈704所示)中，不形成用於VSS的右側背側通孔且形成用於VSS的左側背側通孔。在此種配置中，相較於佈局700-1，用於VSS的背側通孔的密度減半。

圖13示出根據本揭露的SRAM陣列600的圖解佈局700-3。佈局700-3的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-3中不形成用於VSS的背側通孔中的一半背側通孔(保留相應的鰭形基部)。具體而言，在第一類型對(如圓圈702所示)及第二類型對(如圓圈704所示)中不形成用於VSS的左側背側通孔且形成用於VSS的右側背側通孔。在此種配置中，相較於佈局700-1，用於VSS的背側通孔的密度減半。

圖14示出根據本揭露的SRAM陣列600的圖解佈局700-4。佈局700-4的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-3中不形成用於VSS的背側通孔中的四分之一(1/4)背側通孔(保留對應的鰭形基部)。具體而言，不在第二類型對(如圓圈704所示)中形成定位於拼合片400-1與拼合片400-2之間的邊界線上以及拼合片400-3與拼合片400-4之間的邊界線上的用於VSS的兩個背側通孔。而在其他第二類型對及第一類型對(如圓圈702所示)中形成用於VSS的兩個背側通孔。在此種配置中，用於VSS的背側通孔的密度是佈局700-1的用於VSS的背側通孔的密度的約四分之三(3/4)。

圖15示出根據本揭露的SRAM陣列600的圖解佈局700-5。佈局700-5的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-3 中不形成用於VSS的背側通孔中的一半背側通孔(保留相應的鰭形基部)。具體而言，在第一類型對(如圓圈702所示)及第二類型對(如圓圈704所示)中不形成用於VSS的左側背側通孔或用於VSS的右側背側通孔。此外，在同一行中，同一類型的對不被形成有用於VSS的交替的背側通孔。舉例而言，拼合片400-1中的第一類型對(如圓圈702所示)不被形成有用於VSS的右側背側通孔，且拼合片400-2中的第一類型對不被形成有交替的左側背側通孔。相似地，SRAM陣列600中間的第二類型對(如圓圈704所示)具有不被形成有左側背側通孔的頂部對、不被形成有右側背側通孔的中間對以及不被形成有左側背側通孔的底部對。在此種配置中，相較於佈局700-1，用於VSS的背側通孔的密度減半。

圖16示出根據本揭露的SRAM陣列600的圖解佈局700-6。佈局700-6的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-6中不形成用於VSS的背側通孔中的一些背側通孔(保留相應的鰭形基部)。具體而言，更隨機地移除第一類型對及第二類型對。舉例而言，在拼合片400-3的中間不形成包括用於VSS的兩個背側通孔的第一類型對(如圓圈702所示)，而可保留一些其他第一類型對。相似地，在陣列600的中間不形成包括用於VSS的兩個背側通孔的第二類型對(如圓圈704所示)，而可保留一些其他第二類型對。

圖17示出根據本揭露的SRAM陣列600的圖解佈局700-7。佈局700-7的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-7中不形成用於VSS的背側通孔中的一些背側通孔(保留相應的鰭形基部)。具體而言，更隨機地自第一類型對及第二類型對移除用於VSS的背側通孔。舉例而言，在定位於拼合片400-3中間的第一類型對(如圓圈702所示)中保留用於VSS的所述兩個背側通孔，而其他拼合片中的其他第一類型對被移除用於VSS的一個背側通孔。另外，移除一些第二類型對(如圓圈704所示)，而可保留其他第二類型對。

圖18示出根據本揭露的SRAM陣列600的圖解佈局700-8。佈局700-8的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-8中僅形成用於VDD的背側通孔。不形成用於VSS的背側通孔。由於用於VDD的每一源極區具有形成於所述源極區下面的對應背側通孔，因此圖18中的用於VDD的背側通孔的密度最高。

圖19示出根據本揭露的SRAM陣列600的圖解佈局700-9。佈局700-9的諸多態樣相似於佈局700-1的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-9中，除了用於VSS的背側通孔之外亦在兩個相鄰的上拉電晶體PU-1及PU-2的每一共用源極區下面形成用於VDD的背側通孔。具體而言，用於VDD的兩個背側通孔沿著Y方向夾置於一對用於 VSS的兩個背側通孔之間。由於用於VSS或VDD的每一源極區具有形成於所述源極區下面的對應背側通孔，因此圖19中的共同用於VSS及VDD的背側通孔的密度最高。

圖20示出根據本揭露的SRAM陣列600的圖解佈局700-10。佈局700-10的諸多態樣相似於佈局700-9的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-10中不形成用於VDD的背側通孔中的一些背側通孔(保留相應的鰭形基部)，且保留用於VSS的所有背側通孔。用於VSS的一對背側通孔仍可具有保留於所述列中的用於VDD的一個相鄰背側通孔，且不形成用於VDD的另一背側通孔。在此種配置中，相較於佈局700-9，圖20中的共同用於VSS及VDD的背側通孔的密度減小。

圖21示出根據本揭露的SRAM陣列600的圖解佈局700-11。佈局700-11的諸多態樣相似於佈局700-9的態樣，且為易於理解而重複使用參考編號。一個不同之處在於，在佈局700-11中不形成用於VDD的背側通孔中的一些背側通孔及用於VSS的背側通孔中的一些背側通孔(保留相應的鰭形基部)。具體而言，更隨機地移除用於VSS的背側通孔及用於VDD的背側通孔。舉例而言，在夾置於用於VSS的所述一對背側通孔之間的用於VDD的所述兩個背側通孔的列中，可移除用於VDD的一個背側通孔或者可移除用於VDD的兩個背側通孔，或者可移除用於VSS的一個背側通孔。在此種配置中，相較於佈局700-9，圖21中的共同用於VSS及VDD的背側通孔的密度減小。

本揭露各種示例性實施例中所示的SRAM胞元及對應的佈局提供背側通孔密度減小的背側通孔。背側通孔密度減小有效地降低了罩幕成本並擴大了製程窗口。此外，可輕易地將本揭露的實施例整合至現有的半導體製造製程中。

在一個示例性態樣中，本揭露是有關於一種記憶體胞元。所述記憶體胞元包括：第一主動區及第二主動區，各自沿著第一方向縱向地延伸；第一閘極結構及第二閘極結構，各自沿著與所述第一方向垂直的第二方向縱向地延伸，所述第一閘極結構與所述第一主動區接合而形成第一電晶體，所述第二閘極結構與所述第二主動區接合而形成第二電晶體，且所述第一電晶體與所述第二電晶體具有相同的導電類型；第一磊晶特徵，設置於所述第一電晶體的源極區上；第二磊晶特徵，設置於所述第二電晶體的源極區上；第一前側接觸件，直接位於所述第一磊晶特徵上方且與所述第一磊晶特徵電性耦合；第二前側接觸件，直接位於所述第二磊晶特徵上方且與所述第二磊晶特徵電性耦合；以及第一背側通孔，直接位於所述第一磊晶特徵及所述第二磊晶特徵中的一者之下且與所述一者電性耦合，所述第一磊晶特徵及所述第二磊晶特徵中的另一者不具有直接位於所述另一者之下且與所述另一者電性耦合的背側通孔。在一些實施例中，所述第一電晶體是所述記憶體胞元的第一下拉電晶體，且所述第二電晶體是所述記憶體胞元的第二下拉電晶體。在一些實施例中，所述第一背側通孔電性耦合至所述記憶體胞元的電性接地。在一些實施例中，所述第一電晶體是所述記憶體胞元的第一上拉電晶體，且所述第二電晶體是所述記憶體胞元的第二上拉電晶體。在一些實施例中，所述第一背側通孔電性耦合至所述記憶體胞元的電源。在一些實施例中，所述記憶體胞元亦包括：第三主動區，沿著所述第一方向縱向地延伸，所述第一閘極結構與所述第三主動區接合而形成第三電晶體，且所述第三電晶體具有與所述第一電晶體及所述第二電晶體不同的導電類型；第三磊晶特徵，設置於所述第三電晶體的源極區上；以及第二背側通孔，直接位於所述第三磊晶特徵之下且與所述第三磊晶特徵電性耦合。在一些實施例中，所述第一電晶體及所述第二電晶體是n型電晶體，所述第三電晶體是p型電晶體，所述第一背側通孔電性耦合至所述記憶體胞元的電性接地，且所述第二背側通孔電性耦合至所述記憶體胞元的電源。在一些實施例中，所述第一電晶體及所述第二電晶體是p型電晶體，所述第三電晶體是n型電晶體，所述第一背側通孔電性耦合至所述記憶體胞元的電源，且所述第二背側通孔電性耦合至所述記憶體胞元的電性接地。在一些實施例中，所述記憶體胞元亦包括：第一前側金屬線及第二前側金屬線，各自沿著所述第一方向縱向地延伸；第一前側接觸件通孔，在垂直方向上設置於所述第一前側接觸件與所述第一前側金屬線之間且將所述第一前側接觸件電性連接至所述第一前側金屬線；第二前側接觸件通孔，在垂直方向上設置於所述第二前側接觸件與所述第二前側金屬線之間且將所述第二前側接觸件電性連接至所述第二前側金屬線；以及第一背側金屬線，沿著所述第一方向縱向地延伸且與所述第一背側通孔進行實體接觸。在一些實施例中，所述第一背側金屬線寬於所述第一前側金屬線及所述第二前側金屬線。

在另一示例性態樣中，本揭露是有關於一種半導體結構。所述半導體結構包括：第一主動區及第二主動區，沿著第一方向縱向地延伸；閘極堆疊，沿著與所述第一方向垂直的第二方向縱向地延伸；介電特徵，沿著所述第一方向縱向地延伸且設置於所述第一主動區與所述第二主動區之間，所述介電特徵將所述閘極堆疊劃分成位於所述第一主動區之上的第一段與位於所述第二主動區之上的第二段；第一磊晶特徵，設置於所述第一主動區上；第二磊晶特徵，設置於所述第二主動區上，所述第一磊晶特徵與所述第二磊晶特徵設置於所述介電特徵的兩個相對的側上；前側導電特徵，直接位於所述第一磊晶特徵的頂表面及所述第二磊晶特徵的頂表面上方且與所述第一磊晶特徵的所述頂表面及所述第二磊晶特徵的所述頂表面進行實體接觸；背側導電特徵，直接位於所述第一磊晶特徵的底表面之下且與所述第一磊晶特徵的所述底表面進行實體接觸；以及半導體基部，直接位於所述第二磊晶特徵的底表面之下且與所述第二磊晶特徵的所述底表面進行實體接觸。在一些實施例中，所述前側導電特徵及所述背側導電特徵中的每一者電性耦合至所述半導體結構的電性接地。在一些實施例中，所述半導體結構亦包括：前側通孔，搭接於所述前側導電特徵上；前側金屬線，直接位於所述前側通孔上方且與所述前側通孔進行實體接觸；以及背側金屬線，直接位於所述背側導電特徵之下且與所述背側導電特徵進行實體接觸。在一些實施例中，所述背側金屬線寬於所述前側金屬線。在一些實施例中，所述閘極堆疊的所述第一段與所述第一主動區形成第一記憶體胞元的下拉電晶體，且所述閘極堆疊的所述第二段與所述第二主動區形成與所述第一記憶體胞元鄰接的第二記憶體胞元的下拉電晶體。

在又一示例性態樣中，本揭露是有關於一種記憶體陣列。所述記憶體陣列包括：第一記憶體胞元及與所述第一記憶體胞元鄰接的第二記憶體胞元，所述第一記憶體胞元包括第一上拉電晶體及第一下拉電晶體，且所述第二記憶體胞元包括第二上拉電晶體及第二下拉電晶體；第三記憶體胞元及與所述第三記憶體胞元鄰接的第四記憶體胞元，所述第三記憶體胞元與所述第一記憶體胞元鄰接，所述第四記憶體胞元與所述第二記憶體胞元鄰接，所述第三記憶體胞元包括第三上拉電晶體及第三下拉電晶體，且所述第四記憶體胞元包括第四上拉電晶體及第四下拉電晶體；所述第一上拉電晶體與所述第二上拉電晶體的第一共用源極區；所述第一下拉電晶體與所述第二下拉電晶體的第二共用源極區；所述第三下拉電晶體與所述第四下拉電晶體的第三共用源極區；所述第三上拉電晶體與所述第四上拉電晶體的第四共用源極區；以及多個源極區背側通孔，所述多個源極區背側通孔中的每一者直接位於所述第一共用源極區、所述第二共用源極區、所述第三共用源極區及所述第四共用源極區中的一者之下，且所述第一共用源極區、所述第二共用源極區、所述第三共用源極區及所述第四共用源極區中的至少一者不具有直接設置於所述至少一者之下的源極區背側通孔。在一些實施例中，所述多個源極區背側通孔直接位於所述第二共用源極區及所述第三共用源極區之下，且所述第一共用源極區及所述第四共用源極區中的每一者不具有直接設置於所述第一共用源極區及所述第四共用源極區中的每一者之下的源極區背側通孔。在一些實施例中，所述多個源極區背側通孔直接位於所述第一共用源極區及所述第四共用源極區之下，且所述第二共用源極區及所述第三共用源極區中的每一者不具有直接設置於所述第二共用源極區及所述第三共用源極區中的每一者之下的源極區背側通孔。在一些實施例中，所述多個源極區背側通孔直接位於所述第一共用源極區、所述第二共用源極區及所述第四共用源極區之下，且所述第三共用源極區不具有直接設置於所述第三共用源極區之下的源極區背側通孔。在一些實施例中，所述多個源極區背側通孔直接位於所述第一共用源極區、所述第二共用源極區及所述第三共用源極區之下，且所述第四共用源極區不具有直接設置於所述第四共用源極區之下的源極區背側通孔。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範疇，而且他們可在不背離本揭露的精神及範疇的條件下對其作出各種改變、取代及變更。