TWI888781B - 具有減材金屬圖案化之磁阻式隨機存取記憶體互連整合 - Google Patents

Abstract

本發明提供一種半導體組件，其包括一第一金屬層、一第二金屬層及一MRAM單元。該MRAM單元具有等於該第一金屬層與該第二金屬層之間的一距離的一高度。該半導體組件進一步包括一第一通孔層、一第三金屬層及一第二通孔層。該第一通孔層、該第三金屬層及該第二通孔層具有等於該MRAM單元高度的一組合高度。

Description

具有減材金屬圖案化之磁阻式隨機存取記憶體互連整合

本發明係關於電氣、電子及電腦領域。詳言之，本發明係關於電腦記憶體裝置及製造電腦記憶體裝置之方法。

隨機存取記憶體(RAM)為可讀取及改變的一種形式之電腦記憶體。RAM通常用於儲存工作資料及機器碼。非揮發性隨機存取記憶體(NVRAM)為在不外加電力之情況下保留資料的RAM。磁阻式隨機存取記憶體(MRAM)為在磁疇中儲存資料的一種類型之NVRAM。

本發明之實施例包括一種半導體組件。該半導體組件包括一第一金屬層、一第二金屬層及一MRAM單元。該MRAM單元具有等於該第一金屬層與該第二金屬層之間的一距離的一高度。該半導體組件進一步包括一第一通孔層、一第三金屬層及一第二通孔層。該第一通孔層、該第三金屬層及該第二通孔層具有等於該MRAM單元高度的一組合高度。

在本發明之此等實施例中，因為第一通孔層、第三金屬層及第二通孔層之組合高度等於MRAM單元之高度，所以此等實施例有利地實現MRAM單元與對應互連結構之直列式整合而不帶來藉由增加單一 通孔之高度引入的缺點。

根據本發明之至少一些實施例，MRAM單元可配置於第一金屬層與第二金屬層之間且第一通孔層、第三金屬層及第二通孔層可配置於第一金屬層與第二金屬層之間。

在本發明之此等實施例中，MRAM單元與包括兩個通孔及一介入金屬線之互連結構直列式形成。因為MRAM單元及對應互連結構配置於相同金屬層之間，所以MRAM單元有利地能夠與較低層級通孔直列式形成而不必增加彼通孔之高度以適應MRAM單元之高度。

本發明之額外實施例包括形成半導體組件之方法。該方法包括形成一第一金屬層。該方法進一步包括形成與第一金屬層直接接觸之MRAM堆疊。該方法進一步包括形成導電材料層。該方法進一步包括選擇性地移除導電材料層之第一部分以形成第二金屬層及選擇性地移除導電材料層之第二部分以形成通孔層。該方法進一步包括形成與MRAM堆疊直接接觸及與通孔層直接接觸之第三金屬層。

本發明之此等實施例有利地實現互連結構之減材形成使得互連結構與與MRAM單元相同之金屬層直接接觸。因此，此等實施例促進對應於MRAM單元之多個互連結構的形成，藉此避免藉由增加單一通孔之高度而引入的缺點。另外，此等實施例歸因於由減材形成產生之結構功效而使得能夠偵測該方法。

本發明之額外實施例包括一種半導體組件。半導體組件包括一第一金屬層及與該第一金屬層隔開的一第二金屬層。半導體組件進一步包括配置於半導體組件之記憶體區中的MRAM堆疊。MRAM堆疊與第一金屬層之實質上平坦最上表面直接接觸並與第二金屬層之實質上平坦最 下表面直接接觸。半導體組件進一步包括配置於半導體組件之邏輯區中的對應體配置。該對應體配置與第一金屬層之最上表面直接接觸並與第二金屬層之最下表面直接接觸。該對應體配置包括一第一通孔層、一第三金屬層及一第二通孔層。

本發明之此等實施例有利地實現MRAM單元與互連結構(包括通孔)之組合直列式形成。因此，此等實施例有利地實現MRAM單元與對應通孔的直列式整合而不帶來藉由增加通孔之高度引入的缺點。因此，此等實施例實現MRAM單元與較低層級通孔之直列式整合。

本發明之額外實施例包括形成半導體組件之方法。該方法包括形成具有最上表面之第一金屬層。該方法進一步包括形成與第一金屬層之最上表面直接接觸的MRAM堆疊。該方法進一步包括形成與第一金屬層之最上表面直接接觸的第一通孔層。該方法進一步包括形成與第一通孔層直接接觸之第二金屬層。該方法進一步包括形成與第二金屬層直接接觸之第二通孔層。該方法進一步包括形成與MRAM堆疊直接接觸及與第二通孔層直接接觸之第三金屬層。

因為第一通孔層、第二金屬層及第二通孔層以與MRAM單元相同之方式全部配置於第一金屬層與第三金屬層之間，所以本發明之此等實施例有利地實現MRAM單元與通孔直列式形成而不必增加通孔之高度以適應MRAM單元之高度。因此，此等實施例實現MRAM單元與較低層級通孔之直列式整合。

本發明之額外實施例包括一種半導體組件。半導體組件包括具有最上表面之第一金屬層及具有最下表面之第二金屬層。半導體組件進一步包括與最上表面直接接觸及與最下表面直接接觸的MRAM堆疊。 半導體組件進一步包括與最上表面直接接觸之第一通孔層。半導體組件進一步包括與最下表面直接接觸之第二通孔層。第二通孔層包括通孔。在通孔之頂部處的寬度小於在通孔之底部處的寬度。半導體組件進一步包括與第一通孔層及第二通孔層直接接觸之第三金屬層。

因為第一通孔層及第二通孔層以與MRAM單元相同之方式配置為與最上表面及最下表面直接接觸，所以本發明之此等實施例有利地實現MRAM單元與互連結構(包括通孔)之組合直列式形成而不必增加通孔之高度以適應MRAM單元之高度。因此，此等實施例實現MRAM單元與較低層級通孔之直列式整合。

以上發明內容並不意欲描述本發明之各所繪示實施例或每個實施。

100:半導體裝置

104a:MRAM單元

104b:MRAM單元

105a:底部電極

106a:頂部電極

108a:記憶體區

112a:邏輯區

116a:下部金屬層

116b:下部金屬層

120a:緊靠金屬層

120b:緊靠金屬層

124a:通孔

124b:通孔

200:方法

204:操作

208:操作

212:操作

216:操作

220:操作

300:實例結構

302:記憶體區

304:邏輯區

306:底層裝置

308:第一金屬層

309:最上表面

312:第一介電材料層

313:最上表面

316:襯墊

318:第一導電材料

320:金屬線

321:最上表面

324:第一通孔層

325:最上表面

328:第二介電材料層

329:面朝上表面

332:底部電極

334:通孔占位器

336:MRAM堆疊材料層

337:最上表面

338:第三導電材料層

339:最上表面

342:記憶體區光罩

343:最上表面

346:犧牲材料

347:最上表面

350:邏輯區光罩

351:最上表面

354:保護性襯墊

356:MRAM堆疊介電材料

357:最上表面

360:MRAM單元

361:最上表面

364:襯墊

368:第四導電材料層

370:通孔

372:另外光罩

373:第二另外光罩

376:第三介電材料層

378a:金屬線

378b:金屬線

380:第二金屬層

382a:通孔

382b:通孔

384:第二通孔層

385:最上表面

386:第四介電材料層

388:襯墊

390:第五導電材料層

392a:第三層金屬線

392b:第三層金屬線

394:第三金屬層

395:最下表面

D:深度

Ha:高度

Hb:高度

包括於本發明中之圖式併入至說明書中且形成說明書之部分。圖式繪示本發明之實施例，且連同說明書一起用以解釋本發明之原理。圖式僅繪示典型實施例且並不限制本發明。

圖1A為繪示根據本發明之實施例的半導體元件之一部分的示意圖。

圖1B為繪示根據本發明之實施例的半導體元件之一部分的示意圖。

圖2繪示根據本發明之實施例的用於形成半導體元件之實例方法的流程圖。

圖3A為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3B為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3C為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3D為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3E為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3F為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3G為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3H為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3I為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3J為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3K為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3L為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

圖3M為繪示根據本發明之實施例的在執行實例方法之一 部分之後的實例半導體元件的示意圖。

圖3N為繪示根據本發明之實施例的在執行實例方法之一部分之後的實例半導體元件的示意圖。

本發明之態樣大體上係關於電氣、電子及電腦領域。詳言之，本發明係關於包括記憶體裝置之半導體裝置及製造此類記憶體裝置的方法。雖然本發明不必限於此類應用，但可藉由使用此上下文論述各種實例來瞭解本發明之各個態樣。

本文中參考相關圖式描述本發明之各種實施例。可在不脫離本發明之範疇的情況下設計出替代實施例。應注意各種連接及位置關係(例如，在之上、在之下、鄰近，等)係在在以下描述及圖式中之元件之間闡述。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本發明在此方面不意欲為限制性的。因此，實體之耦接可指直接或間接耦接，且實體之間之位置關係可為直接或間接位置關係。作為間接位置關係之實例，參考當前描述在層「B」之上形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間之情形，只要層「A」及層「B」之相關特性及功能實質上並未被中間層改變即可。

以下定義及縮寫將用於解釋申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises/comprising)」、「包括(includes/including)」、「具有(has/having)」、「含有(contains或containing)」或其任何其他變體意欲涵蓋非排他性包括物。舉例而言，包含一系列元件之組合物、混合物、程序、方法、物品或設備未必僅限於彼等元件，而是可包括未明確地列出或此類組合物、混合物、程序、方法、 物品或設備所固有的其他元件。

在下文中出於描述之目的，術語「上部」、「下部」、「右側」、「左側」、「豎直」、「水平」、「頂部」、「底部」及其衍生詞應與如圖式中所定向之所描述結構及方法有關。術語「上覆」、「在頂上」、「在頂部上」、「定位於上」或「定位於頂上」意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如界面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處沒有任何中間導電、絕緣或半導體層之情況下連接。應注意，術語「對……具有選擇性」，諸如「第一元件對第二元件具有選擇性」意謂可蝕刻第一元件，且第二元件可充當蝕刻終止件。

現轉至更特定言之與本發明之態樣相關的技術之概述，隨機存取記憶體(RAM)為可讀取及改變的一種形式之電腦記憶體。RAM通常用於儲存工作資料及機器碼。非揮發性隨機存取記憶體(NVRAM)為在不外加電力之情況下保留資料的RAM。磁阻式隨機存取記憶體(MRAM)為在磁疇中儲存資料的一種類型之NVRAM。

更特定言之，MRAM中之資料由磁性儲存元件儲存。元件由兩個鐵磁板形成，其中每一者可保持磁化，由較薄的絕緣層分隔開。兩個板中之一者為設定為一特定極性之永久磁體。此板亦可被稱作參考層。另一板之磁化可經改變以匹配外場之磁化以儲存記憶體。此板亦可被稱作自由層。隔開兩個板的薄絕緣層亦可被稱作隧道障壁層，此係因為電子可自一個鐵磁性板經由其穿隧至另一鐵磁性板中。此組態稱為磁穿隧接面(MTJ)或MTJ堆疊，且其提供用於MRAM位元之實體結構。因此，此結構 在本文中亦被稱作MRAM堆疊及/或「單元」。記憶體裝置係自此類「單元」之柵格建置。

每一此類單元經提供有上部電接觸及下部電接觸以使得電流可流動穿過MTJ。上部電接觸亦可被稱作頂部電極，且下部電接觸亦可被稱作底部電極。頂部電極及底部電極藉由提供與形成於半導體裝置之不同層上之金屬線的電接觸而功能上互連單元並將該單元整合至半導體裝置中。

更特定言之，半導體裝置包括彼此疊置形成的數個層，且穿過該等層之電連接係藉由選擇性地形成具有由絕緣材料環繞之導電金屬的互連層級來控制。互連結構包括線(其提供單一層級內之電連接)及通孔(其提供實體電子電路中之層級之間的電連接)。

一般而言，用以形成用於將經封裝至IC中之半導體晶片或微型晶片的線及通孔之各種程序屬於三個通常類別(亦即，沈積、移除/蝕刻及圖案化/微影)。

沈積係使材料生長至、塗佈至或以其他方式轉移至基板上的任何程序。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶(MBE)，及近年來的原子層沈積(ALD)等。另一沈積技術為電漿增強型化學氣相沈積(PECVD)，其為使用電漿內之能量以在基板表面處誘發反應之程序，該等反應原本將需要與習知CVD相關聯之較高溫度。PECVD沈積期間之高能離子轟擊亦可改良膜的電及機械性質。

移除/蝕刻為自基板移除材料之任何程序。實例包括蝕刻程序(濕式或乾式)、化學機械平坦化(CMP)以及類似者。移除程序之一個實 例為離子束蝕刻(IBE)。一般而言，IBE(或研磨)係指乾式電漿蝕刻方法，其利用遠端寬束離子/電漿源以藉由物理惰性氣體及/或化學反應氣體手段移除基板材料。類似於其他乾式電漿蝕刻技術，IBE具有諸如蝕刻速率、異向性、選擇性、均勻性、縱橫比及基板損壞最小化之益處。乾式移除程序之另一實例為反應性離子蝕刻(RIE)。一般而言，RIE使用化學反應性電漿以移除沈積於基板上之材料。在RIE之情況下，在低壓(真空)下由電磁場產生電漿。來自RIE電漿之高能量離子侵蝕基板表面並與其反應以移除材料。

圖案化/微影為在半導體基板上形成三維凹凸影像或圖案以用於圖案至配置於圖案下方之層的後續轉印。在半導體微影中，圖案由稱為光阻之光敏聚合物形成。

為建置構成積體電路之記憶體裝置及其他元件的複雜結構，微影及蝕刻圖案轉印步驟經重複多次。印刷於基板上之各圖案經對準至先前形成之圖案，且逐漸地累積多個互連層級之導電區及絕緣區以形成最終裝置。

此等程序可在用於形成線及通孔的兩個主要整合方案之情境內以不同組合及次序使用。減材方案係指藉由沈積金屬且接著蝕刻金屬以形成線及通孔而形成線及通孔結構的程序。替代地，鑲嵌方案係指藉由沈積氧化物層、形成溝槽至該氧化物層中且接著沈積金屬至溝槽中而形成線及通孔結構的程序。

在設計及製造中，包括形成線之導電材料的裝置之層亦可稱為「金屬層」。相比之下，包括形成通孔之導電材料的裝置之層亦可稱為「通孔層」，即使用於形成通孔之導電材料可與用於形成線之導電材料 相同亦如此。

金屬層及通孔層可交替地成對彼此疊置形成。最底層通常為通孔層且可共同被稱作通孔零(或V0)層。配置於V0層之頂部上的最底金屬層可共同被稱作金屬一(或M1)層，且配置於M1層之頂部上的相關聯通孔層可共同被稱作通孔一(或V1)層。建置在V1層之頂部上的倒數第二金屬層可共同被稱作金屬二(或M2)層，且配置於M2層之頂部上的相關聯通孔層可共同被稱作通孔二(或V2)層。層編號以此方式遞增，使得每一對之層編號在自底部向上移動的每一額外層處增加一。

現參看圖1A，展示包括MRAM單元104a之說明性半導體裝置100之部分。圖1A展示裝置100之記憶體區108a(其包括MRAM單元104a)及裝置100之邏輯區112a。如圖1A中所展示，有可能將MRAM單元104a與對應地整合至裝置100之邏輯區112a中的通孔124a直列式豎直地整合至半導體裝置100之記憶體區108a中。此配置之目的係藉由減小晶片之記憶體裝置與邏輯裝置之間的豎直距離而改良晶片之效能。因此，記憶體區108a及邏輯區112a之說明性部分描繪裝置100之相同層級。詳言之，記憶體區108a及邏輯區112a描繪裝置100之下部金屬層116a及緊靠金屬層120a的部分。

如所展示，在此類配置中，MRAM單元104a之底部電極105a與下部金屬層116a直接接觸且MRAM單元104a之頂部電極106a以通孔124a與下部金屬層116a及緊靠金屬層120a直接接觸的實質上相同的方式與緊靠金屬層120a直接接觸。換言之，在諸如圖1A中展示之配置的配置中，記憶體區108a中之MRAM單元104a為在其相同層級中配置的在裝置100之對應邏輯區112a中之通孔124a的對應體。然而，為了使MRAM單 元104a實體地可能以此方式整合至半導體裝置100中，MRAM單元104a不能高於其對應體通孔124a。否則，如圖1B中所展示，緊靠金屬層120b將衝壓至MRAM單元104b中。

更特定言之，除通孔124b之高度Hb小於圖1A中展示之通孔124a的高度Ha以外，圖1B亦描繪與圖1A中展示之部分實質上類似的半導體裝置100之部分。換言之，下部金屬層116b與緊靠金屬層120b之間的空間之高度Hb小於下部金屬層116a與緊靠金屬層120a之間的空間之高度Ha。圖1A中展示之高度Ha與圖1B中展示之Hb的差異繪示通孔124之高度H與對應體MRAM單元104之高度至少一樣大的必要性。在圖1A及圖1B中展示之說明性半導體裝置100中，下部金屬層116a及緊靠金屬層120a可分別為例如M5及M6，且下部金屬層116b及緊靠金屬層120b可為例如M1及M2。

如由高度Ha與Hb之對比所繪示，包括對應體MRAM單元的通孔層級之高度可增加以適應MRAM單元之高度。然而，以此方式增加通孔層級之高度僅僅在較高通孔層級(例如V5或V6)處係可能的，此係因為增加通孔高度會歸因於通孔電阻對應增加而嚴重降級邏輯裝置之效能。效能之此犧牲僅僅能夠在較高通孔層級(例如V5或V6)處容許，此係因為增加下部通孔層級(例如V1或V2)之高度將會將下部通孔層級之電阻增加超出目標範圍。因此，自實際功能性觀點，MRAM單元當前僅僅能夠整合至較高通孔層級中。

然而，在較高通孔層級處整合MRAM單元會歸因於層級之差異而增加MRAM單元與其相關聯電晶體之間的通信延遲。因此，需要在下部通孔層級處整合MRAM單元以降低通信延遲，藉此改良裝置效 能，而不必增加通孔層級之高度，增加通孔層級之高度會引入抗衡效能缺點。

本發明之實施例可藉由將MRAM單元作為邏輯區中之兩個通孔層級及一個介入金屬層級之對應體在記憶體區中形成而克服現有解決方案之此等及其他缺點。如下文更詳細地論述，此等實施例實現MRAM單元之高度與對應體通孔的直列式調節而不必增加對應體通孔之高度。

圖2描繪根據本發明之實施例的用於形成半導體裝置之實例方法200之流程圖。方法200以操作204開始，其中形成第一金屬層。根據本發明之至少一個實施例，操作204之執行進一步包括數個子操作的執行。

更特定言之，操作204之執行包括在底層裝置上形成第一介電材料層，及在記憶體區及邏輯區中之第一介電材料層中形成開口。根據本發明之至少一個實施例，介電材料可由例如低k介電材料製成。根據本發明之實施例，每一開口為一線溝槽。根據本發明之至少一個實施例，線溝槽可例如藉由選擇性地蝕刻第一介電材料層而形成。根據本發明之至少一個實施例，多個線溝槽形成於記憶體區及邏輯區中之每一者中之第一介電材料層中。

根據本發明之至少一個實施例，操作204之執行進一步包括用襯墊裝襯線溝槽中之每一者，及用導電材料填充每一經裝襯線溝槽以形成金屬線。此程序亦可稱為金屬化線溝槽。通常，導電材料為銅。襯墊通常與銅一起使用以促進銅黏著至周圍介電材料並防止銅電遷移至周圍介電材料中。襯墊係由亦具導電性之材料製成以使得其不防止穿過其的電連接，但該材料並不具如銅一般的導電性。根據本發明之至少一個實施例， 襯墊可由例如氮化鉭或氮化鈦製成。

根據本發明之至少一個實施例，操作204之執行進一步包括平坦化第一介電材料層及線之導電材料的最上表面。此可例如藉由執行化學機械平坦化(CMP)來實現。在完成平坦化後，第一介電材料層及線的最上表面就彼此實質上共面且形成第一金屬層之最上表面。

圖3A描繪在執行操作204之後的實例結構300。詳言之，圖3A描繪實例結構300之記憶體區302及邏輯區304。記憶體區302及邏輯區304中之每一者包括底層裝置306及經配置為與該底層裝置306直接接觸之第一金屬層308。第一金屬層308包括經形成為與底層裝置306直接接觸之第一介電材料層312。第一介電材料層312包括在記憶體區302及邏輯區304中之每一者中的開口，且每一開口裝襯有襯墊316，該襯墊經形成為與第一介電材料層312直接接觸。每一經裝襯開口係用第一導電材料318(其與襯墊316直接接觸)填充以形成金屬線320。

每一開口延伸完全穿過第一介電材料層312，使得襯墊316亦與開口中之每一者中之底層裝置306直接接觸。因此，與底層裝置306之電連接經建立用於第一金屬層308之金屬線320中之每一者。

第一金屬層308之最上表面309經平坦化使得第一介電材料層312之最上表面313與金屬線320之最上表面321實質上共面。

返回至圖2，在執行操作204之後，方法200繼續進行操作208之執行，在操作208中形成MRAM單元。根據本發明之至少一個實施例，操作208之執行進一步包括數個子操作的執行。

更特定言之，根據本發明之至少一個實施例，操作208之執行包括在第一金屬層的頂部上形成第二介電材料層，及選擇性地形成記 憶體區中及邏輯區中的第二介電材料層中之開口。根據本發明之至少一個實施例，開口可例如藉由微影繼之以選擇性地蝕刻第二介電材料層而形成。形成於記憶體區中之第二介電材料層中的每一開口為底部電極溝槽，且形成於邏輯區中之第二介電材料層中的每一開口為通孔溝槽。根據本發明之至少一個實施例，多個底部電極溝槽及多個通孔溝槽分別形成於記憶體區及邏輯區中之第二介電材料層中。

至少一個底部電極溝槽與形成於第一金屬層之記憶體區中的對應金屬線對準，且至少一個通孔溝槽與形成於邏輯區中的對應金屬線對準。換言之，至少一個底部電極溝槽曝露記憶體區中之對應金屬線的最上表面之一部分且至少一個通孔溝槽曝露邏輯區中之對應金屬線的最上表面之一部分。

根據本發明之至少一個實施例，操作208之執行進一步包括用第二導電材料填充開口中之每一者。底部電極溝槽中之每一者中之第二導電材料與第一金屬層之底層對應金屬線直接接觸且將形成對應MRAM單元之底部電極。通孔溝槽中之每一者中的第二導電材料與第一金屬層之底層對應金屬線直接接觸且形成通孔占位器以為待形成於方法200之後續操作中的通孔保留位置。

取決於用於第二介電材料層及用於導電材料的材料，開口可或可不在被填充之前裝襯。為簡單化製造程序，底部電極溝槽及通孔溝槽有利地在同一步驟中以相同第二導電材料填充。然而，在通孔溝槽中，第二導電材料充當犧牲材料且將被移除。

根據本發明之至少一個實施例，操作208之執行進一步包括平坦化第二介電材料層及通孔占位器及底部電極之第二導電材料的最上 表面。此可例如藉由執行CMP實現。在完成平坦化後，第二介電材料層及形成通孔占位器並形成底部電極之導電材料的最上表面就彼此實質上共面且形成第一通孔層之最上表面。

圖3B描繪在執行操作208之上述部分之後的實例結構300。如所展示，實例結構300包括形成於記憶體區302及邏輯區304中之第一金屬層308之頂部上並與該第一金屬層直接接觸的第一通孔層324。第一通孔層324包括經形成為與第一金屬層308之最上表面309直接接觸的第二介電材料層328。

第二介電材料層328包括在記憶體區302及邏輯區304中之每一者中的開口，且每一開口係以第二導電材料填充。記憶體區302中之每一開口形成底部電極溝槽，且其中之第二導電材料形成底部電極332。邏輯區304中之每一開口形成通孔溝槽，且其中第二導電材料形成通孔占位器334。

每一開口延伸完全穿過第二介電材料層328，使得底部電極332及通孔占位器334與對應金屬線320(在該等對應金屬線之頂部上形成該等底部電極及該等通孔占位器)直接接觸，從而經由對應金屬線建立與底層裝置306的電連接。第一通孔層324之最上表面325係以與第一金屬層308之最上表面309實質上相同的方式而平坦化。

根據本發明之至少一個實施例，操作208之執行進一步包括在裝置之記憶體區中之第一通孔層的頂部上形成MRAM堆疊及頂部電極層。詳言之，MRAM堆疊材料形成於第一通孔層之頂部上並與該第一通孔層直接接觸，且第三導電材料層形成於MRAM堆疊材料的頂部上並與MRAM堆疊材料直接接觸。第三導電材料層將形成用於每一MRAM單 元之頂部電極。MRAM堆疊材料及第三導電材料層可例如藉由沈積形成。

圖3C描繪在執行操作208之上述部分之後的實例結構300。如所展示，實例結構包括一MRAM堆疊材料層336及一第三導電材料層338。兩個層形成於整個結構300上，使得其覆蓋記憶體區302及邏輯區304兩者。MRAM堆疊材料336因此經形成而與第一通孔層324之最上表面325的整體直接接觸。類似地，第三導電材料層338經形成為與MRAM堆疊材料層336的最上表面337之整體直接接觸。

根據本發明之至少一個實施例，操作208之執行進一步包括選擇性地移除在裝置之邏輯區中之第一金屬層上方的MRAM堆疊以及第二及第三導電材料。更特定言之，光罩經施加至裝置之記憶體區且不施加至裝置之邏輯區。在自裝置之邏輯區移除此等材料的同時，光罩防止自記憶體區移除形成頂部電極之第三導電材料、MRAM堆疊材料及形成底部電極之第二導電材料。

圖3D描繪在執行操作208之上述部分之後的實例結構300。如所展示，實例結構300包括在由記憶體區光罩342覆蓋之記憶體區302中的MRAM堆疊材料層336及第三導電材料層338。相比之下，在裝置300之邏輯區304中，不存在光罩，因此MRAM堆疊材料層、形成頂部電極之第三導電材料層及形成通孔占位器的第二導電材料已經選擇性地移除。在邏輯區304中，第一通孔層324之第二介電材料層328保留，第一金屬層308及底層裝置306之整體亦保留。換言之，第二導電材料已自形成於邏輯區304中之第二介電材料層328中的通孔溝槽移除，使得第一金屬層308之最上表面309再次經由開口曝露。

根據本發明之至少一個實施例，操作208之執行進一步包括形成犧牲材料層以填充形成於邏輯區中之第二介電材料層中的通孔溝槽並覆蓋邏輯區中之第一通孔層。犧牲材料層經形成以便到達等於裝置之記憶體區中之光罩之高度的高度。換言之，犧牲材料經形成以使得邏輯區中之犧牲材料的最上表面與記憶體區中之記憶體區光罩的最上表面實質上共面。CMP亦可用以平坦化犧牲材料層之最上表面以及使記憶體區光罩之最上部表面與犧牲材料層彼此共面。根據本發明之至少一個實施例，犧牲材料可為例如a-Si。根據本發明之至少一個實例，犧牲材料層可藉由填充形成。

圖3E描繪在執行操作208之上述部分之後的實例結構300。如所展示，實例結構300包括形成於邏輯區304中一層的犧牲材料346，以使得犧牲材料346填充形成於第二介電材料層328中之通孔溝槽且使得犧牲材料346之層的最上表面347與記憶體區302中之記憶體區光罩342的最上表面343實質上共面。

根據本發明之至少一個實施例，操作208之執行進一步包括使犧牲材料層凹陷且接著在犧牲材料之凹陷層之上施加邏輯區光罩。根據本發明之至少一個實施例，犧牲材料層經凹陷，使得犧牲材料層之最上表面與形成記憶體區中之頂部電極的第三導電材料層之最上表面實質上共面。邏輯區光罩接著施加在凹陷犧牲層之上使得邏輯區光罩之最上表面與裝置之記憶體區中的光罩之最上表面實質上共面。

圖3F描繪在執行操作208之上述部分之後的實例結構300。如所展示，犧牲材料346已經凹陷使得最上表面347與記憶體區302中之第三導電材料層338的最上表面339實質上共面。另外，邏輯區光罩350已施 加於犧牲材料346之凹陷層的最上表面347之頂部上。邏輯區光罩350經施加以使得邏輯區光罩350之最上表面351與記憶體區光罩342之最上表面343實質上共面。根據本發明之至少一個實施例，此可藉助於藉由沈積硬光罩材料(其可類似於記憶體區光罩342之材料)施加邏輯區光罩350繼之以執行CMP而實現。

根據本發明之至少一個實施例，操作208之執行進一步包括圖案化記憶體區中之光罩及選擇性地移除形成頂部電極的第三導電材料層及MRAM堆疊材料層之未遮蔽部分以及使第二介電材料層之未遮蔽部分選擇性地凹陷。值得注意的是，並未移除第二介電材料層的未遮蔽部分之整體。因此，不曝露第一金屬層。根據至少一個實施例，材料之未遮蔽部分可例如藉由執行IBE而移除。另外，記憶體區光罩及邏輯區光罩之厚度可減少。

圖3G描繪在執行操作208之上述部分之後的實例結構300。如所展示，記憶體區光罩342已在記憶體區302中經圖案化。相比之下，邏輯區光罩350之整體已完整留下。直接在記憶體區光罩342已在記憶體區302中選擇性地移除之處下方，第三導電材料層338及MRAM堆疊材料層336亦已經移除。另外，直接在記憶體區光罩342已經選擇性地移除之處下方，第一通孔層324中之第二介電材料層328的深度之一部分亦已經移除。如上文所提及，第一金屬層308尚未曝露。

根據本發明之至少一個實施例，操作208之執行進一步包括在形成頂部電極的第三導電材料層、MRAM堆疊材料之層及藉由圖3G中所繪示的移除曝露的第二介電材料層之豎直側向側面上形成保護性襯墊。保護性襯墊將保護MRAM單元之此等部分的側向側面免於在執行後 續製造程序期間受損。

在形成保護性襯墊之後，記憶體區中之剩餘空間係以MRAM堆疊介電材料填充。在至少一個實施例中，MRAM堆疊介電材料可藉由沈積形成。更特定言之，MRAM堆疊介電材料與保護性襯墊直接接觸及與第二介電材料層的經曝露部分直接接觸而形成。MRAM堆疊介電材料接著藉由CMP平坦化，使得MRAM堆疊介電材料之最上表面與形成記憶體區中之頂部電極的第三導電材料層之最上表面及與邏輯區中之犧牲材料層的最上表面實質上共面。

圖3H描繪在執行操作208之上述部分之後的實例結構300。如所展示，保護性襯墊354已形成於第三導電材料層338、MRAM堆疊材料層336及第一通孔層324中之第二介電材料層328之側向面對曝露側面上。實例結構300的記憶體區302中之剩餘體積已用MRAM堆疊介電材料356填充，使得MRAM堆疊介電材料356與保護性襯墊354及第二介電材料層328的曝露之面朝上表面329直接接觸。記憶體區光罩342及邏輯區光罩350(在圖3G中展示)已在MRAM堆疊介電材料356之CMP加工期間自結構300移除，使得MRAM堆疊介電材料356之最上表面357與記憶體區302中之第三導電材料層338之最上表面339及邏輯區304中之犧牲材料346的凹陷層之最上表面347實質上共面。

根據本發明之至少一些實施例，操作208係在執行操作208之此部分之後完成。因此，如圖3H中所展示，實例結構300包括記憶體區302中之複數個MRAM單元360。每一MRAM單元360包括形成底部電極332之第二導電材料層、MRAM堆疊材料層336，及形成MRAM單元360之頂部電極的第三導電材料層338。每一MRAM單元360藉由底層裝置306 與對應金屬線320的直接接觸而電連接至底層裝置306。

返回至圖2，在執行操作208之後，在操作208中形成MRAM單元，方法200繼續進行操作212，在操作212中形成一第一通孔層。根據本發明之至少一個實施例，操作212之執行進一步包括數個子操作的執行。

更特定言之，根據本發明之至少一個實施例，操作212之執行包括自裝置之邏輯區移除犧牲材料層。

圖3I描繪在執行操作212之上述部分之後的實例結構300。如所展示，犧牲材料346(在圖3H中展示)已自裝置之邏輯區304移除。因此，形成於第一通孔層324之第二介電材料層328中的通孔溝槽經再次打開且對應金屬線320經由其而曝露。

根據本發明之至少一些實施例，在移除犧牲材料層之後，襯墊經形成於通孔溝槽中之每一者中並覆蓋邏輯區中之第二介電材料層的最上表面。根據本發明之至少一個實施例，襯墊可由例如氮化鉭或氮化鈦製成。為簡單化製造程序，當襯墊形成於邏輯區中時，襯墊亦形成於記憶體區中，從而覆蓋MRAM單元及MRAM堆疊介電材料。

在形成襯墊之後，第四導電材料層經形成為與襯墊直接接觸。第四導電材料可為例如釕、銅、鈷或鎢。第四導電材料層填充經裝襯通孔溝槽且亦沈積於邏輯區上以到達與MRAM堆疊之最上表面及MRAM堆疊介電材料之最上表面實質上共面的一高度。為簡單化製造程序，當第四導電材料層形成於邏輯區中時，第四導電材料層亦形成於記憶體區中，從而在MRAM單元及MRAM堆疊介電材料上方覆蓋襯墊。

襯墊及第四導電材料層在通孔溝槽中之每一者中形成通 孔。因此，在執行操作212之此部分之後，操作212之執行完成。

圖3J描繪在執行操作212之上述部分之後的實例結構300。因此，如所展示，襯墊364形成於通孔溝槽中之每一者中並覆蓋邏輯區304中之第二介電材料層328的面朝上表面329。因此，襯墊364在通孔溝槽中之每一者的底部處與對應金屬線320直接接觸。襯墊364亦形成於記憶體區302中之MRAM單元360之最上表面361及MRAM堆疊介電材料356之最上表面357上。

如圖3J中進一步所展示，結構300進一步包括與襯墊364直接接觸形成的第四導電材料層368。第四導電材料層368填充邏輯區304中之通孔溝槽中之每一者並覆蓋記憶體區302中之襯墊364。襯墊364及第四導電材料層368在通孔溝槽中之每一者中形成通孔370。每一通孔370為第一通孔層324中之第一層通孔。

返回至圖2，在執行操作212之後，在操作212中形成第一通孔層，方法200繼續進行操作216，在操作216中形成第二金屬層及第二通孔層。根據本發明之至少一個實施例，操作216之執行進一步包括數個子操作的執行。

更特定言之，根據本發明之至少一個實施例，操作216之執行包括選擇性地施加一另外光罩至邏輯區中之第四導電材料層以圖案化邏輯區中之第四導電材料層。無另外光罩施加於記憶體區中。詳言之，另外光罩施加於邏輯區中以形成隨後將以介電材料填充以將第二金屬層之金屬線彼此隔開的空隙。

操作216之執行進一步包括移除第四導電材料層及襯墊之未遮蔽部分。因此，第四導電材料層及襯墊之整體係自記憶體區移除。相 比之下，僅僅第四導電材料層及襯墊之未遮蔽部分係自邏輯區移除。根據本發明之至少一個實施例，未遮蔽部分可例如藉由執行RIE程序而移除。

圖3K描繪在執行操作216之上述部分之後的實例結構300。因此，如所展示，另外光罩372已施加於邏輯區304中以圖案化邏輯區304中之第四導電材料層368。另外，第四導電材料層368及襯墊364之整體已自記憶體區302移除且已自邏輯區304之未遮蔽部分移除。因此，第二介電材料層328之面朝上表面329經曝露，其中另外光罩372未施加於邏輯區304中，且MRAM堆疊介電材料356之最上表面357及MRAM單元360之最上部表面361的整體經曝露於記憶體區302中。

根據本發明之至少一個實施例，操作216之執行進一步包括移除另外光罩且接著將第二另外光罩選擇性地施加於邏輯區中之第四導電材料層以圖案化邏輯區中之第四導電材料層。替代地，另外光罩之部分可經選擇性地移除，使得另外光罩之剩餘部分在邏輯區中之第四導電材料層上形成第二另外光罩。第四導電材料層中無一者保持在記憶體區中，且第二另外光罩未施加於記憶體區中。第二另外光罩施加於邏輯區中以形成空隙，空隙隨後將用介電材料填充以將第二通孔層之通孔彼此隔開。

操作216之執行進一步包括移除第四導電材料層之未遮蔽部分降至特定深度。如在下文更詳細地描述，第四導電材料層之未遮蔽部分經移除所達到的深度為第二通孔層之通孔的高度。根據本發明之至少一個實施例，未遮蔽部分可例如藉由執行RIE程序而移除。

圖3L描繪在執行操作216之上述部分之後的實例結構300。因此，如所展示，第二另外光罩373已施加於邏輯區304中以圖案化邏輯區304中之第四導電材料層368之剩餘部分。另外，第四導電材料層368之 未遮蔽部分已移除降至深度D。換言之，第四導電材料層368之遮蔽部分相對於第四導電材料層368之周圍未遮蔽部分延伸至深度D。

根據本發明之至少一個實施例，操作216之執行進一步包括自邏輯區移除第二另外光罩及將第三介電材料層施加至結構之邏輯區，使得第三介電材料層填充藉由選擇性移除第四導電材料層形成的空隙。根據至少一個實施例，第三介電材料層亦可形成於結構之記憶體區上。在任一狀況下，操作216之執行進一步包括平坦化第三介電材料層之最上表面降至由第四導電材料層形成的第二通孔層之通孔之最上表面。因此，第二通孔層之最上表面與MRAM單元及MRAM堆疊介電材料之最上表面實質上平坦的且彼此實質上共面。

在執行操作216之此部分之後，操作216之執行完成。因此，在執行操作216之此部分之後，已形成第二金屬層及第二通孔層。值得注意的是，第二金屬層之金屬線及第二通孔層之通孔已藉由選擇性地圖案化及移除第四導電材料層之部分而減材地形成。另外，第二通孔層之通孔的最上表面與MRAM單元及MRAM堆疊介電材料之最上表面實質上共面。

圖3M描繪在執行操作216之後的實例結構300。如所展示，第三介電材料層376已形成於邏輯區304中，使得第三介電材料層376填充藉由選擇性圖案化及移除第四導電材料層368之部分形成的空隙。

更特定言之，使用另外光罩372形成的空隙(在圖3K中展示)已用第三介電材料層376填充。結果，由第三介電材料層376之此部分隔開的第四導電材料層368之剩餘部分形成金屬線378a、378b。金屬線378a、378b與將其彼此隔開的第三介電材料層376之部分一起形成第二金 屬層380。

類似地，使用第二另外光罩373形成的空隙(在圖3L中展示)已用第三介電材料層376填充。結果，由第三介電材料層376之此等部分隔開的第四導電材料層368之剩餘部分形成通孔382a、382b。通孔382a、382b與將其彼此隔開的第三介電材料層376之部分一起形成第二通孔層384。

如上文所提及，第二金屬層380之金屬線378a、378b及第二通孔層384之通孔382a、382b減材地形成。因此，作為減材地形成之固有結構結果，對於金屬線378a、378b中之每一者，頂部臨界尺寸TCDm小於底部臨界尺寸BCDm。類似地，對於通孔382a、382b中之每一者，頂部臨界尺寸TCDv小於底部臨界尺寸BCDv。

如上文所提及，邏輯區304中之第二通孔層384的最上表面385與MRAM單元360之最上表面361及記憶體區302中之MRAM堆疊介電材料356的最上表面357實質上共面。另外，第一通孔層324、第二金屬層380及第二通孔層384之組合高度實質上等於MRAM單元360之高度。換言之，結構300已實現MRAM單元與對應互連層之直列式整合而不必增加通孔層之高度。

返回至圖2，在執行操作216(其中形成第二金屬層及第二通孔層)之後，方法200繼續進行操作220，其中形成第三金屬層。根據本發明之至少一個實施例，操作220之執行進一步包括數個子操作的執行。

根據本發明之至少一個實施例，操作220之執行包括在邏輯區中之第二通孔層的頂部上及在記憶體區中之MRAM單元及MRAM堆疊介電材料的頂部上形成第四介電材料層。操作220之執行進一步包括選 擇性地移除第四介電材料層之部分，使得第四介電材料層之全部自記憶體區中移除且使得開口形成於邏輯區中之第四介電材料層中。根據本發明之至少一個實施例，介電材料可由例如低k介電材料製成。根據本發明之實施例，每一開口為一線溝槽。根據本發明之至少一個實施例，線溝槽可例如藉由選擇性地蝕刻第四介電材料層而形成。根據本發明之至少一個實施例，多個線溝槽形成於邏輯區中之第四介電材料層中。

根據本發明之至少一個實施例，操作220之執行進一步包括形成襯墊，使得該襯墊覆蓋記憶體區中之每一MRAM單元及MRAM堆疊介電材料的頂部且裝襯邏輯區中之線溝槽中之每一者。操作220之執行進一步包括在襯墊之頂部上形成第五導電材料層，使得第五導電材料填充邏輯區中之每一經裝襯線溝槽，以在其中形成金屬線，且在記憶體區中形成將MRAM單元互連的金屬線。通常，導電材料為銅。襯墊通常與銅一起使用以促進銅黏著至周圍介電材料並防止銅電遷移至周圍介電材料中。襯墊係由亦具導電性之材料製成以使得其不防止穿過其的電連接，但該材料並不具如銅一般的導電性。根據本發明之至少一個實施例，襯墊可由例如氮化鉭或氮化鈦製成。

根據本發明之至少一個實施例，操作220之執行進一步包括平坦化第四介電材料層及該等線之導電材料的最上表面。此可例如藉由執行化學機械平坦化(CMP)來實現。在完成平坦化後，第四介電材料層及該等線的最上表面就彼此實質上共面且形成第三金屬層之最上表面。

圖3N描繪在執行操作220之後的實例結構300。詳言之，結構300包括邏輯區304中之第四介電材料層386，及形成於其中的多個線溝槽。每一線溝槽延伸穿過第四介電材料層386之整體，使得第二通孔層 384之最上表面385經由其曝露。記憶體區302不包括第四介電材料層386中之任一者。

結構300進一步包括襯墊388及與襯墊388直接接觸形成的第五導電材料層390。襯墊388覆蓋記憶體區302之整體，且第五導電材料層390覆蓋襯墊388之整體。因此，襯墊388與MRAM單元360之最上表面361及MRAM堆疊介電材料356之最上表面357直接接觸，且襯墊388及第五導電材料層390形成功能上互連MRAM單元360的第三層金屬線392a。

在邏輯區304中，襯墊388與線溝槽中之每一者中之第四介電材料層386直接接觸，且第五導電材料層390填充每一經裝襯線溝槽以在其中形成第三層金屬線392b。記憶體區302中之第三層金屬線392a、邏輯區304中之第三層金屬線392b及邏輯區304中之第四介電材料層386之部分形成第三金屬層394。

因為第二通孔層384之最上表面385、MRAM單元360之最上表面361及MRAM堆疊介電材料356之最上表面357被製成實質上平坦且彼此實質上共面，所以形成於其上的第三金屬層394在最下表面395係實質上平坦的。

在執行操作220之後，方法200完成。因此，圖3N中展示之結構300完成。如圖3N中所展示，MRAM單元360中之每一者跨越記憶體區302中之第一金屬層308之最上表面309與第三金屬層394之最下表面395之間的距離之整體。同樣，第一通孔層324之通孔370、第二金屬層380之金屬線378a、378b及第二通孔層384之通孔382a、382b共同跨越邏輯區304中之第一金屬層308之最上表面309與第三金屬層394之最下表面395之間的距離之整體。換言之，第一通孔層324、第二金屬層380及第二 通孔層384共同為MRAM單元360之對應體。第一通孔層324、第二金屬層380及第二通孔層384可視為共同形成對應體配置。如圖3N中所展示，第一通孔層324之通孔370、第二金屬層380之金屬線378a、378b及第二通孔層384之通孔382a、382b係由第四導電材料層368一體成形地形成。

因此，本發明之實施例實現MRAM單元與對應互連層之直列式整合而不必增加通孔層之高度，此係因為在形成MRAM單元之後的第二金屬層及第二通孔層之減材圖案化允許MRAM單元形成為兩個通孔層及一個金屬層而不是單一通孔層的對應體。

第一金屬層可表示為Mx-1且第一通孔層可表示為Vx-1。第二金屬層憑藉其如在第一金屬層上方之緊靠金屬層的相對位置可表示為Mx。同樣，第二通孔層憑藉其如在第一通孔層上方之緊靠通孔層的相對位置可表示為Vx。類似地，第三金屬層憑藉其如在第二金屬層上方之緊靠金屬層的相對位置可表示為Mx+1。值得注意的是，此等相對層可為較低層級層，分別諸如M1、V1、M2、V2及M3。替代地，此等相對層亦可為較高層級層，分別諸如M4、V4、M5、V5及M6。因此，由本發明之實施例實現的整合在此類裝置之較低層中以及在較高層中係可能的。

除了上文所描述的實施例之外，考慮具有較少操作步驟、更多操作步驟或不同操作步驟之其他實施例。此外，一些實施例可以不同次序執行上述操作步驟中之一些或所有。此外，多個操作可同時或作為較大程序之內部部分發生。

在前述內容中，參考各種實施例。然而，應理解本發明不限於特定描述實施例。實際上，所描述特徵及元件之任何組合(與不同實施例相關抑或不相關)涵蓋實施及實踐本發明。在不背離所描述實施例之範疇及精神的情況下，一般熟習此項技術者可顯而易見許多修改及變化。此外，儘管本發明之實施例可達成優於其他可能解決方案或先前技術之優 點，但特定優點是否由給定實施例達成不限制本發明。因此，除申請專利範圍中明確列舉情況之外，所描述態樣、特徵、實施例及優點僅為說明性且並不視為所附申請專利範圍之要素或限制。

本發明可為在任何可能之技術細節整合層級處的系統、方法及/或電腦程式產品。電腦程式產品可包括電腦可讀儲存媒體(或媒體)，其上具有電腦可讀程式指令以使處理器執行本發明之態樣。

電腦可讀儲存媒體可為有形裝置，其可保留及儲存指令以供指令執行裝置使用。電腦可讀儲存媒體可為例如但不限於電子儲存裝置、磁性儲存裝置、光學儲存裝置、電磁儲存裝置、半導體儲存裝置或前述各者之任何合適組合。電腦可讀儲存媒體之更特定實例之非詳盡清單包括以下各者：攜帶型電腦磁片、硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可擦除可程式化唯讀記憶體(EPROM或快閃記憶體)、靜態隨機存取記憶體(SRAM)、攜帶型緊密光碟唯讀記憶體(CD-ROM)、數位化通用光碟(DVD)、記憶棒、軟性磁碟、機械編碼裝置(諸如其上記錄有指令之凹槽中之打孔卡片或凸起結構)及前述各者之任何合適組合。如本文中所使用，不應將電腦可讀儲存媒體本身解釋為暫時性信號，諸如無線電波或其他自由傳播之電磁波、經由波導或其他傳輸媒體傳播之電磁波(例如，穿過光纖電纜之光脈衝)，或經由導線傳輸之電信號。

本文中所描述之電腦可讀程式指令可自電腦可讀儲存媒體下載至各別計算/處理裝置或經由網路(例如，網際網路、區域網路、廣域網路及/或無線網路)下載至外部電腦或外部儲存裝置。網路可包含銅傳輸纜線、光傳輸光纖、無線傳輸、路由器、防火牆、交換器、閘道器電腦及/或邊緣伺服器。每一計算/處理裝置中之網路配接卡或網路介面自網路接 收電腦可讀程式指令且轉遞電腦可讀程式指令以用於儲存於各別計算/處理裝置內之電腦可讀儲存媒體中。

用於進行本發明之操作的電腦可讀程式指令可為以一或多種程序設計語言之任何組合撰寫之組譯器指令、指令集合架構(ISA)指令、機器指令、機器相關指令、微碼、韌體指令、狀態設定資料、用於積體電路之組態資料，或原始程式碼或目標碼，該一或多種程式設計語言包括諸如Smalltalk、C++或其類似者之物件導向式程式設計語言，及程序程式設計語言，諸如「C」程式設計語言或類似程式設計語言。電腦可讀程式指令可完全在使用者電腦上執行，作為單獨套裝軟體部分在使用者之電腦上執行，部分在使用者之電腦上及部分在遠端電腦上執行或完全在遠端電腦或伺服器上執行。在後一種情形中，遠端電腦可經由任何類型之網路(包括區域網路(LAN)或廣域網路(WAN))連接至使用者之電腦，或可連接至一外部電腦(例如，使用網際網路服務提供者經由網際網路)。在一些實施例中，電子電路(包括例如可程式化邏輯電路、場可程式化閘陣列(FPGA)或可程式化邏輯陣列(PLA))可藉由利用電腦可讀程式指令之狀態資訊來個人化電子電路而執行電腦可讀程式指令，以便執行本發明之態樣。

本文參考根據本發明之實施例之方法、設備(系統)及電腦程式產品之流程圖繪示及/或方塊圖描述本發明之態樣。應理解，可藉由電腦可讀程式指令實施流程圖繪示及/或方塊圖中之每一區塊以及流程圖繪示及/或方塊圖中之區塊之組合。

可將此等電腦可讀程式指令提供至電腦或其他可程式資料處理設備之處理器以產生一機器，以使得經由該電腦或其他可程式化資料 處理設備之處理器執行之指令建立用於實施一或多個流程圖及/或方塊圖區塊中所指定之功能/動作之手段。亦可將此等電腦可讀程式指令儲存於電腦可讀儲存媒體中，該等指令可指導電腦、可程式化資料處理設備及/或其他裝置以特定方式起作用，使得其中儲存有指令之電腦可讀儲存媒體包含製品，該製品包括實施該一或多個流程圖及/或方塊圖區塊中所指定之功能/動作之態樣的指令。

電腦可讀程式指令亦可載入至電腦、其他可程式化資料處理設備或其他裝置上，以使一系列操作步驟在該電腦、其他可程式化設備或其他裝置上執行以產生電腦實施之程序，使得在該電腦、其他可程式化設備或其他裝置上執行之指令實施一或多個流程圖及/或方塊圖區塊中所指定之功能/動作。

諸圖中之流程圖及方塊圖繪示根據本發明之各種實施例之系統、方法及電腦程式產品之可能實施之架構、功能性及操作。就此而言，流程圖或方塊圖中之各區塊可表示指令之模組、片段或部分，其包含用於實施所指定邏輯功能的一或多個可執行指令。在一些替代實施中，區塊中所提及的功能可不按諸圖中所提及的次序發生。舉例而言，連續展示的兩個區塊實際上可實現為一個步驟，同時、實質上同時、以部分或完全在時間上重疊之方式執行，或該等區塊有時可以相反次序執行，此取決於所涉及之功能性。亦將注意，可藉由執行指定功能或動作或進行專用硬體及電腦指令之組合的基於專用硬體之系統實施方塊圖及/或流程圖繪示之每一區塊，及方塊圖及/或流程圖繪示中之區塊之組合。

本文中所使用之術語僅為了描述特定實施例，且並不意欲限制各種實施例。如本文中所使用，單數形式「一」以及「該」意欲亦包 括複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括(includes/including)」當在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。在各種實施例之實例實施例的先前詳細描述中，參考隨附圖式(其中相同編號表示相同元件)，其形成本發明之部分，且其中借助於繪示而展示可實踐各種實施例的特定實例實施例。足夠詳細地描述此等實施例以使得熟習此項技術者能夠實踐實施例，但可使用其他實施例，且可在不脫離各種實施例之範疇的情況下進行邏輯、機械、電氣及其他改變。在先前描述中，闡述眾多特定細節以提供對各種實施例之透徹理解。但可在無此等特定細節之情況下實踐各種實施例。在其他情況下，未詳細展示熟知電路、結構及技術，以便不混淆實施例。

如本文所使用，當參考項使用時的「數個」意謂一或多個項。舉例而言，「數個不同類型之網路」為一或多個不同類型之網路。

當不同參考編號包含繼之以不同字母之共同編號(例如，100a、100b、100c)或繼之以不同編號之標點符號(例如，100-1、100-2或100.1、100.2)時，使用僅不具有字母或跟隨編號(例如，100)的參考字符可指作為整體之元件之群組、群組之任何子集，或群組之實例試樣。

另外，當與項目清單一起使用時片語「中之至少一者」意謂可使用所列舉項中之一或多者的不同組合，且可需要在清單中之每一項中之僅僅一者。換言之，「中之至少一者」意謂可自清單使用任何項之組合及任何數目個項，但並非所有清單中之項係所需的。該項可為特定物件、事物或類別。

舉例而言，但不限於，「項A、項B或項C中之至少一者」可包括項A、項A及項B，或項B。此實例亦可包括項A、項B，及項C或項B及項C。當然，可存在此等項之任何組合。在一些說明性實例中，「中之至少一者」可例如但不限於項A中之兩個；項B中之一者；及項C中之十個；項B中之四個及項C中之七個；或其他合適組合。

如此說明書內使用的詞「實施例」之不同個例未必指相同實施例，但其可指相同實施例。本文中所繪示或描述的任何資料及資料結構僅為實例，且在其他實施例中，可使用不同資料量、資料類型、欄位、欄位之數目及類型、欄位名稱、列之數目及類型、記錄、項或資料之組織。另外，任何資料可與邏輯組合，以使得單獨資料結構可係不必要的。因此，先前[實施方式]不應視為具限制意義。

已出於說明之目的呈現本發明之各種實施例之描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範圍及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用術語經選擇以最佳解釋實施例之原理、實際應用或對市場中發現的技術之技術改良，或致能其他一般熟習此項技術者理解本文所揭示之實施例。

儘管已根據特定實施例描述本發明，但預期對其之更改及修改對於熟習此項技術者將變得顯而易見。因此，意欲將以下申請專利範圍解釋為涵蓋如屬於本發明之真實精神及範疇的所有此等更改及修改。

200:方法

204:操作

208:操作

212:操作

216:操作

220:操作

Claims (25)

1. 一種半導體組件，其包含：一第一金屬層；一第二金屬層；一MRAM單元，其具有等於該第一金屬層與該第二金屬層之間的一距離的一高度；一第一通孔層，其包括一第一通孔；一第三金屬層，其包括一第一金屬線；及一第二通孔層，其包括一第二通孔，其中：該第一通孔層、該第三金屬層及該第二通孔層具有等於該MRAM單元高度的一組合高度，且其中該第一通孔、該第一金屬線及該第二通孔由一導電材料一體成形地形成。
2. 如請求項1之半導體組件，其中：該MRAM單元配置於該半導體組件之一記憶體區中；且該第一通孔層、該第三金屬層及該第二通孔層配置於該半導體組件之一邏輯區中。
3. 如請求項1之半導體組件，其中：該MRAM單元配置於該第一金屬層與該第二金屬層之間；且該第一通孔層、該第三金屬層及該第二通孔層配置於該第一金屬層與該第二金屬層之間。
4. 如請求項1之半導體組件，其中：該MRAM單元與該第一金屬層直接接觸，且該MRAM單元與該第二金屬層直接接觸。
5. 如請求項1之半導體組件，其中：該第一通孔層與該第一金屬層直接接觸，該第三金屬層與該第一通孔層直接接觸，該第二通孔層與該第三金屬層直接接觸，且該第二通孔層與該第二金屬層直接接觸。
6. 如請求項5之半導體組件，其中：該第二通孔層包括與該第三金屬層直接接觸及與該第二金屬層直接接觸之該第二通孔，在該第二通孔與該第三金屬層直接接觸的情況下該第二通孔之一底部寬度大於在該第二通孔與該第二金屬層直接接觸的情況下該第二通孔之一頂部寬度。
7. 一種形成一半導體組件之方法，該方法包含：形成一第一金屬層；形成與該第一金屬層直接接觸之一MRAM堆疊；形成一導電材料層；選擇性地移除該導電材料層之一第一部分以形成一第二金屬層； 選擇性地移除該導電材料層之一第二部分以形成一通孔層，其中該通孔層之一頂部表面高於該第二金屬層之一頂部表面；及形成與該MRAM堆疊直接接觸及與該通孔層直接接觸之一第三金屬層。
8. 如請求項7之方法，其進一步包含：用一第一介電材料替換該導電材料層之該等經移除第一及第二部分。
9. 如請求項7之方法，其中：形成該導電材料層包括在一另外通孔層中形成一另外通孔。
10. 如請求項9之方法，其中：該另外通孔與該第一金屬層直接接觸並與該第二金屬層直接接觸。
11. 如請求項9之方法，其進一步包含：形成與該第一金屬層直接接觸之一介電材料層。
12. 如請求項11之方法，其中：形成該另外通孔包括選擇性地移除該介電材料層之一部分以形成一通孔溝槽，且藉由形成該導電材料層而用該導電材料層填充該通孔溝槽。
13. 一種半導體組件，其包含：一第一金屬層，其具有一實質上平坦最上表面；一第二金屬層，其與該第一金屬層隔開，該第二金屬層具有一實質上平坦最下表面；一MRAM堆疊，其經配置為與該第一金屬層之該最上表面直接接觸及與該第二金屬層之該最下表面直接接觸；一對應體配置，其經配置為與該第一金屬層之該最上表面直接接觸及與該第二金屬層之該最下表面直接接觸，其中：該對應體配置包括一第一通孔層、一第三金屬層及一第二通孔層。
14. 如請求項13之半導體組件，其中：該第一通孔層與該第一金屬層之該最上表面直接接觸，且該第二通孔層與該第二金屬層之該最下表面直接接觸。
15. 如請求項13之半導體組件，其中：該第二通孔層包括與該第二金屬層之一第二金屬線直接接觸並與該第三金屬層之一第三金屬線直接接觸的一通孔。
16. 如請求項15之半導體組件，其中：該通孔之一頂部臨界尺寸由該通孔與該第二金屬線之間的該直接接觸界定；且該通孔之一底部臨界尺寸由該通孔與該第三金屬線之間的該直接接觸界定。
17. 如請求項16之半導體組件，其中：該頂部臨界尺寸小於該底部臨界尺寸。
18. 如請求項16之半導體組件，其中：該頂部臨界尺寸由環繞該通孔之一介電材料定界，其中該第二金屬層之該最下表面與該介電材料直接接觸。
19. 如請求項16之半導體組件，其中：該底部臨界尺寸由環繞該通孔之一介電材料定界，其中該第三金屬層之一最上表面與該介電材料直接接觸。
20. 一種形成一半導體組件之方法，該方法包含：形成具有一最上表面之一第一金屬層；形成與該第一金屬層之該最上表面直接接觸的一MRAM堆疊；形成與該第一金屬層之該最上表面直接接觸的一第一通孔層；形成與該第一通孔層直接接觸之一第二金屬層；形成與該第二金屬層直接接觸之一第二通孔層；及形成與該MRAM堆疊直接接觸及與該第二通孔層直接接觸之一第三金屬層。
21. 如請求項20之方法，其進一步包含：形成與該第一金屬層之該最上表面直接接觸的一第一介電材料層， 其中：形成與該第一金屬層之該最上表面直接接觸的該MRAM堆疊包括在該第一介電材料層中形成一第一溝槽及在該第一介電材料層中形成一第二溝槽，且形成與該第一金屬層之該最上表面直接接觸的該MRAM堆疊包括用一第一導電材料填充該第一溝槽及該第二溝槽。
22. 如請求項21之方法，其中：形成該第一通孔層包括自該第二溝槽移除該第一導電材料及用一犧牲材料填充該第二溝槽。
23. 如請求項22之方法，其進一步包含：移除該犧牲材料及施加一第二導電材料，其中：該第二導電材料填充該第二溝槽以在該第一通孔層中形成一第一通孔，且該第二導電材料在該第二金屬層中形成一金屬線及在該第二通孔層中形成一第二通孔。
24. 一種半導體組件，其包含：一第一金屬層，其具有一最上表面；一第二金屬層，其具有一最下表面；一MRAM堆疊，其與該最上表面直接接觸並與該最下表面直接接觸； 一第一通孔層，其與該最上表面直接接觸；一第二通孔層，其與該最下表面直接接觸，其中該第二通孔層包括一通孔，且其中在該通孔之頂部處的一寬度小於在該通孔之底部處的一寬度；及一第三金屬層，其與該第一通孔層及該第二通孔層直接接觸。
25. 如請求項24之半導體組件，其中：在該通孔之該頂部處的該寬度由該通孔與該最下表面之間的直接接觸建立；且在該通孔之該底部處的該寬度由該通孔與該第三金屬層之間的直接接觸建立。