TWI885731B - 具有接合元件的半導體結構的製備方法 - Google Patents

Abstract

本揭露提供一種半導體結構的製備方法。該製備方法包含：提供一基底，該基底具有一導電圖案；形成一接合墊在該導電圖案正上方；以及經由該接合墊將一晶片接合到該基底。

Description

具有接合元件的半導體結構的製備方法

本申請案是2023年5月23日申請之第112119121號申請案的分割案，第112119121號申請案主張2022年12月15日申請之美國正式申請案第18/081,856號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體結構及其製備方法。特別是有關於一種具有一或多個接合元件的半導體結構，及其製備方法。

半導體元件對於許多現代應用來說是必不可少的。隨著電子技術的進步，半導體元件的尺寸越來越小，同時功能越來越強大，積體電路數量越來越多，處理速度也越來越快。因此，持續需要改善半導體元件的製造程序並解決上述複雜性。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體結構的製備方法。該製備方法可包括提供一基底，該基底具有一導電圖案。該製備方法亦可包括形成一接合墊在該導電圖案正上方。該製備方法還可包括經由該接合墊將一晶片接合到該基底。

在該半導體結構中，藉由設計一個或多個接合墊直接接觸一基底的一個或多個導電圖案以連接基底與一晶片，可以省略在晶片上形成多個導電柱的額外半導體製程，因此可以降低成本與周期時間。另外，由於接合墊為一鍍金屬層的設計，鍍覆製程的成本較低，且藉由鍍覆製程所形成的接合墊可以具有一相對小的厚度。因此，藉由接合墊所提供的傳輸距離(或傳輸路徑)大大縮短，其有利於高速傳輸。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1是剖視示意圖，例示本揭露一些實施例的半導體結構1。半導體結構1包括一基底10、一晶片20、一個或多個接合墊30、一封裝件40以及多個導體50。在一些實施例中，半導體結構1可以是一開窗型球柵陣列(WBGA)封裝。

基底10可以是或包括一半導體基底、一金屬板、一封裝基底或類似物。在一些實施例中，基底10是或包括一印刷電路板(PCB)。

在一些實施例中，基底10包括一基底本體100、一個或多個導電圖案110、一個或多個導電圖案112、一個或多個導電通孔114以及絕緣層120和122。

在一些實施例中，基底本體100也稱為一核心層。在一些實施例中，基底本體100是或包括一介電層(例如，電木)。在一些實施例中，基底本體100是或包括一銅粘土層壓板(CCL)核心、一環氧樹脂基層或類似物。基底本體100可具有一表面100a以及一表面100b，而表面100b與表面100a相對設置。

在一些實施例中，導電圖案110位在基底本體100的表面100a上。在一些實施例中，導電圖案110包括一條或多條導電線1101。在一些實施例中，導電圖案110包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電圖案110包括銅。

在一些實施例中，導電圖案112位在基底本體100的表面100b上。在一些實施例中，導電圖案112包括一個或多個導電線1121以及一個或多個導電墊1122。導電線1121可以電性連接到一對應的導電墊1122。在一些實施例中，導電圖案112包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電圖案112包括銅。

在一些實施例中，導電通孔114穿透在表面100a與表面100b之間的基底本體100。在一些實施例中，導電通孔114穿透基底本體100以電性連接導電圖案110與導電圖案112。在一些實施例中，導電通孔114穿透基底本體100以電性連接導電線1101與導電線1121。在一些實施例中，導電通孔114將導電線1101的其中之一電性連接到對應的導電線1121。在一些實施例中，導電通孔114包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電通孔114包括銅。

在一些實施例中，絕緣層120位在基底本體100的表面100a上。在一些實施例中，絕緣層120覆蓋導電圖案110。在一些實施例中，絕緣層120具有一或多個開口120C。在一些實施例中，導電圖案110的一部分藉由絕緣層120的開口120C而暴露。在一些實施例中，絕緣層120包括一聚合材料(例如聚酰亞胺或環氧樹脂)、CCL、BT樹脂、阻焊膜或類似物。

在一些實施例中，絕緣層122位在基底本體100的表面100b上。在一些實施例中，絕緣層122具有一或多個開口122C。在一些實施例中，導電圖案112的一部分藉由絕緣層122的開口122C而暴露。在一些實施例中，導電圖案112的導電墊1122藉由絕緣層122的開口122C而暴露。在一些實施例中，絕緣層122包括一聚合材料(例如聚酰亞胺或環氧樹脂)、CCL、BT樹脂、阻焊膜或類似物。

在一些實施例中，基底10包括一開口10C。開口10C也稱為一穿孔或一窗口。在一些實施例中，開口10C貫穿基底本體100、導電圖案110與112以及絕緣層120與122。

晶片20可以設置在基底10之上。在一些實施例中，晶片20的一個或多個邊緣20E可以相對於基底10的一個或多個邊緣10E而凹陷。在一些實施例中，晶片20包括一個或多個導電墊210以及一絕緣層220。在一些實施例中，晶片20是或包括一記憶體元件，例如一DRAM晶片。

在一些實施例中，導電墊210具有一厚度T2，其小於大約40μm、大約35μm、大約30μm、大約25μm或大約20μm。在一些實施例中，導電墊210的厚度T2為大約10μm到大約20μm。在一些實施例中，導電墊210包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電墊210包括銅。

在一些實施例中，導電墊210嵌入絕緣層220中。在一些實施例中，導電墊210的頂表面210a(或底表面)藉由絕緣層220而暴露。在一些實施例中，絕緣層220具有一厚度T5，其小於大約40μm、大約35μm、大約30μm、大約25μm或大約20μm。在一些實施例中，絕緣層220的厚度T5為大約10μm到大約20μm。在一些實施例中，絕緣層220的厚度T5大致相同於導電墊210的厚度T2。在一些實施例中，絕緣層220包括一聚合材料(例如聚酰亞胺或環氧樹脂)、CCL、BT樹脂、阻焊膜或類似物。

接合墊30(也稱為「接合元件」)可以將基底10連接到晶片20。在一些實施例中，接合墊30將基底10的導電圖案110接合到晶片20的導電墊210。在一些實施例中，接合墊30直接接觸基底10的導電圖案110。在一些實施例中，接合墊30電性連接到基底10的導電圖案110。在一些實施例中，接合墊30直接接觸晶片20的導電墊210。在一些實施例中，接合墊30電性連接到晶片20的導電墊210。在一些實施例中，絕緣層120部分地覆蓋接合墊30。在一些實施例中，接合墊30部分嵌入絕緣層120中。在一些實施例中，接合墊30部分位在絕緣層120的開口120C內。在一些實施例中，接合墊30包括暴露於絕緣層120且直接接觸晶片20的導電墊210的一部分310。在一些實施例中，在接合墊30與導電圖案110之間的一接觸界面116嵌入絕緣層120中。

在一些實施例中，接合墊30包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、錫、金、金屬碳化物(例如碳化鉭、碳化鈦、鉭 碳化鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，接合墊30包括一鍍金屬層。在一些實施例中，接合墊30包括一鍍銅層。在一些實施例中，接合墊30不含一焊接材料(soldering material或solder material)。在一些實施例中，接合墊30不含錫、一錫合金或一錫基合金。在一些實施例中，接合墊30不含由金屬與焊料材料所形成的一金屬間化合物(IMC)。在一些實施例中，接合墊30包括一無焊料接合結構。在一些實施例中，接合墊30包括一無焊料金屬凸塊。在一些實施例中，接合墊30是單片的或一體成形。在一些實施例中，晶片20的接合墊30與導電墊210包括一相同的金屬材料。在一些實施例中，接合墊30、晶片20的導電墊210以及基底10的導電圖案110包括一相同的金屬材料。舉例來說，接合墊30、晶片20的導電墊210以及基底10的導電圖案110可以是銅或包括銅。

在一些實施例中，接合墊30的深寬比小於大約1、大約0.9、大約0.8、大約0.7或大約0.6。在一些實施例中，焊盤30具有一厚度T1，其小於大約40μm、大約35μm、大約30μm、大約25μm或大約20μm。在一些實施例中，接合墊30的厚度T1為大約10μm到大約20μm。

封裝件40可以封裝晶片20、接合墊30以及基底10的一部分。在一些實施例中，封裝件40包括一模塑材料，而該模塑材料含有環氧樹脂或任何合適材料。封裝件40可稱為一模塑層。

導體50可以設置在基底本體100的表面100b上。在一些實施例中，導體50的一些部分在絕緣層122的開口122C內。在一些實施例中，導體50電性連接到導電圖案112。在一些實施例中，導體50電性連接到導電墊1122。導體50可包括具有低電阻率的一導電材料，例如錫、鉛、銀、銅、鎳、鉍或其合金。在一些實施例中，導體50包括焊料球。在一些實施例中，導體50包括一球柵陣列(BGA)。

圖2A是頂視示意圖，例示本揭露一些實施例的半導體結構的一側。圖2A顯示半導體結構1的一頂側。在一些實施例中，圖1是沿圖2A中的剖線A-A'的剖視圖。請注意，為清楚起見，圖2A中省略了一些元件(例如封裝件40、導體50等等)。

在一些實施例中，基底10至少包括多個導電圖案110、多個導電通孔114、多個接合墊30、一導電跡線110S以及一晶片20。

在一些實施例中，基底10包括一開口10C，開口10C位在晶片20正下方。在一些實施例中，開口10C具有邊緣10C1、10C2、10C3與10C4。在一些實施例中，導電跡線110S延伸到開口10C的邊緣10C1，而導電圖案110延伸到開口10C的邊緣10C2與邊緣10C4。在一些實施例中，導電跡線110S藉由開口10C而與導電圖案110電性隔離。在一些實施例中，導電跡線110S是不提供電性連接功能的一虛擬跡線。

在一些實施例中，導電圖案110包括多條導電線1101。在一些實施例中，導電線1101電性連接到相對應的導電通孔114。在一些實施例中，每條導電線1101電性連接到相對應的導電通孔114。在一些實施例中，接合墊30設置在相對應的導電線1101上並電性連接到相對應的導電線1101。在一些實施例中，每個接合墊30設置在相對應的導電線1101上並電性連接到相對應的導電線1101。在一些實施例中，如圖2A所示，接合墊30可以設置成大致呈一直線。在其他一些實施例中，接合墊30可以設置在導電線1101的非直線排列的特定位置上。接合墊30可以根據晶片20的相對應導電墊210的設計規則來設置。

圖2B是底視示意圖，例示本揭露一些實施例的半導體結構的另一側。在一些實施例中，圖2B顯示半導體結構1的一底側。在一些實施例中，圖1是沿圖2B中的A-A'剖線的剖視圖。請注意，為清楚起見，圖2B中省略了一些元件(例如接合墊30、封裝件40、導體50等等)。

在一些實施例中，導電圖案112延伸到基底10的開口10C的邊緣10C2與邊緣10C4。在一些實施例中，晶片20的一部分從底視圖來看是藉由開口10C而暴露。

在一些實施例中，導電圖案112包括多條導電線1121以及多個導電墊1122。在一些實施例中，導電線1121電性連接到相對應的導電通孔114。在一些實施例中，每條導電線1121電性連接到相對應的導電通孔114。在一些實施例中，導電線1121電性連接到相對應的導電墊1122。在一些實施例中，每條導電線1121電性連接到相對應的導電墊1122。

目前，晶片(例如一DRAM晶片)可以藉由打線接合技術而接合到一基底。然而，高速傳輸(例如5,000MHz或更高)無法藉由接合線的電性傳輸來實現。

在一些其他情況下，可以藉由在晶片的導電墊上形成導電柱，然後經由焊點而將導電柱接合到基底的導電墊以將晶片接合到基底。然而，上述製程需要在晶片上形成導電柱的額外半導體製程，這可能增加成本以及週期時間。

相反，根據本揭露的一些實施例，藉由接合墊直接接觸基底的導電圖案以連接基底與晶片的設計，可省去前述在晶片上形成導電柱的額外半導體製程，因此可節省成本以及縮減週期時間。

此外，根據本揭露的一些實施例，結合墊的設計為一無焊料接合結構，由於在接合墊中不存在具有較低導電率的焊接材料，因此可以改善接合墊的導電率，因此也可以改善半導體結構的電性效能。

此外，根據本揭露的一些實施例，接合墊設計為鍍金屬層，鍍覆製程成本較低，鍍覆製程所形成的接合墊的厚度較小。因此，接合墊所提供的傳輸距離(或傳輸路徑)大大縮短，有利於高速傳輸。

此外，根據本揭露的一些實施例，結合墊的設計為一鍍金屬層，即使鍍金屬層可包含具有相對低電導率的材料(例如焊接材料)，由鍍金屬層所提供的縮短的傳輸距離或路徑可補償由焊接材料導致的導電率的降低，因此與使用導電柱將晶片接合到基底的情況相比，傳輸速度可以相對較高。此外，鍍覆製程是在基底上執行，而不是在晶片上執行，因此可以省去晶片上額外的半導體製程，有利於降低製造成本以及縮短製造時間。

圖3A到圖9是示意圖，例示本揭露一些實施例的半導體結構1的製備方法的不同階段。

圖3A及圖3B表示根據本揭露的一些實施例的半導體結構的製備方法的一個或多個階段。在一些實施例中，圖3A是圖3B所示結構的一部分的頂視圖。

請參考圖3A及圖3B，可以提供一基底10。在一些實施例中，基底10包括一基底本體100、一個或多個導電圖案110A、一個或多個導電圖案112、一個或多個導電通孔114、絕緣層120與122以及一導電跡線110S1。

在一些實施例中，提供基底10可包括以下步驟：提供一基底本體100、形成導電圖案110A在基底本體100上，以及形成一絕緣層120在基底本體100上方並暴露導電圖案110A的一部分。在一些實施例中，提供基底10還可以包括以下步驟：形成導電圖案112在基底本體100上，以及形成一絕緣層122在基底本體100上方並暴露出導電圖案112的一部分。在一些實施例中，導電圖案110A包括多條導電線110A1，絕緣層120具有一或多個開口120C以暴露出導電線110A1的部分110A11。在一些實施例中，如圖3A所示，絕緣層120具有兩個開口120C，每個開口120C暴露出導電線110A1的多個部分110A11。

在一些實施例中，導電跡線110S1將導電圖案110A連接到一電壓源80。在一些實施例中，導電跡線110S1與導電圖案110A的製作技術可以包含相同的操作。在一些實施例中，導電跡線110S1在開口120C之間延伸。在一些實施例中，導電跡線110S1連接或直接接觸導電圖案110A的導電線110A1。在一些實施例中，導電跡線110S1在基底10的部分100C上。

在一些實施例中，基底本體100也稱為一核心層。在一些實施例中，基底主體100是或包括一介電層(例如，電木)。在一些實施例中，基底本體100是或包括一銅粘土層壓板(CCL)核心、環氧樹脂基層或類似物。

在一些實施例中，導電通孔114穿透基底本體100以電性連接導電圖案110A與導電圖案112。在一些實施例中，導電圖案110A與120、導電通孔114以及導電跡線110S1可以獨立地包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電圖案110A與120、導電通孔114以及導電跡線110S1包括銅。

在一些實施例中，絕緣層120與122可以獨立地包括一聚合材料(例如，聚酰亞胺或環氧樹脂)、CCL、BT樹脂、阻焊膜或類似物。

圖4A及圖4B是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。在一些實施例中，圖4A是圖4B所示結構的一部分的頂視圖。

請參考圖4A及圖4B，一個或多個接合墊30可以形成在一個或多個導電圖案110A正上方。

在一些實施例中，形成接合墊30可以包括以下步驟：鍍覆一金屬層(例如，銅層)在導電圖案110A的一個或多個部分110A11正上方。在一些實施例中，形成接合墊30可包括以下步驟：在導電線110A1藉由絕緣層120的開口120C而暴露的一個或多個部分110A11上執行一鍍覆製程。在一些實施例中，金屬層鍍覆在導電圖案110A藉由絕緣層120而暴露的部分110A11正上方。在一些實施例中，金屬層鍍覆在導電圖案110A藉由絕緣層120的開口120C而暴露的部分110A11正上方。在一些實施例中，導電跡線110S1用於從一電壓源80施加電壓給導電線110A1。

在一些實施例中，形成的接合墊30(或鍍覆金屬層)可以從絕緣層120的一頂表面突伸。在一些實施例中，接合墊30的一頂表面高於絕緣層120的一頂表面。在一些其他實施例中，接合墊30的頂表面可以與絕緣層120的頂表面大致呈共面。在一些實施例中，如圖4A所示，形成後的接合墊30(或鍍覆金屬層)的一寬度大於導電線110A1的一寬度。在一些其他實施例中，形成後的接合墊30(或鍍覆金屬層)的一寬度可大致等於導電線110A1的一寬度。在一些實施例中，導電圖案110A的一厚度T3與接合墊30的厚度T1之和大於絕緣層120的一厚度T4。

在一些實施例中，接合墊30包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、錫、金、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。

圖5A及圖5B是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。在一些實施例中，圖5A是圖5B所示結構的一部分的頂視圖。

請參考圖5A及圖5B，可以移除基底10的一部分(例如，部分100C)以形成一開口10C，以將導電圖案110與導電跡線110S分開。

在一些實施例中，隨著基底10的部分100C的移除，移除導電跡線110S1的一部分以形成與導電圖案110電性分離或隔離的導電跡線110S。在一些實施例中，導電跡線110S延伸到開口10C的邊緣10C1，而導電圖案110延伸到開口10C的邊緣10C2與邊緣10C4。在一些實施例中，導電跡線110S藉由開口10C而與導電圖案110電性隔離。

圖6A及圖6B是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。在一些實施例中，圖6A是圖6B所示結構的一部分的頂視圖。

請參考圖6A及圖6B，晶片20可以經由一個或多個接合墊30而接合到基底10。在一些實施例中，晶片20經由接合墊30而接合到基底10可包括以下步驟：引導晶片20的導電墊210接觸接合墊30。

在一些實施例中，導電跡線110S1在將晶片20接合到基底10之前將導電圖案110A連接到一電壓源80。在一些實施例中，導電跡線110S是一虛擬跡線，其不提供電性連接功能。

在一些實施例中，晶片20是或包括一記憶體元件，例如一DRAM晶片。在一些實施例中，導電墊210包括一導電材料，例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。在一些實施例中，導電墊210包括銅。

圖7是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。

在一些實施例中，晶片20經由接合墊30而接合到基底10可包括以下步驟：執行一接合製程P1以將導電墊210接合到接合墊30。在一些實施例中，接合製程P1是或包括一熱壓製程、一超音波加熱製程或其他合適的製程。在一些實施例中，導電墊210與接合墊30為銅，且銅襯墊(即導電墊210與接合墊30)彼此接合以將晶片20接合到基底10。

圖8是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。

請參考圖8，可以形成一封裝件40以密封晶片20、接合墊30以及基底10的一部分。在一些實施例中，封裝件40包括一模塑材料，而該模塑材料含有環氧樹脂或任何合適材料。封裝件40可稱為一模塑層。

圖9是示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。

請參考圖9，多個導體50可以設置在基底本體100的表面100b上。在一些實施例中，多個導體50的各部分形成在絕緣層122的開口122C內。在一些實施例中，形成多個導體50以電性連接到導電圖案112。在一些實施例中，導體50電性連接到導電墊1122。導體50可包括具有低電阻率的一導電材料，例如錫、鉛、銀、銅、鎳、鉍或其合金。在一些實施例中，導體50包括焊料球。在一些實施例中，導體50包括一球柵陣列(BGA)。

圖10是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法90。

製備方法90以步驟S91開始，其中提供一基底。在一些實施例中，該基底包括一導電圖案。

製備方法90以步驟S92繼續，其中一接合墊形成在該導電圖案正上方。

製備方法90以步驟S93繼續，其中一晶片經由該接合墊而接合到該基底。

製備方法90僅是舉例，並且未意旨在將本揭露限制在申請專利範圍中明確記載的之外。可以在製備方法90的每個步驟之前、期間或之後提供額外步驟，並且對於該方法的額外實施例，可以替換、消除或四處移動所描述的一些步驟。在一些實施例中，製備方法90可包括圖10中未繪示的其他步驟。在一些實施例中，製備方法90可以包括圖10中所繪示的一個或多個步驟。

本揭露之一實施例提供一種半導體結構的製備方法。該製備方法可包括提供一基底，該基底具有一導電圖案。該製備方法亦可包括形成一接合墊在該導電圖案正上方。該製備方法還可包括經由該接合墊將一晶片接合到該基底。

在該半導體結構中，藉由設計一個或多個接合墊直接接觸一基底的一個或多個導電圖案以連接基底與一晶片，可以省略在晶片上形成多個導電柱的額外半導體製程，因此可以降低成本與周期時間。另外，由於接合墊為一鍍金屬層的設計，鍍覆製程的成本較低，且藉由鍍覆製程所形成的接合墊可以具有一相對小的厚度。因此，藉由接合墊所提供的傳輸距離(或傳輸路徑)大大縮短，其有利於高速傳輸。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

1:半導體結構 10:基底 10C:開口 10C1~10C4:邊緣 10E:邊緣 20:晶片 20E:邊緣 30:接合墊 40:封裝件 50:導體 80:電壓源 90:製備方法 100:基底本體 100a:表面 100b:表面 100C:部分 110:導電圖案 110A:導電圖案 110A1:導電線 110A11:部分 110S:導電跡線 110S1:導電跡線 112:導電圖案 114:導電通孔 116:接觸界面 120:絕緣層 120C:開口 122:絕緣層 122C:開口 210:導電墊 210a:頂表面 220:絕緣層 220a:頂表面 310:部分 1101:導電線 1121:導電線 1122:導電墊 P1:接合製程 S91:步驟 S92:步驟 S93:步驟 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度

藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。 圖1是剖視示意圖，例示本揭露一些實施例的半導體結構。 圖2A是頂視示意圖，例示本揭露一些實施例的半導體結構的一側。 圖2B是底視示意圖，例示本揭露一些實施例的半導體結構的另一側。 圖3A是平面示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖3B是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖4A是平面示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖4B是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖5A是平面示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖5B是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖6A是平面示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖6B是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖7是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖8是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖9是剖視示意圖，例示本揭露一些實施例的半導體結構的製備方法的一或多個階段。 圖10是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法。

1:半導體結構

10:基底

10C:開口

10E:邊緣

20:晶片

20E:邊緣

30:接合墊

40:封裝件

50:導體

100:基底本體

100a:表面

100b:表面

110:導電圖案

112:導電圖案

114:導電通孔

116:接觸界面

120:絕緣層

120C:開口

122:絕緣層

122C:開口

210:導電墊

210a:頂表面

220:絕緣層

310:部分

1101:導電線

1121:導電線

1122:導電墊

T1:厚度

T2:厚度

T5:厚度

Claims (9)

1. 一種半導體結構的製備方法，包括：提供一基底，該基底具有一導電圖案及一導電跡線；形成一接合墊在該導電圖案正上方；以及經由該接合墊將一晶片接合到該基底；其中形成該接合墊包含：在該導電圖案的一部分上直接鍍覆一金屬層；以及移除該基底的一部份以形成一開口將該導電圖案與該導電跡線分開。
2. 如請求項1所述之製備方法，其中提供該基底包含：提供一基底本體，其中該導電圖案形成在該基底本體上；以及形成一絕緣層在該基底本體上，並暴露該導電圖案的一部分。
3. 如請求項2所述之製備方法，其中形成該接合墊包含：鍍覆一金屬層直接在該導電圖案由該絕緣層暴露的該部分上。
4. 如請求項3所述之製備方法，其中該導電圖案的一厚度與該金屬層的一厚度的和大於該絕緣層的一厚度。
5. 如請求項2所述之製備方法，其中該導電圖案包含複數個導電線，以及該絕緣層具有一開口暴露該些導電線的部分。
6. 如請求項5所述之製備方法，更包含：在該些導電線上直接形成複數個接合墊，包含：在該些導電線藉由該絕緣層的該開口而暴露的該些部分上執行一鍍覆製程。
7. 如請求項1所述之製備方法，其中該導電圖案包含銅，以及形成該接合墊包含：在該導電圖案的一部分上直接鍍覆一銅層。
8. 如請求項1所述之製備方法，其中該導電跡線在將該晶片接合到該基底之前，將該導電圖案連接至一電壓源。
9. 如請求項1所述之製備方法，其中該晶片包含一導電墊，以及將該晶片接合到該基底包含：將該晶片的該導電墊導向至該結合墊；以及執行一熱壓製程以將該導電墊接合至該接合墊。