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TWI884329B - 具有多孔介質中嵌入通孔的電容器結構及製造電容器結構的方法 - Google Patents

具有多孔介質中嵌入通孔的電容器結構及製造電容器結構的方法 Download PDF

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TWI884329B
TWI884329B TW110139900A TW110139900A TWI884329B TW I884329 B TWI884329 B TW I884329B TW 110139900 A TW110139900 A TW 110139900A TW 110139900 A TW110139900 A TW 110139900A TW I884329 B TWI884329 B TW I884329B
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福瑞迪瑞克 維諾恩
布里吉特 索利爾
薩巴 朱利安 艾爾
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日商村田製作所股份有限公司
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Abstract

本發明揭示一種電容器結構。電容器結構包括基板(102);導電層(104),在基板(102))之上;以及多孔層,在導電層(104)之上,多孔層具有從多孔層的頂表面朝導電層(104)垂直延伸的細孔。多孔層包括第一區域(110)和第二區域(120),第一區域(110)中的細孔設置有導電導線,第二區域(120)中的細孔設置有金屬-絕緣體-金屬(MIM)結構。第一區域(110)可以作為通孔,以接觸電容器結構的底部電極。

Description

具有多孔介質中嵌入通孔的電容器結構及製造電容器結構的方法
本發明係關於整合領域,且更特定而言是關於電子產品、相關半導體產品及其製造方法。
矽被動式整合技術現今可用於工業上的設計。舉例而言,藉由Murata Integrated Passive Solutions開發之PICS技術允許將高密度電容式組件整合至矽基板中。根據此技術,數十或甚至數百個被動組件可有效地整合至矽晶粒中。
P.Banerjee等人在題為“用於能量存儲的奈米管金屬-絕緣體-金屬電容器陣列”的作品中(2009年5月發表於自然技術(Natural technology)中)描述了形成在多孔的陽極材料(例如多孔陽極氧化鋁(PAA))中的金屬-絕緣體-金屬(MIM)結構。金屬、絕緣體和金屬的連續層遵循多孔材料的輪廓,導致MIM結構嵌入多孔材料的細孔內。然而,由於可以通過原子層沉積(ALD)沉積的PAA厚度的緣故,Banerjee的PAA嵌入結構遇到高等效串聯電阻(ESR)和有限的電容密度的問題。
F.Voiron等人在國際申請案公開WO 2015/063420 A1中描述了改 善Banerjee的ESR和電容的結構。Voiron的結構產生了可用於各種應用的高度整合式電容。在這種結構中,細孔的底部是開放的,並且MIM結構的下方金屬層與位於多孔區域下方的導電層接觸,從而提供電接觸並降低ESR。
通常,如上所述的PAA嵌入結構是由在諸如矽晶圓的基板上方的多孔區域內嵌入結構(例如,MIM電容堆疊)而產生的。通常,多孔區域由陽極氧化沉積在基板上方的金屬層(例如鋁)產生。陽極氧化將鋁層轉化為多孔的陽極氧化鋁。通常,多孔區域形成為具有任何形狀(從頂部看)並在垂直於晶圓表面的方向上延伸穿過氧化鋁層。
圖1以截面圖示出了用於將電容器結構嵌入到多孔區域中的習知佈局100。下方結構可以包括基板102、基板102上方的導電層104和導電層104上方的金屬層106。
根據習知佈局100,金屬層106在經界定的區域106b中被陽極氧化,留下區域106a未經陽極氧化。通常,這是通過在金屬層106的頂部施加硬遮罩層(未示出)以遮蔽對應於區域106a的區域來完成的。該遮蔽保護這些區域不與陽極氧化電解液接觸。因此,在硬遮罩層開放的區域106b中形成多孔區域。然後,根據需要將電容結構嵌入到一或多個區域106b中。
然而,實務上,產生圖1的習知佈局的有效結構是不同的。事實上,如圖2所示以及更詳細地如圖3所示,每個區域106b實際上由區域106c和兩個橫向區域106d組成。
區域106c對應於形成有良好細孔的區域,亦即它們基本上是均勻的並且一直向下延伸到導電層104。在實務上,可能需要在底部蝕刻區域106c的一些細孔以確保它們完全開放,但通常這些細孔足以使MIM堆疊沉積在其中。
相對地,區域106d對應於細孔以高概率變形並且因此不適於接收MIM堆疊的區域。
區域106d中的細孔變形是由於這些區域與每個區域106與其周圍區域106a之間的界面相鄰。事實上,如上面所述,在陽極氧化期間,硬遮罩形成在經界定的區域106a上方以保護它們免受陽極氧化。區域106d與該硬遮罩的接近導致這些區域中的陽極氧化電場逐漸減小。越靠近硬遮罩邊緣,陽極氧化電場越弱並且孔隙形成減少。
這種現象的影響是區域106d中的細孔停止在殘留的鋁突出部分302中,而不是一直向下延伸到導電層104。區域106d中的細孔終止於突出部分302的事實是它們不適用以容納MIM堆疊的另一個原因。在實務上,MIM沉積,特別是導電的M層的沉積,是使用熱原子層沉積(ALD)完成的。這種導電層沉積的前驅物(例如,用於像TiN、MoN、WN等的傳導材料)是氯基的,並且會腐蝕鋁。
在實務上,區域106d的寬度與被陽極氧化的金屬層106的厚度相關(金屬層越厚,區域106d越寬)。區域106d的寬度是金屬層106的厚度的大約3倍。
可以通過對陽極氧化製程的額外控制來減小突出部分302(和區域106d)的寬度。例如,可以允許該製程持續更長的時間。然而,這有削弱層104和106之間的界面的風險,導致層106的部分脫層。特別地,隨著陽極氧化製程被允許運行更長的時間,變得難以控制層104的氧化,特別是限制層104在細孔之間的水平方向上的氧化。當細孔隨後被蝕刻時(在開放細孔底部的步驟期間),層104和106之間的界面變得脆弱,導致層106脫層。
在實施中,可以在結構100中提供一些區域106a,以便形成電性通孔以從頂部接觸嵌入區域106b中的電容結構的底部電極。此外,一些區域106a可以設置在靠近切割通道的晶圓邊緣處,亦即沒有構建電容結構的晶圓的面積處。
通常希望通過提供幾個通孔來接觸給定的底部電極來提供冗餘接觸。此外,在某些情況下,可能需要添加電性通孔來提高電性能。例如,希望 減小電容器結構的等效串聯電阻(ESR)和等效串聯電感(ESL)。添加電性通孔有助於降低ESR和ESL。這對於較小尺寸的電容器(例如,小於1/4mm2)尤其如此,其電容並聯(capacitance parallelization)與較大尺寸的電容器結構相比是減少的。
然而,當電容器結構中需要大量電性通孔時,突出部分302(和區域106d)的存在是有問題的。確實,如圖4所示,當兩個多孔區域106b之間存在有效寬度為d1的區域106a時,由於失去的區域106d而需要比d1大得多的寬度d2。在實務上,本發明的發明人已經觀察到,實施有效寬度d1為15微米的電性通孔可能需要高達100微米的橫向覆蓋範圍,因為區域106d每個可能高達30微米(並且具有需要進一步的間距的製程重疊規則)。
圖5是說明由圖1的習知結構100產生的有效電容面積的俯視圖500。特別地,面積502對應於建構有電容結構的晶圓面積。面積502可以對應於上述的區域106c。相反地,面積504是不用於電容結構的晶片區域。面積504可以對應於上述的區域106a和106d。區域506對應於晶圓的切割區域。
如圖5所示,有效電容面積遠低於根據習知結構100的晶圓總面積。這在圖6中進一步示出,其圖示了根據示例實施方式的以電容器表面積為函數的有效電容面積與總面積的比例。示例實施方式假設有效通孔寬度(d1)為15微米並且每個區域106d的寬度為30微米。
如所示,對於小於0.25mm2的電容器,有效面積/總面積之比例低於80%。對於0.1mm2以下的電容器,該比率降至70%以下,對於0.04mm2以下的電容器,該比率降至50%以下。
本發明是有鑑於上述問題而做出的。
本發明提供一種電容結構,包括: 基板;基板之上的導電層;和多孔層,在導電層之上,多孔層具有從多孔層的頂表面朝導電層垂直延伸的細孔;其中,多孔層包括第一區域和第二區域,第一區域的細孔設置有導電導線,並且第二區域的細孔設置有金屬-絕緣體-金屬(MIM)結構。
導電導線形成穿過電容器結構的通孔。因此,電容器結構在多孔層中包括用於形成電容的區域和用於提供穿過電容器結構的通孔的區域。
通孔可用於接觸導電層,導電層可作為電容器結構的電極底部。
MIM結構和通孔都設置在同一多孔層中的事實減少了電容器結構內通孔的橫向覆蓋範圍。因此,提高了多孔層的有效利用以及電容器結構內的有效電容面積。
此外,隨著電容器結構內從多孔區域到無孔區域(例如,非經陽極氧化的金屬)的轉變減少,具有殘留下方金屬的多孔區域減少。由於這種多孔區域可能易於腐蝕,它們的減少改善了電容器結構的可靠性。
在實施例中,多孔層包括具有中空的細孔的第三區域,第三區域隔開第一區域和第二區域。第三區域可以幫助使MIM結構與導電導線電隔離。具有中空的細孔的第三區域也可以減少電容器結構內的機械應力。
第三區域可緊鄰第一區域並且緊鄰第二區域。第三區域因此可以幫助滿足重疊製造規則。
在實施例中,多孔層的細孔的底端在導電層上開放。這允許嵌入細孔中的構件與多孔層下面的導電層之間的接觸。
在實施例中,設置在第二區域的細孔中的MIM結構包括共形設置在第二區域中的第一金屬層、共形設置在第一金屬層上方的絕緣層、以及共形 設置在絕緣層上方的第二金屬層。第一金屬層在第二區域的每個細孔的底部接觸導電層。
在實施例中,導電導線的底端在第一區域的細孔的底部與導電層接觸。導電層可以形成電容器結構的底部電極。因此,導電導線形成穿過電容器結構的通孔,用以接觸電容器結構的底部電極。
在實施例中,導電層包括第一層和第二層,第二層設置在第一層和多孔層之間。
在實施例中,第一層由鋁製成,但也可以使用其他金屬。
在實施例中,第二層由鎢或鈦製成。在實施例中,第二層用作蝕刻阻障層,用於在多孔層的陽極氧化形成期間保護第一層。這確保了第一層不會被陽極氧化,從而確保它保持高導電性。
在實施例中,第二層是不連續的並且在多孔層的第一區域和/或第二區域下方是開放的。可以執行在第一區域和/或第二區域下方的第二層的開放以確保MIM結構的第一金屬層與導電層之間和/或導電導線與導電層之間的直接接觸。
在實施例中,多孔層由陽極氧化鋁(AAO)製成。
在實施例中,基板可以由矽、玻璃或聚合物製成。
在另一實施例中,基板可以由矽製成並且可以在其自身和導電層之間具有場氧化物層。導電層可以是鋁或銅層與如鈦或鎢的阻擋層的複合層。
在實施例中,電容器結構包括金屬層,在導電層上方,金屬層從側面圍繞多孔層。金屬層可以是被陽極氧化以形成多孔層的初始金屬層的殘餘物。金屬層可以圍繞多孔層的邊緣。
在另一實施例中,金屬層還可以包括在多孔層內部的島部。金屬島部的數量和位置可以在陽極氧化以形成多孔層之前通過設計來選擇。具體而 言,選擇金屬島部以確保盡可能均勻的陽極氧化。
在實施例中,電容器結構包括:第一導電層,與MIM結構接觸;以及第二導電層,與第一導電層隔開,第二導電層與導電導線的頂端接觸。
第一導電層可以用作電容器結構的頂部電極。第二導電層可以用作到電容器結構的底部電極的接觸件。
在另一態樣,本發明還提供一種電容器結構的製造方法,包括:形成多孔層在導電層之上,多孔層具有從多孔層的頂表面朝導電層垂直延伸的細孔;形成導電導線在多孔層的第一區域的細孔中,導電導線的底端在第一區域的細孔的底部接觸導電層;形成金屬-絕緣體-金屬(MIM)結構在多孔層的第二區域的細孔中。
在實施例中,形成導電導線在第一區域的細孔中包括:沉積第一硬遮罩在多孔層上方,第一硬遮罩在第一區域上方開放;通過電化學沉積(ECD)在第一區域的細孔中生長導電導線。
在實施例中,導電導線可以由鎳或銅製成。
在實施例中,形成MIM結構在第二區域的細孔中包括:去除第一硬遮罩;沉積第二硬遮罩,第二硬遮罩覆蓋多孔層的第一區域和相鄰的第三區域(130);以及沉積MIM結構到多孔層中和第二硬遮罩上方。
在實施例中,該方法亦包括:形成第一導電層在MIM結構上方;在第一區域的至少一部分上方蝕刻MIM結構和第二硬遮罩以暴露至少一些 導電導線的頂端;形成絕緣層在第一導電層上方,絕緣層完全覆蓋第一導電層;以及形成第二導電層在經暴露的導電導線的頂端和絕緣層的至少一部分上方,第二導電層接觸至少一些導電導線的頂端。
100:佈局
102:基板
104:導電層
106:金屬層
106a:區域
106b:區域
106c:區域
106d:區域
108:多孔層
110:區域
112:硬遮罩層
114:金屬層
116:絕緣層
118:金屬層
120:區域
122:導電層
124:絕緣層
126:導電層
128:鈍化層
130:區域
132:硬遮罩層
302:突出部分
500:俯視圖
502:面積
504:面積
702:多孔層
702a:區域
702b:區域
702c:區域
802:面積
804:面積
806:面積
808:面積
902:線
904:線
1100:電容器結構
本發明的其他特徵和優點將從以下參考附圖對某些實施例的描述中變得明顯,這些描述僅作為說明而非限制給出。
[圖1]以截面圖示出了用於將電容器結構嵌入到多孔模板中的習知佈局。
[圖2]以截面圖示出了由圖1的習知結構產生的有效結構。
[圖3]是圖2的部分有效結構的放大圖。
[圖4]以截面圖顯示了形成在圖2的有效結構中的通路。
[圖5]是說明由圖1的習知結構產生的有效電容面積的俯視圖。
[圖6]示出了對於圖1的習知結構以電容器表面積作為函數的有效電容面積與總面積的比率。
[圖7A]至[圖7C]以截面圖示出了根據實施例的用於將電容器結構嵌入到多孔區域中的建議佈局。
[圖8]說明了根據實施例的所建議的佈局產生的有效電容面積。
[圖9]說明了所建議的佈局對淨電容與原始電容的比率的影響。
[圖10A]至[圖10K]示出了根據實施例的根據所建議的佈局來生產電容器結構的製程。
[圖11]說明了根據實施例的示例電容器結構。
圖7A以截面圖示出了根據實施例的用於將電容器結構嵌入到多孔區域中的所建議的佈局700。如上所述,假設下方結構可以包括基板102、基板102上方的導電層104和導電層104上方的金屬層106。
如圖7A所示,不是在金屬層106內界定交錯的陽極氧化和非陽極氧化區域,而是金屬層106可以被陽極氧化以形成連續的多孔層702。
在實施例中,連續多孔層702可以設計為在整個晶圓表面上延伸。例如,在一實施方式中,可以使用晶圓級陽極氧化來獲得多孔層702。這樣的實施例可能適用於可以確保整個晶圓的均勻陽極氧化的情況中。這可以通過選擇層104使得它能夠在晶圓上實現均勻的電荷分佈來實現。在示例實驗中,使用300nm的鎢層作為層104獲得了整個晶圓上的均勻電荷分佈。
在另一實施例中,如圖7A所示,金屬層106的某些區域106a可以不進行陽極氧化處理。區域106a可以位於晶粒的邊緣和/或切割道中(在晶粒邊緣之外或在晶圓邊緣)。
在另一實施例中,金屬層106可以在多孔層702內的幾個島部中保持未經陽極氧化。非經陽極氧化的金屬島部可以在多孔層702內呈現稀疏金屬網格的形式。這樣的實施例可能適用於晶粒與晶圓背側隔離(例如通過場氧化物隔離)的情況。非經陽極氧化的金屬島部有助於確保以均勻的方式在晶圓上提供陽極電壓。
如圖7B所示,多孔層702接著在設計用於接收電容結構的區域702a和設計用於在電容器結構中用作電性通孔的區域702b之間劃分。在區域702a中,MIM堆疊可以沉積到細孔中。在區域702b中,可以在細孔中形成導電導線以提供垂直穿過結構的電性通孔。在實施例中,可以在區域702b的細孔內使用電化學沉積(ECD)來生長導電導線。
通過使用佈局700,晶圓面積的有效利用率大大提高。實際上,由於不再需要多孔到無孔的過渡來實現電性通孔,因此現在可以將通孔放置在更靠近相鄰的功能性MIM結構的位置。因此,可以顯著減少通孔的橫向覆蓋範圍。
在實務上,區域702a和702b之間可能需要一些隔離,例如由於製程重疊規則的緣故。在實施例中,如圖7C所示,當區域702a與要在其中構建通孔的區域702b相鄰時,可以將區域702a的一小部分702c(例如,5-10微米)指定為隔離區域。在隔離區域中,既沒有構建MIM結構,也沒有構建導電導線。在實施例中,區域702c的細孔可以是中空的。
然而,通孔的橫向覆蓋範圍仍然非常小。在實驗中,發明人觀察到有效寬度為15微米的電性通孔可能需要僅27微米的橫向覆蓋範圍。這可以通過更好的光微影對准進一步減少。
如上所述,在電容器結構中可能需要大量的電性通孔以提供多餘接觸(contact redundancy)和/或用於ESR/ESL控制。通過顯著減少通孔的橫向覆蓋範圍,所建議的佈局因此可以對由該結構產生的有效電容產生顯著影響。
圖8是說明根據實施例由所建議的佈局產生的有效電容面積的俯視圖800。特別地,面積802對應於建構有電容結構的晶圓面積。面積802可以對應於如上述的圖7B中的區域702a。相反地,面積804是建構有通孔的晶圓區域。面積804可以對應於圖如上述的圖7B中所示的區域702b。在另一實施例中,面積804可以對應於如上所述的圖7c所示的區域702b和702c。面積808對應於晶圓的切割區域。
可選地,可以提供對應於非經陽極氧化的金屬的區域的面積806。如上所述,可以提供這些區域以增強整個晶圓的陽極氧化製程。或者,面積806可以對應於建構有通孔的晶圓區域,類似於面積804。
如圖8所示,與圖5所示的習知佈局相比,有效電容面積相對於晶圓的總面積顯著增加。這在圖9中進一步示出,其圖示了根據示例實施方式的以電容器表面積為函數的有效電容面積與總面積的比率。特別地,在圖9中,線902對應於使用本發明的佈局的效能,而線904對應於使用習知佈局的效能。如所示,所有電容器數值的利用率都顯著增加。對於較小的結構,增加可能高達100%,使電容密度增加一倍。這種改善也可以在具有高度多餘接觸的結構中觀察到。
圖10A至圖10K示出了根據實施例的根據所建議的佈局來生產電容器結構的示例製程。該示例製程僅出於說明的目的而提供,並不限製本發明的實施例。
如圖10A所示,該製程首先形成堆疊,該堆疊包基板102、基板102之上的導電層104和導電層104之上的金屬層106。
在實施例中,導電層104包括第一層和第二層,第二層設置在第一層和金屬層106之間。在實施例中,第一層由鋁製成,並且第二層由鎢製成。金屬層106可以由鋁製成。
接下來,如圖10B所示,該製程包括陽極氧化部分或全部金屬層106以在導電層104之上形成多孔層108。多孔層108具有從多孔層108的頂表面朝導電層104垂直延伸的細孔。當金屬層106由鋁製成時,多孔層108由陽極氧化鋁(AAO)製成。
在圖10B中,示出了金屬層106被整個陽極氧化。儘管該實施例是可能的,但實際上金屬層106的一小部分可以在晶粒的邊緣處和/或在切割道中保持未陽極氧化。
由於所建議的佈局的緣故,可以在整個晶圓上獲得均勻的陽極氧化。因此,多孔層108具有良好形成的細孔,亦即它們基本上是均勻的並且一直向下延伸,而基本上垂直於導電層104。在實務上,可以使用額外的蝕刻步驟來 確保細孔在導電層104上完全開放。
接下來,如圖10C所示,在多孔層108上方施加第一硬遮罩層132。第一硬遮罩層132被圖案化以在多孔層108的經界定的第一區域110上方具有開口。
優選地,第一硬遮罩層132的材料可以選擇為高度非保形的以避免其進入多孔層108的細孔中。
隨後,如圖10D所示,在第一區域110的細孔中形成導電導線。在實施例中,導電導線通過電化學沉積(ECD)生長。例如,導電導線可以由鎳或銅製成。在實施例中,導電導線的底端在第一區域110的細孔的底部與導電層104接觸。
接著,去除第一硬遮罩層132,並且施加並圖案化第二硬遮罩層112,如圖10E所示。具體而言,第二硬遮罩層112經圖案化以覆蓋多孔層的第一區域110以及相鄰的多孔區域的第三區域130。如以下進一步描述的,第三區域130根據該實施例將用作隔離區域。
接下來,如圖10F所示,MIM結構設置在多孔層108的第二區域120的細孔中。根據本實施例,第二區域120對應於多孔層108中未被第二硬遮罩110覆蓋的區域,亦即在第一區域110和第三區域130之外。
在實施例中,這包括沉積MIM結構到多孔層108中和第二硬遮罩層112上方。在實施例中,可以在第一區域110和第三區域130上方蝕刻MIM結構的頂部金屬層,如圖10F所示。
將MIM結構沉積到第二區域120的細孔中是高度共形的。在實施例中,MIM結構包括共形設置在第二區域(120)中的第一金屬層(114)、共形設置在第一金屬層(114)上方的絕緣層(116)、以及共形設置在絕緣層(116)上方的第二金屬層(118)。在實施例中,第一金屬層在第二區域120的每個細孔的底部接觸導 電層104。
接下來,如圖10G所示,可以在MIM結構上方形成第一導電層122。可以在第一區域110和第三區域130上方蝕刻第一導電層122,如圖10G所示。在實施例中,第一導電層122可以用作電容器結構的頂部電極。
隨後,如圖10H所示,在多孔層的第一區域110的至少一部分上方蝕刻MIM結構(第一金屬層114和絕緣層116)和第二硬遮罩層112。這暴露了構建在多孔層的第一區域110中的至少一些導電導線的頂端。
接下來,如圖10I所示,絕緣層124形成在第一導電層122上方。絕緣層124完全覆蓋(囊封)第一導電層122。
接著,如圖10J所示,形成第二導電層126。第二導電層126覆蓋第一區域110的暴露部分以及絕緣層124的至少一部分。第二導電層126與至少一些導電導線的暴露頂端接觸。在實施例中,第二導電層可以用作到電容器結構的底部電極的接觸件。
最後,如圖10K所示,可以在該結構上方形成鈍化層128。
圖11說明了根據實施例的示例電容器結構1100。該示例結構1100僅出於說明的目的而提供,並不限制本發明的實施例。電容器結構1100可以使用上述的製程獲得。
如所示,電容器結構1100包括多孔層,該多孔層包括第一區域110、第二區域120和第三區域130。
在第一區域110中,導電導線設置在多孔層的細孔中,提供穿過該結構的垂直電性通孔。導電導線的底端在第一區域110的細孔的底部與導電層104接觸。
在第二區域120中,MIM結構形成在多孔層的細孔中,在該結構中提供電容器。
第三區域130將第一區域110和第二區域120隔開。在實施例中,第三區域130將第一區域110和第二區域120隔離。在實施例中,第三區域130的細孔可以是中空的。
在實施例中,導電層104包括第一層和第二層,第二層設置在第一層和多孔層之間。在實施例中,第二層是不連續的並且在多孔層的第一區域110和/或第二區域120下方是開放的。
額外變化例
儘管上面已經參考某些特定實施例描述了本發明,但是應當理解,本發明不受特定實施例的特殊性的限制。在所附申請專利範圍的範圍內,可以對上述實施例進行多種變化、修改和發展。
102:基板 104:導電層 110:區域 112:硬遮罩層 114:金屬層 116:絕緣層 118:金屬層 120:區域 122:導電層 124:絕緣層 126:導電層 128:鈍化層 130:區域 1100:電容器結構

Claims (14)

  1. 一種電容器結構(1100),包括: 基板(102); 導電層(104),在所述基板(102)之上;以及 多孔層,其由陽極氧化鋁(AAO)製成在所述導電層(104)之上,所述多孔層具有從所述多孔層的頂表面朝所述導電層(104)垂直延伸的細孔, 其中,所述多孔層包括第一區域(110)和第二區域(120),所述第一區域(110)中的細孔設置有導電導線,所述第二區域(120)中的細孔設置有金屬-絕緣體-金屬(MIM)結構。
  2. 如請求項1的電容器結構(1100),其中,所述多孔層包括第三區域(130),所述第三區域(130)中的細孔是中空的,所述第三區域(130)分隔所述第一區域(110)和所述第二區域(120)。
  3. 如請求項1的電容器結構(1100),其中所述第三區域(130)緊鄰所述第一區域(110)並且緊鄰所述第二區域(120)。
  4. 如請求項1至3任一項的電容器結構(1100),其中,設置在所述第二區域(120)的所述細孔中的所述金屬-絕緣體-金屬結構包括共形設置在所述第二區域(120)中的第一金屬層、共形設置在所述第一金屬層上方的絕緣體層以及共形設置所述絕緣體層上方的第二金屬層,並且其中所述第一金屬層在所述第二區域(120)的每個細孔的底部接觸導電層(104)。
  5. 如請求項1至3任一項的電容器結構(1100),其中,所述導電導線的底端在所述第一區域(110)的所述細孔的底部與所述導電層(104)接觸。
  6. 如請求項1至3任一項的電容器結構(1100),其中,所述導電層(104)包括第一層和第二層,所述第二層設置在所述第一層和所述多孔層之間。
  7. 如請求項6的電容器結構(1100),其中,所述第一層由鋁製成,並且所述第二層由鎢製成。
  8. 如請求項6的電容器結構(100),其中,所述第二層是不連續的並且在所述多孔層的所述第一區域(110)和/或所述第二區域(120)下方是開放的。
  9. 如請求項1至3任一項的電容器結構(100),包括: 金屬層(106),在所述導電層(104)之上,所述金屬層(106)從側面圍繞所述多孔層。
  10. 如請求項1至3任一項的電容器結構(100),包括: 第一導電層(122),與所述金屬-絕緣體-金屬結構接觸;以及 第二導電層(126),與所述第一導電層(122)隔離,所述第二導電層(126)與所述導電導線的頂端接觸。
  11. 一種製造電容器結構的方法,包括: 形成由陽極氧化鋁(AAO)所製成的多孔層(108)在導電層(104)之上,所述多孔層(108)具有從所述多孔層(108)的頂表面朝所述導電層(104)垂直延伸的細孔; 形成導電導線在所述多孔層的第一區域(110)的所述細孔中,所述導電導線的底端在所述第一區域(110)的所述細孔的底部接觸所述導電層(104); 形成金屬-絕緣體-金屬(MIM)結構在所述多孔層的第二區域(120)的所述細孔中。
  12. 如請求項11的方法,其中,形成所述導電導線在所述第一區域(110)的所述細孔中包括: 沉積第一硬遮罩層(132)在所述多孔層(108)上方,所述第一硬遮罩層(132)在所述第一區域(110)上方開放; 通過電化學沉積(ECD)在所述第一區域(110)的所述細孔中生長所述導電導線。
  13. 如請求項12的方法,其中,形成所述金屬-絕緣體-金屬結構在所述第二區域(120)的所述細孔中包括: 去除第一硬遮罩層(132); 沉積第二硬遮罩層(112),所述第二硬遮罩層(112)覆蓋所述多孔層(108)的所述第一區域(110)和相鄰的第三區域(130);以及 沉積所述金屬-絕緣體-金屬結構到所述多孔層(108)中以及所述第二硬遮罩層(112)上方。
  14. 如請求項13的方法,包括: 形成第一導電層(122)在所述金屬-絕緣體-金屬結構上方; 在所述第一區域(110)的部分上方蝕刻所述金屬-絕緣體-金屬結構和所述第二硬遮罩層(112)以暴露所述部分中的所述第一區域(110); 形成絕緣層(124)在所述第一導電層(122)上方,所述絕緣層(124)完全覆蓋所述第一導電層(122);以及 形成第二導電層(126)在所述第一區域(110)的經暴露部分和所述絕緣層(124)的至少一部分上方,所述第二導電層(126)接觸至少一些所述導電導線的頂端。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250174399A1 (en) * 2023-11-27 2025-05-29 Dell Products L.P. Selectively enhancing the resonance frequency and quality factory of on-chip capacitors
US20250364183A1 (en) * 2024-05-21 2025-11-27 Dell Products L.P. Enhancing the quality factor of planar capacitors without impacting the resonance frequency
EP4668314A1 (en) 2024-06-17 2025-12-24 pSemi Corporation An electrical device for measuring an electrical parameter of a conductive layer to be characterized including multiple 2d capacitors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130329337A1 (en) * 2012-06-07 2013-12-12 Taiyo Yuden Co., Ltd. Capacitor
US9991333B1 (en) * 2017-02-09 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
TW202015243A (zh) * 2018-05-18 2020-04-16 日商村田製作所股份有限公司 積體能量儲存組分
EP3680931A1 (en) * 2019-01-08 2020-07-15 Murata Manufacturing Co., Ltd. Method for forming product structure having porous regions and lateral encapsulation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689643B2 (en) * 2002-04-25 2004-02-10 Chartered Semiconductor Manufacturing Ltd. Adjustable 3D capacitor
US8385046B2 (en) * 2006-11-01 2013-02-26 The Arizona Board Regents Nano scale digitated capacitor
JP5330376B2 (ja) * 2007-05-10 2013-10-30 アイピーディーアイエイ 集積装置及びその製造方法、並びに、システム・イン・パッケージ
JP4930602B2 (ja) * 2007-12-14 2012-05-16 株式会社村田製作所 薄膜積層キャパシタの製造方法
JP5460155B2 (ja) * 2009-07-14 2014-04-02 新光電気工業株式会社 キャパシタ及び配線基板
FR3012664B1 (fr) 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
US10553358B2 (en) * 2016-04-29 2020-02-04 The Regents Of The University Of California Electronic substrates and interposers made from nanoporous films
JP2021114531A (ja) * 2020-01-17 2021-08-05 株式会社村田製作所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130329337A1 (en) * 2012-06-07 2013-12-12 Taiyo Yuden Co., Ltd. Capacitor
US9991333B1 (en) * 2017-02-09 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
TW202015243A (zh) * 2018-05-18 2020-04-16 日商村田製作所股份有限公司 積體能量儲存組分
EP3680931A1 (en) * 2019-01-08 2020-07-15 Murata Manufacturing Co., Ltd. Method for forming product structure having porous regions and lateral encapsulation

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Publication number Publication date
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