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TWI883757B - 借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置的記憶體控制器、記憶體裝置以及電子裝置 - Google Patents

借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置的記憶體控制器、記憶體裝置以及電子裝置 Download PDF

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TWI883757B
TWI883757B TW113100022A TW113100022A TWI883757B TW I883757 B TWI883757 B TW I883757B TW 113100022 A TW113100022 A TW 113100022A TW 113100022 A TW113100022 A TW 113100022A TW I883757 B TWI883757 B TW I883757B
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write
memory
memory controller
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吳律廷
邱慎廷
王德凱
吳柏林
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慧榮科技股份有限公司
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Abstract

一種借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理方法包含：利用記憶體控制器來設置記憶體裝置的寫入加速器功能的至少一寫入加速器靜態參數；利用記憶體控制器來進行對應記憶體裝置的至少一初始化階段的裝置初始化；以及在完成對應至少一初始化階段的裝置初始化之後，進行至少一適應性旗標設置操作以設置寫入加速器功能的複數個寫入加速器旗標之中的至少一寫入加速器旗標，其中至少一寫入加速器旗標包含作為寫入加速器切換的第一寫入加速器旗標。適應性旗標設置操作包含設置第一寫入加速器旗標以預設啟用寫入加速器功能。

Description

借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理的方法、記憶體裝置的記憶體控制器、記憶體裝置以及電子裝置
本發明係有關於記憶體控制，且尤指一種借助自動參數設置來進行一預定通訊架構中的一記憶體裝置的存取管理的方法以及相關裝置。
記憶體裝置可包含有快閃記憶體以供儲存資料，而針對快閃記憶體的存取管理相當複雜。舉例來說，記憶體裝置可以是一記憶卡、一固態硬碟(solid state drive,SSD)或一嵌入式儲存裝置(例如符合通用快閃儲存(universal flash storage,UFS)規範的嵌入式儲存裝置)。記憶體裝置可用以將不同檔案(例如系統檔案以及使用者檔案)儲存至主機的檔案系統中。由於某些檔案的大小可能相當大，因此當主機嘗試將該些檔案儲存至檔案系統中時，使用者可能需等待很長一段時間。在相關技術中並未有適當的解決方法，因此，需要一種創新的方法以及相關架構來在不引入副作用的情況下或藉由不太可能引入副作用的方式解決該些問題。
因此，本發明的目的之一在於提供一種借助自動參數設置來進行一預定通訊架構(例如一通用快閃儲存通訊架構)中的一記憶體裝置的存取管理的方法以及相關裝置，以解決上述問題。
本發明的另一目的之一在於提供一種借助自動參數設置來進行一預定通訊架構(例如一通用快閃儲存通訊架構)中的一記憶體裝置的存取管理的方法以及相關裝置，以藉由表容錯式磁碟陣列(redundant array of independent disks,RAID)保護機制來適當地保護異質(heterogeneous)表。
根據本發明至少一實施例，提供了一種借助自動參數設置來進行一預定通訊架構中的一記憶體裝置的存取管理的方法，其中該方法可應用於記憶體裝置的一記憶體控制器，記憶體裝置可包含有記憶體控制器以及一非揮發性記憶體，非揮發性記憶體可包含有至少一非揮發性記憶體元件(例如一個或多個非揮發性記憶體元件)，以及至少一非揮發性記憶體元件可包含有複數個區塊。該方法可包含有：利用記憶體控制器來設置記憶體裝置的一寫入加速器功能的至少一寫入加速器靜態參數；利用記憶體控制器來進行對應於記憶體裝置的至少一初始化階段的裝置初始化；以及在完成對應於至少一初始化階段的裝置初始化之後，進行至少一適應性旗標設置操作以設置寫入加速器功能的複數個寫入加速器旗標之中的至少一寫入加速器旗標，其中至少一寫入加速器旗標包含有作為寫入加速器功能的一寫入加速器切換的一第一寫入加速器旗標。此外，至少一適應性旗標設置操作可包含有：設置第一寫入加速器旗標以預設啟用寫入加速器功能。
除了上述方法之外，本發明亦提供了一種記憶體裝置的記憶體控制器，其中記憶體裝置包含有記憶體控制器以及一非揮發性記憶體，非揮發性記憶體可包含有至少一非揮發性記憶體元件(例如一個或多個非揮發性記憶體元件)，以及至少一非揮發性記憶體元件可包含有複數個區塊。此外，記憶體控制器包含有一處理電路，其中處理電路係用以根據來自一主機裝置的複數個主機命令來控制記憶體控制器以允許主機裝置透過記憶體控制器來存取非揮發性記憶體，並係另用以借助自動參數設置來進行一預定通訊架構中的一記憶體裝置的存取管理。舉例來說，記憶體控制器設置記憶體裝置的一寫入加速器功能的至少一寫入加速器靜態參數；記憶體控制器進行對應於記憶體裝置的至少一初始化階段的裝置初始化；在完成對應於至少一初始化階段的裝置初始化之後，記憶體控制器進行至少一適應性旗標設置操作以設置寫入加速器功能的複數個寫入加速器旗標之中的至少一寫入加速器旗標，其中至少一寫入加速器旗標包含有作為寫入加速器功能的一寫入加速器切換的一第一寫入加速器旗標。此外，至少一適應性旗標設置操作可包含有：設置第一寫入加速器旗標以預設啟用寫入加速器功能。
除了上述方法之外，本發明亦提供了一種包含有上述記憶體控制器的記憶體裝置，其中記憶體裝置包含有：非揮發性記憶體，用以儲存資訊；以及記憶體控制器，耦接於非揮發性記憶體，並用以控制記憶體裝置的操作。
除了上述方法外，本發明亦提供了一種包含有上述記憶體裝置的電子裝置，其中電子裝置另包含有耦接於記憶體裝置的主機裝置。主機裝置可包含有：至少一處理器，用以控制主機裝置的操作；以及一電源供應電路，耦接 於至少一處理器，並用以提供電源給至少一處理器以及記憶體裝置。此外，記憶體裝置提供儲存空間給主機裝置。
根據某些實施例，該裝置可包含有電子裝置的至少一部分(例如一部分或全部)，舉例來說，該裝置可包含有記憶體裝置內的記憶體控制器，又例如，該裝置可包含有記憶體裝置，又例如，該裝置可包含有電子裝置。
根據某些實施例，記憶體裝置可為主機裝置儲存資料，其中可能需要更新儲存資料之中的某些資料。為了校正相關技術的問題，建議記憶體裝置可根據該方法的至少一控制方案(例如一個或多個控制方案)來操作，尤其是，針對資料接收來自動地調整配置，而無需自主機裝置接收任一個相關命令。
本發明的方法以及相關裝置可保證記憶體裝置在不同情況下可適當地操作，舉例來說，當主機裝置不符合一預定標準(例如通用快閃儲存標準)的一較新版本並且無法要求針對資料接收來調整相關配置時，記憶體裝置(例如記憶體控制器)可自行針對資料接收來自動地調整配置，如同主機裝置符合預定標準的較新版本的效果一樣，以利用預定類型的區塊來以較高速度進行資料接收，而不受主機裝置與預定標準的較新版本的任一個不相容性的阻礙，因此增加了整體效能。此外，本發明的方法以及相關裝置可在不引入副作用的情況下或藉由不太可能引入副作用的方式解決先前技術所遇到的問題。
10:電子裝置
50:主機裝置
52:處理器
54:電源供應電路
58,118:傳輸介面電路
100:記憶體裝置
110:記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯電路
116:隨機存取記憶體
116P:參數區域
116T:暫時邏輯至實體位址映射表
117T:暫時實體至邏輯位址映射表
118C:通用快閃儲存控制器
118U:標準化通訊協定電路
118M:M實體層電路
120:非揮發性記憶體
120T:全域邏輯至實體位址映射表
122-1~122-N:非揮發性記憶體元件
201:主動區塊
202:正常區塊
S11~S13,S21~S25,S31~S33:步驟
第1圖為依據本發明一實施例之電子裝置的示意圖。
第2圖為依據本發明一實施例之借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理之方法的自動配置資料接收控制方案的示意圖。
第3圖為依據本發明一實施例之該方法的靜態參數配置控制方案的示意圖。
第4圖為依據本發明一實施例之該方法的運行參數配置控制方案的示意圖。
第5圖為依據本發明一實施例之該方法的工作流程的示意圖。
第1圖為依據本發明一實施例之電子裝置10的示意圖，其中電子裝置10可包含有主機裝置50以及記憶體裝置100。主機裝置50可包含有至少一處理器(例如一個或多個處理器；其可被統稱為處理器52)、電源供應電路54以及傳輸介面電路58，其中處理器52與傳輸介面電路58可透過匯流排而彼此耦接，並且可耦接於電源供應電路54來取得電源。處理器52可用以控制主機裝置50的操作，以及電源供應電路54可用以提供電源至處理器52、傳輸介面電路58以及記憶體裝置100，並輸出一個或多個驅動電壓至記憶體裝置100。記憶體裝置100可用以提供儲存空間給主機裝置50，並且可自主機裝置50取得一個或多個驅動電壓以作為記憶體裝置100的電源。主機裝置50的範例可包含有但不限於：多功能手機、平板電腦、可穿戴裝置以及個人電腦，例如桌上型電腦以及筆記型電腦。記憶體裝置100的範例可包含有但不限於：可攜式記憶體裝置(例如符合SD/MMC、CF、MS或XD規範的記憶卡、固態硬碟(solid state drive,SSD)以及不同類型的嵌入式記憶體裝置(例如符合通用快閃儲存(universal flash storage,UFS)規範或嵌入式多媒體卡(embedded multi media card,eMMC)規範的嵌入式記憶體裝置)。根據本實施例，記憶體裝置100可包含有一控制器，諸如記憶體控制器110，並且可另包含有非揮發性(non-volatile,NV)記憶體120(為簡潔起見，在第1圖中標記為“NV記憶體”)，其中記憶體控制器110係用以存取非揮發性記憶體120， 以及非揮發性記憶體120係用以儲存資訊。非揮發性記憶體120可包含有至少一非揮發性記憶體元件(例如一個或多個非揮發性記憶體元件)，諸如複數個非揮發性記憶體元件122-1、122-2、...、以及122-N(為簡潔起見，在第1圖中分別標記為“NV記憶體元件”)，其中“N”可以代表大於1的正整數。舉例來說，非揮發性記憶體120可以是快閃記憶體，並且複數個非揮發性記憶體元件122-1、122-2、...、以及122-N可以是複數個快閃記憶體晶片或複數個快閃記憶體裸晶(die)，但是本發明不限於此。
如第1圖所示，記憶體控制器110可包含有一處理電路(例如微處理器112)、一儲存單元(例如唯讀記憶體(read-only memory,ROM)112M；為簡潔起見，標記為“ROM”)、控制邏輯電路114、資料存取控制(data access control,DAC)引擎電路115、隨機存取記憶體116(random access memory,RAM；為簡潔起見，標記為“RAM”，舉例來說，其可以藉由靜態隨機存取記憶體(static random access memory,SRAM)來實現，但是本發明不限於此)以及傳輸介面電路118，其中上述元件之至少一部分(例如一部分或全部)可通過匯流排彼此耦接。隨機存取記憶體116可用以提供內部儲存空間給記憶體控制器110(例如可暫時地儲存資訊)。此外，本實施例之唯讀記憶體112M係用以儲存程式碼112C，並且微處理器112係用以執行程式碼112C以控制非揮發性記憶體120的存取，要注意的是，程式碼112C也可被儲存於隨機存取記憶體116或任一類型的記憶體。此外，控制邏輯電路114可用以控制非揮發性記憶體120，並且可包含有一錯誤校正碼(error correction code,ECC)電路(未顯示於第1圖)以供進行錯誤校正碼編碼以及錯誤校正碼解碼，以保護資料及/或進行錯誤校正。傳輸介面電路118可包含有多個子電路，並且該多個子電路可彼此互動以進行通訊，傳輸介面電路118可符合不同通訊規範(例如序列先進技術附件(Serial Advanced Technology Attachment,SATA)規範、通用序列匯流排(Universal Serial Bus,USB)規範、快捷外部連接標準(Peripheral Component Interconnect Express,PCIe)規範、嵌入式多媒體卡規範或通用快閃儲存規範)之中的一個或多個通訊規範，並可為記憶體裝置100來根據該一個或多個通訊規範與主機裝置50(例如傳輸介面電路58)進行通訊。類似地，傳輸介面電路58可符合該一個或多個通訊規範，並可為主機裝置50來根據該一個或多通訊規範與記憶體裝置100(例如傳輸介面電路118)進行通訊。舉例來說，傳輸介面電路118的該多個子電路可包含有通用快閃儲存控制器118C(為簡潔起見，標記為“UFS控制器”)、標準化通訊協定(Unified Protocol，通常稱為UniPro)電路118U(為簡潔起見，標記為“UniPro電路”)以及一實體層(physical layer,PHY)電路(例如符合MIPI聯盟相關規格之M實體層(M-PHY)電路118M)，並且傳輸介面電路58可被實現為具有與傳輸介面電路118之電路架構類似或相同的電路架構(例如多個相對應的子電路)，但是本發明不限於此。
在本實施例中，主機裝置50可以藉由將複數個主機命令以及相對應的邏輯位址傳送至記憶體控制器110來間接地存取記憶體裝置100內的非揮發性記憶體120。記憶體控制器110接收複數個主機命令以及相對應的邏輯位址，並且分別將複數個主機命令轉換成複數個記憶體操作命令(其可簡稱為操作命令)，再利用複數個操作命令來控制非揮發性記憶體120，以對非揮發性記憶體120內特定實體位址的記憶體單元或資料頁面(data page)進行讀取或寫入/編程等等，其中實體位址可以與邏輯位址相關。舉例來說，記憶體控制器110可產生或更新至少一邏輯至實體(logical-to-physical,L2P)位址映射表來管理實體位址與邏輯位址之間的關係，非揮發性記憶體120可儲存全域(global)邏輯至實體位址映射表120T以供記憶體控制器110控制記憶體裝置100來存取非揮發性記憶體120中 的資料，但是本發明不限於此。此外，記憶體控制器110可產生或更新至少一實體至邏輯(physical-to-logical,P2L)位址映射表(例如暫時實體至邏輯位址映射表117T)，舉例來說，當需要時，記憶體控制器110可參考暫時實體至邏輯位址映射表117T來進行某些內部管理操作(例如垃圾回收(garbage collection,GC)操作)。
為了更好的理解，全域邏輯至實體位址映射表120T可位於非揮發性記憶體122-1元件內的一預定區域(region)(例如一系統區域)中，但是本發明不限於此。舉例來說，全域邏輯至實體位址映射表120T可被劃分成複數個局部(local)邏輯至實體位址映射表，並且該複數個局部邏輯至實體位址映射表可儲存於非揮發性記憶體元件122-1、122-2以及122-N的一個或多個非揮發性記憶體元件中，尤其是，可分別儲存於非揮發性記憶體元件122-1、122-2以及122-N中。當需要時，記憶體控制器110可將全域邏輯至實體位址映射表120T的至少一部分(例如一部分或全部)加載至隨機存取記憶體116或其它記憶體中，舉例來說，記憶體控制器110可將該複數個局部邏輯至實體位址映射表之中的一局部邏輯至實體位址映射表(例如一第一局部邏輯至實體位址映射表)加載至隨機存取記憶體116中以作為一暫時邏輯至實體位址映射表116T，以供根據儲存為暫時邏輯至實體位址映射表116T的該局部邏輯至實體位址映射表來存取非揮發性記憶體120中的資料，但是本發明不限於此。
隨機存取記憶體116的記憶體區域可包含有多個子區域以供暫時地儲存不同資訊(例如緩衝資料、暫時邏輯至實體位址映射表116T以及暫時實體至邏輯位址映射表117T)，並且記憶體區域的多個子區域之中的至少一部分的子區域(例如一部分的子區域或全部的子區域)可視為資料緩衝器，舉例來說， 以供暫時地儲存緩衝資料的子區域可視為資料緩衝器，但是本發明不限於此。根據某些實施例，全部的記憶體區域(例如以供暫時地儲存緩衝資料、暫時邏輯至實體位址映射表116T以及暫時實體至邏輯位址映射表117T的多個子區域)可視為資料緩衝器。
此外，上述至少一非揮發性記憶體元件(例如一個或多個非揮發性記憶體元件，諸如{122-1,122-2,...,122-N})可包含有複數個區塊，其中記憶體控制器110可對非揮發性記憶體120進行資料抹除操作的最小單位為一區塊，並且記憶體控制器110可對非揮發性記憶體120進行資料寫入操作的最小單位為一頁面，但是本發明不限於此。舉例來說，非揮發性記憶體元件122-1、122-2、...以及122-N之中的任一個非揮發性記憶體元件122-n(符號“n”可代表在區間[1，N]中的任一整數)可包含有複數個區塊，並且該複數個區塊內的一區塊可包含並記錄一特定頁面數量，其中記憶體控制器110可根據一區塊位址以及一頁面位址來存取該複數個區塊內某個區塊的某個頁面。
根據某些實施例，記憶體控制器110可分別監控該複數個區塊的至少一部分(例如一部分或全部)的有效頁面計數，以供後續處理(例如垃圾回收操作)來使用。針對資料接收，記憶體控制器110可將非揮發性記憶體120中的至少一非揮發性記憶體元件(例如一個或多個非揮發性記憶體元件，諸如{122-1,122-2,...,122-N})的該複數個區塊之中的至少一區塊(例如一個或多個區塊)配置為至少一主動區塊(active block；例如一個或多個主動區塊)，並利用上述至少一主動區塊來自主機裝置50接收並儲存資料(諸如主機寫入資料(host-write data))。舉例來說，該資料(例如主機寫入資料，諸如待寫入至非揮發性記憶體120中的資料)可包含有複數組部分資料(partial data)，並且上述至少一主動區 塊可包含有一第一主動區塊，其中暫時實體至邏輯位址映射表117T可對應於第一主動區塊，尤其是，可針對第一主動區塊來儲存相關映射資訊以供指示實體至邏輯位址映射關係。此外，記憶體控制器110可維持(例如產生或更新)暫時實體至邏輯位址映射表117T以進行相關內部管理。
第2圖為依據本發明一實施例之借助自動參數設置來進行預定通訊架構中的記憶體裝置的存取管理之方法的自動配置資料接收控制方案的示意圖。記憶體控制器110可根據自動配置資料接收控制方案來操作以選擇性地進行第2圖上半部所示之第一資料接收模式中的資料接收或第2圖下半部所示之第二資料接收模式中的資料接收，尤其是，無論主機裝置50是否知道記憶體裝置100(或記憶體控制器110)的所有功能(例如在第一資料接收模式中進行資料接收的功能以及在第二資料接收模式中進行資料接收的功能)，當需要時自動地進行第二資料接收模式中的資料接收，其中記憶體控制器110可對隨機存取記憶體116內的參數區域116P中的複數個參數進行自動參數設置，以供控制記憶體裝置100來根據該複數個參數以操作於第二資料接收模式中，而無需依賴(rely on)主機裝置50所設置的任一個參數設置，但是本發明不限於此。此外，於自主機裝置50接收並儲存資料(例如主機寫入資料，諸如待寫入至非揮發性記憶體120中的資料)的期間，記憶體控制器110可利用第一主動區塊(例如主動區塊201)來接收並儲存該複數組部分資料之中的一組或多組部分資料，並將相關映射資訊(例如實體至邏輯表項目)記錄於第1圖所示之暫時實體至邏輯位址映射表117T中(例如對應於主動區塊201的暫時實體至邏輯位址映射表117T)，以供指示針對主動區塊201的實體至邏輯位址映射關係。藉由實體至邏輯表項目所指示的實體至邏輯位址映射關係可包含有主機裝置50寫入該一組或多組部分資料的邏輯位址與指示該一組或多組部分資料儲存於主動區塊201中之位置的實體位 址。
如第2圖的上半部所示，可藉由三層單元(triple level cell,TLC)區塊來實現第一資料接收模式的主動區塊201，但是本發明不限於此，舉例來說，可藉由多層單元(multiple level cell,MLC)區塊(例如雙層單元(double level cell,DLC)區塊)來實現第一資料接收模式的主動區塊201，又例如，可藉由雙層單元區塊、三層單元區塊、四層單元(quad-level cell,QLC)區塊與五層單元(penta-level cell,PLC)區塊中的任一個區塊來實現第一資料接收模式的主動區塊201。為了更好的理解，雙層單元區塊可提供每記憶體單元2位元的資料儲存，三層單元區塊可提供每記憶體單元3位元的資料儲存，四層單元區塊可提供每記憶體單元4位元的資料儲存，以及五層單元區塊可提供每記憶體單元5位元的資料儲存。
如第2圖的下半部所示，可藉由單層單元(single level cell,SLC)區塊來實現第二資料接收模式的主動區塊201，並且單層單元區塊可提供每記憶體單元1位元的資料儲存。當利用主動區塊201(例如單層單元區塊)來接收主機資料時，記憶體控制器110可快速地完成第二資料接收模式中的資料接收，並因此具有快於第一資料接收模式的對於主機裝置50之回應。此外，記憶體控制器110可將主動區塊201中的資料刷新(flush；例如收集(collect)、複製(copy)及/或移動(move))至另一個區塊(例如正常區塊(normal block)202)以供儲存資料，其中可藉由三層單元區塊來實現第二資料接收模式的正常區塊202，但是本發明不限於此。舉例來說，可藉由多層單元區塊(例如雙層單元區塊)來實現第二資料接收模式的正常區塊202，又例如，可藉由雙層單元區塊、三層單元區塊、四層單元區塊與五層單元區塊中的任一個區塊來實現第二資料接收模式的正常區塊202。
根據某些實施例，當達到第一預定標準(例如主動區塊201被完整地編程)時，記憶體控制器110可進行一組表處理操作，而該組表處理操作可包含有：(1)第一表處理操作：根據第1圖所示之暫時實體至邏輯位址映射表117T(例如對應於主動區塊201的暫時實體至邏輯位址映射表117T)來更新第1圖所示之全域邏輯至實體位址映射表120T，尤其是，根據暫時實體至邏輯位址映射表117T中的實體至邏輯表項目來更新全域邏輯至實體位址映射表120T中的某些邏輯至實體表項目，以供指示針對主動區塊201的邏輯至實體位址映射關係；(2)第二表處理操作：將暫時實體至邏輯位址映射表117T儲存至非揮發性記憶體120中，尤其是，將暫時實體至邏輯位址映射表117T的實體至邏輯表項目儲存至非揮發性記憶體120中，以產生或更新非揮發性記憶體120中的一第一實體至邏輯位址映射表(未顯示)。舉例來說，藉由將記錄於暫時實體至邏輯位址映射表117T中的所有實體至邏輯表項目寫入至該第一實體至邏輯位址映射表來進行上述後續處理，其中該第一實體至邏輯位址映射表可視為暫時實體至邏輯位址映射表117T的備份(backup)版本；以及(3)第三表處理操作：在進行第一表處理操作與第二表處理操作之後，清除(clear)暫時實體至邏輯位址映射表117T，尤其是，清除暫時實體至邏輯位址映射表117T中的實體至邏輯表項目，以供重複利用暫時實體至邏輯位址映射表117T及/或隨機存取記憶體116中的相對應的儲存空間；但是本發明不限於此。根據某些實施例，第一表處理操作可包含有將全域邏輯至實體位址映射表120T內的某個局部邏輯至實體位址映射表(例如第一局部邏輯至實體位址映射表)加載至隨機存取記憶體116中以作為第1圖所示之暫時邏輯至實體位址映射表116T、更新暫時邏輯至實體位址映射表116T中的一個或多 個邏輯至實體表項目以指示針對主動區塊201的多個邏輯至實體位址映射關係之中的一個或多個邏輯至實體位址映射關係以及根據暫時邏輯至實體位址映射表116T來更新全域邏輯至實體位址映射表120T(或其中的某個局部邏輯至實體位址映射表)。
舉例來說，倘若記憶體控制器110係操作於第2圖的上半部所示之第一資料接收模式中的話，則在上述至少一主動區塊之中的任一個主動區塊(例如主動區塊201)被完整地編程之後，記憶體控制器110可關閉(close)上述任一個主動區塊來使得上述任一個主動區塊變為一非主動區塊(inactive block)，並擇取一空白區塊(blank block；例如抹除區塊(erased block))來作為上述任一個主動區塊的代替，以供進行對應於上述任一個主動區塊的後續資料接收，其中上述後續處理可包含有進行一垃圾回收程序來將非主動區塊的所有資料之中的有效資料寫入至另一個空白區塊(例如另一個抹除區塊)中，但是本發明不限於此。此外，倘若記憶體控制器110係操作於第2圖的下半部所示之第二資料接收模式中的話，則在上述至少一主動區塊之中的任一個主動區塊(例如主動區塊201)被完整地編程之後，記憶體控制器110可關閉上述任一個主動區塊以使得上述任一個主動區塊變為一非主動區塊，並擇取一空白區塊(例如一抹除區塊)來作為上述任一個主動區塊的代替，以供進行對應於上述任一個主動區塊的後續資料接收，其中上述後續處理可包含有進行一刷新程序來將非主動區塊中的所有資料寫入至正常區塊202中，但是本發明不限於此。在某些範例中，記憶體控制器110可將非主動區塊的所有資料之中的有效資料寫入至正常區塊202中。
根據某些實施例，由於藉由上述至少一實體至邏輯位址映射表(例如暫時實體至邏輯位址映射表117T或第一實體至邏輯位址映射表)中的實體至 邏輯表項目所指示的實體至邏輯位址映射關係以及藉由邏輯至實體位址映射表120T中的相關邏輯至實體表項目所指示的邏輯至實體位址映射關係彼此應為逆(inverse)位址映射關係，因此記憶體控制器110可根據上述至少一實體至邏輯位址映射表中的實體至邏輯表項目所攜帶的最新映射資訊(例如邏輯位址)來決定邏輯實體位址映射表120T中的相關邏輯至實體表項目所攜帶的最新映射資訊(例如實體位址)。
第3圖為依據本發明一實施例之該方法的靜態參數配置控制方案的示意圖。記憶體控制器110可動態地調整一寫入加速器功能(或寫入加速器函式；write booster function)的至少一寫入加速器靜態參數SPWB(例如一個或多個寫入加速器靜態參數{SPWB})，尤其是，可根據主機裝置50所要求的來調整上述至少一寫入加速器靜態參數SPWB，並且當需要時適應性地(adaptively)調整上述至少一寫入加速器靜態參數SPWB，其中為簡潔起見，上述至少一寫入加速器靜態參數SPWB可被稱為至少一靜態參數SPWB，但是本發明不限於此。
在步驟S11中，主機裝置50可配置上述至少一寫入加速器靜態參數SPWB。舉例來說，主機裝置50可將上述至少一寫入加速器靜態參數SPWB的至少一預定數值傳送至記憶體控制器110，以藉由上述至少一預定數值來配置上述至少一寫入加速器靜態參數SPWB。
在步驟S12中，記憶體控制器110可適應性地調整上述至少一寫入加速器靜態參數SPWB。舉例來說，當自主機裝置50接收上述至少一寫入加速器靜態參數SPWB的上述至少一預定數值時，記憶體控制器110可根據上述至少一寫入加速器靜態參數SPWB的上述至少一預定數值來設置上述至少一寫入加速器靜態 參數SPWB的至少一初始數值，但是本發明不限於此。倘若上述至少一寫入加速器靜態參數SPWB之中的任一個寫入加速器靜態參數SPWB的一預定數值超過上述任一個寫入加速器靜態參數SPWB的一預定範圍的話，則記憶體控制器110可將上述任一個寫入加速器靜態參數SPWB的一初始數值設置為該預定範圍內的一數值。
在步驟S13中，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB儲存至非揮發性記憶體120中，以供記憶體控制器110進一步的使用。尤其是，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB儲存至非揮發性記憶體120內的預定區域(例如系統區域)中，以供將來進一步的使用。舉例來說，記憶體裝置100可進入關機狀態(power-off state)並隨後進入開機狀態(power-on state)，而記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB自非揮發性記憶體120內的預定區域加載至隨機存取記憶體116內的參數區域116P中。
上述至少一寫入加速器靜態參數SPWB可包含有多個寫入加速器靜態參數{SPWB}，諸如寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}。舉例來說，寫入加速器靜態參數SPWB(0)可代表以供指示寫入加速器使用者空間模式的靜態參數bWriteBoosterBufferPreserveUserSpaceEn，寫入加速器靜態參數SPWB(1)可代表以供指示寫入加速器緩衝器類型模式的靜態參數bWriteBoosterBufferType，以及寫入加速器靜態參數SPWB(2)可代表以供指示寫入加速器緩衝器大小的靜態參數dNumSharedWriteBoosterBufferAllocUnits。尤其是，記憶體控制器110可設置靜態參數bWriteBoosterBufferPreserveUserSpaceEn來作為第一預定模式啟用數值以啟用(enable)保存(preserve)使用者空間模式以供保存使用者空間，而無需減少 使用者空間的儲存容量。此外，記憶體控制器110可設置靜態參數bWriteBoosterBufferType來作為對應於共享緩衝器模式的第一預定模式數值以啟用共享緩衝器模式，以針對所有邏輯單元編號(logical unit number,LUN)來共享寫入加速器緩衝器。此外，記憶體控制器110可設置靜態參數dNumSharedWriteBoosterBufferAllocUnits來作為靜態參數dNumSharedWriteBoosterBufferAllocUnits的多個候選數值之中的一候選數值，以供指示寫入加速器緩衝器大小，其中該多個候選數值可位於靜態參數dNumSharedWriteBoosterBufferAllocUnits的一預定範圍內。舉例來說，該多個候選數值之中的最小數值可對應於最小寫入加速器大小4吉位元組(gigabyte,GB)，以及該多個候選數值之中的最大數值可對應於記憶體裝置100之預定參數dWriteBoosterBufferMaxNAllocUnits所定義的最大寫入加速器大小。當主機裝置50嘗試配置靜態參數dNumSharedWriteBoosterBufferAllocUnits以作為對應於小於4吉位元組之非配置寫入加速器大小的一第一數值時，記憶體控制器110可設置靜態參數dNumSharedWriteBoosterBufferAllocUnits以作為該多個候選數值之中的最小數值，以供將寫入加速器緩衝器大小設置為最小寫入加速器大小4吉千位元組。當主機裝置50嘗試配置靜態參數dNumSharedWriteBoosterBufferAllocUnits以作為對應於大於藉由預定參數dWriteBoosterBufferMaxNAllocUnits所定義之最大寫入加速器大小的另一個非配置寫入加速器大小的一第二數值時，記憶體控制器110可設置靜態參數dNumSharedWriteBoosterBufferAllocUnits以作為該多個候選數值之中的最大數值，以供將寫入加速器緩衝器大小設置為預定參數dWriteBoosterBufferMaxNAllocUnits所定義的最大寫入加速器大小。
為了更好的理解，該方法可藉由第3圖所示之工作流程來闡明，但是 本發明不限於此。根據某些實施例，一個或多個步驟可於第3圖所示之工作流程中增加、刪除或修改。舉例來說，記憶體控制器110可預先儲存上述至少一寫入加速器靜態參數SPWB的至少一預設數值，以供作為上述至少一寫入加速器靜態參數SPWB的至少一預定數值。在主機裝置50無法進行寫入加速器功能的相關控制的情況下，記憶體控制器110可根據上述至少一預定數值(例如上述至少一預設數值)來設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，並且當需要時調整上述至少一寫入加速器靜態參數SPWB。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
Figure 113100022-A0305-12-0017-1
Figure 113100022-A0305-12-0018-2
Figure 113100022-A0305-12-0019-3
表一繪示了涉及該方法的裝置描述符(device descriptor)中的某些參數的範例，其中裝置描述符可用以分別在偏移(offset){53h,54h,55h}攜帶靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，以及靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits可分別具有製造商預設數值(manufacturer default value,MDV){0,0,0}，但是本發明不限於此。在某些範例中，表一所示之表內容可以變化。此外，在記憶體裝置100的裝置製造之後，上述至少一寫入加速器靜態參數SPWB，諸如靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，可分別具有製造商預設數值{0,0,0}。當需要時，記憶體控制器110可根據上述至少一預定數值(例如上述至少一預設數值)來設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，尤 其是，可自動地將靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits之各自的初始數值設置為某些預定數值(例如某些預定屬性數值(attribute value)，其不同於製造商預設數值)，而無需依賴來自主機裝置50的針對寫入加速器功能的任一個主機要求。舉例來說，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB，諸如裝置描述符中的靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，自製造商預設數值{0,0,0}分別調整至該些預定數值，諸如屬性數值{1,1,0}。在另一範例中，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB，諸如裝置描述符中的靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，自製造商預設數值{0,0,0}分別調整至該些預定數值，諸如屬性數值{01h,01h,400h}。
Figure 113100022-A0305-12-0020-4
表二繪示了涉及該方法的配置描述符(configuration descriptor)中的某些參數的範例，其中配置描述符可用以在偏移{10h,11h,12h}分別攜帶靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，以及靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits可分別具有製造商預設數值{0,0,0}，但是本發明不限於此。在某些範例中，表二所示之表內容可以變化。此外，在記憶體裝置100的裝置製造之後，上述至少一寫入加速器靜態參數SPWB，諸如靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，可分別具有製造商預設數值{0,0,0}。當需要時，記憶體控制器110可根據上述至少一預定數值(例如上述至少一預設數值)來設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，尤其是，可自動地將靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits之各自的初始數值設置為某些預定數值(例如某些預定屬性數值，其不同於製造商預設數值)，而無需依賴來自主機裝置50的針對寫入加速器功能的任一個主機要求。舉例來說，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB，諸如配置描述符中的靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，自製造商預設數值{0,0,0}分別調整至該些預定數值，諸如屬性數值{1,1,0}。在另一範例中，記憶體控制器110可將上述至少一寫入加速器靜態參數SPWB，諸如配置描述符中的靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，自製造商 預設數值{0,0,0}分別調整至該些預定數值，諸如屬性數值{01h,01h,400h}。
如表二所示，配置描述符可包含有裝置描述符中的某些參數，諸如表一所示之靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits，以供指示可被配置的參數。在步驟S11中，主機裝置50可將查詢要求(query request)通用快閃儲存協定資訊單元(UFS protocol information unit,UPIU)傳送至記憶體控制器110以將攜帶有寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}(例如靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits)的配置描述符寫入至隨機存取記憶體116的參數區域116P中，以通知記憶體控制器110上述至少一寫入加速器靜態參數SPWB的至少一預定數值(例如寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}之各自的預定數值)，諸如靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits。
Figure 113100022-A0305-12-0022-5
Figure 113100022-A0305-12-0023-6
Figure 113100022-A0305-12-0024-7
表三繪示了涉及該方法的幾何描述符(geometry descriptor)中的某些參數的範例，其中幾何描述符可用以在偏移{4Fh,54h,55h,56h}分別攜帶參數dWriteBoosterBufferMaxNAllocUnits、bWriteBoosterBufferCapAdjFac、bSupportedWriteBoosterBufferUserSpaceReductionTypes與bSupportedWriteBoosterBufferTypes，但是本發明不限於此。在某些範例中，表三所示之表內容可以變化。典型地來說，幾何描述符可以是裝置特定(device specific)，並且可以預先決定幾何描述符中的該些參數的數值，尤其是，在記憶體裝置100的製造之後，幾何描述符中的該些參數的數值可決定為某些屬性數值。記憶體控制器110可將幾何描述符自非揮發性記憶體120內的預定區域(例如系統區域)加載至隨機存取記憶體116內的參數區域116P，並為主機裝置50來將參數區域116P中的幾何描述符控制為唯讀(read-only)。舉例來說，倘若主機裝置50已經被設計而能夠根據幾何描述符來決定針對寫入加速器功能的記憶體裝置100的功能的話，則主機裝置50可傳送一查詢要求通用快閃儲存協定資訊單元來要求讀取幾何描述符，並可根據幾何描述符中的一個或多個參數來進行步驟S11。
幾何描述符中的一個或多個參數可包含有表三所示之最後兩個參數以及第一個參數，諸如參數bSupportedWriteBoosterBufferUserSpaceReductionTypes、bSupportedWriteBoosterBufferTypes與dWriteBoosterBufferMaxNAllocUnits。舉例來說，記憶體控制器110可利用參數bSupportedWriteBoosterBufferUserSpaceReductionTypes來通知主機裝置50針對寫入加速器靜態參數SPWB(1)(例如靜態參數bWriteBoosterBufferType)的功能， 並利用參數dWriteBoosterBufferMaxNAllocUnits來通知主機裝置50針對寫入加速器靜態參數SPWB(2)(例如靜態參數dNumSharedWriteBoosterBufferAllocUnits)的功能。此外，主機裝置50可進行步驟S11以根據參數bSupportedWriteBoosterBufferUserSpaceReductionTypes來嘗試配置寫入加速器靜態參數SPWB(0)(例如靜態參數bWriteBoosterBufferPreserveUserSpaceEn)，根據參數bSupportedWriteBoosterBufferTypes來嘗試配置寫入加速器靜態參數SPWB(1)(例如靜態參數bWriteBoosterBufferType)，並根據參數dWriteBoosterBufferMaxNAllocUnits來嘗試配置寫入加速器靜態參數SPWB(2)(例如靜態參數dNumSharedWriteBoosterBufferAllocUnits)，其中記憶體控制器110可進行步驟S12以設置主機裝置50所要求的寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}(例如靜態參數bWriteBoosterBufferPreserveUserSpaceEn、bWriteBoosterBufferType與dNumSharedWriteBoosterBufferAllocUnits)之各自的初始數值，但是本發明不限於此。舉例來說，倘若主機裝置50嘗試將寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}配置為對應於記憶體裝置100之不支援功能的不支援數值時，記憶體控制器110可適應性地調整寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}，尤其是，可分別根據寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}的預設數值來設置寫入加速器靜態參數{SPWB(0),SPWB(1),SPWB(2)}的初始數值。
根據某些實施例，記憶體控制器110可預先將表三所示之參數的任一個不同組合儲存至非揮發性記憶體120中。舉例來說，bSupportedWriteBoosterBufferUserSpaceReductionTypes=01h以及bSupportedWriteBoosterBufferTypes=01h。又例如，bSupportedWriteBoosterBufferUserSpaceReductionTypes=02h以及 bSupportedWriteBoosterBufferTypes=02h。又例如，bSupportedWriteBoosterBufferUserSpaceReductionTypes=00h以及bSupportedWriteBoosterBufferTypes=00h。
第4圖為依據本發明一實施例之該方法的運行參數配置控制方案的示意圖。
在步驟S21中，於記憶體裝置100的通用快閃儲存互連層(UFS interconnect layer,UIC)/通用快閃儲存傳輸協定層(UFS transport protocol layer,UTP)初始化階段中，記憶體控制器110可進行對應於通用快閃儲存互連層/通用快閃儲存傳輸協定層初始化階段的初始化，尤其是，在通用快閃儲存互連層/通用快閃儲存傳輸協定層初始化階段中進行硬體初始化並建立主機裝置50與記憶體控制器110之間的連結(為簡潔起見，標記為“UIC/UTP層初始化階段”)。
在步驟S22中，於開機眾所周知邏輯單元(well-known LU,W-LU)就緒階段中，主機裝置50可讀取針對通用快閃儲存通訊架構的一開機代碼以進行針對通用快閃儲存通訊架構的主機初始化(為簡潔起見，標記為“開機眾所周知邏輯單元就緒階段”)。
在步驟S23中，於記憶體裝置100的應用層初始化階段中，記憶體控制器110可進行對應於應用層初始化階段的初始化，尤其是，可對記憶體控制器110內之運行在微處理器112上的至少一快閃轉換層(flash translation layer,FTL)控制模組以及非揮發性記憶體120內的複數個非揮發性記憶體元件122-2、122-2、...與122-N進行初始化操作(為簡潔起見，標記為“應用層初始化階段”)， 其中上述至少一快閃轉換層控制模組可用以控制邏輯至實體位址映射操作、讀取操作、寫入操作、抹除操作、垃圾回收操作等等，但是本發明不限於此。
在步驟S24中，當完成記憶體裝置100的裝置初始化時，記憶體控制器110可進入裝置初始化完成階段，以允許主機裝置50透過記憶體控制器110來存取非揮發性記憶體120，其中記憶體裝置100已準備好服務主機裝置50。
在步驟S25中，當需要時，記憶體裝置100內的記憶體控制器110可適應性地調整一個或多個寫入加速器旗標(flag)，諸如寫入加速器功能的複數個寫入加速器旗標之中的一個或多個旗標(為簡潔起見，標記為“裝置適應性地調整寫入加速器旗標”)。舉例來說，運行在記憶體控制110內之微處理器112上的至少一協定層控制模組可用以控制記憶體控制器110以適應性地調整一個或多個寫入加速器旗標(例如該複數個寫入加速器旗標之中的一個或多個旗標)，但是本發明不限於此。因此，於記憶體裝置100的運行期間，記憶體控制器110可適應性地調整該複數個寫入加速器旗標。
為了更好的理解，該方法可藉由第4圖所示之工作流程來闡明，但是本發明不限於此。根據某些實施例，一個或多個步驟可於第4圖所示之工作流程中增加、刪除或修改。
Figure 113100022-A0305-12-0028-8
Figure 113100022-A0305-12-0029-9
表四繪示了涉及該方法的複數個寫入加速器旗標的範例，其中該複數個寫入加速器旗標可包含有分別對應於識別編號(identifier number,IDN){0Eh,0Fh,10h}的旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}，但是本發明不限於此。在某些範例中，表四所示之表內容可以變化。
Figure 113100022-A0305-12-0029-10
Figure 113100022-A0305-12-0030-11
表五繪示了相對於時間來說的複數個寫入加速器旗標之變化的範例，其中記憶體控制器110可適應性地調整該複數個寫入加速器旗標(例如旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate})，以及符號“...”可指示某些表內容可以被刪除，但是本發明不限於此。在某些實施例中，表五所示之表內容可以變化。記憶體控制器110可在初始時間點t0時(例如於裝置初始化的期間)將旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}的初始數值設置為{0,0,0}。此外，記憶體控制器110可進行步驟S25多次來分別在後續時間點{t1,t2,t3,t4,t5,t6,...}時將旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}調整為{{1,1,1},{0,1,1},{1,1,1},{1,0,0},{1,1,1},{0,1,1},...}，其中藉由記憶體控制器110來應用於旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}的調整可取決於記憶體裝置100的最新狀態及/或來自主機裝置50之針對寫入加速器功能的任一個寫入加速器相關要求(倘若主機裝置50已經被設計而能夠進行針對寫入加速器功能的相關控制)。
Figure 113100022-A0305-12-0030-12
Figure 113100022-A0305-12-0031-13
表六繪示了相對於時間來說的複數個寫入加速器旗標之變化的另一範例，其中記憶體控制器110可適應性地調整該複數個寫入加速器旗標(例如旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate})，以及符號“...”可指示某些表內容可以被刪除，但是本發明不限於此。在某些實施例中，表六所示之表內容可以變化。記憶體控制器110可在初始時間點t0時(例如於裝置初始化的期間)將旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}的初始數值設置為{1,1,1}。此外，記憶體控制器110可進行步驟S25多次來分別在後續時間點{t1,t2,t3,t4,t5,t6,...}時將旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}調整為{{0,1,1},{1,1,1},{1,0,0},{1,1,1},{0,1,1},...}，其中藉由記憶體控制器110來應用於旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate}的調整可取決於記憶體裝置100的最新狀態及/或來自主機裝置50之針對寫入加速器功能的任一個寫入加速器相關要求(倘若主機裝置50已經被設計而能夠進行針對寫入加速器功能的相關控制)。
根據某些實施例，主機裝置50可代表對應於具有不同功能之不同通用快閃儲存平台的不同主機裝置{50}中的任一個主機裝置，其中主機裝置{50}中的某些主機裝置可具有對應於較舊通用快閃儲存版本(例如通用快閃儲存2.1)的有限功能及/或不支援寫入加速器功能的相關控制。在記憶體控制器110的控制 下，無論主機裝置50是否支援寫入加速器功能的相關控制，記憶體裝置100皆可適當地操作以增強寫入效能。舉例來說，倘若主機裝置50支援寫入加速器功能的相關控制的話，則記憶體控制器110可選擇性地將上述至少一寫入加速器靜態參數SPWB的至少一初始數值設置為主機裝置50所要求的數值或調整上述至少一寫入加速器靜態參數SPWB，在記憶體裝置100之最新開機事件之後第一次進行步驟S25時藉由將該複數個寫入加速器旗標設置為主機裝置50所要求的{1,1,1}或{0,0,0}來選擇性地啟用或停用(disable)寫入加速器功能，並且於記憶體裝置100的運行期間另進行步驟S25多次來適應性地調整該複數個寫入加速器旗標，以最佳化記憶體裝置100的整體效能；否則，記憶體控制器110可根據上述至少一預設數值來自動地設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，而無需依賴主機裝置50，在記憶體裝置100之最新開機事件之後第一次進行步驟S25時藉由將該複數個寫入加速器旗標設置為{1,1,1}來自動地啟用寫入加速器功能，以增強寫入效能，並且於記憶體裝置100的運行期間另進行步驟S25多次來適應性地調整該複數個寫入加速器旗標，以最佳化記憶體裝置100的整體效能。
對於主機裝置50不支援寫入加速器功能之相關控制的案例來說，由於記憶體控制器110能夠自動地啟用寫入加速器功能，因此根據該方法來操作的記憶體控制器110可增強寫入效能。對於主機裝置50支援寫入加速器功能之相關控制的案例來說，由於記憶體控制器110能夠進行主機裝置50所要求的參數設置，而無需被設計以強制地進行在第二資料接收模式中的資料接收，因此根據該方法來操作的記憶體控制器110可允許主機裝置50來管理寫入加速器緩衝器的使用壽命。在運行時，無論主機裝置50是否支援寫入加速器功能的相關控制，記憶體控制器110可動態地管理寫入加速器切換與刷新時序，舉例來說，藉由調 整該複數個寫入加速器旗標(例如旗標{fWriteBoosterEn,fWriteBoosterBufferFlushEn,fWriteBoosterBufferFlushDuringHibernate})，尤其是，在步驟S25中基於記憶體裝置100的最新狀態來適應性地配置該複數個寫入加速器旗標，以增強寫入效能或維持寫入加速器緩衝器的使用壽命。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
第5圖為依據本發明一實施例之該方法的工作流程的示意圖。
在步驟S31中，記憶體控制器110可設置記憶體裝置100之寫入加速器功能的至少一寫入加速器靜態參數SPWB，尤其是，將上述至少一寫入加速器靜態參數SPWB儲存至非揮發性記憶體120中，以供記憶體控制器110進一步的使用。舉例來說，倘若主機裝置50支援寫入加速器功能的相關控制的話，則記憶體控制器110可根據第3圖所示之工作流程來操作，以選擇性地將上述至少一寫入加速器靜態參數SPWB的至少一初始數值設置為主機裝置50所要求的數值及/或調整上述至少一寫入加速器靜態參數SPWB；否則，記憶體控制器110可根據至少一預設數值來設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，而無需依賴主機裝置50。
對於主機裝置50不支援寫入加速器功能之相關控制的案例來說，記憶體控制器110可設置記憶體裝置100之寫入加速器功能的至少一寫入加速器靜態參數SPWB，而無需依賴藉由主機裝置50所進行的針對寫入加速器功能的任一個控制。舉例來說，記憶體控制器110可設置記憶體裝置100之寫入加速器功能的至少一寫入加速器靜態參數SPWB，而無需接收來自主機裝置50之針對寫入加速器功能的任一個主機要求。
在步驟S32中，記憶體控制器110可進行對應於記憶體裝置100之至少一初始化階段的裝置初始化，其中上述至少一初始化階段可包含有第一初始化階段(例如通用快閃儲存互連層/通用快閃儲存傳輸協定層初始化階段)以及在第一初始化階段之後的至少一其它初始化階段(例如應用層初始化階段)。此外，記憶體控制器110可在第一初始化階段(例如通用快閃儲存互連層/通用快閃儲存傳輸協定層初始化階段)中進行硬體初始化以及建立主機裝置50與記憶體控制器110之間的連結，並在上述至少一其它初始化階段(例如應用層初始化階段)中進行其它初始化(例如上述至少一快閃轉換層控制模組的快閃轉換層初始化以及非揮發性記憶體120內的複數個非揮發性記憶體元件122-1、122-2、...與122-N的非揮發性記憶體初始化)，以控制記憶體裝置100來完成對應於上述至少一初始化階段的裝置初始化。舉例來說，無論主機裝置50是否支援寫入加速器功能的相關控制，記憶體控制器110皆可根據第4圖所示之工作流程來操作，以完成對應於上述至少一初始化階段的裝置初始化。
在步驟S33中，在完成對應於上述至少一初始化階段的裝置初始化(為簡潔起見，標記為“完成裝置初始化”)之後，記憶體控制器110可進行至少一適應性旗標設置操作，以設置寫入加速器功能之複數個寫入加速器旗標之中的至少一寫入加速器旗標。舉例來說，上述至少一寫入加速器旗標可包含有作為寫入加速器功能之寫入加速器切換(switch)的第一寫入加速器旗標(例如旗標fWriteBoosterEn)、作為寫入加速器功能之寫入加速器刷新切換(flush switch)的第二寫入加速器旗標(例如旗標fWriteBoosterBufferFlushEn)以及作為寫入加速器功能之寫入加速器休眠狀態刷新切換(hibernate-state-flush switch)的第三寫入加速器旗標(例如旗標fWriteBoosterBufferFlushDuringHibernate)。上述至少一 適應性旗標設置操作可包含有：(1)記憶體控制器110可設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)以預設啟用寫入加速器功能；(2)記憶體控制器110可設置第二寫入加速器旗標(例如旗標fWriteBoosterBufferFlushEn)以預設啟用寫入加速器功能的緩衝器刷新；以及(3)記憶體控制器110可設置第三寫入加速器旗標(例如旗標fWriteBoosterBufferFlushDuringHibernate)以預設啟用寫入加速器功能的休眠狀態緩衝器刷新；但是本發明不限於此。舉例來說，倘若主機裝置50支援寫入加速器功能的相關控制的話，則記憶體控制器110可根據來自主機裝置50之針對寫入加速器功能的至少一主機要求來設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)、第二寫入加速器旗標(例如旗標fWriteBoosterBufferFlushEn)以及第三寫入加速器旗標(例如旗標fWriteBoosterBufferFlushDuringHibernate)之各自的初始數值。
尤其是，對於主機裝置50不支援寫入加速器功能的相關控制的情況來說，記憶體控制器110可設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)來預設啟用寫入加速器功能，而無需依賴主機裝置50所進行的針對寫入加速器功能的任一個控制。舉例來說，記憶體控制器110可設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)以預設啟用寫入加速器功能，而無需自主機裝置50接收針對寫入加速器功能的任一個主機要求。此外，記憶體控制器110可設置第二寫入加速器旗標(例如旗標fWriteBoosterBufferFlushEn)以預設啟用寫入加速器功能的緩衝器刷新，而無需依賴主機裝置50所進行的針對寫入加速器功能的任一個控制。舉例來說，記憶體控制器110可設置第二寫入加速器旗標(例如旗標fWriteBoosterBufferFlushEn)以預設啟用寫入加速器功能的緩衝器刷新，而無需 自主機裝置50接收針對寫入加速器功能的任一個主機要求。此外，記憶體控制器110可設置第三寫入加速器旗標(例如旗標fWriteBoosterBufferFlushDuringHibernate)以預設啟用寫入加速器功能的休眠狀態緩衝器刷新，而無需依賴主機裝置50所進行的針對寫入加速器功能的任一個控制。舉例來說，記憶體控制器110可設置第三寫入加速器旗標(例如旗標fWriteBoosterBufferFlushDuringHibernate)以預設啟用寫入加速器功能的休眠狀態緩衝器刷新，而無需自主機裝置50接收針對寫入加速器功能的任一個主機要求。
為了更好的理解，該方法可藉由第5圖所示之工作流程來闡明，但是本發明不限於此。根據某些實施例，一個或多個步驟可於第5圖所示之工作流程中增加、刪除或修改。舉例來說，如第4圖工作流程所示，當完成記憶體裝置100的裝置初始化時，記憶體控制器110可進入裝置初始化完成階段，並可在裝置初始化階段中進行步驟S33多次。尤其是，倘若主機裝置50支援寫入加速器功能的相關控制的話，則記憶體控制器110可在記憶體裝置100之最新開機事件之後第一次進行步驟S33時藉由將該複數個寫入加速器旗標設置為主機裝置50所要求的{1,1,1}或{0,0,0}來選擇性地啟用或停用寫入加速器功能，並且於記憶體裝置100的運行期間另進行步驟S33多次來適應性地調整該複數個寫入加速器旗標，以最佳化記憶體裝置100的整體效能；否則，記憶體控制器110可根據上述至少一預設數值來自動地設置上述至少一寫入加速器靜態參數SPWB的至少一初始數值，而無需依賴主機裝置50，在記憶體裝置100之最新開機事件之後第一次進行步驟S33時藉由將該複數個寫入加速器旗標設置為{1,1,1}來自動地啟用寫入加速器功能，以增強寫入效能，並且於記憶體裝置100的運行期間另進行步驟S33多次來適應性地調整該複數個寫入加速器旗標，以最佳化記憶體裝置100的整體 效能。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
根據某些實施例，主機裝置50可代表對應於具有不同功能之不同通用快閃儲存平台的不同主機裝置{50}中的任一個主機裝置，諸如主機裝置#1、主機裝置#2等等。舉例來說，當記憶體控制器110內的傳輸介面電路118係耦接於主機裝置#1(例如不支援寫入加速器功能之相關控制的主機裝置50)時，記憶體控制器110可設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)以預設啟用寫入加速器功能。又例如，當記憶體控制器110內的傳輸介面電路118係耦接於主機裝置#2(例如支援寫入加速器功能之相關控制的主機裝置50)時，記憶體控制器110可根據來自主機裝置#2之針對寫入加速器功能的至少一主機要求來設置第一寫入加速器旗標(例如旗標fWriteBoosterEn)以啟用寫入加速器功能。為簡潔起見，對於該些實施例的類似內容在此不再重複詳細描述。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
S31~S33:步驟

Claims (13)

  1. 一種借助自動參數設置來進行一預定通訊架構中的一記憶體裝置的存取管理的方法，該方法係應用於該記憶體裝置的一記憶體控制器，該記憶體裝置包含有該記憶體控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該至少一非揮發性記憶體元件包含有複數個區塊，該方法包含有： 利用該記憶體控制器來設置該記憶體裝置的一寫入加速器功能的至少一寫入加速器靜態參數，以供設置該記憶體裝置的該寫入加速器功能中所提供的一寫入加速器緩衝器，而無需依賴藉由一主機裝置所進行的針對該寫入加速器功能的任一個控制； 利用該記憶體控制器來進行對應於該記憶體裝置的至少一初始化階段的裝置初始化，以供在完成對應於該至少一初始化階段的該裝置初始化之後選擇性地進行該寫入加速器緩衝器之操作；以及 在完成對應於該至少一初始化階段的該裝置初始化之後，進行針對該寫入加速器緩衝器之至少一適應性旗標設置操作以設置該寫入加速器功能的複數個寫入加速器旗標之中的至少一寫入加速器旗標，其中該至少一寫入加速器旗標包含有作為該寫入加速器功能的一寫入加速器切換的一第一寫入加速器旗標，以及該至少一適應性旗標設置操作包含有： 設置該第一寫入加速器旗標以預設啟用該寫入加速器功能，而無需依賴藉由該主機裝置所進行的針對該寫入加速器功能的任一個控制。
  2. 如申請專利範圍第1項所述之方法，其中利用該記憶體控制器來設置該記憶體裝置的該寫入加速器功能的該至少一寫入加速器靜態參數的步驟另包含有： 利用該記憶體控制器來設置該記憶體裝置的該寫入加速器功能的該至少一寫入加速器靜態參數，而無需自該主機裝置接收針對該寫入加速器功能的任一個主機要求。
  3. 如申請專利範圍第1項所述之方法，其中利用該記憶體控制器來設置該記憶體裝置的該寫入加速器功能的該至少一寫入加速器靜態參數的步驟另包含有： 利用該記憶體控制器來設置該記憶體裝置的該寫入加速器功能的該至少一寫入加速器靜態參數，並將該至少一寫入加速器靜態參數儲存至該非揮發性記憶體中，以供該記憶體控制器進一步的使用。
  4. 如申請專利範圍第1項所述之方法，其中設置該第一寫入加速器旗標以預設啟用該寫入加速器功能的步驟另包含有： 設置該第一寫入加速器旗標以預設啟用該寫入加速器功能，而無需自該主機裝置接收針對該寫入加速器功能的任一個主機要求。
  5. 如申請專利範圍第1項所述之方法，其中該至少一寫入加速器旗標另包含有作為該寫入加速器功能的一寫入加速器刷新切換的一第二寫入加速器旗標，以及該至少一適應性旗標設置操作另包含有： 設置該第二寫入加速器旗標以預設啟用該寫入加速器功能的緩衝器刷新。
  6. 如申請專利範圍第5項所述之方法，其中設置該第二寫入加速器旗標以預設啟用該寫入加速器功能的該緩衝器刷新的步驟另包含有： 設置該第二寫入加速器旗標以預設啟用該寫入加速器功能的該緩衝器刷新，而無需依賴藉由該主機裝置所進行的針對該寫入加速器功能的任一個控制。
  7. 如申請專利範圍第5項所述之方法，其中設置該第二寫入加速器旗標以預設啟用該寫入加速器功能的該緩衝器刷新的步驟另包含有： 設置該第二寫入加速器旗標以預設啟用該寫入加速器功能的該緩衝器刷新，而無需自該主機裝置接收針對該寫入加速器功能的任一個主機要求。
  8. 如申請專利範圍第1項所述之方法，其中該至少一初始化階段包含有一第一初始化階段以及在該第一初始化階段之後的至少一其它初始化階段；以及該記憶體控制器係用以在該第一初始化階段中進行硬體初始化，並係用以在該至少一其它初始化階段中進行其它初始化，以控制該記憶體裝置來完成對應於該至少一初始化階段的該裝置初始化。
  9. 如申請專利範圍第8項所述之方法，其中該記憶體控制器係用以在該第一初始化階段中建立該主機裝置與該記憶體控制器之間的一連結。
  10. 如申請專利範圍第1項所述之方法，其中因應該記憶體控制器內的一傳輸介面電路耦接於該主機裝置，該記憶體控制器係用以設置該第一寫入加速器旗標以預設啟用該寫入加速器功能；以及因應該記憶體控制器內的該傳輸介面電路耦接於另一主機裝置，該記憶體控制器係用以設置該第一寫入加速器旗標以根據來自該另一主機裝置的針對該寫入加速器功能的至少一主機要求來啟用該寫入加速器功能。
  11. 一種記憶體裝置的記憶體控制器，該記憶體裝置包含有該記憶體控制器以及一非揮發性記憶體，該非揮發性記憶體包含有至少一非揮發性記憶體元件，該至少一非揮發性記憶體元件包含有複數個區塊，該記憶體控制器包含有： 一處理電路，用以根據來自一主機裝置的複數個主機命令來控制該記憶體控制器，以允許該主機裝置透過該記憶體控制器來存取該非揮發性記憶體，其中該處理電路係用以借助自動參數設置來進行一預定通訊架構中的該記憶體裝置的存取管理； 其中： 該記憶體控制器設置該記憶體裝置的一寫入加速器功能的至少一寫入加速器靜態參數，以供設置該記憶體裝置的該寫入加速器功能中所提供的一寫入加速器緩衝器，而無需依賴藉由該主機裝置所進行的針對該寫入加速器功能的任一個控制； 該記憶體控制器進行對應於該記憶體裝置的至少一初始化階段的裝置初始化，以供在完成對應於該至少一初始化階段的該裝置初始化之後選擇性地進行該寫入加速器緩衝器之操作；以及 在完成對應於該至少一初始化階段的該裝置初始化之後，該記憶體控制器進行針對該寫入加速器緩衝器之至少一適應性旗標設置操作以設置該寫入加速器功能的複數個寫入加速器旗標之中的至少一寫入加速器旗標，其中該至少一寫入加速器旗標包含有作為該寫入加速器功能的一寫入加速器切換的一第一寫入加速器旗標，以及該至少一適應性旗標設置操作包含有： 設置該第一寫入加速器旗標以預設啟用該寫入加速器功能，而無需依賴藉由該主機裝置所進行的針對該寫入加速器功能的任一個控制。
  12. 一種記憶體裝置，其包含有申請專利範圍第11項所述之記憶體控制器，其中該記憶體裝置包含有： 該非揮發性記憶體，用以儲存資訊；以及 該記憶體控制器，耦接於該非揮發性記憶體，並且用以控制該記憶體裝置的操作。
  13. 一種電子裝置，其包含有申請專利範圍第12項所述之記憶體裝置，並且另包含有： 該主機裝置，耦接於該記憶體裝置，其中該主機裝置包含有： 至少一處理器，用以控制該主機裝置的操作；以及 一電源供應電路，耦接於該至少一處理器，並且用以提供電源給該至少一處理器以及該記憶體裝置； 其中該記憶體裝置提供儲存空間給該主機裝置。
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