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TWI883245B - 半導體元件 - Google Patents

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TWI883245B
TWI883245B TW110130043A TW110130043A TWI883245B TW I883245 B TWI883245 B TW I883245B TW 110130043 A TW110130043 A TW 110130043A TW 110130043 A TW110130043 A TW 110130043A TW I883245 B TWI883245 B TW I883245B
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TW
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spacer
disposed
insulating layer
electrode
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TW110130043A
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TW202209677A (zh
Inventor
廉涇植
鄭永天
Original Assignee
南韓商三星電子股份有限公司
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Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
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Abstract

一種半導體元件包含第一閘極電極結構，所述第一閘極電極結構具有位於基底上的第一閘極絕緣層及位於第一閘極絕緣層上的第一閘極電極。第一間隔件結構包含位於第一閘極電極結構的側壁上的第一間隔件及第二間隔件。第一間隔件安置於第二間隔件與第一閘極電極之間。源極/汲極區安置於第一閘極電極結構的相對側上。第一閘極電極包含：第一閘極電極的下部部分、第一閘極電極的上部部分，所述上部部分安置於第一閘極電極的下部部分上，且第一間隔件安置於第一閘極電極的上部部分的側壁上而不安置於第一閘極電極的下部部分的側壁上。

Description

半導體元件
相關申請案的交叉參考
本申請案主張2020年8月18日在韓國智慧財產局(Korean Intellectual Property Office)申請的韓國專利申請案第10-2020-0103022號的優先權，其揭露內容以全文引用的方式併入本文中。
本揭露是關於一種半導體元件，且更具體言之是關於一種多晶半導體層包含於閘極電極中的半導體元件及其製造方法。
隨著MOS電晶體的特徵大小減小，閘極長度及形成於閘極下方的通道的長度亦減小。因此，正進行增大閘極與通道之間的電容且增強MOS電晶體的操作特性的研究。
主要用作閘極絕緣層的氧化矽層的厚度已減小且接近達到電特性的物理極限。因此，氧化矽層不可再製得更薄同時維持其所需的物理特性。因此，為了替代習知氧化矽層，正積極地進行關於具有高介電常數的高介電層的研究。高介電層可減小閘極電極與通道區之間的漏電流，同時維持較薄的等效氧化物層厚度。
此外，主要用作閘極材料的多晶矽具有比大部分金屬更 高的電阻。因此，用金屬閘極電極替換或用同時使用多晶矽閘極電極及金屬閘極電極的堆疊層結構替換多晶矽閘極電極。
一種半導體元件包含第一閘極電極結構，其包含安置於基底上的第一閘極絕緣層及安置於第一閘極絕緣層上的第一閘極電極。包含第一間隔件及第二間隔件的第一間隔件結構安置於第一閘極電極結構的側壁上。第一間隔件安置於第二間隔件與第一閘極電極之間。源極/汲極區安置於第一閘極電極結構的兩側上。第一閘極電極包含：第一閘極電極的下部部分、第一閘極電極的上部部分，所述上部部分安置於第一閘極電極的下部部分上，且第一間隔件安置於第一閘極電極的上部部分的側壁上。第一間隔件自第一閘極電極的下部部分的側壁略去。
半導體元件包含第一閘極電極結構，其安置於基底的第一區域上且包含第一閘極絕緣層及安置於第一閘極絕緣層上的第一閘極電極。第一間隔件與第一閘極電極接觸，所述第一間隔件位於第一閘極電極的側壁上。第二閘極電極結構安置於基底的第二區域中且包含第二閘極絕緣層及安置於第二閘極絕緣層上的第二閘極電極。第二間隔件與第二閘極電極接觸，所述第二間隔件位於第二閘極電極的側壁上。第一閘極絕緣層包含與第二閘極絕緣層相同的材料，且自第一閘極絕緣層的上部面至第一間隔件的最下部部分的高度大於自第二閘極絕緣層的上部面至第二間隔件的最下部部分的高度。
半導體元件包含第一閘極電極結構，其安置於基底的第 一區域上且包含依序堆疊在基底上的第一閘極絕緣層、第一金屬閘極電極以及第一多晶矽電極。包含第一間隔件及第二間隔件的第一間隔件結構安置於第一閘極電極結構的側壁上。第一間隔件安置於第二間隔件與第一多晶矽電極之間且與第一金屬閘極電極的上部面間隔開。第二閘極電極結構安置於基底的第二區域中且包含依序堆疊在基底上的第二閘極絕緣層、第二金屬閘極電極以及第二多晶矽電極。第二間隔件結構包含安置於第二閘極電極結構的側壁上的第三間隔件及第四間隔件。第三間隔件安置於第四間隔件與第二多晶矽電極之間且與第二金屬閘極電極的上部面接觸。第一閘極電極結構的高度大於第二閘極電極結構的高度。
100:基底
105:元件隔離層
110:第一閘極絕緣層
110p:第一預閘極絕緣層
111:第一介面層
111p:第一預介面層
112:第一高介電常數絕緣層
112p:第一預高介電常數絕緣層
115:第一閘極電極結構
115CH:第一半導體通道層
120:第一金屬閘極電極
120_S、130_S、220_S:側壁
120BS、220BS:下部面
120p:第一預金屬閘極電極
120US、220US:上部面
130:第一多晶半導體電極
130p:第一預多晶半導體層
140:第一間隔件結構
141:第一_1間隔件
142:第一_2間隔件
143:第一_3間隔件
145:第一閘極罩幕圖案
145p:第一預閘極罩幕
150:第一源極/汲極區
151:第一低濃度雜質區
152:第一高濃度雜質區
152P:第一磊晶半導體圖案
210:第二閘極絕緣層
210p:第二預閘極絕緣層
211:第二介面層
211p:第二預介面層
212:第二高介電常數絕緣層
212p:第二預高介電常數絕緣層
215:第二閘極電極結構
215CH:第二半導體通道層
220:第二金屬閘極電極
220p:第二預金屬閘極電極
230:第二多晶半導體電極
230BP:下部部分
230BP_S:下部側壁
230p:第二預多晶半導體層
230p_R:剩餘部分
230UP:上部部分
230UP_S:上部側壁
240:第二間隔件結構
241:第二_1間隔件
241LMP:最下部部分
242:第二_2間隔件
243:第二_3間隔件
245:第二閘極罩幕圖案
245p:第二預閘極罩幕
250:第二源極/汲極區
251:第二低濃度雜質區
252:第二高濃度雜質區
252P:第二磊晶半導體圖案
G1:第一閘極堆疊
G2:第二閘極堆疊
H11、H12、H13、H21、H22、H23、H23a、H23b:高度
I:第一區域
II:第二區域
MASK:罩幕圖案
P:部分
t11、t12:厚度
W11、W12:寬度
本揭露的上述及其他態樣及特徵將藉由參考隨附圖式詳細描述其例示性實施例而變得更顯而易見，其中：圖1為示出根據本揭露的實施例的半導體元件的圖式。
圖2及圖3為圖1的部分P的放大視圖。
圖4為示出根據本揭露的實施例的半導體元件的圖式。
圖5為圖4的部分P的放大視圖。
圖6為示出根據本揭露的實施例的半導體元件的圖式。
圖7為圖6的部分P的放大視圖。
圖8為示出根據本揭露的實施例的半導體元件的圖式。
圖9為示出根據本揭露的實施例的半導體元件的圖式。
圖10為示出根據本揭露的實施例的半導體元件的圖式。
圖11為示出根據本揭露的實施例的半導體元件的圖式。
圖12為示出根據本揭露的實施例的半導體元件的圖式。
圖13為示出根據本揭露的實施例的半導體元件的圖式。
圖14至圖20為示出根據本揭露的實施例的製造半導體元件的方法的中間步驟的圖式。
在描述圖式中所示出的本揭露的例示性實施例中，為清晰起見而使用特定術語。然而，本揭露不意欲限於如此選擇的特定術語，且應理解，每一特定元素包含以類似方式操作的所有技術等效物。
圖1為示出根據本揭露的實施例的半導體元件的圖式。圖2及圖3為分別將圖1的部分P放大的例示性圖式。
參考圖1至圖3，根據本揭露的實施例的半導體元件可包含第一閘極電極結構115及第二閘極電極結構215。
基底100可包含第一區域I及第二區域II。第一區域I及第二區域II可為彼此間隔開的區域或可為彼此連接的區域。
舉例而言，第一區域I及第二區域II可為高壓操作區。舉例而言，第一區域I及第二區域II可為低壓操作區。舉例而言，第一區域I及第二區域II中的一者可為高壓操作區，且另一者可為低壓操作區。
舉例而言，第一區域I及第二區域II可為PMOS形成區。舉例而言，第一區域I或第二區域II可為PMOS形成區。舉例而言，第一區域I及第二區域II中的一者可為PMOS形成區，且另一者可為NMOS形成區。
基底100可為矽基底或絕緣體上矽(silicon-on-insulator；SOI)。基底100可包含(但不必限於包含)矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵。在以下解釋中，基底100將解釋為矽基底。
元件隔離層105可安置於基底100上。元件隔離層105可界定主動區。元件隔離層105可形成為淺溝渠隔離(shallow trench isolation；STI)結構，其具有極佳元件隔離特徵，佔據較小面積且因此極適用於高度整合。
元件隔離層105可包含例如氧化矽、氮化矽、氮氧化矽以及其組合中的至少一者。雖然元件隔離層105繪示為單層，但此僅為解釋方便起見，且實施例不必限於此。
第一閘極堆疊G1可安置於基底100的第一區域I中。第一閘極堆疊G1可包含第一閘極電極結構115、第一間隔件結構140以及第一閘極罩幕圖案145。
第一閘極電極結構115可包含第一閘極絕緣層110、第一金屬閘極電極120以及第一多晶半導體電極130。
第一閘極絕緣層110可安置於基底100上。第一閘極絕緣層110可包含依序安置於基底100上的第一介面層111及第一高介電常數絕緣層112。
第一介面層111可安置於基底100與第一高介電常數絕緣層112之間。第一介面層111可包含例如(但不必限於包含)氧化矽層。第一介面層111可取決於其上形成有第一介面層111的基底100的材料而變化。
第一高介電常數絕緣層112可包含例如具有比氧化矽更高的介電常數的高介電常數材料。高介電常數材料可包含例如以下中的一或多者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
第一金屬閘極電極120可安置於第一閘極絕緣層110上。第一金屬閘極電極120可包含彼此相對的下部面120BS及上部面120US。第一金屬閘極電極120可包含連接第一金屬閘極電極120的下部面120BS及第一金屬閘極電極120的上部面120US的側壁120_S。第一金屬閘極電極120的下部面120BS可面向第一閘極絕緣層110。
根據本揭露的一些實施例，第一高介電常數絕緣層112並不沿著第一金屬閘極電極120的側壁120_S延伸。舉例而言，第一高介電常數絕緣層112並不覆蓋第一金屬閘極電極120的側壁120_S。
第一金屬閘極電極120可包含例如氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、氮化鉭鈦(TaTiN)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鎢(WN)、釕(Ru)、鈦鋁(TiAl)、碳氮化鈦鋁(TiAlC-N)、碳化鈦鋁(TiAlC)、碳化鈦(TiC)、碳氮化鉭(TaCN)、鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鎳鉑(Ni-Pt)、鈮(Nb)、氮化鈮(NbN)、碳化鈮(NbC)、鉬(Mo)、氮化鉬(MoN)、碳化鉬(MoC)、碳化鎢(WC)、銠(Rh)、鈀(Pd)、銥(Ir)、鋨(Os)、銀(Ag)、金(Au)、鋅(Zn)、釩(V)以及 其組合中的至少一者。
第一多晶半導體電極130可安置於第一金屬閘極電極120上。根據本揭露的一些實施例，第一高介電常數絕緣層112並不沿著第一多晶半導體電極130的側壁130_S延伸。舉例而言，第一高介電常數絕緣層112並不覆蓋第一多晶半導體電極130的側壁130_S。
第一多晶半導體電極130可包含多晶半導體材料，且可包含例如(但不必限於包含)多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、摻有雜質的多晶矽、摻有雜質的多晶矽鍺以及其組合。在根據本揭露的實施例的半導體元件中，第一多晶半導體電極130可包含多晶矽或摻有雜質的多晶矽。舉例而言，第一多晶半導體電極130可為多晶矽電極。
第一閘極罩幕圖案145可安置於第一閘極電極結構115上。第一閘極罩幕圖案145可安置於第一多晶半導體電極130上。
第一閘極罩幕圖案145可包含絕緣材料且可包含例如(但不必限於包含)氧化矽、氮氧化矽、氮化矽或類似物。
第一間隔件結構140可安置於第一閘極電極結構115的側壁上。第一閘極罩幕圖案145可安置於第一間隔件結構140之間。第一間隔件結構140可覆蓋第一閘極罩幕圖案145的側壁的至少一部分。
第一間隔件結構140可包含依序安置於第一閘極電極結構115的側壁上的第一_1間隔件141、第一_2間隔件142以及第一_3間隔件143。
第一_1間隔件141可安置於第一閘極電極結構115與第 一_2間隔件142之間。第一_1間隔件141可安置於第一多晶半導體電極130的側壁130_S上。第一_1間隔件141沿著第一多晶半導體電極130的整個側壁130_S延伸。
第一_1間隔件141可與第一多晶半導體電極130接觸。第一_1間隔件141可延伸至第一金屬閘極電極120的上部面120US。第一_1間隔件141安置於第一金屬閘極電極120的上部面120US上。第一_1間隔件141可與第一金屬閘極電極120的上部面120US接觸。
根據一個實例，第一_1間隔件141並不安置於第一金屬閘極電極120的側壁120_S上且第一_1間隔件141並不覆蓋第一金屬閘極電極120的側壁120_S。
第一_1間隔件141與第一_2間隔件142之間的邊界可與第一金屬閘極電極120的側壁120_S對準。舉例而言，第一_1間隔件141可包含面向第一多晶半導體電極130的側壁130_S的內側壁及面向第一_2間隔件142的外側壁。第一_1間隔件141的外側壁可與第一金屬閘極電極120的側壁120_S對準。舉例而言，在第一金屬閘極電極120的上部面120US上，第一金屬閘極電極120的寬度可與第一多晶半導體電極130及第一_1間隔件141的寬度相同。
第一_2間隔件142可安置於第一_1間隔件141上。第一_2間隔件142可安置於第一_1間隔件141與第一_3間隔件143之間。
第一_2間隔件142可沿著第一多晶半導體電極130的側壁130_S及第一金屬閘極電極120的側壁120_S延伸。第一_2間 隔件142可覆蓋第一閘極電極結構115的整個側壁。第一_2間隔件142可延伸至基底100的上部面。
第一_3間隔件143可安置於第一_2間隔件142上。第一_3間隔件143覆蓋第一閘極電極結構115的整個側壁。
第一_1間隔件141、第一_2間隔件142以及第一_3間隔件143可包含例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、碳氮氧化矽(SiOCN)、氮硼化矽(SiBN)、氮硼氧化矽(SiOBN)以及碳氧化矽(SiOC)中的至少一者。
第一源極/汲極區150可安置於第一閘極電極結構115的相對側上。第一源極/汲極區150可形成於基底100內部。
第一源極/汲極區150可包含第一低濃度雜質區151及第一高濃度雜質區152。第一高濃度雜質區152的摻雜劑濃度高於第一低濃度雜質區151的摻雜劑濃度。在根據本揭露的實施例的半導體元件中，第一高濃度雜質區152的深度可相對於基底100的上部面而比第一低濃度雜質區151的深度深。
第二閘極堆疊G2可安置於基底100的第二區域II中。第二閘極堆疊G2可包含第二閘極電極結構215、第二間隔件結構240以及第二閘極罩幕圖案245。
第二閘極電極結構215可包含第二閘極絕緣層210、第二金屬閘極電極220以及第二多晶半導體電極230。
第二閘極絕緣層210可安置於基底100上。第二閘極絕緣層210可包含依序安置於基底100上的第二介面層211及第二高介電常數絕緣層212。
第二介面層211可安置於基底100與第二高介電常數絕 緣層212之間。第二介面層211可包含例如(但不必限於包含)氧化矽層。第二介面層211可取決於其上形成有第二介面層211的基底100的材料而變化。
第二高介電常數絕緣層212可包含例如具有比氧化矽更高的介電常數的高介電常數材料。第二高介電常數絕緣層212可包含與第一高介電常數絕緣層112相同的材料。
第二金屬閘極電極220可安置於第二閘極絕緣層210上。第二金屬閘極電極220可包含彼此相對的下部面220BS及上部面220US。第二金屬閘極電極220包含連接第二金屬閘極電極220的下部面220BS及第二金屬閘極電極220的上部面220US的側壁220_S。第二金屬閘極電極220的下部面220BS可面向第二閘極絕緣層210。
根據本揭露的實施例，第二高介電常數絕緣層212並不沿著第二金屬閘極電極220的側壁220_S延伸。舉例而言，第二高介電常數絕緣層212並不覆蓋第二金屬閘極電極220的側壁220_S。
舉例而言，第二金屬閘極電極220可包含與第一金屬閘極電極120相同的材料。
第二多晶半導體電極230可安置於第二金屬閘極電極220上。第二多晶半導體電極230包含第二多晶半導體電極230的下部部分230BP及第二多晶半導體電極230的上部部分230UP。第二多晶半導體電極230的上部部分230UP安置於第二多晶半導體電極230的下部部分230BP上。第二多晶半導體電極230的下部部分230BP及第二多晶半導體電極230的上部部分230UP可由 將在下文解釋的第二_1間隔件241分隔開。
根據本揭露的一些實施例，第二高介電常數絕緣層212並不沿著第二多晶半導體電極230的側壁230BP_S及側壁230UP_S延伸。舉例而言，第二高介電常數絕緣層212並不覆蓋第二多晶半導體電極230的側壁230BP_S及側壁230UP_S。
第二多晶半導體電極230的下部側壁230BP_S可與第二金屬閘極電極220的側壁220_S對準。舉例而言，第二金屬閘極電極220的上部面220US的寬度可與第二多晶半導體電極230的面向第二金屬閘極電極220的上部面220US的下部面的寬度相同。
第二多晶半導體電極230包含多晶半導體材料，且可包含例如(但不必限於)多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、摻有雜質的多晶矽、摻有雜質的多晶矽鍺以及其組合。在根據本揭露的實施例的半導體元件中，第二多晶半導體電極230可包含多晶矽或摻有雜質的多晶矽。舉例而言，第二多晶半導體電極230可為多晶矽電極。
第二閘極罩幕圖案245可安置於第二閘極電極結構215上。第二閘極罩幕圖案245可安置於第二多晶半導體電極230上。
第二閘極罩幕圖案245可包含與第一閘極罩幕圖案145相同的材料。
第二間隔件結構240可安置於第二閘極電極結構215的側壁上。第二閘極罩幕圖案245可安置於第二間隔件結構240之間。第二間隔件結構240覆蓋第二閘極罩幕圖案245的側壁的至少一部分。
第二間隔件結構240可包含依序安置於第二閘極電極結構215的側壁上的第二_1間隔件241、第二_2間隔件242以及第二_3間隔件243。
第二間隔件結構240可具有與第一間隔件結構140相同的堆疊層結構。第二_1間隔件241可對應於第一_1間隔件141。第二_2間隔件242可對應於第一_2間隔件142。第二_3間隔件243可對應於第一_3間隔件143。
第二_1間隔件241可為安置於第二閘極電極結構215與第二_2間隔件242之間。第二_1間隔件241可安置於第二多晶半導體電極230的側壁上。第二_1間隔件241沿著第二多晶半導體電極230的側壁的一部分延伸。
第二_1間隔件241安置於第二多晶半導體電極230的上部側壁230UP_S上。根據本揭露的一些實施例，第二_1間隔件241不安置於第二多晶半導體電極230的下部側壁230BP_S上。根據本揭露的一些實施例，第二_1間隔件241覆蓋第二多晶半導體電極230的上部側壁230UP_S，但不覆蓋第二多晶半導體電極230的下部側壁230BP_S。
第二_1間隔件241可與第二多晶半導體電極230接觸。第二_1間隔件241與第二多晶半導體電極230的上部側壁230UP_S接觸。根據本揭露的一些實施例，第二_1間隔件241不與第二多晶半導體電極230的下部側壁230BP_S接觸。第二_1間隔件241可安置於第二金屬性閘極電極220的上部面220US上。根據本揭露的一些實施例，第二_1間隔件241不延伸至第二金屬閘極電極220的上部面220US。根據本揭露的一些實施例，第二 _1間隔件241不與第二金屬閘極電極220的上部面220US接觸。
根據本揭露的一些實施例，第二_1間隔件241不安置於第二金屬閘極電極220的側壁220_S上。根據本揭露的一些實施例，第二_1間隔件241不覆蓋第二金屬閘極電極220的側壁220_S。
第二_2間隔件242可安置於第二_1間隔件241上。第二_2間隔件242可安置於第二_1間隔件241與第二_3間隔件243之間。
第二_2間隔件242可沿著第二多晶半導體電極230的上部側壁230US_S、第二多晶半導體電極230的下部側壁230BP_S以及第二金屬閘極電極220的側壁220_S延伸。第二_2間隔件242可覆蓋第二閘極電極結構215的整個側壁。第二_2間隔件242可延伸至基底100的上部面。
第二_3間隔件243可安置於第二_2間隔件242上。第二_3間隔件243可覆蓋第二閘極電極結構215的整個側壁。
第二_1間隔件241包含與第一_1間隔件141相同的材料。第二_2間隔件242包含與第一_2間隔件142相同的材料。第二_3間隔件243可包含與第一_3間隔件143相同的材料。
第二源極/汲極區250可安置於第二閘極電極結構215的兩側上。第二源極/汲極區250可形成於基底100內部。
第二源極/汲極區250可包含第二低濃度雜質區251及第二高濃度雜質區252。第二高濃度雜質區252的摻雜劑濃度高於第二低濃度雜質區251的摻雜劑濃度。在根據本揭露的實施例的半導體元件中，第二高濃度雜質區252的深度可相對於基底100的上部面而比第二低濃度雜質區251的深度深。
第二閘極電極結構215的高度或厚度(H21+H22+H23)大於第一閘極電極結構115的高度或厚度(H11+H12+H13)。在下文解釋中，將解釋第一閘極電極結構115的高度及第二閘極電極結構215的高度。
舉例而言，第一閘極絕緣層110的高度H11可與第二閘極絕緣層210的高度H21相同。第一金屬閘極電極120的高度H12可與第二金屬閘極電極220的高度H22相同。第一多晶半導體電極130的高度H13小於第二多晶半導體電極230的高度H23。舉例而言，第一閘極電極結構115的高度與第二閘極電極結構215的高度之間的差值可為第一多晶半導體電極130的高度H13與第二多晶半導體電極230的高度H23之間的差值。
舉例而言，第一閘極絕緣層110的高度H11可與第二閘極絕緣層210的高度H21不同。第一閘極電極結構115的高度與第二閘極電極結構215的高度之間的差值可等於第一多晶半導體電極130的高度H13與第二多晶半導體電極230的高度H23之間的差值及第一閘極絕緣層110的高度H11與第二閘極絕緣層210的高度H21之間的差值的和。然而，第一多晶半導體電極130的高度H13與第二多晶半導體電極230的高度H23之間的差值可顯著大於第一閘極絕緣層110的高度H11與第二閘極絕緣層210的高度H21之間的差值。因此，第一閘極電極結構115的高度與第二閘極電極結構215的高度之間的差值可與第一多晶半導體電極130的高度H13與第二多晶半導體電極230的高度H23之間的差值實質上相同。
舉例而言，第二多晶半導體電極230的高度H23可等於 第二多晶半導體電極230的上部部分230UP的高度H23a及第二多晶半導體電極230的下部部分230BP的高度H23b的和。第二多晶半導體電極230的下部部分230BP的高度H23b可為自第二金屬閘極電極220的上部面220US至第二_1間隔件的最下部部分241LMP的高度。
舉例而言，自第一閘極絕緣層110的上部面至第一_1間隔件141的最下部部分的高度H12小於自第二閘極絕緣層210的上部面至第二_1間隔件的最下部部分241LMP的高度(H22+H23b)。
在根據本揭露的實施例的半導體元件中，第二多晶半導體電極230的上部部分230UP的高度H23a可與第一多晶半導體電極130的高度H13相同。第一多晶半導體電極130的高度H13可為自第一_1間隔件141的最下部部分至第一多晶半導體電極130的上部面的高度。第二多晶半導體電極230的上部部分230UP的高度H23a可為自第二_1間隔件的最下部部分241LMP至第二多晶半導體電極230的上部面的高度。
在根據本揭露的實施例的半導體元件中，第一_1間隔件141在第一多晶半導體電極130的側壁130_S上的厚度t11可與第二_1間隔件241在第二多晶半導體電極230的上部側壁230UP_S上的厚度t12相同。
在根據本揭露的實施例的半導體元件中，在第二_1間隔件241的最下部部分241LMP處，第二多晶半導體電極230的上部部分230UP的寬度W11可與第二多晶半導體電極230的下部部分230BP的寬度W12不同。舉例而言，第二多晶半導體電極230 的下部部分230BP的寬度W12可大於第二多晶半導體電極230的上部部分230UP的寬度W11。
在圖2中，第二_1間隔件241的最下部部分241LMP可完全在第二多晶半導體電極230的下部部分230BP上方延伸。第二_1間隔件241與第二_2間隔件242之間的邊界可與第二多晶半導體電極230的下部側壁230BP_S對準。
在圖3中，第二_1間隔件的最下部部分241LMP的一部分可在第二多晶半導體電極230的下部部分230BP上方延伸。根據本揭露的一些實施例，第二_1間隔件241與第二_2間隔件242之間的邊界不與第二多晶半導體電極230的下部側壁230BP_S對準。
根據本揭露的實施例的半導體元件可包含使用負電容器的負電容(Negative Capacitance；NC)FET。舉例而言，第一高介電常數絕緣層112及第二高介電常數絕緣層212可包含具有鐵電特性的鐵電材料層及具有順電特性的順電材料層。
鐵電材料層可具有負電容，而順電材料層可具有正電容。舉例而言，若兩個或大於兩個電容器串聯連接且每一電容器的電容具有正值，則總電容相較於每一個別電容器的電容而變得減小。另一方面，若串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值，則總電容可大於每一個別電容的絕對值，同時具有正值。
當具有負電容的鐵電材料層與具有正電容的順電材料層串聯連接時，串聯連接的鐵電材料層及順電材料層的整個電容值可增大。利用增大的總電容值，包含鐵電材料層的電晶體在室溫下 可具有小於每十進位60毫伏的次臨界擺幅(subthreshold swing；SS)。
鐵電材料層可具有鐵電特性。鐵電材料層可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦中的至少一者。此處，舉例而言，氧化鉿鋯可為藉由將氧化鉿與鋯(Zr)摻雜獲得的材料。舉例而言，氧化鉿鋯亦可為鉿(Hf)、鋯(Zr)以及氧(O)的化合物。
鐵電材料層可更包含經摻雜的摻雜劑。舉例而言，摻雜劑可包含鋁(Al)、鈦(Ti)、鈮(Nb)、鑭(La)、釔(Y)、鎂(Mg)、矽(Si)、鈣(Ca)、鈰(Ce)、鏑(Dy)、鉺(Er)、釓(Gd)、鍺(Ge)、鈧(Sc)、鍶(Sr)以及錫(Sn)中的至少一者。包含於鐵電材料層中的摻雜劑類型可視包含於鐵電材料層中的鐵電材料而變化。
當鐵電材料層包含氧化鉿時，包含於鐵電材料層中的摻雜劑可包含例如釓(Gd)、矽(Si)、鋯(Zr)、鋁(Al)以及釔(Y)中的至少一者。
當摻雜劑為鋁(Al)時，鐵電材料層可含有3原子%至8原子%(atomic%；at%)的鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的和的比率。
當摻雜劑為矽(Si)時，鐵電材料層可含有2原子%至10原子%的矽。當摻雜劑為釔(Y)時，鐵電材料層可含有2原子%至10原子%的釔。當摻雜劑為釓(Gd)時，鐵電材料層可含有1原子%至7原子%的釓。當摻雜劑為鋯(Zr)時，鐵電材料層可含有50原子%至80原子%的鋯。
順電材料層可具有順電特性。順電材料層可包含例如具有高介電常數的氧化矽及金屬氧化物中的至少一者。包含於順電材料層中的金屬氧化物可包含例如(但不必限於)氧化鉿、氧化鋯以及氧化鋁中的至少一者。
鐵電材料層與順電材料層可包含相同材料。儘管鐵電材料層具有鐵電特性，但順電材料層可能不具有鐵電特性。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，包含於鐵電材料層中的氧化鉿的晶體結構與包含於順電材料層中的氧化鉿的晶體結構不同。
鐵電材料層可具有帶鐵電特性的厚度。鐵電材料層的厚度可為例如(但不必限於)0.5奈米至10奈米。由於每一鐵電材料可具有展現鐵電特性的不同臨界厚度，因此鐵電材料層的厚度可視鐵電材料而變化。
舉例而言，閘極絕緣層可包含一個鐵電材料層。舉例而言，閘極絕緣層可包含彼此分離的多個鐵電材料層。閘極絕緣層可具有其中多個鐵電材料層及多個順電材料層交替堆疊的堆疊層結構。
圖4為示出根據本揭露的實施例的半導體元件的圖式。圖5為圖4的部分P的放大視圖。為方便解釋，將主要描述與使用圖1至圖3解釋的內容的不同之處。
參考圖4及圖5，在根據本揭露的實施例的半導體元件中，在第二_1間隔件的最下部部分241LMP處，第二多晶半導體電極230的上部部分230UP的寬度W11可與第二多晶半導體電極230的下部部分230BP的寬度W12相同。
根據本揭露的一些實施例，第二_1間隔件241的最下部部分241LMP並不完全在第二多晶半導體電極230的下部部分230BP上方延伸。第二_1間隔件的最下部部分241LMP可完全在第二_2間隔件242上方延伸。
第二多晶半導體電極230的下部側壁230BP_S可與第二多晶半導體電極230的上部側壁230UP_S對準。
圖6為示出根據本揭露的實施例的半導體元件的圖式。圖7為圖6的部分P的放大視圖。為方便解釋，將主要描述與使用圖1至圖3解釋的內容的不同之處。
參考圖6及圖7，在根據本揭露的實施例的半導體元件中，在第二_1間隔件241的最下部部分241LMP處，第二多晶半導體電極230的上部部分230UP的寬度W11可大於第二多晶半導體電極230的下部部分230BP的寬度W12。
第二多晶半導體電極230的上部部分230UP的一部分可第二_2間隔件242上方延伸。
根據本揭露的一些實施例，第二多晶半導體電極230的下部側壁230BP_S不與第二多晶半導體電極230的上部側壁230UP_S對準。
圖8為示出根據本揭露的實施例的半導體元件的圖式。圖9為示出根據本揭露的實施例的半導體元件的圖式。為方便解釋，將主要描述與使用圖1至圖3解釋的內容的不同之處。
參考圖8，在根據本揭露的實施例的半導體元件中，在第二_1間隔件241的最下部部分處，第二多晶半導體電極230的面向第二金屬閘極電極220的上部面220US的下部面的寬度可與第 二多晶半導體電極230的下部部分230BP的寬度不同。
舉例而言，當其遠離第二金屬閘極電極220的上部面220US時，第二多晶半導體電極230的下部部分230BP的寬度可增大。第二金屬閘極電極220的上部面220US的寬度可與第二多晶半導體電極230的面向第二金屬閘極電極220的上部面220US的下部面的寬度相同。
參考圖9，在根據本揭露的實施例的半導體元件中，第二多晶半導體電極230的上部部分230UP的高度H23a大於第一多晶半導體電極130的高度H13。
自第一_1間隔件141的最下部部分至第一多晶半導體電極130的上部面的高度H13小於自第二_1間隔件241的最下部部分至第二多晶半導體電極230的上部面的高度H23a。
圖10為示出根據本揭露的實施例的半導體元件的圖式。為方便解釋，將主要描述與使用圖9解釋的內容的不同之處。
參考圖10，在根據本揭露的實施例的半導體元件中，第一_1間隔件141在第一多晶半導體電極130的側壁130_S上的厚度t11可大於第二_1間隔件241在第二多晶半導體電極230的上部側壁230UP_S上的厚度t12。
在第一多晶半導體電極130與第一閘極罩幕圖案145之間的邊界處，第一多晶半導體電極130的寬度可小於第一閘極罩幕圖案145的寬度。
圖11為示出根據本揭露的實施例的半導體元件的圖式。圖12為示出根據本揭露的實施例的半導體元件的圖式。圖13為示出根據本揭露的實施例的半導體元件的圖式。為方便解釋，將主 要描述與使用圖1至圖3解釋的內容的不同之處。
參考圖11，根據本揭露的實施例的半導體元件可更包含安置於第一區域I中的第一半導體通道層115CH及安置於第二區域II中的第二半導體通道層215CH。
第一半導體通道層115CH可安置於第一閘極絕緣層110下方。第二半導體通道層215CH可安置於第二閘極絕緣層210下方。
第一半導體通道層115CH及第二半導體通道層215CH可包含例如晶格常數大於基底100的材料舉例而言，當基底100為矽基底時，第一半導體通道層115CH及第二半導體通道層215CH可各自包含矽鍺層。
舉例而言，第一區域I及第二區域II可為形成PMOS的區域。
不同於所繪示情況，第一半導體通道層115CH及第二半導體通道層215CH可延伸至元件隔離層105。第一源極/汲極區150的一部分可形成於第一半導體通道層115CH內部。第二源極/汲極區250可形成於第二半導體通道層215CH內部。
不同於所繪示情況，舉例而言，第一半導體通道層115CH可安置於第一區域I中且第二半導體通道層215CH可能未安置於第二區域II中。此時，第二區域II可為形成PMOS的區域或形成NMOS的區域。
不同於所繪示情況，舉例而言，第二半導體通道層215CH可安置於第二區域II中且第一半導體通道層115CH可能未形成於第一區域I中。此時，第一區域I可為形成PMOS的區域或形成 NMOS的區域。
參考圖12，在根據本揭露的實施例的半導體元件中，第一高濃度雜質區152的深度可相對於基底100的上部面而比第一低濃度雜質區151的深度淺。舉例而言，第一高濃度雜質區152可形成於第一低濃度雜質區151中。
第二高濃度雜質區252的深度可相對於基底100的上部面而比第二低濃度雜質區251的深度淺。舉例而言，第二高濃度雜質區252可形成於第二低濃度雜質區251中。
不同於所繪示情況，舉例而言，在第二源極/汲極區250中(如圖1)，第二高濃度雜質區252的深度可比第二濃度雜質區251的深度深。舉例而言，在第一源極/汲極區150中(如圖1)，第一高濃度雜質區152的深度可比第一低濃度雜質區151的深度深。
參考圖13，在根據本揭露的實施例的半導體元件中，第一源極/汲極區150可包含第一磊晶半導體圖案152P，且第二源極/汲極區250可包含第二磊晶半導體圖案252P。
第一磊晶半導體圖案152P及第二磊晶半導體圖案252P可經形成以分別填充形成於基底100中的凹槽。
當第一區域I及第二區域為NMOS形成區域時，第一磊晶半導體圖案152P及第二磊晶半導體圖案252P中的每一者可為與基底100相同的材料或拉伸應力材料。舉例而言，當基底100為矽時，第一磊晶半導體圖案152P及第二磊晶半導體圖案252P中的每一者可為矽或晶格常數小於矽的材料(例如，碳化矽)。
當第一區域I及第二區域為PMOS形成區域時，第一磊 晶半導體圖案152P及第二磊晶半導體圖案252P中的每一者可包含基底100及壓縮應力材料。舉例而言，壓縮應力材料可為晶格常數大於Si的材料(例如，SiGe)。
當第一區域I及第二區域II中的一者為PMOS形成區域且另一者為NMOS形成區域時，第一磊晶半導體圖案152P及第二磊晶半導體圖案252P可包含彼此不同的材料。
不同於所繪示情況，上文所描述的磊晶半導體圖案可能未形成於第一區域I或第二區域II中的一者中。
圖14至圖20為示出根據本揭露的一些實施例的製造半導體元件的方法的中間步驟的圖式。
參考圖14，第一預閘極絕緣層110p及第一預金屬閘極電極120p可依序形成於第一區域I的基底100上。
第二預閘極絕緣層210p及第二預金屬閘極電極220p可依序形成於第二區域II的基底100上。
第一預閘極絕緣層110p可包含第一預介面層111p及第一預高介電常數絕緣層112p。第二預閘極絕緣層210p可包含第二預介面層211p及第二預高介電常數絕緣層212p。
儘管第一預介面層111p及第二預介面層211p繪示為未形成於元件隔離層105的上部面上，但本揭露不必限於此。視形成第一預介面層111p及第二預介面層211p的方法而定，第一預介面層111p及/或第二預介面層211p可沿著元件隔離層105的上部面延伸。
第一預高介電常數絕緣層112p及第二預高介電常數絕緣層212p可形成於相同層級下。此處，術語「相同層級」意謂絕緣 層由相同製造製程形成。包含第一預高介電常數絕緣層112p及第二預高介電常數絕緣層212p的預高介電常數絕緣層形成於基底100的第一區域I及第二區域II中。
第一預高介電常數絕緣層112p及第二預高介電常數絕緣層212p可包含相同材料。第一預高介電常數絕緣層112p在第一預介面層111p上的厚度可等於第二預高介電常數絕緣層212p在第二預介面層211p上的厚度。
第一預金屬閘極電極120p可與第二預金屬閘極電極220p形成於相同層級下。包含第一預金屬閘極電極120p及第二預金屬閘極電極220p的預金屬閘極電極形成於基底100的第一區域I及第二區域II中。
隨後，第一預多晶半導體層130p可形成於第一預金屬閘極電極120p上。第一預多晶半導體層130p可具有第一高度H13。
第二預多晶半導體層230p可形成於第二預金屬閘極電極220p上。第二預多晶半導體層230p可具有第二高度H23。
舉例而言，第一預多晶半導體層130p可與第二預多晶半導體層230p同時形成。舉例而言，當在基底上100存在具有階梯的結構時，可圍繞階梯形成彼此具有不同厚度的預多晶半導體層。
舉例而言，第一預多晶半導體層130p可經由與第二預多晶半導體層230p的製程不同的製程形成。
隨後，第一預閘極罩幕145p可形成於第一預多晶半導體層130p上。第二預閘極罩幕245p可形成於第二預多晶半導體層230p上。
罩幕圖案MASK可形成於第一預閘極罩幕145p及第二 預閘極罩幕245p上。
參考圖15，藉由使用罩幕圖案MASK來圖案化第一預閘極罩幕145p及第一預多晶半導體層130p，第一閘極罩幕圖案145及第一多晶半導體電極130可形成於第一區域I中。
暴露第一預金屬閘極電極120p，同時形成第一多晶半導體電極130預金屬。
當使用罩幕圖案MASK圖案化第二預閘極罩幕245p及第二預多晶半導體層230p的一部分時，第二閘極罩幕圖案245及第二多晶半導體電極230的上部部分230UP可形成於第二區域II中。
形成第二多晶半導體電極230的上部部分230UP之後，第二多晶半導體層的剩餘部分230p_R保留於第二預金屬性閘極電極220p上。
同時圖案化第一預多晶半導體層130p及第二預多晶半導體層230p中的一些，且可同時形成第一多晶半導體電極130及第二多晶半導體電極230的上部部分230UP。
隨後，可移除罩幕圖案MASK。
參考圖16，第一_1間隔件141可形成於第一多晶半導體電極130的側壁上。
第二_1間隔件241可形成於第二多晶半導體電極230的上部部分230UP的側壁上。
舉例而言，可同時形成第一_1間隔件141及第二_1間隔件241。在形成第二_1間隔件241時，形成第一_1間隔件141。第一_1間隔件141可與第一預金屬閘極電極120p接觸。
參考圖17，可使用第二多晶半導體電極230的上部部分230UP及第一_1間隔件241作為蝕刻罩幕來圖案化第二多晶半導體層的剩餘部分230p_R。
藉由圖案化第二多晶半導體層的剩餘部分230p_R來形成第二多晶半導體電極230的下部部分230BP。因此，第二多晶半導體電極230形成於第二預金屬閘極電極220p上。
參考圖18，可使用第一閘極罩幕圖案145、第一_1間隔件141以及第一多晶半導體電極130來圖案化第一預金屬閘極電極120p及第一預閘極絕緣層110p。因此，形成第一金屬閘極電極120及第一閘極絕緣層110。
可使用第二閘極罩幕圖案245、第二_1間隔件241以及第二多晶半導體電極230來圖案化第二預金屬閘極電極220p及第二預閘極絕緣層210p。因此，形成第二金屬閘極電極220及第二閘極絕緣層210。
第一閘極電極結構115形成於第一區域I中，且第二閘極電極結構215形成於第二區域II中。
參考圖19，第一_2間隔件142形成於第一閘極電極結構115的側壁上。第二_2間隔件242形成於第二閘極電極結構215的側壁上。
第一_2間隔件142安置於第一_1間隔件141上且第二_2間隔件242安置於第二_1間隔件241上。
形成第一_2間隔件142及第二_2間隔件242之後，第一低濃度雜質區151及第二低濃度雜質區251可形成於基底100中。
參考圖20，藉由在第一_2間隔件142上形成第一_3間隔 件143，可形成第一間隔件結構140。
藉由在第二_2間隔件242上形成第二_3間隔件243，可形成第二間隔件結構240。
隨後，第一高濃度雜質區152及第二高濃度雜質區252可形成於基底100中。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不脫離本揭露的原理的情況下，可對所描述實施例進行許多變化及修改。
100:基底
105:元件隔離層
110:第一閘極絕緣層
111:第一介面層
112:第一高介電常數絕緣層
115:第一閘極電極結構
120:第一金屬閘極電極
120BS、220BS:下部面
120_S、130_S、220_S:側壁
120US、220US:上部面
130:第一多晶半導體電極
140:第一間隔件結構
141:第一_1間隔件
142:第一_2間隔件
143:第一_3間隔件
145:第一閘極罩幕圖案
150:第一源極/汲極區
151:第一低濃度雜質區
152:第一高濃度雜質區
210:第二閘極絕緣層
211:第二介面層
212:第二高介電常數絕緣層
215:第二閘極電極結構
220:第二金屬閘極電極
230:第二多晶半導體電極
230BP:下部部分
230UP:上部部分
240:第二間隔件結構
241:第二_1間隔件
242:第二_2間隔件
243:第二_3間隔件
245:第二閘極罩幕圖案
250:第二源極/汲極區
251:第二低濃度雜質區
252:第二高濃度雜質區
G1:第一閘極堆疊
G2:第二閘極堆疊
H11、H12、H13、H21、H22、H23、H23a、H23b:高度
I:第一區域
II:第二區域
P:部分
t11、t12:厚度

Claims (17)

  1. 一種半導體元件，包括：第一閘極電極結構，包含安置於基底上的第一閘極絕緣層及安置於所述第一閘極絕緣層上的第一閘極電極；第一間隔件結構，包含各自安置於所述第一閘極電極結構的側壁上的第一間隔件及第二間隔件，所述第一間隔件安置於所述第二間隔件與所述第一閘極電極之間；以及源極/汲極區，安置於所述第一閘極電極結構的相對側上，其中所述第一閘極電極包含所述第一閘極電極的下部部分、所述第一閘極電極的上部部分，所述上部部分安置於所述第一閘極電極的所述下部部分上，其中所述第一間隔件安置於所述第一閘極電極的所述上部部分的側壁上且自所述第一閘極電極的所述下部部分的側壁略去，且其中在所述第一間隔件的最下部部分處，所述第一閘極電極的所述下部部分的寬度等於所述第一閘極電極的所述上部部分的寬度。
  2. 如請求項1所述的半導體元件，其中所述第二間隔件沿著所述第一閘極電極的所述上部部分的所述側壁及所述第一閘極電極的所述下部部分的所述側壁延伸。
  3. 如請求項1所述的半導體元件，更包括：第二閘極電極結構，包含安置於所述基底上的第二閘極絕緣層及安置於所述第二閘極絕緣層上的第二閘極電極；及第二間隔件結構，具有與所述第一間隔件結構相同的堆疊層 結構，所述第二間隔件結構安置於所述第二閘極電極結構的側壁上，其中所述第二間隔件結構包含對應於所述第一間隔件的第三間隔件，且其中所述第三間隔件沿著所述第二閘極電極的所述側壁的整體延伸。
  4. 如請求項3所述的半導體元件，其中所述第二閘極電極結構更包含安置於所述第二閘極電極與所述第二閘極絕緣層之間的金屬閘極電極，且其中所述第三間隔件安置於所述金屬閘極電極的上部面上。
  5. 如請求項1所述的半導體元件，其中所述第一間隔件與所述第一閘極電極接觸。
  6. 如請求項1所述的半導體元件，其中所述第一閘極電極結構更包含安置於所述第一閘極電極與所述第一閘極絕緣層之間的金屬閘極電極。
  7. 如請求項1所述的半導體元件，其中所述第一閘極電極包含多晶半導體材料。
  8. 如請求項1所述的半導體元件，其中所述第一閘極絕緣層包含高介電常數絕緣層，且其中所述第一閘極絕緣層自所述第一閘極電極的所述側壁略去。
  9. 如請求項1所述的半導體元件，其中所述第一間隔件結構更包含第三間隔件，且其中所述第二間隔件安置於所述第一間隔件與所述第三間隔 件之間。
  10. 一種半導體元件，包括：第一閘極電極結構，安置於基底的第一區域中且包含第一閘極絕緣層及安置於所述第一閘極絕緣層上的第一閘極電極；第一間隔件，與所述第一閘極電極接觸，所述第一間隔件安置於所述第一閘極電極的側壁上；第二閘極電極結構，安置於所述基底的第二區域中且包含第二閘極絕緣層及安置於所述第二閘極絕緣層上的第二閘極電極；第二間隔件，與所述第二閘極電極接觸，所述第二間隔件安置於所述第二閘極電極的側壁上；其中所述第一閘極絕緣層包含與所述第二閘極絕緣層相同的材料，其中所述第一閘極絕緣層的上部面至所述第一間隔件的最下部部分的高度大於所述第二閘極絕緣層的上部面至所述第二間隔件的最下部部分的高度，其中所述第一閘極電極包含所述第一閘極電極的下部部分及所述第一閘極電極的上部部分，所述上部部分安置於所述第一閘極電極的所述下部部分上，其中所述第一間隔件沿著所述第一閘極電極的所述上部部分的側壁延伸，且其中在所述第一間隔件的最下部部分處，所述第一閘極電極的所述下部部分的寬度等於所述第一閘極電極的所述上部部分的寬度。
  11. 如請求項10所述的半導體元件， 其中所述第二間隔件沿著所述第二閘極電極的所述側壁的整體延伸。
  12. 如請求項11所述的半導體元件，其中所述第一閘極電極的高度大於所述第二閘極電極的高度。
  13. 如請求項10所述的半導體元件，其中所述第一閘極電極結構包含安置於所述第一閘極絕緣層與所述第一閘極電極之間的第一金屬閘極電極，其中所述第二閘極電極結構包含安置於所述第二閘極絕緣層與所述第二閘極電極之間的第二金屬閘極電極，且其中所述第一閘極電極及所述第二閘極電極中的每一者包含多晶矽。
  14. 如請求項13所述的半導體元件，更包括：第三間隔件，覆蓋所述第一金屬閘極電極的側壁，所述第三間隔件位於所述第一間隔件上；及第四間隔件，覆蓋所述第二金屬閘極電極的側壁，所述第四間隔件位於所述第二間隔件上。
  15. 一種半導體元件，包括：第一閘極電極結構，安置於基底的第一區域中且包含依序堆疊在所述基底上的第一閘極絕緣層、第一金屬閘極電極以及第一多晶矽電極；第一間隔件結構，包含位於所述第一閘極電極結構的側壁上的第一間隔件及第二間隔件，所述第一間隔件安置於所述第二間隔件與所述第一多晶矽電極之間且與所述第一金屬閘極電極的上部面間隔開； 第二閘極電極結構，安置於所述基底的第二區域中且包含依序堆疊在所述基底上的第二閘極絕緣層、第二金屬閘極電極以及第二多晶矽電極；以及第二間隔件結構，包含安置於所述第二閘極電極結構的側壁上的第三間隔件及第四間隔件，所述第三間隔件安置於所述第四間隔件與所述第二多晶矽電極之間且與所述第二金屬閘極電極的上部面接觸，其中所述第一閘極電極結構的高度大於所述第二閘極電極結構的高度，且其中在所述第一間隔件的最下部部分處，所述第一金屬閘極電極的寬度等於所述第一多晶矽電極的寬度。
  16. 如請求項15所述的半導體元件，其中所述第一多晶矽電極的高度大於所述第二多晶矽電極的高度。
  17. 如請求項15所述的半導體元件，其中所述第二間隔件覆蓋所述第一金屬閘極電極的所述側壁，且其中所述第四間隔件覆蓋所述第二金屬閘極電極的所述側壁。
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