TWI883005B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：半導體晶片，包括晶片接墊；下重佈線結構，位於半導體晶片上，下重佈線結構包括下重佈線絕緣層及電性連接至半導體晶片的晶片接墊的下重佈線圖案；模製層，位於半導體晶片的至少一部分上；以及導電柱，位於模製層中，導電柱具有底表面及頂表面，導電柱的底表面接觸下重佈線結構的下重佈線圖案且導電柱的頂表面呈凹狀。

Description

半導體封裝 [相關申請案的交叉參考]

本申請案主張於2019年7月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0093355號的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。

本揭露是有關於半導體封裝，且更具體而言是有關於扇出型半導體封裝。

隨著近來電子產品市場中對可攜式裝置的需求的快速增長，安裝於電子產品上的電子組件一直被要求緊湊且輕便。為了使電子組件緊湊且輕便，可將安裝於電子組件上的半導體封裝設計得體積小且處理大量資料。具體而言，在具有增加數目的輸入/輸出(input/output，I/O)端子的高度積體化的半導體晶片中，I/O端子之間的距離減小，且因此，I/O端子之間可能發生干擾。為了消除I/O端子之間的干擾，可使用能夠增加I/O端子之間的距離的扇出型半導體封裝。

本發明概念提供具有增加的可靠性的半導體封裝。

根據本發明概念的態樣，提供一種半導體封裝，所述半導體封裝包括：半導體晶片，包括晶片接墊；下重佈線結構，位於所述半導體晶片上，所述下重佈線結構包括下重佈線絕緣層及電性連接至所述半導體晶片的所述晶片接墊的下重佈線圖案；模製層，位於所述半導體晶片的至少一部分上；以及導電柱，位於所述模製層中，所述導電柱具有底表面及頂表面，所述導電柱的所述底表面接觸所述下重佈線結構的所述下重佈線圖案且所述導電柱的所述頂表面呈凹狀。

根據本發明概念的另一態樣，提供一種半導體封裝，所述半導體封裝包括：下重佈線結構，包括下重佈線絕緣層及下重佈線圖案；下半導體晶片，位於所述下重佈線絕緣層的第一表面上，所述下半導體晶片電性連接至所述下重佈線圖案；導電柱，位於所述下重佈線絕緣層的所述第一表面上，所述導電柱電性電性連接至所述下重佈線圖案且具有呈凹狀的頂表面；模製層，位於所述下半導體晶片的側表面及所述導電柱的側表面上，所述模製層具有處於較所述導電柱的所述頂表面高的水平高度處的頂表面；以及上重佈線結構，位於所述模製層及所述下半導體晶片上，所述上重佈線結構包括上重佈線絕緣層及上重佈線圖案，所述上重佈線絕緣層位於所述導電柱的所述頂表面上且所述上重佈線圖案穿透所述上重佈線絕緣層的一部分且接觸所述導電柱。

根據本發明概念的又一態樣，提供一種半導體封裝，所述半導體封裝包括：下重佈線結構，包括下重佈線絕緣層及下重 佈線圖案；半導體晶片，位於所述下重佈線絕緣層的第一表面上，所述半導體晶片電性連接至所述下重佈線圖案；模製層，位於所述半導體晶片的側表面上；以及導電柱，位於所述模製層中，所述導電柱具有底表面及頂表面，所述導電柱的所述底表面接觸所述下重佈線結構的所述下重佈線圖案且所述導電柱的所述頂表面處於較所述模製層的頂表面低的水平高度處。所述導電柱可位於所述模製層的內壁上。所述模製層的隅角部分可位於所述模製層的所述頂表面與所述模製層的所述內壁之間且可被倒角或修圓。

根據本發明概念的又一態樣，提供一種半導體封裝，所述半導體封裝包括：下封裝，包括下半導體晶片；模製層，位於所述下半導體晶片的側表面上；導電柱，位於所述模製層中且具有呈凹狀的頂表面；以及下重佈線圖案，將所述下半導體晶片電性連接至所述導電柱；上封裝，位於所述下封裝上，所述上封裝包括上半導體晶片；以及封裝間連接件，位於所述下封裝與所述上封裝之間，所述封裝間連接件接觸所述導電柱的所述頂表面。所述模製層的面向所述上封裝的頂表面處於較所述導電柱的所述頂表面高的水平高度處。

10、10a、10b、10c、10d:半導體封裝

11L:下封裝

11U:上封裝

101:重佈線結構

110:重佈線絕緣層

111:第一絕緣層

113:第二絕緣層

115:第三絕緣層

118:第一表面

119:第二表面

120:第一重佈線圖案

121:第一導電線圖案

123:第一導電通孔圖案

125:第一晶種層

130:第二重佈線圖案

131:第二導電線圖案

133:第二導電通孔圖案

135:第二晶種層

140:第三重佈線圖案

141:第三導電線圖案

143:第三導電通孔圖案

145:第三晶種層

150:外部電極接墊

160:導電柱/第一導電柱及第二導電柱

160a:導電柱

160aC:中心部分

160aE:邊緣部分

161、161a、251、251a:頂表面

190:外部連接件

200:半導體晶片

210、510:半導體基板

220、520:晶片接墊

230、530:晶片連接件

240、540:底部填充材料層

250:模製層/第一模製層及第二模製層

250a:模製層

253:內壁/第一內壁與第二內壁/第一內壁/第二內壁

255:隅角部分

257:凹槽

310:載體基板

311:釋放膜

320:覆蓋層

341:光阻圖案

342:開口

401:上重佈線結構

410:上重佈線絕緣層

411:第一上絕緣層

413:第二上絕緣層

420、420a:第一上重佈線圖案

421:第一上導電線圖案

423:第一上導電通孔圖案

425:第一上晶種層

430:第二上重佈線圖案

431:第二上導電線圖案

433:第二上導電通孔圖案

435:第二上晶種層

450:電極接墊

500:上半導體晶片

550:上模製層

600:封裝間連接件

II、V、VIII、XI:區

SL:切割道

VO1:第一通孔開口

VO2:第二通孔開口

VO3:第三通孔開口

結合附圖，根據以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：圖1是根據示例性實施例的半導體封裝的剖視圖。

圖2是圖1中的區II的放大剖視圖。

圖3是根據示例性實施例的半導體封裝的剖視圖。

圖4是根據示例性實施例的半導體封裝的剖視圖。

圖5是圖4中的區V的放大剖視圖。

圖6是與圖4中的區V對應的部分的放大剖視圖。

圖7是根據示例性實施例的半導體封裝的剖視圖。

圖8是圖7中的區VIII的放大剖視圖。

圖9A至圖9O是根據示例性實施例的製造半導體封裝的方法中的連續階段的剖視圖。

圖10是根據示例性實施例的半導體封裝的剖視圖。

圖11是圖10中的區XI的放大剖視圖。

在下文中，將參照附圖闡述實施例。在圖式中，相同的編號表示相同的元件且可省略其冗餘說明。

圖1是根據示例性實施例的半導體封裝10的剖視圖。圖2是圖1中的區II的放大剖視圖。

參照圖1及圖2，半導體封裝10可包括重佈線結構101、半導體晶片200、導電柱160及模製層250。

重佈線結構101可包括重佈線絕緣層110、例如第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140等多個重佈線圖案、以及外部電極接墊150。

重佈線絕緣層110可包括例如第一絕緣層111、第二絕緣層113及第三絕緣層115等多個絕緣層。第一絕緣層111、第二絕 緣層113及第三絕緣層115可由例如包含有機化合物的材料膜形成。在示例性實施例中，第一絕緣層111、第二絕緣層113及第三絕緣層115可由包含有機聚合物材料的材料層形成。在示例性實施例中，第一絕緣層111、第二絕緣層113及第三絕緣層115可包含能夠進行微影製程的可光成像介電(photo-imageable dielectric，PID)材料。舉例而言，第一絕緣層111、第二絕緣層113及第三絕緣層115可包含感光性聚醯亞胺(photosensitive polyimide，PSPI)。在示例性實施例中，第一絕緣層111、第二絕緣層113及第三絕緣層115可包含氧化物或氮化物。舉例而言，第一絕緣層111、第二絕緣層113及第三絕緣層115可包含氧化矽或氮化矽。

第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140可分別包括第一導電線圖案121、第二導電線圖案131及第三導電線圖案141，且分別包括第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143。第一導電線圖案121、第二導電線圖案131及第三導電線圖案141中的每一者可位於選自第一絕緣層111、第二絕緣層113及第三絕緣層115中的對應一者的頂表面及底表面的至少一者上。第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143可穿透選自第一絕緣層111、第二絕緣層113及第三絕緣層115的至少一者。第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143可連接至選自第一導電線圖案121、第二導電線圖案131及第 三導電線圖案141的至少一者或者連接至外部電極接墊150。

例如第一晶種層125、第二晶種層135及第三晶種層145等多個晶種層可分別佈置於第一絕緣層111、第二絕緣層113及第三絕緣層115與第一導電線圖案121、第二導電線圖案131及第三導電線圖案141之間，且分別佈置於第一絕緣層111、第二絕緣層113及第三絕緣層115與第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143之間。在示例性實施例中，第一晶種層125、第二晶種層135及第三晶種層145可使用物理氣相沈積形成，且第一導電線圖案121、第二導電線圖案131及第三導電線圖案141以及第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143可使用無電鍍覆形成。

舉例而言，第一晶種層125、第二晶種層135及第三晶種層145可選自由銅(Cu)、鈦(Ti)、鈦鎢(TiW)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉻(Cr)、鋁(Al)等構成的群組。然而，第一晶種層125、第二晶種層135及第三晶種層145並非僅限於上述材料。在示例性實施例中，第一晶種層125、第二晶種層135及第三晶種層145可包含其中Cu堆疊於Ti上的Cu/Ti，或者其中Cu堆疊於TiW上的Cu/TiW。

第一導電線圖案121、第二導電線圖案131及第三導電線圖案141以及第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143可包含金屬，例如Cu、Al、W、Ti、Ta、銦(In)、鉬(Mo)、錳(Mn)、鈷(Co)、錫(Sn)、鎳(Ni)、鎂(Mg)、 錸(Re)、鈹(Be)、鎵(Ga)、釕(Ru)、或其合金，但並非僅限於此。在示例性實施例中，當Cu用於第一導電線圖案121、第二導電線圖案131及第三導電線圖案141以及第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143時，第一晶種層125、第二晶種層135及第三晶種層145的至少一部分可充當擴散障壁層。

外部電極接墊150可佈置於重佈線結構101的底表面上。外部連接件190可佈置於外部電極接墊150上。半導體封裝10可經由外部連接件190電性連接至電子產品的模組基板或系統板並安裝於電子產品的模組基板或系統板上。外部電極接墊150可用作上面佈置有外部連接件190的凸塊下金屬(under bump metallurgy，UBM)。

在示例性實施例中，外部電極接墊150總體上可具有均勻的厚度。上面佈置有外部連接件190的外部電極接墊150的底表面可為平坦的。舉例而言，外部電極接墊150可包含金屬，例如Cu、Al、W、Ti、Ta、In、Mo、Mn、Co、Sn、Ni、Mg、Re、Be、Ga、Ru、或其合金，但並非僅限於此。

以下將詳細闡述重佈線結構101的配置。

重佈線絕緣層110可包括依序堆疊的第一絕緣層111、第二絕緣層113及第三絕緣層115。第一重佈線圖案120可包括第一導電線圖案121、第一導電通孔圖案123及第一晶種層125。第二重佈線圖案130可包括第二導電線圖案131、第二導電通孔圖案 133及第二晶種層135。第三重佈線圖案140可包括第三導電線圖案141、第三導電通孔圖案143及第三晶種層145。

第一絕緣層111可包括位於外部電極接墊150的一部分之上(例如，暴露出外部電極接墊150的一部分)的第一通孔開口(圖9E中的VO1)。第一晶種層125可佈置於第一絕緣層111的頂表面的一部分、第一通孔開口VO1的內壁、以及外部電極接墊150的頂表面的經由第一通孔開口VO1暴露出的一部分上。第一晶種層125的一部分可位於第一導電線圖案121與第一絕緣層111的頂表面之間。第一晶種層125的另一部分可佈置於第一導電通孔圖案123與外部電極接墊150之間且環繞第一導電通孔圖案123的側壁。

第一導電線圖案121及第一導電通孔圖案123可佈置於第一晶種層125上。第一導電線圖案121與第一導電通孔圖案123可使用鍍覆製程一起整體地形成。第一導電線圖案121可佈置於第一導電通孔圖案123及第一晶種層125的位於第一絕緣層111的頂表面上的一部分上。第一導電通孔圖案123可覆蓋第一晶種層125的位於第一通孔開口VO1中的一部分且填充第一通孔開口VO1。第一導電通孔圖案123可在垂直方向上延伸穿透第一絕緣層111且連接至第一導電線圖案121及外部電極接墊150。

在示例性實施例中，第一導電通孔圖案123可具有其在水平方向上的寬度在自重佈線絕緣層110的第一表面118朝重佈線絕緣層110的第二表面119的方向上(或者在遠離半導體晶片 200的方向上)減小的形狀。

覆蓋第一導電線圖案121的一部分且具有位於第一導電線圖案121的另一部分上/暴露出第一導電線圖案121的另一部分的第二通孔開口(圖9E中的VO2)的第二絕緣層113可堆疊於第一絕緣層111上。

第二晶種層135可佈置於第二絕緣層113的頂表面的一部分、第二通孔開口VO2的內壁以及第一導電線圖案121的頂表面的經由第二通孔開口VO2暴露出的一部分上。第二晶種層135的一部分可位於第二導電線圖案131與第二絕緣層113的頂表面之間。第二晶種層135的另一部分可佈置於第二導電通孔圖案133與第一導電線圖案121之間且環繞第二導電通孔圖案133的側壁。

第二導電通孔圖案133及第二導電線圖案131可佈置於第二晶種層135上。第二導電通孔圖案133與第二導電線圖案131可使用鍍覆製程一起整體地形成。第二導電線圖案131可佈置於第二導電通孔圖案133及第二晶種層135的位於第二絕緣層113的頂表面上的一部分上。第二導電通孔圖案133可覆蓋第二晶種層135的位於第二通孔開口VO2中的一部分且填充第二通孔開口VO2。第二導電通孔圖案133可在垂直方向上延伸穿透第二絕緣層113且連接至第二導電線圖案131及第一導電線圖案121。

在示例性實施例中，第二導電通孔圖案133可具有其在水平方向上的寬度在自重佈線絕緣層110的第一表面118朝重佈線絕緣層110的第二表面119的方向上減小的形狀。

覆蓋第二導電線圖案131的一部分且具有位於第二導電線圖案131的另一部分上/暴露出第二導電線圖案131的另一部分的第三通孔開口(圖9E中的VO3)的第三絕緣層115可堆疊於第二絕緣層113上。

第三晶種層145可佈置於第三絕緣層115的頂表面的一部分、第三通孔開口VO3的內壁及第二導電線圖案131的頂表面的經由第三通孔開口VO3暴露出的一部分上。第三晶種層145的一部分可位於第三導電線圖案141與第三絕緣層115的頂表面之間。第三晶種層145的另一部分可佈置於第三導電通孔圖案143與第二導電線圖案131之間且環繞第三導電通孔圖案143的側壁。

第三導電通孔圖案143及第三導電線圖案141可佈置於第三晶種層145上。第三導電通孔圖案143與第三導電線圖案141可使用鍍覆製程一起整體地形成。第三導電線圖案141可佈置於第三導電通孔圖案143及第三晶種層145的位於第三絕緣層115的頂表面上的一部分上。第三導電通孔圖案143可覆蓋第三晶種層145的位於第三通孔開口VO3中的一部分且填充第三通孔開口VO3。第三導電通孔圖案143可在垂直方向上延伸穿透第三絕緣層115且連接至第三導電線圖案141及第二導電線圖案131。

在示例性實施例中，第三導電通孔圖案143可具有其在水平方向上的寬度在自重佈線絕緣層110的第一表面118朝重佈線絕緣層110的第二表面119的方向上減小的形狀。

第三重佈線圖案140的第三導電線圖案141的一部分可 佈置於半導體晶片200下方且可用作晶片連接件230所附接的接墊。另外，第三重佈線圖案140的第三導電線圖案141的另一部分可在水平方向上與半導體晶片200的側表面分離且可用作導電柱160所附接的接墊。

儘管在圖1中重佈線結構101包括三個絕緣層(即第一絕緣層111、第二絕緣層113及第三絕緣層115)、三個導電線圖案(即第一導電線圖案121、第二導電線圖案131及第三導電線圖案141)、以及三個導電通孔圖案(即第一導電通孔圖案123、第二導電通孔圖案133及第三導電通孔圖案143)，但是本發明概念並非僅限於此。絕緣層、導電線圖案及導電通孔圖案的數目可隨著重佈線結構101中的電路佈線的設計而變化。

半導體晶片200可附接至重佈線結構101。舉例而言，半導體晶片200可以倒裝晶片方式(flip-chip manner)安裝於重佈線結構101上。

半導體晶片200可包括記憶體晶片或邏輯晶片。記憶體晶片可包括例如揮發性記憶體晶片(例如動態隨機存取記憶體(dynamic random access memory，DRAM)或靜態RAM(static RAM，SRAM))或者非揮發性記憶體晶片(例如相變RAM(phase-change RAM，PRAM)、磁阻RAM(magnetoresistive RAM，MRAM)、鐵電式RAM(ferroelectric RAM，FeRAM)或電阻式RAM(resistive RAM，RRAM))。在一些實施例中，記憶體晶片可包括高頻寬記憶體(high bandwidth memory，HBM)DRAM半 導體晶片。邏輯晶片可包括例如微處理器、類比裝置或數位訊號處理器。

半導體晶片200可包括半導體基板210以及位於半導體基板210的表面中的晶片接墊220。

半導體基板210可包含例如矽(Si)。半導體基板210可包含例如鍺(Ge)等半導體元素、例如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)等化合物半導體。半導體基板210可具有主動側及與主動側相對的非主動側。在示例性實施例中，半導體基板210的主動側可面向重佈線結構101。

包括各種個別裝置的半導體裝置可形成於半導體晶片200的半導體基板210的主動側中。

晶片連接件230可佈置於半導體晶片200的晶片接墊220與第三導電線圖案141之間。晶片連接件230可將半導體晶片200的晶片接墊220電性連接至第三導電線圖案141。晶片連接件230可包括例如選自柱結構、焊料凸塊、焊料球及焊料層的至少一者。

半導體晶片200可經由晶片連接件230、第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140、外部電極接墊150及外部連接件190自半導體封裝10外部接收選自用於半導體晶片200的操作的控制訊號、電源訊號及接地訊號或者待儲存於半導體晶片200中的資料訊號的至少一者，或者將儲存於半導體晶片200中的資料提供至半導體封裝10外部。

底部填充材料層240可佈置於半導體晶片200與重佈線 結構101之間以環繞晶片連接件230。底部填充材料層240可包含例如使用毛細底部填充製程(capillary underfill process)形成的環氧樹脂。在示例性實施例中，底部填充材料層240可包括非導電膜(non-conductive film，NCF)。

模製層250可佈置於重佈線結構101的第一表面118上且可覆蓋半導體晶片200的至少一部分及導電柱160的側表面。模製層250可包含例如環氧模製化合物(epoxy molding compound，EMC)。模製層250可不僅限於EMC且可包含各種材料，例如環氧材料、熱固性材料、熱塑性材料及經紫外線(ultraviolet，UV)處理的材料。

在示例性實施例中，模製層250可覆蓋重佈線絕緣層110的第一表面118的一部分及半導體晶片200的側表面。模製層250的頂表面251可與半導體晶片200的頂表面共面。此時，半導體晶片200的頂表面可暴露於半導體封裝10外部的元件。在一些實施例中，第一模製層及第二模製層250可位於半導體晶片200的相對的第一側表面與第二側表面上且可在其中分別具有第一導電柱及第二導電柱160。每一導電柱160可具有處於較相鄰模製層250的頂表面251低的水平高度處的頂表面161。

導電柱160可在水平方向上與半導體晶片200的側表面分離且可具有在垂直方向上延伸並穿透模製層250的柱(post)形狀或支柱(pillar)形狀。導電柱160可佈置於用作接墊的第三重佈線圖案140上。導電柱160可經由第一重佈線圖案120、第二重 佈線圖案130及第三重佈線圖案140的至少一部分電性連接至半導體晶片200，且經由第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140的至少一部分以及外部電極接墊150電性連接至外部連接件190。

舉例而言，導電柱160可包含Cu，但並非僅限於此。

模製層250可包括暴露出導電柱160的頂表面161的凹槽257以及由凹槽257提供的內壁253。模製層250的頂表面251與模製層250的內壁253交會處的隅角部分255可被倒角或修圓。在一些實施例中，模製層250可包括彼此相對的第一內壁與第二內壁253(在剖視圖中)，且導電柱160可自第一內壁253連續地延伸至第二內壁253。

在示例性實施例中，導電柱160的頂表面161總體上可呈凹狀。換句話說，導電柱160的頂表面161的中心部分可凹陷，使得導電柱160的頂表面161的中心部分可低於導電柱160的頂表面161的邊緣部分。

此時，導電柱160的頂表面161可處於較模製層250的頂表面251低的水平高度處。在示例性實施例中，導電柱160的頂表面161的中心與模製層250的頂表面251之間在垂直方向上的距離可為約1微米(μm)至約100微米。

圖3是根據示例性實施例的半導體封裝10a的剖視圖。

除了模製層250a之外，圖3的半導體封裝10a可與參照圖1及圖2闡述的半導體封裝10相同或相似。為了便於說明，說 明將集中於半導體封裝10a與參照圖1及圖2闡述的半導體封裝10之間的差異。

參照圖3，半導體封裝10a可包括重佈線結構101、半導體晶片200、導電柱160及模製層250a。模製層250a可覆蓋半導體晶片200的側表面及頂表面以及導電柱160的側表面。模製層250a可包括平坦化的頂表面。模製層250a的頂表面251a可處於較半導體晶片200的頂表面高的水平高度處。模製層250a的頂表面251a亦可處於較導電柱160的頂表面161高的水平高度處。

圖4是根據示例性實施例的半導體封裝10b的剖視圖。圖5是圖4中的區V的放大剖視圖。

除了半導體封裝10b更包括上重佈線結構401及上半導體晶片500之外，圖4及圖5中所示的半導體封裝10b可與參照圖1及圖2闡述的半導體封裝10相同或相似。為了便於說明，說明將集中於半導體封裝10b與參照圖1及圖2闡述的半導體封裝10之間的差異。

參照圖4及圖5，半導體封裝10b可包括重佈線結構101、半導體晶片200、導電柱160、模製層250、上重佈線結構401、上半導體晶片500及上模製層550。

重佈線結構101可包括重佈線絕緣層110、第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140以及外部電極接墊150。圖4的重佈線結構101可與參照圖1及圖2闡述的重佈線結構101實質上相同或相似。圖4及圖5中所示的半導體晶片 200、導電柱160及模製層250可與參照圖1及圖2闡述的半導體晶片200、導電柱160及模製層250實質上相同或相似。

上重佈線結構401可包括上重佈線絕緣層410及多個上重佈線圖案，例如第一上重佈線圖案420及第二上重佈線圖案430。所述多個上重佈線圖案可經由導電柱160電性連接至重佈線結構101的第三重佈線圖案140。

上重佈線絕緣層410可包括依序堆疊於半導體晶片200及模製層250上的多個上絕緣層，例如第一上絕緣層411及第二上絕緣層413。舉例而言，第一上絕緣層411及第二上絕緣層413可包含例如感光性聚醯亞胺等PID材料。作為另一種選擇，第一上絕緣層411及第二上絕緣層413可包含氧化物或氮化物。

第一上重佈線圖案420及第二上重佈線圖案430可分別包括第一上導電線圖案421及第二上導電線圖案431，且可分別包括第一上導電通孔圖案423及第二上導電通孔圖案433。第一上導電線圖案421及第二上導電線圖案431中的每一者可佈置於選自第一上絕緣層411及第二上絕緣層413中的對應一者的頂表面及底表面的至少一者上。第一上導電通孔圖案423及第二上導電通孔圖案433可穿透選自第一上絕緣層411及第二上絕緣層413的至少一者。第一上導電通孔圖案423及第二上導電通孔圖案433可連接至選自第一上導電線圖案421及第二上導電線圖案431或者導電柱160的頂表面161的至少一者。

舉例而言，上重佈線絕緣層410可包括依序堆疊於半導 體晶片200及模製層250上的第一上絕緣層411及第二上絕緣層413。

第一上絕緣層411可覆蓋半導體晶片200的頂表面及模製層250的頂表面251。第一上絕緣層411可填充模製層250的凹槽(圖2中的257)。填充模製層250的凹槽的第一上絕緣層411的一部分可覆蓋模製層250的內壁253及導電柱160的頂表面161。由於第一上絕緣層411填充模製層250的凹槽，因此第一上絕緣層411與模製層250之間的接觸面積增加，且因此，可增加第一上絕緣層411對模製層250的黏合強度且可抑制/防止第一上絕緣層411的分層。

另外，由於模製層250具有被倒角或修圓的隅角部分255，因此可減少/防止隅角部分255上的應力集中，且可抑制/防止由於應力集中而在模製層250的隅角部分255附近出現裂痕。

第一上重佈線圖案420可包括第一上導電線圖案421、第一上導電通孔圖案423及第一上晶種層425。第二上重佈線圖案430可包括第二上導電線圖案431、第二上導電通孔圖案433及第二上晶種層435。

第一上絕緣層411可包括暴露出導電柱160的頂表面161的一部分的通孔開口。第一上晶種層425可佈置於第一上絕緣層411的頂表面的一部分、第一上絕緣層411的通孔開口的內壁以及導電柱160的頂表面161的經由第一上絕緣層411的通孔開口暴露出的一部分上。第一上晶種層425的一部分可位於第一上導電 線圖案421與第一上絕緣層411的頂表面之間，且第一上晶種層425的另一部分可佈置於第一上導電通孔圖案423與導電柱160的頂表面161之間以環繞第一上導電通孔圖案423的側壁。

第一上導電線圖案421及第一上導電通孔圖案423可佈置於第一上晶種層425上。第一上導電線圖案421與第一上導電通孔圖案423可使用鍍覆製程一起整體地形成。第一上導電線圖案421可佈置於第一上導電通孔圖案423及第一上晶種層425的位於第一上絕緣層411的頂表面上的一部分上。第一上導電通孔圖案423可覆蓋第一上晶種層425的位於第一上絕緣層411的通孔開口中的一部分且填充第一上絕緣層411的通孔開口。第一上導電通孔圖案423可在垂直方向上延伸穿透第一上絕緣層411且將第一上導電線圖案421電性連接至導電柱160。

在示例性實施例中，第一上導電通孔圖案423可具有其水平寬度遠離導電柱160的頂表面161增加的形狀。因此，第一上導電通孔圖案423的水平寬度可朝導電柱160的頂表面161逐漸變細。

覆蓋第一上導電線圖案421的一部分且具有暴露出第一上導電線圖案421的另一部分的通孔開口的第二上絕緣層413可堆疊於第一上絕緣層411上。

第二上晶種層435可佈置於第二上絕緣層413的頂表面的一部分、第二上絕緣層413的通孔開口的內壁、以及第一上導電線圖案421的頂表面的經由第二上絕緣層413的通孔開口暴露 出的一部分上。第二上晶種層435的一部分可位於第二上導電線圖案431與第二上絕緣層413的頂表面之間，且第二上晶種層435的另一部分可佈置於第二上導電通孔圖案433與第一上導電線圖案421之間以環繞第二上導電通孔圖案433的側壁。

第二上導電通孔圖案433及第二上導電線圖案431可佈置於第二上晶種層435上。第二上導電通孔圖案433及第二上導電線圖案431可使用鍍覆製程一起整體地形成。第二上導電線圖案431可佈置於第二上導電通孔圖案433及第二上晶種層435的位於第二上絕緣層413的頂表面上的一部分上。第二上導電通孔圖案433可覆蓋第二上晶種層435的位於第二上絕緣層413的通孔開口中的一部分且填充第二上絕緣層413的通孔開口。第二上導電通孔圖案433可在垂直方向上延伸穿透第二上絕緣層413且將第二上導電線圖案431電性連接至第一上導電線圖案421。

上半導體晶片500可附接至上重佈線結構401。舉例而言，上半導體晶片500可以倒裝晶片方式安裝於上重佈線結構401上。上半導體晶片500可包括半導體基板510及晶片接墊520。晶片連接件530可佈置於上半導體晶片500的晶片接墊520與上重佈線結構401的第二上重佈線圖案430之間。晶片連接件530可將上半導體晶片500的晶片接墊520電性連接至第二上重佈線圖案430。底部填充材料層540可佈置於上半導體晶片500與上重佈線結構401之間以環繞晶片連接件530。覆蓋上半導體晶片500的至少一部分的上模製層550可佈置於上重佈線結構401上。

在示例性實施例中，半導體晶片200與上半導體晶片500可為不同的類型。舉例而言，當半導體晶片200是邏輯晶片時，上半導體晶片500可為記憶體晶片。在示例性實施例中，半導體封裝10b可包括系統級封裝(system-in-package，SIP)，其中不同類型的半導體晶片彼此電性連接且作為單個系統操作。在示例性實施例中，半導體晶片200與上半導體晶片500可為相同的類型。

圖6是圖4中的區V的放大剖視圖。

參照圖6，第一上重佈線圖案420a可包括連接至第一上導電線圖案421的多個第一上導電通孔圖案423。舉例而言，兩個至五個第一上導電通孔圖案423可連接至第一上導電線圖案421。

第一上導電通孔圖案423可在水平方向上彼此分離且可在垂直方向上延伸穿透第一上絕緣層411。第一上導電通孔圖案423可連接至導電柱160的頂表面161，以便將第一上導電線圖案421電性連接至導電柱160。

圖7是根據示例性實施例的半導體封裝10c的剖視圖。圖8是圖7中的區VIII的放大剖視圖。為了便於說明，以上已給出的冗餘說明將被簡化或被省略。

參照圖7及圖8，半導體封裝10c可包括下封裝11L及位於下封裝11L上的上封裝11U。半導體封裝10c可為層疊封裝(package-on-package)類型，其中上封裝11U附接至下封裝11L。

下封裝11L可包括重佈線結構101、半導體晶片200、導電柱160及模製層250。下封裝11L可與參照圖1及圖2闡述的半 導體封裝10實質上相同或相似。

上封裝11U可包括上重佈線結構401、上半導體晶片500、晶片連接件530、底部填充材料層540及上模製層550。上半導體晶片500、晶片連接件530、底部填充材料層540及上模製層550可與已參照圖4及圖5闡述的上半導體晶片500、晶片連接件530、底部填充材料層540及上模製層550實質上相同或相似。

上封裝11U的上重佈線結構401可包括上重佈線絕緣層410、所述多個上重佈線圖案(例如第一上重佈線圖案420及第二上重佈線圖案430)、以及電極接墊450。

舉例而言，上重佈線絕緣層410可包括依序堆疊於下封裝11L上的第一上絕緣層411及第二上絕緣層413。

舉例而言，第一上重佈線圖案420可包括第一上導電線圖案421、第一上導電通孔圖案423及第一上晶種層425。第一上導電線圖案421可沿第一上絕緣層411的頂表面延伸，且第一上導電通孔圖案423可局部地穿透第一上絕緣層411且在垂直方向上在第一上導電線圖案421與電極接墊450之間延伸。第一上晶種層425的一部分可位於第一上導電線圖案421與第一上絕緣層411之間且第一上晶種層425的另一部分可佈置於第一上導電通孔圖案423與電極接墊450之間，以環繞第一上導電通孔圖案423的側壁。

舉例而言，第二上重佈線圖案430可包括第二上導電線圖案431、第二上導電通孔圖案433及第二上晶種層435。第二上 導電線圖案431可沿第二上絕緣層413的頂表面延伸，且第二上導電通孔圖案433可穿透第二上絕緣層413且在垂直方向上在第二上導電線圖案431與第一上導電線圖案421之間延伸。第二上晶種層435的一部分可位於第二上導電線圖案431與第二上絕緣層413之間且第二上晶種層435的另一部分可佈置於第二上導電通孔圖案433與第一上導電線圖案421之間，以環繞第二上導電通孔圖案433的側壁。

上封裝11U可經由上封裝11U與下封裝11L之間的封裝間連接件600電性連接至及/或實體連接至下封裝11L。封裝間連接件600可接觸上重佈線結構401的電極接墊450及導電柱160且將上重佈線結構401的電極接墊450電性連接至導電柱160。

在示例性實施例中，封裝間連接件600可填充模製層250的凹槽(圖2中的257)。封裝間連接件600可覆蓋模製層250的內壁253及導電柱160的頂表面161。由於導電柱160的頂表面161總體上呈凹狀，因此可增加導電柱160的頂表面161與封裝間連接件600之間的接觸面積，且因此可減小導電柱160與封裝間連接件600之間的接觸電阻。因此，可增強半導體封裝10c的電性特性。

另外，由於封裝間連接件600填充模製層250的凹槽，因此可增加封裝間連接件600與模製層250之間的接觸面積，且因此可增加封裝間連接件600與模製層250之間的黏合強度。

圖9A至圖9O是根據示例性實施例的製造半導體封裝的 方法中的連續階段的剖視圖。在下文中，將參照圖9A至圖9O闡述製造圖4的半導體封裝10b的方法。

參照圖9A，在附接有釋放膜311的載體基板310上形成覆蓋層320。覆蓋層320可包含與重佈線絕緣層110(在圖4中)相同的絕緣材料或不同的絕緣材料。舉例而言，覆蓋層320可包括包含有機化合物的材料膜。在示例性實施例中，覆蓋層320可包含感光性聚醯亞胺。作為另一種選擇，覆蓋層320可包含氧化物或氮化物。

載體基板310可包含相對於烘烤製程(baking process)及蝕刻製程具有穩定性的材料。在其中載體基板310隨後藉由雷射剝蝕(laser ablation)被分離及移除的情形中，載體基板310可包括透明基板。可選地，在其中載體基板310藉由加熱被分離及移除的情形中，載體基板310可包括耐熱基板。在示例性實施例中，載體基板310可包括玻璃基板。在示例性實施例中，載體基板310可包含耐熱有機聚合物材料，例如聚醯亞胺、聚(醚醚酮)(poly(etheretherketone)，PEEK)、聚(醚碸)(poly(ethersulfone)，PES)或聚(苯硫醚)(poly(phenylene sulfide)，PPS)，但並非僅限於此。

釋放膜311可包括例如對雷射輻射起反應並蒸發的雷射反應層，使得載體基板310是可分離的。釋放膜311可包括碳材料層。舉例而言，釋放膜311可包括非晶碳層(amorphous carbon layer，ACL)、基於其總重量具有約85重量百分比至約99重量百 分比的相對高的碳含量的烴化合物、或包含烴化合物衍生物的旋塗硬遮罩(spin-on hardmask，SOH)。

參照圖9B，在覆蓋層320上形成外部電極接墊150。為了形成外部電極接墊150，可在覆蓋層320上形成導電材料膜且將導電材料膜圖案化。外部電極接墊150可被形成為在覆蓋層320的頂表面上總體上具有均勻的厚度，且外部電極接墊150的與覆蓋層320的頂表面接觸的底表面可為平坦的。

在示例性實施例中，外部電極接墊150可包含單一金屬材料。在示例性實施例中，外部電極接墊150可具有多層結構，其中多層分別包含不同的金屬材料。

參照圖9C，在形成外部電極接墊150之後，形成第一絕緣層111，第一絕緣層111包括暴露出外部電極接墊150的一部分的第一通孔開口VO1。舉例而言，為了形成第一絕緣層111，可形成覆蓋外部電極接墊150及覆蓋層320的絕緣材料膜，且可使用曝光及顯影來移除絕緣材料膜的一部分以形成第一通孔開口VO1。外部電極接墊150的部分可經由第一通孔開口VO1暴露出。

舉例而言，為了形成第一通孔開口VO1，可執行使用電漿的反應性離子蝕刻(reactive ion etching，RIE)、雷射鑽孔等。第一通孔開口VO1可具有其水平寬度向下(朝外部電極接墊150)減小的形狀。

參照圖9D，在圖9C的所得結構上形成第一晶種層125、第一導電線圖案121及第一導電通孔圖案123。

詳言之，在第一絕緣層111的頂表面、第一絕緣層111的藉由第一通孔開口VO1提供的內壁以及經由第一通孔開口VO1暴露出的外部電極接墊150上形成晶種金屬膜。舉例而言，可使用物理氣相沈積來形成晶種金屬膜。在形成晶種金屬膜之後，形成包括開口的光阻圖案且使用晶種金屬膜作為晶種執行鍍覆製程，進而形成第一導電線圖案121及第一導電通孔圖案123。此後，移除光阻圖案，且移除晶種金屬膜的藉由移除光阻圖案而暴露出的一部分。由於移除晶種金屬膜，因此第一晶種層125可形成於第一絕緣層111的頂表面與第一導電線圖案121之間、第一導電通孔圖案123與第一絕緣層111的內壁之間，所述內壁由第一通孔開口VO1提供且位於第一導電通孔圖案123與外部電極接墊150之間。第一晶種層125、第一導電線圖案121及第一導電通孔圖案123可形成第一重佈線圖案120。

參照圖9E，可使用與參照圖9C及圖9D闡述的過程實質上相同或相似的過程將包括第二通孔開口VO2的第二絕緣層113、第二重佈線圖案130、包括第三通孔開口VO3的第三絕緣層115以及第三重佈線圖案140依序地形成於圖9D的所得結構上。第一絕緣層111、第二絕緣層113及第三絕緣層115以及第一重佈線圖案120、第二重佈線圖案130及第三重佈線圖案140可形成重佈線結構101。

詳言之，第二晶種層135可被形成為覆蓋第二絕緣層113的頂表面、第二絕緣層113的內壁(所述內壁由第二通孔開口VO2 提供)以及第一導電線圖案121的一部分，所述一部分經由第二通孔開口VO2暴露出。第二導電線圖案131可沿第二絕緣層113的頂表面延伸，且第二導電通孔圖案133可填充第二通孔開口VO2。第二晶種層135、第二導電線圖案131及第二導電通孔圖案133可形成第二重佈線圖案130。

第三晶種層145可被形成為覆蓋第三絕緣層115的頂表面、第三絕緣層115的內壁(所述內壁由第三通孔開口VO3提供)以及第二導電線圖案131的一部分，所述一部分經由第三通孔開口VO3暴露出。第三導電線圖案141可沿第三絕緣層115的頂表面延伸，且第三導電通孔圖案143可填充第三通孔開口VO3。第三晶種層145、第三導電線圖案141及第三導電通孔圖案143可形成第三重佈線圖案140。

參照圖9F，在重佈線絕緣層110的第一表面118上形成光阻圖案341。光阻圖案341可包括開口342，開口342暴露出第三重佈線圖案140的第三導電線圖案141的一部分。光阻圖案341的開口342可界定其中在後續製程中形成導電柱160(在圖9G中)的區。

參照圖9G及圖9F，在光阻圖案341的開口342中形成導電柱160。導電柱160可形成於第三重佈線圖案140的第三導電線圖案141的部分(所述部分經由光阻圖案341的開口342暴露出)上，以至少局部地填充光阻圖案341的開口342。導電柱160可包含Cu，但並非僅限於此。

參照圖9H及圖9G，移除光阻圖案341。舉例而言，可使用剝離製程移除光阻圖案341。

參照圖9I，將半導體晶片200附接至重佈線結構101。半導體晶片200可附接至重佈線結構101，使得晶片接墊220面向重佈線結構101。半導體晶片200的晶片接墊220可經由晶片連接件230連接至第三重佈線圖案140的第三導電線圖案141。

在將半導體晶片200附接至重佈線結構101之後，形成底部填充材料層240以填充半導體晶片200與重佈線結構101之間的空間。底部填充材料層240可環繞晶片連接件230。舉例而言，在將半導體晶片200附接至重佈線結構101之後，可使用毛細底部填充製程形成底部填充材料層240。在示例性實施例中，底部填充材料層240可藉由將非導電膜附接至半導體晶片200的晶片接墊220且將半導體晶片200附接至重佈線結構101來形成。

參照圖9J，在形成底部填充材料層240之後，形成模製層250以模製半導體晶片200。模製層250可覆蓋半導體晶片200及導電柱160。模製層250可覆蓋半導體晶片200的側表面及頂表面以及導電柱160的側表面及頂表面。

參照圖9K及圖9J，可移除模製層250的一部分，以暴露出導電柱160。舉例而言，可執行回蝕(etch-back)或化學機械拋光(chemical mechanical polishing，CMP)來移除模製層250的部分。此時，導電柱160的頂表面可被形成為處於較模製層250的頂表面低的水平高度處且總體上呈凹狀。

在示例性實施例中，藉由對模製層250及導電柱160執行CMP，可在導電柱160中誘發凹化(dishing)。模製層250與導電柱160包含不同的材料且因此在CMP期間具有不同的移除速率。此時，為了控制導電柱160的凹化量，可適當地選擇模製層250的材料及導電柱160的材料。在示例性實施例中，模製層250可包含EMC且導電柱160可包含Cu。另外，可控制CMP條件(例如拋光頭的壓力及轉速以及漿料的種類)，以控制導電柱160的凹化量。

另外，在CMP期間，其中模製層250的頂表面251與內壁253交會的隅角部分被磨掉，且因此模製層250的隅角部分255(參見圖2)具有倒角或圓形形狀。

參照圖9L，在半導體晶片200及模製層250上形成第一上絕緣層411。為了形成第一上絕緣層411，可形成絕緣材料膜以覆蓋模製層250的頂表面及半導體晶片200的頂表面且填充模製層250的凹槽257(參見圖2)，且然後藉由執行曝光及顯影來局部地移除絕緣材料膜，使得可形成暴露出導電柱160的頂表面的一部分的通孔開口。

為了形成第一上絕緣層411的通孔開口，可執行例如RIE或雷射鑽孔。第一上絕緣層411的通孔開口可具有其水平寬度朝導電柱160的頂表面減小的形狀。

在形成第一上絕緣層411之後，形成第一上重佈線圖案420。詳言之，在第一上絕緣層411的頂表面、第一上絕緣層411 的藉由第一上絕緣層411的通孔開口提供的內壁、以及導電柱160的頂表面的經由第一上絕緣層411的通孔開口暴露出的部分上形成晶種金屬膜。舉例而言，可使用物理氣相沈積來形成晶種金屬膜。在形成晶種金屬膜之後，藉由形成包括開口的光阻圖案且使用晶種金屬膜作為晶種執行鍍覆製程來形成第一上導電線圖案421及第一上導電通孔圖案423。此後，移除光阻圖案，且移除晶種金屬膜的藉由移除光阻圖案而暴露出的一部分。由於移除晶種金屬膜，因此第一上晶種層425可形成於第一上絕緣層411的頂表面與第一上導電線圖案421之間、第一上導電通孔圖案423與第一上絕緣層411的內壁之間、以及第一上導電通孔圖案423與導電柱160之間。

在形成第一上重佈線圖案420之後，可使用與形成第一上絕緣層411的過程實質上相同或相似的過程來形成第二上絕緣層413，且可使用與形成第一上重佈線圖案420的過程實質上相同或相似的過程來形成第二上重佈線圖案430。第一上絕緣層411、第一上重佈線圖案420、第二上絕緣層413及第二上重佈線圖案430可形成上重佈線結構401。

參照圖9M，將上半導體晶片500附接至上重佈線結構401。上半導體晶片500可被附接至上重佈線結構401，使得晶片接墊520面向上重佈線結構401。上半導體晶片500的晶片接墊520可經由晶片連接件530連接至第二上重佈線圖案430的第二上導電線圖案431。

在將上半導體晶片500附接至上重佈線結構401之後，形成底部填充材料層540以填充上半導體晶片500與上重佈線結構401之間的空間且環繞晶片連接件530。

在形成底部填充材料層540之後，形成上模製層550以模製上半導體晶片500。上模製層550可覆蓋上半導體晶片500的側表面。

參照圖9N及圖9M，在形成上模製層550之後，移除載體基板310。舉例而言，附接有釋放膜311的載體基板310與圖9N的所得結構分離。舉例而言，為了分離載體基板310，可將雷射束或熱量輻射至釋放膜311。

在將載體基板310分離之後，移除覆蓋層320，使得暴露出外部電極接墊150。舉例而言，可使用蝕刻製程移除覆蓋層320。

在移除覆蓋層320之後，可附接外部連接件190。外部連接件190可包括例如焊料球或凸塊。

參照圖9O，在形成外部連接件190之後，可藉由執行單體化製程來完全形成圖4的半導體封裝10b，在單體化製程中，沿切割道SL切分圖9N的所得結構。

根據實施例，由於導電柱160的頂表面處於較模製層250的頂表面低的水平高度處，因此導電柱160可用作對準標記(align key)，且因此，當形成第一上重佈線圖案420(在圖9L中)時，可增加對準標記辨識的正確度。由於當使用導電柱160作為對準標記來形成第一上重佈線圖案420時，對準標記辨識的正確度增 加，因此抑制/防止半導體封裝的電性特性由於未對準而劣化，且最終可提高半導體封裝的可靠性。

根據一些實施例，由於模製層250具有被倒角或修圓的隅角部分255(在圖5中)，因此可抑制/防止由於模製層250的隅角部分255上的應力集中而在隅角部分255附近出現裂痕。

圖10是根據示例性實施例的半導體封裝10d的剖視圖。圖11是圖10中的區XI的放大剖視圖。

除了導電柱160a的結構之外，圖10及圖11中所示的半導體封裝10d可與參照圖1及圖2闡述的半導體封裝10實質上相同或相似。為了便於說明，說明將集中於半導體封裝10d與參照圖1及圖2闡述的半導體封裝10之間的差異。

參照圖10及圖11，半導體封裝10d可包括重佈線結構101、半導體晶片200、導電柱160a及模製層250。導電柱160a的頂表面161a可實質上呈凸狀。舉例而言，導電柱160a的頂表面161a的中心部分160aC可處於較導電柱160a的頂表面161a的邊緣部分160aE高的水平高度處。導電柱160a的頂表面161a的邊緣部分160aE可具有自導電柱160a的頂表面161a的中心部分160aC向外傾斜的斜度。

舉例而言，導電柱160a可藉由對圖9K的所得結構執行濕式蝕刻來形成。詳言之，當如上文參照圖9K所述執行CMP以暴露出導電柱160時，可在具有不同性質的導電柱160與模製層250之間形成間隙。當對圖9K的所得結構執行濕式蝕刻時，蝕刻 劑可流入至導電柱160與模製層250之間的間隙中。導電柱160的邊緣部分被流入至導電柱160與模製層250之間的間隙中的蝕刻劑蝕刻，使得導電柱160a可如圖10及圖11中所示實質上呈凸狀。

儘管已參照本發明概念的實施例具體示出及闡述了本發明概念，但是應理解，在不背離以下申請專利範圍的範圍的情況下，可在本文中進行形式及細節上的各種改變。

10:半導體封裝

101:重佈線結構

110:重佈線絕緣層

111:第一絕緣層

113:第二絕緣層

115:第三絕緣層

118:第一表面

119:第二表面

120:第一重佈線圖案

121:第一導電線圖案

123:第一導電通孔圖案

125:第一晶種層

130:第二重佈線圖案

131:第二導電線圖案

133:第二導電通孔圖案

135:第二晶種層

140:第三重佈線圖案

141:第三導電線圖案

143:第三導電通孔圖案

145:第三晶種層

150:外部電極接墊

160:導電柱/第一導電柱及第二導電柱

161、251:頂表面

190:外部連接件

200:半導體晶片

210:半導體基板

220:晶片接墊

230:晶片連接件

240:底部填充材料層

250:模製層/第一模製層及第二模製層

II:區

Claims (12)

1. 一種半導體封裝，包括：半導體晶片，包括晶片接墊，所述晶片接墊設置在所述半導體晶片的下表面上；下重佈線結構，位於所述半導體晶片的所述下表面上，所述下重佈線結構包括下重佈線絕緣層及電性連接至所述半導體晶片的所述晶片接墊的下重佈線圖案；模製層，位於所述半導體晶片的至少一部分上以及位於所述下重佈線結構的上表面上；導電柱，位於所述模製層中，所述導電柱具有底表面及頂表面，所述導電柱的所述底表面接觸所述下重佈線結構的所述下重佈線圖案且所述導電柱的所述頂表面呈凹狀；以及連接件，位於所述導電柱的所述頂表面上，其中所述導電柱的所述頂表面處於較所述模製層的頂表面低的水平高度處，其中所述模製層包括暴露出所述導電柱的所述頂表面的凹槽以及由所述凹槽提供的內壁，所述模製層的所述頂表面與所述模製層的所述內壁交會處的隅角部分被倒角或修圓使得所述凹槽在所述模製層的所述頂表面的水平高度處的寬度大於所述導電柱的所述頂表面的寬度，其中所述連接件填充所述模製層的所述凹槽的全部並與所述隅角部分直接接觸，並且 其中所述連接件的頂表面高於所述模製層的所述頂表面。
2. 如請求項1所述的半導體封裝，其中所述導電柱位於所述模製層的所述內壁上。
3. 如請求項1所述的半導體封裝，其中所述模製層的頂表面與所述半導體晶片的頂表面共面。
4. 如請求項1所述的半導體封裝，其中所述模製層包含環氧模製化合物，且所述導電柱包含銅。
5. 一種半導體封裝，包括：下重佈線結構，包括下重佈線絕緣層及下重佈線圖案；半導體晶片，位於所述下重佈線絕緣層的上表面上，所述半導體晶片包括晶片接墊，所述晶片接墊設置在所述半導體晶片的下表面上，所述晶片接墊電性連接至所述下重佈線圖案；模製層，位於所述半導體晶片的側表面上以及位於所述下重佈線結構的所述上表面上；導電柱，位於所述模製層中，所述導電柱具有底表面及頂表面，所述導電柱的所述底表面接觸所述下重佈線結構的所述下重佈線圖案且所述導電柱的所述頂表面處於較所述模製層的頂表面低的水平高度處；以及上重佈線結構，位於所述模製層及所述半導體晶片上，所述上重佈線結構包括上重佈線絕緣層及上重佈線圖案，所述上重佈線絕緣層位於所述導電柱的所述頂表面上，且所述上重佈線圖案穿透所述上重佈線絕緣層的一部分且接觸所述導電柱， 其中所述導電柱位於所述模製層的內壁上，其中所述模製層包括凹槽以暴露出所述導電柱的所述頂表面，所述模製層的所述頂表面與所述模製層的所述內壁交會處的隅角部分被倒角或修圓使得所述凹槽在所述模製層的所述頂表面的水平高度處的寬度大於所述導電柱的所述頂表面的寬度，且其中所述上重佈線絕緣層直接接觸所述模製層的所述內壁和所述模製層的所述隅角部分。
6. 如請求項5所述的半導體封裝，其中所述上重佈線結構的所述上重佈線圖案與所述半導體晶片分離。
7. 如請求項5所述的半導體封裝，更包括：連接件，位於所述導電柱的所述頂表面上，其中所述連接件位於所述模製層的所述內壁及所述模製層的所述隅角部分上。
8. 如請求項5所述的半導體封裝，其中所述模製層的所述內壁包括第一內壁及第二內壁，所述模製層的所述第一內壁與所述模製層的所述第二內壁相對，且其中所述導電柱自所述模製層的所述第一內壁連續地延伸至所述模製層的所述第二內壁。
9. 如請求項5所述的半導體封裝，其中所述導電柱的所述頂表面的中心部分處於較所述導電柱的所述頂表面的邊緣部分高的水平高度處。
10. 一種半導體封裝，包括：下重佈線結構，包括下重佈線絕緣層及下重佈線圖案；下半導體晶片，位於所述下重佈線絕緣層的上表面上，所述下半導體晶片包括晶片接墊，所述晶片接墊設置在所述下半導體晶片的下表面上，所述晶片接墊電性連接至所述下重佈線圖案；導電柱，位於所述下重佈線絕緣層的所述上表面上，所述導電柱電性連接至所述下重佈線圖案且具有呈凹狀的頂表面；模製層，位於所述下半導體晶片的側表面及所述導電柱的側表面上以及位於所述下重佈線結構的所述上表面上，所述模製層具有處於較所述導電柱的所述頂表面高的水平高度處的頂表面；以及上重佈線結構，位於所述模製層及所述下半導體晶片上，所述上重佈線結構包括上重佈線絕緣層及上重佈線圖案，所述上重佈線絕緣層位於所述導電柱的所述頂表面上，且所述上重佈線圖案穿透所述上重佈線絕緣層的一部分且接觸所述導電柱，其中所述模製層包括暴露出所述導電柱的所述頂表面的凹槽以及由所述凹槽提供的內壁，所述模製層的所述頂表面與所述模製層的所述內壁交會處的隅角部分被倒角或修圓使得所述凹槽在所述模製層的所述頂表面的水平高度處的寬度大於所述導電柱的所述頂表面的寬度，其中所述上重佈線圖案包括多個上導電通孔圖案，且所述多個上導電通孔圖案中的每一者穿透所述上重佈線絕緣層的一部分 且電性連接至所述導電柱的所述頂表面，且其中所述上重佈線圖案更包括上晶種層，所述上晶種層包括位於所述多個上導電通孔圖案的側壁上的第一部分及位於所述多個上導電通孔圖案與所述導電柱的所述頂表面之間的第二部分。
11. 如請求項10所述的半導體封裝，其中所述導電柱位於所述模製層的所述內壁上，且其中所述上重佈線絕緣層位於所述模製層的所述內壁及所述模製層的所述隅角部分上。
12. 如請求項10所述的半導體封裝，更包括：上半導體晶片，位於所述上重佈線結構上，所述上半導體晶片經由所述上重佈線圖案電性連接至所述導電柱。

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