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TWI882249B - 半導體記憶裝置 - Google Patents

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TWI882249B
TWI882249B TW111135207A TW111135207A TWI882249B TW I882249 B TWI882249 B TW I882249B TW 111135207 A TW111135207 A TW 111135207A TW 111135207 A TW111135207 A TW 111135207A TW I882249 B TWI882249 B TW I882249B
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岡田信彬
久田俊記
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠妥善製造之半導體記憶裝置。  實施方式之半導體記憶裝置具備第1晶片及第2晶片。第1晶片具備：第1半導體基板；複數個第1導電層，其等於第1方向上排列且沿第2方向延伸；第1半導體柱，其沿第1方向延伸且與複數個第1導電層對向；第1電荷儲存膜，其設置於複數個第1導電層與第1半導體柱之間；複數個第1電晶體，其等設置於第1半導體基板；及複數個第1貼合電極，其等電性連接於複數個第1電晶體之至少一部分。第2晶片具備：第2半導體基板；複數個第2電晶體，其等設置於第2半導體基板；及複數個第2貼合電極，其等電性連接於複數個第2電晶體之至少一部分，且貼合於複數個第1貼合電極。第2半導體基板之第1方向上之厚度，小於第1半導體基板之第1方向上之厚度。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等積層於與該基板之表面交叉之方向；半導體柱，其與該等複數個導電層對向；以及電荷儲存膜，其設置於導電層及半導體柱之間。
實施方式提供一種能夠適宜地製造之半導體記憶裝置。
一實施方式之半導體記憶裝置具備第1晶片及第2晶片。第1晶片具備：第1半導體基板；複數個第1導電層，其等於與第1半導體基板之表面交叉之第1方向上排列且沿與第1方向交叉之第2方向延伸；第1半導體柱，其沿第1方向延伸且與複數個第1導電層對向；第1電荷儲存膜，其設置於複數個第1導電層與第1半導體柱之間；複數個第1電晶體，其等設置於第1半導體基板；以及複數個第1貼合電極，其等電性連接於複數個第1電晶體之至少一部分。第2晶片具備：第2半導體基板；複數個第2電晶體，其等設置於第2半導體基板；以及複數個第2貼合電極，其等電性連接於複數個第2電晶體之至少一部分且貼合於複數個第1貼合電極。第2半導體基板之第1方向上之厚度小於第1半導體基板之第1方向上之厚度。
接下來，參照圖式，對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式只不過為一例，並非表示意圖限定本發明。又，以下之圖式係模式圖，為了方便說明，有時省略一部分構成等。又，對複數個實施方式所共通之部分標註相同之符號，有時省略說明。
又，於本說明書中提到「半導體記憶裝置」時，有時係指記憶體裸晶，有時係指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統。進而，有時亦指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中，當提到第1構成「電性連接」於第2構成時，既可係第1構成直接連接於第2構成，亦可係第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，當提到第1構成「連接於」第2構成及第3構成「之間」時，有時係指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中，當提到電路等使2條配線等「導通」時，例如，有時係指該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑上，且該電晶體等為接通(ON)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向既可與X方向、Y方向及Z方向中之任一個方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等表達係以設置有記憶胞陣列之基板為基準。又，例如，將沿著上述Z方向自該基板離開之方向稱為上，將沿著Z方向接近該基板之方向稱為下。又，當關於某一構成提到下表面或下端時，係指該構成之該基板側之面或端部，當提到上表面或上端時，係指該構成之與該基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，關於構成、構件等，於言及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時係指利用SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察之剖面等之寬度、長度或厚度等。  [第1實施方式]  [記憶體系統10]
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機20發送之信號，進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或能夠記憶其他用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體裸晶MD、以及連接於該等複數個記憶體裸晶MD及主機20之控制器裸晶CD。控制器裸晶CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、耗損平均等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示該構成例之模式性俯視圖。為了方便說明，於圖2及圖3中省略一部分之構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體裸晶MD、及積層於記憶體裸晶MD之控制器裸晶CD。於安裝基板MSB之上表面中Y方向之端部之區域設置有焊墊電極P X，其他之一部分之區域經由接著劑等而接著於記憶體裸晶MD之下表面。於記憶體裸晶MD之上表面中Y方向之端部之區域設置有焊墊電極P X，其他之區域經由接著劑等而接著於其他記憶體裸晶MD或控制器裸晶CD之下表面。於控制器裸晶CD之上表面中Y方向之端部之區域設置有焊墊電極P X。
如圖3所示，安裝基板MSB、複數個記憶體裸晶MD、及控制器裸晶CD分別具備於X方向上排列之複數個焊墊電極P X。設置於安裝基板MSB、複數個記憶體裸晶MD、及控制器裸晶CD之複數個焊墊電極P X分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成只不過為例示，具體性之構成能夠適當調整。例如，於圖2及圖3所示之示例中，於複數個記憶體裸晶MD上積層有控制器裸晶CD，該等構成利用接合線B來連接。於此種構成中，複數個記憶體裸晶MD及控制器裸晶CD包含於一個封裝體內。然而，控制器裸晶CD亦可包含於與記憶體裸晶MD不同之封裝體中。  [記憶體裸晶MD之電路構成]
圖4係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。圖5～圖10係表示記憶體裸晶MD之一部分之構成之模式性電路圖。
再者，圖4中圖示了複數個控制端子等。該等複數個控制端子存在表示為與高有效信號(正邏輯信號)對應之控制端子之情況、表示為與低有效信號(負邏輯信號)對應之控制端子之情況、以及表示為與高有效信號及低有效信號之兩者對應之控制端子之情況。於圖4中，與低有效信號對應之控制端子之符號包含上線(overline)。於本說明書中，與低有效信號對應之控制端子之符號包含斜杠(“/”)。再者，圖4之記載為例示，具體性之形態能夠適當調整。例如，亦可將一部分或全部之高有效信號設為低有效信號，或者將一部分或全部之低有效信號設為高有效信號。
如圖4所示，記憶體裸晶MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、定序儀SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、命令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。  [記憶胞陣列MCA之電路構成]
如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串組件SU。該等複數個串組件SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL而連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL而連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷儲存膜之閘極絕緣膜、及閘極電極之場效型之電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量來變化。於記憶胞MC中，記錄1位元或多位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型之電晶體。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串組件SU對應地設置，共通連接於1個串組件SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於複數個串組件SU中之所有記憶體串MS。源極側選擇閘極線SGSb共通連接於複數個串組件SU中之所有記憶體串MS。  [電壓產生電路VG之電路構成]
例如，如圖6所示，電壓產生電路VG(圖4)連接於複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3所說明之焊墊電極P X。電壓產生電路VG例如根據來自定序儀SQC之控制信號，產生於對於記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之多種動作電壓，並同時輸出至複數條電壓供給線31。自電壓供給線31輸出之動作電壓根據來自定序儀SQC之控制信號適當調整。
例如，如圖7所示，電荷泵電路32具備：電壓輸出電路32a，其對電壓供給線31輸出電壓V OUT；分壓電路32b，其連接於電壓供給線31；以及比較器32c，其根據自分壓電路32b輸出之電壓V OUT'與參照電壓V REF之大小關係來對電壓輸出電路32a輸出反饋信號FB。
如圖8所示，電壓輸出電路32a具備交替地連接於電壓供給線31及電壓供給線32a1之間之複數個高電壓電晶體32a2a、32a2b。對電壓供給線32a1供給電源電壓V CC。串聯連接之複數個高電壓電晶體32a2a、32a2b之閘極電極連接於各自之汲極電極及電容器32a3。又，電壓輸出電路32a具備：AND電路32a4，其輸出時脈信號CLK及反饋信號FB之邏輯和；位準偏移器32a5a，其將AND電路32a4之輸出信號升壓後輸出；以及位準偏移器32a5b，其將AND電路32a4之輸出信號之反轉信號升壓後輸出。位準偏移器32a5a之輸出信號經由電容器32a3而連接於高電壓電晶體32a2a之閘極電極。位準偏移器32a5b之輸出信號經由電容器32a3而連接於高電壓電晶體32a2b之閘極電極。
於反饋信號FB為“H”狀態之情形時，自AND電路32a4輸出時脈信號CLK。隨之，自電壓供給線31對電壓供給線32a1移送電子，電壓供給線31之電壓增大。另一方面，於反饋信號FB為“L”狀態之情形時，不自AND電路32a4輸出時脈信號CLK。因此，電壓供給線31之電壓不增大。
如圖7所示，分壓電路32b具備：電阻元件32b2，其連接於電壓供給線31及分壓端子32b1之間；以及可變電阻元件32b4，其串聯連接於分壓端子32b1及電壓供給線32b3之間。對電壓供給線32b3供給接地電壓V SS。可變電阻元件32b4之電阻值能夠根據動作電壓控制信號V CTRL來調整。因此，分壓端子32b1之電壓V OUT'之大小能夠根據動作電壓控制信號V CTRL來調整。
如圖9所示，可變電阻元件32b4具備並聯連接於分壓端子32b1及電壓供給線32b3之間之複數個電流路徑32b5。該等複數個電流路徑32b5分別具備串聯連接之電阻元件32b6及電晶體32b7。設置於各電流路徑32b5之電阻元件32b6之電阻值亦可為互不相同之大小。對設置於各電流路徑32b5之電晶體32b7之閘極電極分別輸入動作電壓控制信號V CTRL不同之位元。又，可變電阻元件32b4亦可具有不包含電晶體32b7之電流路徑32b8。
如圖7所示，比較器32c輸出反饋信號FB。反饋信號FB例如於分壓端子32b1之電壓V OUT'大於參照電壓V REF之情形時成為“L”狀態。又，反饋信號FB例如於電壓V OUT'小於參照電壓V REF之情形時成為“H”狀態。  [列解碼器RD之電路構成]
例如，如圖5及圖6所示，列解碼器RD(圖4)具備：位址解碼器22，其將位址資料D ADD解碼；區塊選擇電路23(圖5)，其根據位址解碼器22之輸出信號對記憶胞陣列MCA傳送動作電壓；以及字元線選擇電路24(圖6)及電壓選擇電路25(圖6)。
位址解碼器22具備複數條區塊選擇線BLKSEL L(圖5)及字元線選擇線WLSEL L(圖6)。位址解碼器22例如根據來自定序儀SQC之控制信號依次參照位址暫存器ADR(圖4)之列位址RA，將該列位址RA解碼，使與列位址RA對應之特定之區塊選擇電晶體35及字元線選擇電晶體37為接通(ON)狀態，使除此以外之區塊選擇電晶體35及字元線選擇電晶體37為斷開(OFF)狀態。例如，使特定之區塊選擇線BLKSEL L及字元線選擇線WLSEL L之電壓為“H”狀態，使除此以外之電壓為“L”狀態。再者，於使用P通道型之電晶體而並非使用N通道型之電晶體之情形時，對該等配線施加相反之電壓。
區塊選擇電路23(圖5)具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如係場效型之高電壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG、字元線選擇電路24(圖6)及電壓選擇電路25(圖6)而電性連接於電壓供給線31。閘極電極共通連接於對應之區塊選擇線BLKSEL H。區塊選擇線BLKSEL H分別連接於位準偏移器LS BLK。位準偏移器LS BLK例如亦可包含一個或複數個高電壓反相器電路，該高電壓反相器電路具備輸出端子、連接於輸出端子與電壓供給線31之間之P型高電壓電晶體、連接於輸出端子與供給接地電壓V SS之電壓供給線之間之N型高電壓電晶體、以及連接於該等2個高電壓電晶體之閘極電極之輸入端子。又，該等一個或複數個高電壓反相器電路之至少一個輸出端子亦可連接於區塊選擇線BLKSEL H。又，該等一個或複數個高電壓反相器電路之至少一個輸入端子亦可連接於區塊選擇線BLKSEL L。
字元線選擇電路24(圖6)具備與字元線WL及汲極側選擇閘極線SGD對應之複數個字元線選擇部36。該等複數個電壓選擇部36分別具備複數個字元線選擇電晶體37、及連接於該等複數個字元線選擇電晶體37之閘極電極之複數個位準偏移器LS WL。字元線選擇電晶體37例如係場效型之高電壓電晶體。字元線選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23(圖5)而電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別經由電壓選擇電路25(圖6)而電性連接於對應之電壓供給線31。閘極電極分別連接於對應之字元線選擇線WLSEL H。字元線選擇線WLSEL H分別連接於位準偏移器LS WL。位準偏移器LS WL例如亦可包含一個或複數個高電壓反相器電路。又，該等一個或複數個高電壓反相器電路之至少一個輸出端子亦可連接於字元線選擇線WLSEL H。又，該等一個或複數個高電壓反相器電路之至少一個輸入端子亦可連接於字元線選擇線WLSEL L。
電壓選擇電路25具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部38。該等複數個電壓選擇部38分別具備複數個電壓選擇電晶體39、及連接於該等複數個電壓選擇電晶體39之閘極電極之複數個位準偏移器LS V。電壓選擇電晶體39例如係場效型之高電壓電晶體。電壓選擇電晶體39之汲極端子分別經由配線CG、區塊選擇電路23(圖5)及字元線選擇電路24(圖6)，而電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線VSEL H。電壓選擇線VSEL H分別連接於位準偏移器LS V。位準偏移器LS V例如亦可包含一個或複數個高電壓反相器電路。又，該等一個或複數個高電壓反相器電路之至少一個輸出端子亦可連接於電壓選擇線VSEL H。又，該等一個或複數個高電壓反相器電路之至少一個輸入端子亦可連接於電壓選擇線VSEL L。再者，電壓選擇線VSEL L連接於定序儀SQC。  [感測放大器模組SAM之電路構成]
例如，如圖10所示，感測放大器模組SAM(圖4)具備與複數條位元線BL對應之複數個感測放大器組件SAU。感測放大器組件SAU分別具備並聯連接於位元線BL之高電壓電晶體41、42、及連接於高電壓電晶體41、42之閘極電極之2個位準偏移器LS BL。又，感測放大器組件SAU分別具備經由高電壓電晶體41而電性連接於位元線BL之感測放大器SA。
高電壓電晶體41、42例如係場效型之高電壓電晶體。高電壓電晶體41之汲極端子連接於感測放大器SA。高電壓電晶體42之汲極端子連接於供給抹除電壓V ERA之電壓供給線31。高電壓電晶體41、42之源極端子如上所述，連接於位元線BL。高電壓電晶體41、42之閘極電極分別連接於信號線BLS H、BLBIAS H。信號線BLS H、BLBIAS H分別連接於位準偏移器LS BL。位準偏移器LS BL例如亦可包含一個或複數個高電壓反相器電路。又，該等一個或複數個高電壓反相器電路之至少一個輸出端子亦可連接於信號線BLS H、BLBIAS H。又，該等一個或複數個高電壓反相器電路之至少一個輸入端子，亦可連接於信號線BLS L、BLBIAS L。再者，信號線BLS L、BLBIAS L係連接於定序儀SQC。
再者，於圖10之示例中，供給抹除電壓V ERA之電壓供給線31及信號線BLS L、BLBIAS L，相對於複數個感測放大器組件SAU係共通設置。
感測放大器SA例如具備：感測電晶體，其根據位元線BL中流通之電流將資料線之電荷放電；複數個鎖存電路，其鎖存資料線之資料；及電壓控制電路，其基於鎖存電路之資料來控制位元線BL之電壓或電流。又，感測放大器SA分別經由配線DBUS而連接於快取記憶體CM(圖4)。
再者，有時將連接於高電壓電晶體41之閘極電極之位準偏移器LS BL省略。又，有時將高電壓電晶體42及連接於高電壓電晶體42之閘極電極之位準偏移器LS BL省略。又，於圖10之示例中，於各感測放大器組件SAU設置有位準偏移器LS BL，但亦可就複數個感測放大器組件SAU設置共通之位準偏移器LS BL。  [快取記憶體CM之電路構成]
快取記憶體CM(圖4)具備經由配線DBUS而連接於感測放大器模組SAM內之鎖存電路之複數個鎖存電路。該等複數個鎖存電路中所包含之資料DAT，依次被傳送至感測放大器模組SAM或輸入輸出控制電路I/O。
又，於快取記憶體CM，連接有未圖示之解碼電路及開關電路。解碼電路將保存於位址暫存器ADR(圖4)中之行位址CA解碼。開關電路根據解碼電路之輸出信號，使與行位址CA對應之鎖存電路與匯流排DB(圖4)導通。  [定序儀SQC之電路構成]
定序儀SQC(圖4)根據保存於命令暫存器CMR中之命令資料D CMD，對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，定序儀SQC適當地將表示自身狀態之狀態資料D ST輸出至狀態暫存器STR。
又，定序儀SQC產生就緒/忙碌信號，並輸出至端子RY//BY。於端子RY//BY為“L”狀態期間(忙碌期間)內，基本上禁止對記憶體裸晶MD進行存取。又，於端子RY//BY為“H”狀態期間(就緒期間)內，允許對記憶體裸晶MD進行存取。再者，端子RY//BY係例如藉由參照圖2、圖3所說明之焊墊電極P X來實現。  [輸入輸出控制電路I/O之電路構成]
輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、觸發(toggle)信號輸入輸出端子DQS、/DQS、及連接於資料信號輸入輸出端子DQ0～DQ7之比較器等之輸入電路及OCD(Off Chip Driver，晶片外驅動器)電路等之輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器、及緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路係分別連接於被供給電源電壓V CCQ及接地電壓V SS之端子。資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、/DQS及被供給電源電壓V CCQ之端子係例如藉由參照圖2、圖3所說明之焊墊電極P X來實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料，係根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或命令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。  [邏輯電路CTR之電路構成]
邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE自控制器裸晶CD接收外部控制信號，根據外部控制信號對輸入輸出控制電路I/O輸出內部控制信號。再者，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如根據參照圖2、圖3所說明之焊墊電極P X來實現。  [記憶體裸晶MD之結構]
圖11係表示本實施方式之半導體記憶裝置之構成例之模式性分解立體圖。如圖11所示，記憶體裸晶MD具備晶片C M及晶片C P。例如，如圖4所示，晶片C M具備記憶胞陣列MCA(圖5)中之構成、以及電壓產生電路VG、列解碼器RD及感測放大器模組SAM等中所包含之高電壓電晶體。例如，如圖4所示，晶片C P具備列解碼器RD、感測放大器模組SAM、定序儀SQC、快取記憶體CM、位址暫存器ADR、命令暫存器CMR、狀態暫存器STR、輸入輸出控制電路I/O、及邏輯電路CTR等中所包含之低電壓電晶體。
於晶片C M之上表面，如圖11所示，設置有複數個貼合電極P I1。又，於晶片C P之下表面，設置有複數個貼合電極P I2。又，於晶片C P之上表面，設置有複數個焊墊電極P X。以下，關於晶片C M，將設置有複數個貼合電極P I1之面稱為正面，將正面之相反側之面稱為背面。又，關於晶片C P，將設置有複數個貼合電極P I2之面稱為正面，將正面之相反側之面(設置有複數個焊墊電極P X之面)稱為背面。於圖示之示例中，晶片C M之正面設置於較晶片C M之背面靠上方，晶片C P之背面設置於較晶片C P之正面靠上方。
晶片C M及晶片C P以晶片C M之正面與晶片C P之正面對向之方式配置。複數個貼合電極P I1與複數個貼合電極P I2分別對應地設置，且配置於能夠貼合於複數個貼合電極P I2之位置。貼合電極P I1與貼合電極P I2作為將晶片C M與晶片C P貼合且用以使之電導通之貼合電極發揮功能。
再者，於圖11之示例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
圖12係表示晶片C M之構成例之模式性俯視圖。圖13表示比設置有複數個貼合電極P I1之晶片C M之正面靠內部之結構。圖14係表示晶片C P之構成例之模式性仰視圖。圖15表示較設置有複數個貼合電極P I2之晶片C P之正面靠內部之結構。圖16係由圖13之A所示之部分之模式性放大圖。圖17係由圖16之B所示之部分之模式性放大圖。圖18係將圖13所示之結構沿著C-C'線切斷，沿著箭頭方向觀察之模式性剖視圖。圖19係將圖13所示之結構沿著D-D'線切斷，沿著箭頭方向觀察之模式性剖視圖。圖20係將圖13所示之結構沿著E-E'線切斷，沿著箭頭方向觀察之模式性剖視圖。圖21係由圖19之F所示之部分之模式性放大圖。圖22係由圖21之G所示之部分之模式性放大圖。圖23及圖24係表示晶片C M之一部分之結構之模式性剖視圖。圖26及圖27係表示晶片C P之一部分之結構之模式性剖視圖。  [晶片C M之結構]
例如，如圖12及圖13所示，於晶片C M設置有於X方向及Y方向上排列之4個記憶胞陣列區域R MCA。於與記憶胞陣列區域R MCA於X方向上排列之位置分別設置有列解碼器區域R RDH。又，於與記憶胞陣列區域R MCA於Y方向上排列之位置分別設置有感測放大器模組區域R SAMH。又，於與列解碼器區域R RDH於Y方向上排列且與感測放大器模組區域R SAMH於X方向上排列之位置設置有電壓產生電路區域R VGH。
記憶胞陣列區域R MCA具備記憶胞陣列MCA(圖5)中之構成。例如，於圖13之示例中，記憶胞陣列MCA具備於Y方向上排列之複數個記憶體區塊BLK。又，記憶胞陣列區域R MCA具備記憶體孔區域R MH、及設置於記憶體孔區域R MH與列解碼器區域R RDH之間之接線區域R HU。列解碼器區域R RDH具備區塊選擇電晶體35(圖5)及位準偏移器LS BLK(圖5)中之高電壓電晶體。感測放大器模組區域R SAMH具備高電壓電晶體41、42(圖10)及位準偏移器LS BL(圖5)中之高電壓電晶體。電壓產生電路區域R VGH具備字元線選擇電晶體37(圖6)及位準偏移器LS WL(圖5)中之高電壓電晶體、電壓選擇電晶體39(圖6)及位準偏移器LS V(圖5)中之高電壓電晶體、以及高電壓電晶體32a2a、32a2b(圖7)及位準偏移器32a5a、32a5b(圖8)中之高電壓電晶體。
例如，如圖18～圖20所示，晶片C M具備半導體基板100、設置於半導體基板100之上方之元件層L DH、設置於元件層L DH之上方之複數個配線層M0、M1、M2、M3。  [半導體基板100之結構]
半導體基板100例如係包括包含硼(B)等P型雜質之P型之矽(Si)之半導體基板。例如，如圖18～圖20所示，於半導體基板100之正面，例如，設置有包含磷(P)等N型雜質之N型井區域100N、包含硼(B)等P型雜質之P型井區域100P、未設置N型井區域100N及P型井區域100P之半導體基板區域100S、及絕緣區域100I。  [元件層L DH之記憶體孔區域R MH中之結構]
如參照圖13所說明，於記憶體孔區域R MH，設置有於Y方向上排列之複數個記憶體區塊BLK。例如，如圖16所示，於排列於Y方向之2個記憶體區塊BLK之間，設置有氧化矽(SiO 2)等區塊間絕緣層ST。又，記憶體區塊BLK具備於Y方向上排列之複數個串組件SU。例如，如圖17所示，於排列於Y方向之2個串組件SU之間，設置有串組件間絕緣層SHE。
例如，如圖21所示，串組件SU具備於Z方向上排列之複數個導電層110、沿Z方向延伸之複數個半導體柱120、分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀之導電層。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可含有包含磷(P)或硼(B)等雜質之多晶矽等。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
於導電層110之下方，設置有導電層111。導電層111例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，於導電層111及導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
導電層111作為源極側選擇閘極線SGSb(圖5)及連接於源極側選擇閘極線SGSb之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111針對每個記憶體區塊BLK而電性地獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及連接於源極側選擇閘極線SGS之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110針對每個記憶體區塊BLK而電性地獨立。
又，位於較其靠上方之複數個導電層110作為字元線WL(圖5)及連接於字元線WL之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別針對每個記憶體區塊BLK而電性地獨立。
又，位於較其靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及連接於汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110與其他導電層110相比Y方向之寬度較小。又，例如，如圖17及圖21所示，於Y方向上相鄰之2個導電層110之間，設置有串組件間絕緣層SHE。該等複數個導電層110分別針對每個串組件SU而電性地獨立。
例如，如圖17所示，半導體柱120以特定之圖案於X方向及Y方向上排列。半導體柱120作為1個記憶體串MS(圖5)中所包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如係多晶矽(Si)等半導體層。例如，如圖21所示，半導體柱120具有大致有底圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，且與導電層110對向。
於半導體柱120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb連接於位元線BL。
半導體柱120之下端部經由包括單晶矽(Si)等之半導體層122，連接於半導體基板100之P型井區域100P。半導體層122作為源極側選擇電晶體STSb之通道區域發揮功能。半導體層122之外周面由導電層111包圍，且與導電層111對向。於半導體層122與導電層111之間，設置有氧化矽等絕緣層123。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。
例如，如圖22所示，閘極絕緣膜130具備積層於半導體柱120及導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷儲存膜132例如為氮化矽(Si 3N 4)等能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面沿Z方向延伸。
再者，圖22表示了閘極絕緣膜130具備氮化矽等電荷儲存膜132之示例。然而，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。  [元件層L DH之接線區域R HU中之結構]
如圖18所示，於接線區域R HU，設置有複數個導電層110之X方向上之端部。又，如圖16所示，於接線區域R HU，設置有於X方向及Y方向上排列之複數個接點CC。如圖18所示，該等複數個接點CC沿Z方向延伸，且下端與導電層110連接。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
又，如圖16所示，於接線區域R HU，設置有設置於接點CC之附近之支持結構HR。支持結構HR例如既可包含與半導體柱120及閘極絕緣膜130相同之結構，亦可包含沿Z方向延伸之氧化矽(SiO 2)等絕緣層。  [元件層L DH之列解碼器區域R RDH、感測放大器模組區域R SAMH及電壓產生電路區域R VGH中之結構]
於元件層L DH之列解碼器區域R RDH、感測放大器模組區域R SAMH及電壓產生電路區域R VGH，設置有複數個N型高電壓電晶體Tr NH、複數個P型高電壓電晶體Tr PH。再者，有時對高電壓電晶體Tr NH、Tr PH供給例如大於5 V之電壓。
例如，如圖23所示，N型高電壓電晶體Tr NH設置於半導體基板100之半導體基板區域100S。高電壓電晶體Tr NH具備半導體基板區域100S之一部分、設置於半導體基板100之正面之氧化矽(SiO 2)等閘極絕緣層141、設置於閘極絕緣層141之上表面之多晶矽(Si)等閘極電極構件142、設置於閘極電極構件142之上表面之鎢(W)等閘極電極構件143、設置於閘極電極構件143之上表面之氧化矽(SiO 2)或氮化矽(Si 3N 4)等覆蓋絕緣層144、以及設置於閘極電極構件142、閘極電極構件143及覆蓋絕緣層144之X方向或Y方向之側面之氧化矽(SiO 2)或氮化矽(Si 3N 4)等側壁絕緣層145。再者，閘極電極構件142例如包含磷(P)或砷(As)等N型雜質、或硼(B)等P型雜質。
再者，於圖示之示例中，厚度T 141與閘極絕緣層141之Z方向上之厚度一致。
又，N型高電壓電晶體Tr NH具備積層於半導體基板100之正面、閘極絕緣層141之X方向或Y方向之側面、側壁絕緣層145之X方向或Y方向之側面、及覆蓋絕緣層144之上表面之氧化矽(SiO 2)等襯墊絕緣層146及氮化矽(Si 3N 4)等襯墊絕緣層147。
又，於N型高電壓電晶體Tr NH連接有沿Z方向延伸之3個接點CS H。接點CS H例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。3個接點CS H中之一個貫通襯墊絕緣層147、襯墊絕緣層146及覆蓋絕緣層144連接於閘極電極構件143之上表面，作為高電壓電晶體Tr NH之閘極電極之一部分發揮功能。3個接點CS H中之兩個貫通襯墊絕緣層147及襯墊絕緣層146連接於半導體基板100之正面，作為高電壓電晶體Tr NH之源極電極或汲極電極發揮功能。
再者，於圖示之示例中，距離R CSH與自作為閘極電極之一部分發揮功能之接點CS H之中心軸到作為汲極電極之一部分發揮功能之接點CS H之中心軸為止之X方向或Y方向上之距離一致。又，距離R CSH與自作為閘極電極之一部分發揮功能之接點CS H之中心軸到作為源極電極之一部分發揮功能之接點CS H之中心軸為止之X方向或Y方向上之距離一致。
又，N型高電壓電晶體Tr NH將半導體基板100之正面之與閘極電極構件142之對向面作為通道區域。又，於半導體基板100之正面之與接點CS H之連接部分設置有高雜質濃度區域148。又，於半導體基板100之正面之通道區域與高雜質濃度區域148之間之區域(不與閘極電極構件142對向之區域)，設置有低雜質濃度區域149。高雜質濃度區域148及低雜質濃度區域149例如包含磷(P)或砷(As)等N型雜質。又，高雜質濃度區域148中之N型雜質之雜質濃度大於低雜質濃度區域149中之N型雜質之雜質濃度。
例如，如圖24所示，P型高電壓電晶體Tr PH基本上與N型高電壓電晶體Tr NH相同地構成。但是，P型高電壓電晶體Tr PH設置於N型井區域100N，而並非設置於半導體基板區域100S。又，於半導體基板100之正面之與接點CS H之連接部分，設置有高雜質濃度區域158，來代替高雜質濃度區域148。又，於半導體基板100之正面之通道區域與高雜質濃度區域158之間之區域(不與閘極電極構件142對向之區域)，設置有低雜質濃度區域159，來代替低雜質濃度區域149。高雜質濃度區域158及低雜質濃度區域159例如包含硼(B)等P型雜質。又，高雜質濃度區域158中之P型雜質之雜質濃度大於低雜質濃度區域159中之P型雜質之雜質濃度。
再者，於P型高電壓電晶體Tr PH中，例如，如圖25所示，高雜質濃度區域158亦可設置於自與接點CS H之連接部分到位於側壁絕緣層145之正下方之部分為止之區域。又，此種P型高電壓電晶體Tr PH亦可不具備低雜質濃度區域159。  [配線層M0、M1、M2、M3之結構]
例如，如圖18所示，配線層M0、M1、M2、M3中所包含之複數條配線例如經由上述接點CC、CS H，電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層M0包含複數條配線m0。該等複數條配線m0例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
配線層M1包含複數條配線m1。該等複數條配線m1例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。再者，於圖18～圖20之示例中，複數條配線m1中之一部分作為位元線BL發揮功能。例如，如圖17所示，位元線BL於X方向上排列且沿Y方向延伸。又，該等複數條位元線BL分別連接於各串組件SU中所包含之1個半導體柱120。再者，亦有時並非配線m1中之一部分而是配線m0中之一部分作為位元線BL發揮功能。
例如，如圖18所示，配線層M2包含複數條配線m2。該等複數條配線m2例如亦可包含氮化鈦(TiN)等障壁導電膜、及銅(Cu)或鋁(Al)等金屬膜之積層膜等。
例如，如圖18～圖20所示，配線層M3包含複數個貼合電極P I1。該等複數個貼合電極P I1例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。例如，如圖12所示，於列解碼器區域R RDH設置有複數個貼合電極P I1。該等貼合電極P I1之至少一部分作為區塊選擇線BLKSEL L(圖5)之一部分發揮功能。又，例如，如圖12所示，於感測放大器模組區域R SAMH設置有複數個貼合電極P I1。該等貼合電極P I1之至少一部分作為信號線BLS L(圖10)之一部分、信號線BLBIAS L(圖10)之一部分、或將高電壓電晶體41與感測放大器SA連接之配線之一部分發揮功能。又，例如，如圖12所示，於電壓產生電路區域R VGH設置有複數個貼合電極P I1。該等貼合電極P I1之至少一部分作為字元線選擇線WLSEL L(圖6)之一部分、電壓選擇線VSEL L(圖6)之一部分、AND電路32a4(圖8)之輸入端子之一部分、或連接於電晶體32b7(圖9)之閘極電極之信號線之一部分發揮功能。  [晶片C P之結構]
例如，如圖15所示，於晶片C P設置有於X方向及Y方向上排列之4個感測放大器模組區域R SAML。又，於與感測放大器模組區域R SAML於X方向排列之位置分別設置有列解碼器區域R RDL。又，於晶片C P之Y方向之端部設置有輸入輸出電路區域R IO。
感測放大器模組區域R SAML具備感測放大器模組SAM中之低電壓電晶體。列解碼器區域R RDL具備列解碼器RD中之低電壓電晶體。輸入輸出電路區域R IO具備輸入輸出控制電路I/O及邏輯電路CTR中之低電壓電晶體。
例如，如圖18～圖20所示，晶片C P具備半導體基板200、設置於半導體基板200之下方之元件層L DL、及設置於元件層L DL之上方之複數個配線層M4、M5、M6、M7。  [半導體基板200之結構]
半導體基板200例如係包括包含硼(B)等P型雜質之P型之矽(Si)之半導體基板。於半導體基板200之正面例如設置有包含磷(P)等N型雜質之N型井區域200N(圖27)、包含硼(B)等P型雜質之P型井區域200P(圖26)、及絕緣區域200I(圖18)。
再者，半導體基板200之Z方向上之厚度T 200小於半導體基板100之Z方向上之厚度T 100。厚度T 200例如亦可為厚度T 100之1/2以下。更佳為，厚度T 200亦可為厚度T 100之1/5以下。更佳為，厚度T 200亦可為厚度T 100之1/10以下。
又，如圖20所示，於半導體基板200之上表面，設置有氧化矽(SiO 2)等絕緣層201、及聚醯亞胺等絕緣層202。又，於晶片C P上表面之Y方向之一端部，於絕緣層201與絕緣層202之間，設置有鋁(Al)等金屬配線MZ。金屬配線MZ之一部分經由設置於絕緣層202之開口，露出於晶片C P之外部。該金屬配線MZ之露出部作為上述焊墊電極P X發揮功能。又，金屬配線MZ之一部分經由設置於元件層L DL之接點CS L，電性連接於元件層L DL中之構成。  [元件層L DL之結構]
於元件層L DL設置有複數個N型低電壓電晶體Tr NL、及複數個P型低電壓電晶體Tr PL。再者，供給至低電壓電晶體Tr NL、Tr PL之電壓例如小於5 V。
例如，如圖26所示，N型低電壓電晶體Tr NL設置於半導體基板200之P型井區域200P。低電壓電晶體Tr NL具備P型井區域200P之一部分、設置於半導體基板200之正面之氧化矽(SiO 2)等閘極絕緣層241、設置於閘極絕緣層241之上表面之多晶矽(Si)等閘極電極構件242、設置於閘極電極構件242之上表面之鎢(W)等閘極電極構件243、設置於閘極電極構件243之上表面之氮化矽(Si 3N 4)等覆蓋絕緣層244、以及設置於閘極電極構件242、閘極電極構件243及覆蓋絕緣層244之X方向或Y方向之側面之氮化矽(Si 3N 4)等側壁絕緣層245。
再者，於圖示之示例中，厚度T 241與閘極絕緣層241之Z方向上之厚度一致。厚度T 241小於厚度T 141(圖23)。
又，N型低電壓電晶體Tr NL具備積層於半導體基板200之正面、閘極絕緣層241之X方向或Y方向之側面、側壁絕緣層245之X方向或Y方向之側面、及覆蓋絕緣層244之上表面之氧化矽(SiO 2)等襯墊絕緣層246及氮化矽(Si 3N 4)等襯墊絕緣層247。
又，於N型低電壓電晶體Tr NL連接有沿Z方向延伸之3個接點CS L。接點CS L例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。3個接點CS L中之一個貫通襯墊絕緣層247、襯墊絕緣層246及覆蓋絕緣層244而連接於閘極電極構件243之上表面，作為低電壓電晶體Tr NL之閘極電極之一部分發揮功能。3個接點CS L中之兩個貫通襯墊絕緣層247及襯墊絕緣層246而連接於半導體基板200之正面，作為低電壓電晶體Tr NL之源極電極或汲極電極發揮功能。
再者，於圖示之示例中，距離R CSL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸到作為汲極電極之一部分發揮功能之接點CS L之中心軸為止之X方向或Y方向上之距離一致。又，距離R CSL與自作為閘極電極之一部分發揮功能之接點CS L之中心軸到作為源極電極之一部分發揮功能之接點CS L之中心軸為止之X方向或Y方向上之距離一致。距離R CSL小於距離R CSH(圖23)。
又，N型低電壓電晶體Tr NL將半導體基板200正面之與閘極電極構件242之對向面之一部分作為通道區域。於半導體基板200正面之自與接點CS L之連接部分到與閘極電極構件242之對向面為止之區域，設置有高雜質濃度區域248。於高雜質濃度區域248與通道區域之間且半導體基板200正面之與閘極電極構件242之對向面之一部分區域，設置有第1低雜質濃度區域249。於半導體基板200正面附近之較第1低雜質濃度區域249更靠半導體基板200之背面側之區域，設置有第2低雜質濃度區域250。高雜質濃度區域248及第1低雜質濃度區域249例如包含磷(P)或砷(As)等N型雜質。第1低雜質濃度區域249中之雜質濃度較高雜質濃度區域248之雜質濃度低。第2低雜質濃度區域250例如包含硼(B)等P型雜質。再者，亦可省略第2低雜質濃度區域250。
例如，如圖27所示，P型低電壓電晶體Tr PL基本上與N型低電壓電晶體Tr NL相同地構成。但是，P型低電壓電晶體Tr PL設置於N型井區域200N，而並非設置於P型井區域200P。於半導體基板200之正面之自與接點CS L之連接部分到與閘極電極構件242之對向面為止之區域，設置有高雜質濃度區域258，來代替高雜質濃度區域248。於高雜質濃度區域258與通道區域之間，且半導體基板200之正面之與閘極電極構件242之對向面之一部分之區域，係設置有第1低雜質濃度區域259，來代替第1低雜質濃度區域249。於半導體基板200之正面附近之較第1低雜質濃度區域259靠半導體基板200之背面側之區域，設置有第2低雜質濃度區域260，來代替第2低雜質濃度區域250。高雜質濃度區域258及第1低雜質濃度區域259例如包含硼(B)等P型雜質。第1低雜質濃度區域259中之雜質濃度，係較高雜質濃度區域258之雜質濃度低。第2低雜質濃度區域260例如包含磷(P)或砷(As)等N型雜質。再者，亦可省略第2低雜質濃度區域260。  [配線層M4、M5、M6、M7之結構]
例如，如圖18～圖20所示，配線層M4、M5、M6、M7中所包含之複數條配線，係例如經由上述接點CS L，電性連接於周邊電路PC中之構成。
配線層M4包含複數條配線m4。該等複數條配線m4例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
配線層M5包含複數條配線m5。該等複數條配線m5例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
配線層M6包含複數條配線m6。該等複數條配線m6例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
例如，如圖18～圖20所示，配線層M7包含複數個貼合電極P I2。該等複數個貼合電極P I2例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。例如，如圖14所示，於晶片C M之與列解碼器區域R RDH對應之區域，設置有複數個貼合電極P I2。該等貼合電極P I2之至少一部分作為BLKSEL L(圖5)之一部分發揮功能。又，例如，如圖14所示，於晶片C M之與感測放大器模組區域R SAMH對應之區域，設置有複數個貼合電極P I2。該等貼合電極P I2之至少一部分作為信號線BLS L(圖10)之一部分、信號線BLBIAS L(圖10)之一部分、或將高電壓電晶體41與感測放大器SA連接之配線之一部分而發揮功能。又，例如，如圖14所示，於晶片C M之與電壓產生電路區域R VGH對應之區域，設置有複數個貼合電極P I2。該等貼合電極P I2之至少一部分作為字元線選擇線WLSEL L(圖6)之一部分、電壓選擇線VSEL L(圖6)之一部分、AND電路32a4(圖8)之輸入端子之一部分、或連接於電晶體32b7(圖9)之閘極電極之信號線之一部分而發揮功能。  [記憶胞陣列MCA、高電壓電晶體及低電壓電晶體於製造工序中之關係]
已知有如於一片晶圓上形成記憶胞陣列MCA及周邊電路PC之兩者般之半導體記憶裝置。於此種半導體記憶裝置之製造工序中，例如，於晶圓上形成構成周邊電路PC之複數個電晶體，接下來，形成記憶胞陣列MCA。
此處，隨著半導體記憶裝置之動作之高速化，期望採用更高速地動作之低電壓電晶體作為構成周邊電路PC之低電壓電晶體。然而，此種低電壓電晶體有時通道長度較特定之長度短，或者閘極絕緣膜較特定之厚度薄。於想要採用此種低電壓電晶體之情形時，例如，於記憶胞陣列MCA中之半導體柱120之結晶化用之熱工序等中，有時半導體基板、或低電壓電晶體之閘極電極中所包含之硼(B)等雜質擴散至低電壓電晶體之通道區域，導致產生短通道效應等。
為了解決此種問題，例如，考慮於一片晶圓上形成記憶胞陣列MCA，於其他晶圓上形成周邊電路PC，將該等晶圓貼合。於該情形時，例如，亦考慮於周邊電路PC側之晶圓形成高電壓電晶體與低電壓電晶體之兩者。
然而，根據發明者等人之研究之結果可知，有時將低電壓電晶體與高電壓電晶體形成不同之晶圓之情況較佳。
又，高電壓電晶體之通道長度大於低電壓電晶體之通道長度，高電壓電晶體之閘極絕緣膜之厚度大於低電壓電晶體之閘極絕緣膜之厚度。因此，高電壓電晶體與低電壓電晶體相比耐熱。
因此，於本實施方式中，於晶片C M形成記憶胞陣列MCA中之構成及周邊電路PC中之高電壓電晶體，於晶片C P形成周邊電路PC中之低電壓電晶體。  [無效空間之抑制]
隨著半導體記憶裝置之高積體化，而記憶胞陣列MCA之面積正在減少。此處，藉由使積層於Z方向之導電層110(圖18～圖20)之積層數量增大，能夠進行記憶胞陣列MCA之高積體化。於將利用此種方法高積體化之記憶胞陣列MCA與周邊電路PC形成為不同之晶片之情形時，有周邊電路PC之晶片面積大於記憶胞陣列MCA之晶片面積之可能性。於此種情形時，有時導致於記憶胞陣列MCA側之晶片產生無效空間。
因此，於本實施方式中，於晶片C M形成記憶胞陣列MCA中之構成及周邊電路PC中之高電壓電晶體，於晶片C P形成周邊電路PC中之低電壓電晶體。
根據此種構成，即便於記憶胞陣列MCA之高積體化進展之情形時，亦能夠抑制晶片C M之面積與晶片C P之面積之差。
再者，於此種構成中晶片C P之面積有餘之情形時，例如，能夠於上述感測放大器SA內設置較記錄於各記憶胞MC之資料之位元數更多之鎖存電路。藉此，能夠提供一種更適宜地動作之半導體記憶裝置。  [晶圓之貼合時之位置對準之精度]
當於一個晶片搭載記憶胞陣列MCA，於另一個晶片搭載周邊電路PC中之高電壓電晶體及低電壓電晶體之兩者之情形時，將記憶胞陣列MCA中之構成與周邊電路PC中之構成經由貼合電極連接。
於此種情形時，例如，有時需要與記憶胞陣列MCA中所包含之所有字元線WL對應之貼合電極。例如，於記憶胞陣列MCA中之記憶體區塊BLK之數量為1,000，記憶體區塊BLK中之字元線WL之數量為100之情形時，有時需要與該等對應之100,000之貼合電極。
此處，隨著半導體記憶裝置之高積體化，而貼合面中之佈局圖案亦正在微細化。因此，有於晶圓之貼合時必須更正確地進行位置對準之可能性。
此處，於本實施方式中，於晶片C M搭載記憶胞陣列MCA中之構成及周邊電路PC中之高電壓電晶體，於晶片C P搭載周邊電路PC中之低電壓電晶體。
於此種情形時，例如，只要於高電壓電晶體與低電壓電晶體之連接部分設置貼合電極即可。例如，於記憶胞陣列MCA中之記憶體區塊BLK之數量為1,000，記憶體區塊BLK中之字元線WL之數量為100之情形時，只要設置與區塊之選擇所需要之1,000條區塊選擇線BLKSEL L(圖5)、字元線WL之選擇所需要之200條左右之字元線選擇線WLSEL L(圖6)、電壓之選擇所需要之幾條～十幾條左右之電壓選擇線VSEL L(圖6)對應之1,200左右之貼合電極即可。
根據此種構成，能夠大幅度削減晶片間之連接所需要之貼合電極之數量。藉此，能夠緩和晶圓之貼合時之位置對準之精度，改善半導體記憶裝置之良率。  [焊墊電極P X之配置]
於將2片晶圓之正面彼此貼合製造半導體記憶裝置之情形時，將焊墊電極P X形成於任一個晶圓之背面。考慮於形成焊墊電極P X時，於任一個晶圓形成複數個貫通孔，經由該貫通孔將焊墊電極P X與晶圓正面之構成連接。此處，於形成縱橫比較大之貫通孔之情形時，有時導致製造成本增大。因此，設置焊墊電極P X之晶圓之厚度較理想的是較小。
此處，於驅動高電壓電晶體Tr NH、Tr PH時，有時於半導體基板區域100S形成相對較深之空乏層。若該空乏層到達至半導體基板100之背面，則有時高電壓電晶體Tr NH、Tr PH無法適宜地動作。因此，設置有高電壓電晶體Tr NH、Tr PH之半導體基板100之厚度較理想的是不小。
因此，於本實施方式之半導體記憶裝置中，使未設置高電壓電晶體之晶片C P之厚度小於晶片C M之厚度。又，於晶片C P之背面形成焊墊電極P X。  [第2實施方式]
接下來，參照圖28，對第2實施方式之半導體記憶裝置進行說明。圖28係表示第2實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。
於第1實施方式中，參照圖23及圖24，例示了高電壓電晶體Tr NH、Tr PH之構成。然而，此種構成只不過為例示，高電壓電晶體Tr NH、Tr PH之構成能夠適當調整。
例如，第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，第2實施方式之半導體記憶裝置具備複數個高電壓電晶體Tr NH2(圖28)，來代替複數個高電壓電晶體Tr NH(圖23)之至少一部分。高電壓電晶體Tr NH2例如用作區塊選擇電晶體35(圖5)、字元線選擇電晶體37(圖6)、電壓選擇電晶體39(圖6)等。
第2實施方式之高電壓電晶體Tr NH2(圖28)基本上與第1實施方式之高電壓電晶體Tr NH(圖23)相同地構成。但是，第2實施方式之高電壓電晶體Tr NH2設置於P型井區域100P，而並非設置於半導體基板區域100S。又，與高電壓電晶體Tr NH2對應之P型井區域100P經由N型井區域100N，與半導體基板區域100S電性地分離。
再者，於與高電壓電晶體Tr NH2對應之P型井區域100P、N型井區域100N及半導體基板區域100S連接有接點CS H。又，於P型井區域100P、N型井區域100N及半導體基板區域100S之與接點CS H之連接部分，分別設置有高雜質濃度區域150、151、152。高雜質濃度區域150、152例如包含硼(B)等P型雜質。高雜質濃度區域151例如包含磷(P)或砷(As)等N型雜質。
又，第2實施方式之半導體記憶裝置構成為能夠於讀出動作等時，對高電壓電晶體Tr NH2之汲極電極及P型井區域100P供給具有負極性之電壓。例如，第2實施方式之半導體記憶裝置亦可具備能夠輸出具有負極性之電壓之電荷泵電路等。  [第3實施方式]
接下來，參照圖29及圖30，對第3實施方式之半導體記憶裝置進行說明。圖29及圖30係表示第3實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。
於第1實施方式中，參照圖26及圖27，例示了低電壓電晶體Tr NL、Tr PL之構成。然而，此種構成只不過為例示，低電壓電晶體Tr NL，Tr PL之構成能夠適當調整。
例如，第3實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，第3實施方式之半導體記憶裝置具備複數個低電壓電晶體Tr NL2(圖29)、Tr PL2(圖30)，來代替複數個低電壓電晶體Tr NL(圖26)、Tr PL(圖27)之至少一部分。
第3實施方式之低電壓電晶體Tr NL2(圖29)、Tr PL2(圖30)基本上與第1實施方式之低電壓電晶體Tr NL(圖23)相同地構成。但是，於第3實施方式之低電壓電晶體Tr NL2、Tr PL2之高雜質濃度區域248、258中與半導體基板200之正面對應之部分，設置有矽化物區域348、358。矽化物區域348、358除了高雜質濃度區域248、258中所包含之材料以外，還包含金屬原子。
如圖29及圖30所例示之低電壓電晶體Tr NL2、Tr PL2能夠較如圖26及圖27所例示之低電壓電晶體Tr NL、Tr PL更高速地動作。然而，於製造如圖29及圖30所例示之低電壓電晶體Tr NL2、Tr PL2之情形時，必須將晶圓正面之相當於高雜質濃度區域248、258之部分自對準矽化物化。
此處，當於一片晶圓上形成低電壓電晶體及高電壓電晶體之兩者之情形時，有時難以執行該自對準矽化物化之工序。
此處，於本實施方式之半導體記憶裝置之製造工序中，與第1實施方式之半導體記憶裝置相同地，於晶片C M形成記憶胞陣列MCA中之構成及周邊電路PC中之高電壓電晶體，於晶片C P形成周邊電路PC中之低電壓電晶體。因此，能夠相對容易地採用如圖29及圖30所例示之低電壓電晶體Tr NL2、Tr PL2。
再者，於第3實施方式之半導體記憶裝置中，亦能夠採用第2實施方式之高電壓電晶體Tr NH2。  [第4實施方式]
接下來，參照圖31，對第4實施方式之半導體記憶裝置進行說明。圖31係表示第4實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。
如圖13、圖15及圖20所示，於第1實施方式之半導體記憶裝置中，輸入輸出電路區域R IO設置於記憶胞陣列區域R MCA之外側之區域(自Z方向觀察時不與記憶胞陣列區域R MCA重疊之區域)。然而，此種構成只不過為例示，輸入輸出電路區域R IO之位置能夠適當調整。
例如，第4實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，於第4實施方式之半導體記憶裝置中，例如，如圖31所示，輸入輸出電路區域R IO設置於記憶胞陣列區域R MCA之內側之區域(自Z方向觀察時與記憶胞陣列區域R MCA重疊之區域)。
根據此種構成，能夠削減記憶體裸晶MD之面積。
再者，當於一個晶圓上形成記憶胞陣列MCA，於其他晶圓上形成周邊電路PC之情形時，由於亦於周邊電路PC側之晶圓形成高電壓電晶體，故而相對難以使周邊電路PC側之晶圓之厚度變小。於此種情形時，例如，考慮使記憶胞陣列MCA側之晶圓之厚度變薄，於該晶圓形成焊墊電極P X。
於此種構成中，為了將設置於記憶胞陣列MCA側之晶片之焊墊電極P X連接於設置於周邊電路PC側之晶片之輸入輸出控制電路I/O及邏輯電路CTR，必須於記憶胞陣列MCA側之晶片設置沿Z方向延伸之接觸電極。又，此種接觸電極必須避開記憶胞陣列MCA中之構成配置。因此，當於一個晶圓上形成記憶胞陣列MCA，於其他晶圓上形成周邊電路PC之情形時，無法將輸入輸出電路區域R IO設置於記憶胞陣列區域R MCA之內側之區域。
另一方面，於本實施方式之半導體記憶裝置中，焊墊電極P X、輸入輸出控制電路I/O及邏輯電路CTR全部設置於晶片C P。因此，不受記憶胞陣列MCA之位置限制，能夠調整輸入輸出電路區域R IO之位置。
再者，於第4實施方式之半導體記憶裝置中，亦能夠採用第2實施方式之高電壓電晶體Tr NH2。又，於第4實施方式之半導體記憶裝置中，亦能夠採用第3實施方式之低電壓電晶體Tr NL2、Tr PL2。  [第5實施方式]
接下來，參照圖32，對第5實施方式之半導體記憶裝置進行說明。圖32係表示第5實施方式之半導體記憶裝置之一部分之構成之模式性電路圖。
圖4～圖10例示了晶片C M中所包含之電路或元件、及晶片C P中所包含之電路或元件。然而，此種構成只不過為例示，哪個晶片中包含怎樣之電路或怎樣之元件能夠適當調整。
例如，第5實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，於第5實施方式之半導體記憶裝置中，例如，如圖32所示，位址解碼器22之至少一部分設置於晶片C M，而並非設置於晶片C P。
即，第1實施方式之位址解碼器22由設置於晶片C P之低電壓電晶體構成。另一方面，本實施方式之位址解碼器22之至少一部分由設置於晶片C M之高電壓電晶體構成。
又，於第1實施方式中，例如，如圖5所示，一部分之貼合電極P I1、P I2作為區塊選擇線BLKSEL L之一部分發揮功能。另一方面，於第5實施方式中，例如，如圖32所示，一部分之貼合電極P I1、P I2作為連接於位址暫存器ADR與位址解碼器22之間之資料匯流排之一部分發揮功能。再者，該資料匯流排用於傳送列位址RA中所包含之區塊位址。
此處，於第1實施方式之結構中，例如，於記憶胞陣列MCA中之記憶體區塊BLK之數量為1,000之情形時，為了選擇記憶體區塊BLK，需要1,000左右之貼合電極。另一方面，於第5實施方式之結構中，為了選擇記憶體區塊BLK，只要區塊位址之位元數，例如，10左右之貼合電極即可。
即，根據本實施方式，能夠進一步大幅度削減晶片間之連接所需要之貼合電極之數量。藉此，能夠進而緩和晶片之貼合時之位置對準之精度，進而改善半導體記憶裝置之良率。
再者，低電壓電晶體能夠較高電壓電晶體更高速地動作。因此，相對較高速地動作之電路較理想的是設置於晶片C P。此處，位址解碼器22與其他電路相比，有時電路之動作速度亦可較慢。
又，於圖32中，例示了如將位址解碼器22中將區塊位址解碼之部分設置於晶片C M之構成。然而，將位址解碼器22之哪個部分設置於晶片C P能夠適當調整。例如，亦能夠將位址解碼器22中將頁位址解碼之部分(圖6所示之部分)設置於晶片C M。於此種情形時，例如，設置於電壓產生電路區域R VGH之複數個貼合電極P I1之至少一部分、及貼合於該等複數個貼合電極P I1之複數個貼合電極P I2之至少一部分作為連接於位址暫存器ADR與位址解碼器22之間之資料匯流排之一部分發揮功能。
再者，於第5實施方式之半導體記憶裝置中，亦能夠採用第2實施方式之高電壓電晶體Tr NH2。又，於第5實施方式之半導體記憶裝置中，亦能夠採用第3實施方式之低電壓電晶體Tr NL2、Tr PL2。又，於第5實施方式之半導體記憶裝置中，與第4實施方式相同地，輸入輸出電路區域R IO亦可設置於自Z方向觀察時與記憶胞陣列區域R MCA重疊之位置。  [第6實施方式]
接下來，參照圖33，對第6實施方式之半導體記憶裝置進行說明。圖33係表示第6實施方式之半導體記憶裝置之一部分之構成之模式性俯視圖。
圖12～圖15中例示了晶片C M及晶片C P中之各構成之佈局圖案。然而，此種構成只不過為例示，將各構成配置於哪裡能夠適當調整。
例如，第6實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。
但是，於第1實施方式之半導體記憶裝置中，例如，如圖13所示，於記憶胞陣列區域R MCA之X方向之一側及另一側設置有列解碼器區域R RDH。又，於記憶體孔區域R MH與列解碼器區域R RDH之間設置有接線區域R HU。
另一方面，於第6實施方式之半導體記憶裝置中，例如，如圖33所示，將記憶胞陣列區域R MCA於X方向上分割為2個區域，於其等之間設置有列解碼器區域R RDH。又，於記憶體孔區域R MH與列解碼器區域R RDH之間設置有接線區域R HU。
再者，於第6實施方式之半導體記憶裝置中，亦能夠採用第2實施方式之高電壓電晶體Tr NH2。又，於第6實施方式之半導體記憶裝置中，亦能夠採用第3實施方式之低電壓電晶體Tr NL2、Tr PL2。又，於第6實施方式之半導體記憶裝置中，與第4實施方式相同地，輸入輸出電路區域R IO亦可設置於自Z方向觀察時與記憶胞陣列區域R MCA重疊之位置。又，於第6實施方式之半導體記憶裝置中，與第5實施方式相同地，位址解碼器22之至少一部分亦可設置於晶片C M'，而並非設置於晶片C P。  [第7實施方式]
接下來，參照圖34及圖35，對第7實施方式之半導體記憶裝置進行說明。圖34及圖35係表示第7實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。
第7實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置相同地構成。但是，於第7實施方式之半導體記憶裝置中，例如，如圖34及圖35所示，具備晶片C M'，來代替晶片C M。晶片C M'基本上與晶片C M相同地構成，例如，如圖34及圖35所示，具備半導體基板100'、設置於半導體基板100'之上方之電晶體層L TR、設置於電晶體層L TR之上方之複數個配線層D0、D1、D2、設置於該等複數個配線層D0、D1、D2之上方之記憶胞陣列層L MCA、及設置於記憶胞陣列層L MCA之上方之複數個配線層M0'、M1'、M2'。
半導體基板100'基本上與半導體基板100相同地構成。但是，半導體基板100'與記憶胞陣列MCA中之構成分離。又，半導體基板100'上之高電壓電晶體之配置與半導體基板100上中之高電壓電晶體之配置不同。
於電晶體層L TR設置有複數個高電壓電晶體Tr NH、Tr PH、以及複數個接點CS H'。接點CS H'基本上與接點CS H相同地構成。但是，如圖18～圖20所示，接點CS H之上端設置於較半導體柱120之上端靠上方。另一方面，如圖34及圖35所示，接點CS H'之上端設置於較半導體柱120之下端靠下方。
配線層D0、D1、D2中所包含之複數條配線例如經由接點CS H'，電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。配線層D0、D1、D2分別包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
於記憶胞陣列層L MCA設置有與晶片C M之元件層L DH之記憶體孔區域R MH中之結構及接線區域R HU中之結構大致相同之結構。但是，本實施方式之半導體柱120之下端連接於導電層112，而並非連接於半導體基板100之上表面。導電層112例如含有包含磷(P)等N型雜質之多晶矽(Si)等半導體層。又，於本實施方式之記憶胞陣列層L MCA設置有導電層111'，來代替導電層111。導電層111'例如係包含磷(P)等N型雜質之多晶矽(Si)等半導體層。
又，於記憶胞陣列層L MCA之一部分，如圖35所示，亦可設置有貫通接點區域R C4。貫通接點區域R C4具備於Z方向上排列之複數個絕緣層110A、及沿Z方向延伸之複數個貫通接點C4。絕緣層110A例如係氮化矽(Si 3N 4)等絕緣層。雖然省略圖示，但是於排列於Z方向之複數個絕緣層110A之間設置有絕緣層101。貫通接點C4例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。貫通接點C4貫通積層於Z方向之複數個絕緣層110A且沿Z方向延伸，並將配線層D2中之構成與配線層M0'中之構成電性連接。
配線層M0'、M1'、M2'中所包含之複數條配線例如電性連接於晶片C M中之高電壓電晶體及晶片C P中之低電壓電晶體之至少一者。配線層M0'、M1'、M2'例如亦可與配線層M1、M2、M3大致相同地構成。
接下來，參照圖36～圖40，對第7實施方式之半導體記憶裝置之佈局圖案進行說明。圖36～圖40係晶片C M'之模式性俯視圖。
於第1實施方式之晶片C M中，記憶胞陣列MCA中之構成與周邊電路PC中所包含之高電壓電晶體Tr NH、Tr PH均設置於元件層L DH。另一方面，於第7實施方式之晶片C M'中，記憶胞陣列MCA中之構成設置於記憶胞陣列層L MCA，周邊電路PC中所包含之高電壓電晶體Tr NH、Tr PH包含於電晶體層L TR中。因此，能夠將周邊電路PC中所包含之高電壓電晶體Tr NH、Tr PH之至少一部分設置於自Z方向觀察時與記憶胞陣列MCA中之構成重疊之位置。
例如，於圖36之示例中，晶片C M'中設置有於X方向及Y方向上排列之4個記憶胞陣列區域R MCA。又，列解碼器區域R RDH設置於自Z方向觀察時與接線區域R HU及記憶體孔區域R MH之一部分重疊之位置。又，感測放大器模組區域R SAMH設置於自Z方向觀察時不與記憶胞陣列區域R MCA重疊之位置。又，電壓產生電路區域R VGH之一部分設置於與列解碼器區域R RDH於Y方向上排列、且與感測放大器模組區域R SAMH於X方向上排列之位置。又，電壓產生電路區域R VGH之一部分設置於自Z方向觀察時與記憶體孔區域R MH重疊之位置。
又，例如，於圖37之示例中，晶片C M'中設置有於X方向上排列之4個記憶胞陣列區域R MCA、及相對於這4個記憶胞陣列區域R MCA分別於Y方向上排列之4個記憶胞陣列區域R MCA。又，列解碼器區域R RDH、感測放大器模組區域R SAMH、及電壓產生電路區域R VGH與8個記憶胞陣列區域R MCA對應地，以與圖36相同之形態配置。
此處，隨著半導體記憶裝置之高積體化，導電層110中電壓之傳遞速度之延遲不斷變大。為了抑制此種影響，例如，考慮將各記憶胞陣列區域R MCA於X方向上分割，使各記憶胞陣列區域R MCA中導電層110之X方向上之長度變小。然而，例如，於將一個記憶胞陣列區域R MCA於X方向上分割成兩個記憶胞陣列區域R MCA之情形時，必須設置與各記憶胞陣列區域R MCA對應之接線區域R HU及列解碼器區域R RDH。因此，有時導致接線區域R HU及列解碼器區域R RDH之面積倍增，晶片C M'之X方向上之面積增大。
因此，於圖36及圖37所例示之構成中，將列解碼器區域R RDH設置於自Z方向觀察時與記憶胞陣列區域R MCA重疊之位置。根據此種構成，即便將一個記憶胞陣列區域R MCA於X方向上分割為兩個記憶胞陣列區域R MCA，而列解碼器區域R RDH之面積亦不倍增。又，於本實施方式中，將列解碼器RD中之低電壓電晶體設置於晶片C P。因此，列解碼器區域R RDH之面積相對較少，相對較容易地將列解碼器區域R RDH收納於與記憶胞陣列區域R MCA重疊之區域。因此，能夠抑制晶片C M'之X方向上之面積之增大，且抑制導電層110中之電壓之傳遞速度之延遲。
又，例如，於圖38之示例中，於晶片C M'設置有於X方向及Y方向上排列之4個記憶胞陣列區域R MCA。又，列解碼器區域R RDH設置於自Z方向觀察時不與記憶胞陣列區域R MCA重疊之位置。又，感測放大器模組區域R SAMH設置於自Z方向觀察時與記憶體孔區域R MH之一部分重疊之位置。又，電壓產生電路區域R VGH設置於自Z方向觀察時與記憶體孔區域R MH重疊之位置。
又，例如，於圖39之示例中，於晶片C M'設置有於Y方向上排列之4個記憶胞陣列區域R MCA、及相對於該等4個記憶胞陣列區域R MCA分別於X方向上排列之4個記憶胞陣列區域R MCA。又，列解碼器區域R RDH、感測放大器模組區域R SAMH、及電壓產生電路區域R VGH與8個記憶胞陣列區域R MCA對應地，以與圖38相同之形態配置。
此處，隨著半導體記憶裝置之動作之複雜化，而要求位元線BL中之電壓之傳遞速度之高速化。因此，例如，考慮將各記憶胞陣列區域R MCA於Y方向分割，使各記憶胞陣列區域R MCA中之位元線BL之Y方向上之長度變小。然而，例如，於將一個記憶胞陣列區域R MCA於Y方向分割為兩個記憶胞陣列區域R MCA之情形時，必須設置與各記憶胞陣列區域R MCA對應之感測放大器模組區域R SAMH。因此，有時導致感測放大器模組區域R SAMH之面積倍增，導致晶片C M'之Y方向上之面積增大。
因此，於圖38及圖39所例示之構成中，將感測放大器模組區域R SAMH設置於自Z方向觀察時與記憶胞陣列區域R MCA重疊之位置。根據此種構成，即便將一個記憶胞陣列區域R MCA於Y方向分割為兩個記憶胞陣列區域R MCA，而感測放大器模組區域R SAMH之面積亦不倍增。又，於本實施方式中，感測放大器模組SAM中之低電壓電晶體設置於晶片C P。因此，感測放大器模組區域R SAMH之面積相對較少，相對較容易地將感測放大器模組區域R SAMH收納於與記憶胞陣列區域R MCA重疊之區域。因此，能夠抑制晶片C M'之Y方向上之面積之增大，且使位元線BL中之電壓之傳遞速度高速化。
又，例如，於圖40之示例中，於晶片C M'設置有於X方向及Y方向上排列之4個記憶胞陣列區域R MCA。又，與一部分之字元線WL(例如，於圖40中設置於上方之字元線WL)對應之列解碼器區域R RDH之一部分設置於自Z方向觀察時與X方向之一側(圖40之左側)之接線區域R HU及記憶體孔區域R MH之一部分之Y方向之一側(圖40之上側)之部分重疊之位置。又，與一部分之字元線WL(例如，於圖40中設置於下方之字元線WL)對應之列解碼器區域R RDH之一部分設置於自Z方向觀察時與X方向之另一側(圖40之右側)之接線區域R HU及記憶體孔區域R MH之一部分之Y方向之另一側(圖40之下側)之部分重疊之位置。又，與一部分之位元線BL(例如，於圖40中設置於左方之位元線BL)對應之感測放大器模組區域R SAMH設置於自Z方向觀察時與記憶體孔區域R MH之一部分之X方向之一側(圖40之左側)之部分、且Y方向之另一側(圖40之下側)之部分重疊之位置。又，與一部分之位元線BL(例如，於圖40中設置於右方之位元線BL)對應之感測放大器模組區域R SAMH設置於自Z方向觀察時與記憶體孔區域R MH之一部分之X方向之另一側(圖40之右側)之部分、且Y方向之一側(圖40之上側)之部分重疊之位置。又，電壓產生電路區域R VGH設置於自Z方向觀察時與記憶體孔區域R MH之一部分重疊之位置。
根據此種構成，即便於將記憶胞陣列區域R MCA於X方向及Y方向之兩者分割之情形時，亦能夠抑制晶片C M之面積增大。
再者，於第7實施方式之半導體記憶裝置中，亦能夠採用第2實施方式之高電壓電晶體Tr NH2。又，於第7實施方式之半導體記憶裝置中，亦能夠採用第3實施方式之低電壓電晶體Tr NL2、Tr PL2。又，於第7實施方式之半導體記憶裝置中，與第4實施方式相同地，輸入輸出電路區域R IO亦可設置於自Z方向觀察時與記憶胞陣列區域R MCA重疊之位置。又，於第7實施方式之半導體記憶裝置中，與第5實施方式相同地，位址解碼器22之至少一部分亦可設置於晶片C M'，而並非設置於晶片C P。  [其他]
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他之各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2020-152188號(申請日：2020年9月10日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:字元線選擇電路 25:電壓選擇電路 31:電壓供給線 32:電荷泵電路 32a:電壓輸出電路 32a1:電壓供給線 32a2a,32a2b:高電壓電晶體 32a3:電容器 32a4:AND電路 32a5a:位準偏移器 32a5b:位準偏移器 32b:分壓電路 32b1:分壓端子 32b2:電阻元件 32b3:電壓供給線 32b4:可變電阻元件 32b5:電流路徑 32b6:電阻元件 32b7:電晶體 32b8:電流路徑 32c:比較器 34:區塊選擇部 35:區塊選擇電晶體 36:字元線選擇部 37:字元線選擇電晶體 38:電壓選擇部 39:電壓選擇電晶體 41:高電壓電晶體 42:高電壓電晶體 100:半導體基板 100':半導體基板 100I:絕緣區域 100N:N型井區域 100P:P型井區域 100S:半導體基板區域 101:絕緣層 110:導電層 110A:絕緣層 111:導電層 111':導電層 120:半導體柱 121:雜質區域 122:半導體層 123:絕緣層 125:絕緣層 130:閘極絕緣膜 141:閘極絕緣層 142:閘極電極構件 143:閘極電極構件 144:覆蓋絕緣層 145:側壁絕緣層 146:襯墊絕緣層 147:襯墊絕緣層 148:高雜質濃度區域 149:低雜質濃度區域 150:高雜質濃度區域 151:高雜質濃度區域 152:高雜質濃度區域 158:高雜質濃度區域 159:低雜質濃度區域 200:半導體基板 200I:絕緣區域 200P:P型井區域 201:絕緣層 202:絕緣層 241:閘極絕緣層 242:閘極電極構件 243:閘極電極構件 244:覆蓋絕緣層 245:側壁絕緣層 246:襯墊絕緣層 247:襯墊絕緣層 248:高雜質濃度區域 249:第1低雜質濃度區域 250:第2低雜質濃度區域 258:高雜質濃度區域 259:第1低雜質濃度區域 260:第2低雜質濃度區域 348:矽化物區域 358:矽化物區域 a1:角部 a2:角部 a3:角部 a4:角部 ADD:位址資料 ADR:位址暫存器 b1:角部 b2:角部 b3:角部 b4:角部 B:接合線 BL:位元線 BLBIAS H:信號線 BLK:記憶體區塊 BLKSEL H:區塊選擇線 BLKSEL L:區塊選擇線 BLS H:信號線 C4:貫通接點 CA:行位址 Cb:接點 CC:接點 CD:控制器裸晶 Ch:接點 C M:晶片 C M':晶片 CM:快取記憶體 CMD:命令資料 CMR:命令暫存器 C P:晶片 CS H:接點 CS H':接點 CS L:接點 CTR:邏輯電路 D0:配線層 d0:配線 D1:配線層 d1:配線 D2:配線層 d2:配線 DAT:資料 DB:匯流排 DBUS:配線 I/O:輸入輸出控制電路 L DH:元件層 L DL:元件層 LS BL:位準偏移器 LS BLK:位準偏移器 LS V:位準偏移器 LS WL:位準偏移器 M0:配線層 M0':配線層 m0:配線 M1:配線層 M1':配線層 m1:配線 M2:配線層 M2':配線層 m2:配線 M3:配線層 m3:配線 M4:配線層 m4:配線 M5:配線層 m5:配線 M6:配線層 m6:配線 M7:配線層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體裸晶 MS:記憶體串 MSB:安裝基板 MZ:金屬配線 P:焊墊電極 PC:周邊電路 P I1:貼合電極 P I2:貼合電極 P X:焊墊電極 RA:列位址 R C4:貫通接點區域 R CSH:距離 R CSL:距離 RD:列解碼器 R HU:接線區域 R IO:輸入輸出電路區域 R MCA:記憶胞陣列區域 R MH:記憶體孔區域 R RDH:列解碼器區域 R SAMH:感測放大器模組區域 R SAML:感測放大器模組區域 R VGH:電壓產生電路區域 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器組件 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SL:源極線 SQC:定序儀 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串組件 T 100:厚度 T 141:厚度 T 200:厚度 T 241:厚度 Tr NH:N型高電壓電晶體 Tr NH2:高電壓電晶體 Tr NL:N型低電壓電晶體 Tr NL2:低電壓電晶體 Tr PH:P型高電壓電晶體 Tr PL:P型低電壓電晶體 Tr PL2:低電壓電晶體 VG:電壓產生電路 VSEL H:電壓選擇線 VSEL L:電壓選擇線 WL:字元線 WLSEL H:字元線選擇線
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示該記憶體系統10之構成例之模式性側視圖。  圖3係表示該構成例之模式性俯視圖。  圖4～圖10係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。  圖11係該記憶體裸晶MD之模式性分解立體圖。  圖12係表示晶片C M之構成例之模式性俯視圖。  圖13係表示晶片C M之構成例之模式性俯視圖。  圖14係表示晶片C P之構成例之模式性仰視圖。  圖15係表示晶片C P之構成例之模式性仰視圖。  圖16係由圖13之A所示之部分之模式性放大圖。  圖17係由圖16之B所示之部分之模式性放大圖。  圖18係將圖13所示之結構沿著C-C'線切斷，沿著箭頭方向觀察之模式性剖視圖。  圖19係將圖13所示之結構沿著D-D'線切斷，沿著箭頭方向觀察之模式性剖視圖。  圖20係將圖13所示之結構沿著E-E'線切斷，沿著箭頭方向觀察之模式性剖視圖。  圖21係由圖19之F所示之部分之模式性放大圖。  圖22係由圖21之G所示之部分之模式性放大圖。  圖23～圖25係表示晶片C M之一部分之結構之模式性剖視圖。  圖26、圖27係表示晶片C P之一部分之結構之模式性剖視圖。  圖28係表示第2實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。  圖29、圖30係表示第3實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。  圖31係表示第4實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。  圖32係表示第5實施方式之半導體記憶裝置之一部分之構成之模式性電路圖。  圖33係表示第6實施方式之半導體記憶裝置之一部分之構成之模式性俯視圖。  圖34係表示第7實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。  圖35係表示第7實施方式之半導體記憶裝置之一部分之構成之模式性剖視圖。  圖36～圖40係表示晶片C M'之構成例之模式性俯視圖。
100:半導體基板
100I:絕緣區域
100N:N型井區域
100P:P型井區域
100S:半導體基板區域
110:導電層
111:導電層
120:半導體柱
200:半導體基板
200I:絕緣區域
200P:P型井區域
201:絕緣層
202:絕緣層
BL:位元線
Cb:接點
CC:接點
Ch:接點
CM:晶片
CP:晶片
CSH:接點
CSL:接點
LDH:元件層
LDL:元件層
M0:配線層
m0:配線
M1:配線層
m1:配線
M2:配線層
m2:配線
M3:配線層
M4:配線層
m4:配線
M5:配線層
m5:配線
M6:配線層
m6:配線
M7:配線層
MCA:記憶胞陣列
PI1:貼合電極
PI2:貼合電極
RMCA:記憶胞陣列區域
RHU:接線區域
RRDH:列解碼器區域
RSAML:感測放大器模組區域
T100:厚度
T200:厚度
TrNH:N型高電壓電晶體
TrNL:N型低電壓電晶體

Claims (19)

  1. 一種半導體記憶裝置，其包含：第1半導體基板；複數個第1電晶體，其等設置於上述第1半導體基板；複數個第1導電層，其等排列於與上述第1半導體基板之表面交叉之第1方向，且延伸於與上述第1方向交叉之第2方向，並設置於上述複數個第1電晶體之上方，且記憶胞陣列係形成有上述複數個第1導電層；複數個第1貼合電極，其等電性連接於上述複數個第1電晶體之至少一部分，且設置於上述複數個第1導電層之上方；第2半導體基板，其設置於上述複數個第1貼合電極之上方；複數個第2電晶體，其等設置於上述第2半導體基板；及複數個第2貼合電極，其等電性連接於上述複數個第2電晶體之至少一部分，且貼合於上述複數個第1貼合電極；其中上述第2半導體基板之上述第1方向上之厚度小於上述第1半導體基板之上述第1方向上之厚度，上述複數個第1電晶體之至少一者包含：第1閘極絕緣膜，其設置於上述第1半導體基板；第1閘極電極，其設置於上述第1閘極絕緣膜；第1閘極接觸電極，其設置於上述第1閘極電極；第1汲極接觸電極，其設置於上述第1半導體基板；及第1源極接觸電極，其設置於上述第1半導體基板；且上述複數個第2電晶體之至少一者包含：第2閘極絕緣膜，其設置於上述第2半導體基板；第2閘極電極，其設置於上述第2閘極絕緣膜；第2 閘極接觸電極，其設置於上述第2閘極電極；第2汲極接觸電極，其設置於上述第2半導體基板；及第2源極接觸電極，其設置於上述第2半導體基板。
  2. 如請求項1之半導體記憶裝置，其進一步包含：第1半導體柱(semiconductor column)，其延伸於上述第1方向，且於上述第2方向與上述複數個第1導電層對向；及第1電荷儲存膜，其設置於上述複數個第1導電層與上述第1半導體柱之間。
  3. 如請求項1之半導體記憶裝置，其進一步包含：複數個第1配線層，其等設置於上述複數個第1電晶體與上述複數個第1導電層之間。
  4. 如請求項3之半導體記憶裝置，其進一步包含：複數個第2配線層，其等設置於上述複數個第1導電層與上述複數個第1貼合電極之間。
  5. 如請求項4之半導體記憶裝置，其中上述複數個第2配線層之一者包含複數條位元線。
  6. 如請求項4之半導體記憶裝置，其進一步包含：複數個接點，其等延伸於上述第1方向，且電性連接上述複數個第1 配線層與上述複數個第2配線層。
  7. 如請求項6之半導體記憶裝置，其進一步包含：複數個氮化矽層，其等分別設置於與上述複數個第1導電層相同之層級，其中上述複數個接點延伸穿過上述複數個氮化矽層。
  8. 如請求項1之半導體記憶裝置，其進一步包含：複數個第3配線層，其等設置於上述複數個第2電晶體與上述複數個第2貼合電極之間。
  9. 如請求項1之半導體記憶裝置，其中上述第1半導體基板及上述複數個第1電晶體包含於第1晶片中，且上述第2半導體基板、上述複數個第2電晶體及上述複數個第2貼合電極包含於第2晶片中。
  10. 如請求項9之半導體記憶裝置，其中上述第2晶片包含：複數個貼合焊墊電極，且上述複數個第2電晶體包括：第3電晶體，其不經由任何另一電晶體而電性連接於上述複數個貼合焊墊電極之至少一者。
  11. 如請求項10之半導體記憶裝置，其中上述複數個貼合焊墊電極之至少一者設置於：當於上述第1方向觀察時，與上述複數個第1導電層之至少一者重疊之位置。
  12. 如請求項1之半導體記憶裝置，其中上述第1半導體基板、上述複數個第1電晶體、上述複數個第1導電層、及上述複數個第1貼合電極包含於第1晶片中，且上述第2半導體基板、上述複數個第2電晶體、及上述複數個第2貼合電極包含於第2晶片中。
  13. 如請求項1之半導體記憶裝置，其中上述第2閘極絕緣膜之上述第1方向上之厚度小於上述第1閘極絕緣膜之上述第1方向上之厚度。
  14. 如請求項1之半導體記憶裝置，其中第1距離大於第2距離，上述第1距離係自上述第1閘極接觸電極至上述第1汲極接觸電極之沿著與上述第1半導體基板之上述表面平行之方向上之最短距離，上述第2距離係自上述第2閘極接觸電極至上述第2汲極接觸電極之沿著與上述第2半導體基板之上述表面平行之方向上之最短距離。
  15. 如請求項1之半導體記憶裝置，其中上述第2半導體基板之與上述第2汲極接觸電極之連接部及上述第2半導體基板之與上述第2源極接觸電極之連接部包含金屬原子。
  16. 如請求項1之半導體記憶裝置，其中對上述複數個第1電晶體供給大於5V之電壓，且對上述複數個第2電晶體供給小於5V之電壓。
  17. 如請求項1之半導體記憶裝置，其進一步包含：第4電晶體，其電性連接於上述複數個第1導電層之一者；第1位準偏移器電路，其連接於上述第3電晶體之閘極電極；第1解碼電路，其連接於上述第1位準偏移器電路之輸入端子；及第1暫存器電路，其連接於上述第1解碼電路；其中上述複數個第1電晶體包括上述第4電晶體及上述第1位準偏移器電路中之電晶體。
  18. 如請求項17之半導體記憶裝置，其中上述複數個第1電晶體進一步包括：上述第1解碼電路中之電晶體、及上述第1暫存器電路中之電晶體，且上述複數個第1貼合電極之一者及上述複數個第2貼合電極之一者係設置於：上述第1位準偏移器電路中之上述電晶體與上述第1解碼電路中之上述電晶體之間之信號路徑。
  19. 如請求項17之半導體記憶裝置，其中上述複數個第1電晶體進一步包括上述第1解碼電路中之電晶體，且上述複數個第2電晶體包括上述第1暫存器電路中之電晶體，且上述複數個第1貼合電極之一者及上述複數個第2貼合電極之一者係設置於：上述第1解碼電路中之上述電晶體與上述第1暫存器電路中之上述電晶體之間之信號路徑。
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