TWI881695B

TWI881695B - 一種靜電放電保護裝置及其形成方法

Info

Publication number: TWI881695B
Application number: TW113104093A
Authority: TW
Inventors: 李宗霖; 鐘元甫; 李東興
Original assignee: 聯發科技股份有限公司
Priority date: 2023-11-24
Filing date: 2024-02-02
Publication date: 2025-04-21
Also published as: CN120076409A; US20250176275A1; EP4561300A1; TW202522755A

Abstract

本發明公開一種靜電放電保護裝置，包括半導體基板、第一阱區和第二阱區以及第一重摻雜區和第二重摻雜區。第一阱區和第二阱區具有第一導電類型並且位於半導體基板中。第一阱區上的第一重摻雜區具有第二導電類型。第一阱區的第一底部和第二阱區的第二底部彼此連接並且具有不同的輪廓。第一和第二阱區具有不同的摻雜濃度。第二阱區上的第二重摻雜區具有第一導電類型。

Description

一種靜電放電保護裝置及其形成方法

本發明涉及半導體技術領域，尤其涉及一種靜電放電保護裝置。

靜電放電(electrostatic discharge，ESD)是在半導體裝置(例如，半導體晶片)和外部物體(例如，人體)之間釋放和轉移電荷的現象。 ESD會在短時間內釋放大量電荷，因此ESD產生的能量遠高於半導體裝置的承受能力，這可能會導致半導體裝置暫時性功能失效甚至永久性損壞。因此，在半導體裝置中設置ESD鉗位電路（clamp circuit），以提供有效保護半導體裝置的靜電放電路徑，從而提高半導體裝置的可靠性和使用壽命。然而，對於高頻電路，傳統ESD保護電路（使用二極體）中的寄生電容器可能會受到RF電路和高速電路的電氣性能的影響。

有鑑於此，本發明提供一種靜電放電保護裝置，以解決上述問題。

根據本發明的第一方面，公開一種靜電放電保護裝置，包括：半導體基板；第一阱區，具有第一導電類型，並且位於該半導體基板中；以及第二阱區，具有第一導電類型，並且位於該半導體基板中並鄰近該第一阱區，其中該第一阱區的第一底部和該第二阱區的第二底部彼此連接並具有不同的輪廓，其中，該第一阱區和該第二阱區具有不同的摻雜濃度。

根據本發明的第二方面，公開一種靜電放電保護裝置，包括：半導體基板；第一阱區，具有第一導電類型，並且位於該半導體基板中；以及第二阱區，具有第一導電類型，並且位於該半導體基板中並鄰近該第一阱區，其中該第一阱區的第一弧形底部的第一數量不同於該第二阱區的第二弧形底部的第二數量，並且其中該第一阱區和該第二阱區具有不同的摻雜濃度。

根據本發明的第三方面，公開一種靜電放電保護裝置的形成方法，包括：提供半導體基板；進行注入製程，以在該半導體基板中同時形成第一摻雜區與第二摻雜區，其中該第一摻雜區與該第二摻雜區具有該第一導電類型且彼此相鄰，其中該第一摻雜區內具有第一不連續部分；以及執行退火製程，以從該第一摻雜區形成第一阱區和從該第二摻雜區形成第二阱區，其中該第一阱區和該第二阱區具有不同的摻雜濃度。

本發明的靜電放電保護裝置由於包括：半導體基板；第一阱區，具有第一導電類型，並且位於該半導體基板中；以及第二阱區，具有第一導電類型，並且位於該半導體基板中並鄰近該第一阱區，其中該第一阱區的第一底部和該第二阱區的第二底部彼此連接並具有不同的輪廓，其中，該第一阱區和該第二阱區具有不同的摻雜濃度。本發明可以利用同一個遮罩在同一個制程步驟中形成摻雜濃度不同的第一阱區和第二阱區，以便於形成寄生電容更低的ESD保護裝置。本發明不需要透過兩個遮罩分別在兩個的制程步驟中來形成具有不同摻雜濃度的阱區，也不需要透過複數個二極體串聯來形成ESD裝置，因此本發明可以減少遮罩的成本及製造的步驟，並且具有更小的裝置尺寸。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、組件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、組件、區域、層或部分可以稱為第二或次要元件、組件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。

注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

通常設置佈置在輸入/輸出(input/output ，IO)焊盤和內部電路之間的靜電放電(electrostatic discharge ，ESD)裝置以保護內部電路。目前的一種ESD裝置是由共用內部電路的金屬氧化物半導體(metal-oxide-semiconductor ，MOS)裝置的低壓P型阱區/N型阱區形成的二極體組成。然而，在高頻（high-frequency）電路應用中，ESD裝置的寄生電容可能會導致訊號損耗增加，從而影響內部電路的性能。

有兩種方法來解決上述問題。第一種是採用兩種不同的遮罩（mask）在不同的注入製程（implantation process）中分別形成MOS裝置的P型/N型阱區和ESD裝置的P型阱/N型阱區。 ESD裝置的P型阱/N型阱區可以具有降低的摻雜濃度，從而降低二極體的寄生電容。第二種是形成包括兩個或更多個串聯連接的二極體的ESD裝置，以減小ESD裝置的寄生電容器的總電容。然而，第一種方法導致遮罩成本和製造成本增加。第二種方法導致半導體裝置的面積增加。根據高頻電路應用的要求，本發明提供一種在不增加額外遮罩的情況下降低寄生電容並保持小裝置尺寸的ESD裝置變得越來越有必要。

圖1是根據本發明的一些實施例的設置在系統600中的靜電放電(ESD)保護裝置500的示意性連接圖。圖2是根據本發明的一些實施例的圖1的ESD保護裝置500的示意性剖視圖。系統600包括內部電路400和用於保護內部電路400的靜電放電(ESD)保護裝置500。內部電路400電連接至系統600的輸入/輸出端IO（I/O）、電源端VDD和接地端 VSS。在一些實施例中，ESD保護裝置500包括第一ESD保護單元500-1和第二ESD保護單元500-2。第一ESD保護單元500-1電連接在系統600的輸入/輸出端子IO和電源端子VDD之間，以防止靜電放電電流流過內部電路400。第二ESD保護單元500-2 電連接在系統600的輸入/輸出端IO和接地端VSS之間，以防止靜電放電電流流過內部電路400。

如圖2所示，ESD保護裝置500包括半導體基板（semiconductor substrate）200以及設置在半導體基板200中的第一ESD保護單元500-1和第二ESD保護單元500-2。在一些實施例中，半導體基板200可以是P型半導體基板200。第一ESD保護單元500-1包括第一阱區NW1、第一重摻雜區P1、第二阱區NW2和第二重摻雜區N1。第一阱區NW1和第二阱區NW2位於半導體基板200中。在一些實施例中，第一阱區NW1和第二阱區NW2均具有第一導電類型。例如，當第一導電類型是N型時，第一阱區NW1和第二阱區NW2是N型。另外，第一阱區NW1和第二阱區NW2以及半導體基板200可以具有相反的導電類型。第一阱區NW1和第二阱區NW2中的每一個均具有形成在它們上的重摻雜區。例如，第一重摻雜區P1位於第一阱區NW1上。第二重摻雜區N1位於第二阱區NW2上。在一些實施例中，第一重摻雜區P1具有第二導電類型，第二重摻雜區N1具有第一導電類型。例如，當第一導電類型為N型且第二導電類型為P型時，第一重摻雜區P1為P型重摻雜區P1，第二重摻雜區N1為N型重摻雜區 N1。在一些實施例中，半導體基板200可以是矽基板。

第一阱區NW1和第二阱區NW2沿著方向100(基本平行於半導體基板200的上表面200T的方向)並排佈置並且彼此相鄰。在一些實施例中，第二重摻雜區N1和第一重摻雜區P1透過隔離部件201（例如淺溝槽隔離溝槽隔離（STI））彼此間隔開。第一阱區NW1和第二阱區NW2之間可以存在界面（interface）202，並且界面202可以位於隔離部件201下方。在一些實施例中，第一阱區NW1的第一底部NW1B連接到第二阱區NW2的第二底部NW2B並與第二底部NW2B接觸（直接接觸）。

在一些實施例中，第一阱區NW1的第一底部NW1B和第二阱區NW2的第二底部NW2B具有不同的輪廓（profile）。例如，第一阱區NW1的第一底部NW1B可以具有波形表面（wave surface）（或波浪形表面）。第二阱區NW2的第二底部NW2B可以具有弧形表面（arc surface）。第一阱區NW1的第一底部NW1B可以具有如圖2所示的波形輪廓（wave profile）（或波浪形輪廓）。第二阱區NW2的第二底部NW2B可以具有如圖2所示的弧形輪廓（arc profile）。在一些實施例中，第一阱區NW1的第一底部NW1B可以稱為波形底表面（wave bottom surface），第二阱區NW2的第二底部NW2B的底表面可以稱為弧形底表面（arc bottom surface）。在一些實施例中，第一阱區NW1具有第一子區（域）SR1和與第一子區（域）SR1交替佈置的第二子區（域）SR2。在一些實施例中，第一子區域SR1的數量大於或等於2，第一子區域SR1的數量大於或等於2。第一子區域SR1可以具有第一深度（或高度）H1 。第二子區域SR2可以具有與第一深度H1不同的第二深度H2。例如，第一子區域SR1可以具有凸形底部（convex bottom），第二子區域SR2可以具有凹形底部（concave bottom）。第一子區域SR1的凸形底部沿遠離半導體基板200的上表面200T(或第一阱區NW1的上表面)的方向突出。第二子區域SR2的凹形底部沿著靠近半導體基板200的上表面200T(或第一阱區NW1的上表面)的方向凹陷。此外，具有凸形底部的第一子區域SR1的第一深度H1可以比具有凹形底部的第二子區域SR2的第二深度H2更深。在一些實施例中，第一深度H1是從第一子區域SR1的凸形底部的最底部到第一阱區域NW1的上表面測量的。在一些實施例中，第二深度H2是從第二子區域SR2的凹形底部的最頂部到第一阱區域NW1的上表面測量的。在一些實施例中，如圖2所示，第一底部NW1B(或第一阱區NW1的波形底表面)的波形（波紋形或波紋狀）輪廓包括複數個波峰210和複數個波谷220，波谷210比波谷220更靠近第一阱區NWl的上表面(或半導體基板200的上表面200T)。在一些實施例中，波谷220是第一子區域SR1的底部的輪廓，波峰210是第二子區域SR2的底部的輪廓。在一些實施例中，波谷220是第一子區域SR1的底表面，波峰210是第二子區域SR2的底表面。第一深度H1是從波谷220之一(或波谷220之一的最低點)到第一阱區NW1的上表面測量的距離，而第二深度H2是從波峰210之一(或波峰210之一的最高點) 到第一阱區NW1的上表面測量的距離。在一些實施例中，波峰210的數量大於或等於2，並且波谷220的數量大於或等於2。在一些實施例中，第一阱區NW1具有至少兩個波谷220的點(最底部點)，每個波谷220具有第一深度H1；第二阱區NW2具有至少兩個波峰210的點(最高點)，每個波峰210具有第二深度H2。在一些實施例中，圖2中的波峰210的數量和波谷220的數量僅用於說明，波峰210的數量和波谷220的數量不限於圖2中的數量。在一些實施例中，如圖2所示，第二底部NW2B(或第二阱區NW2的弧形底表面)的弧形輪廓僅包括一個波谷230，且波谷230沿遠離半導體基板200的上表面200T(或第二阱區NW2的上表面)的方向突出。在一些實施例中，第二底部NW2B僅包括波谷230的一個最低點，並且從該最低點到第二阱區NW2的上表面測量的第三深度H3可以等於第一深度H1。在一個實施例中，第一阱區NW1的上表面基本上與第二阱區NW2的上表面齊平。由於第一阱區NW1和第二阱區NW2在相同的製程中形成，因此第一深度H1可以等於第三深度H3。本實施例的方法可以節省製造步驟和成本（例如光遮罩成本），提高製造效率和製造精度。

在一些實施例中，具有波形底部（第一底部NW1B)的第一阱區NWl和具有圓形（或弧形）底部（第二底部NW2B)的第二阱區NW2可以具有不同的摻雜濃度。例如，第一阱區NW1的摻雜濃度可以小於第二阱區NW2的摻雜濃度。

在如圖2所示的一些實施例中，第一阱區NWl和第二阱區NW2可以具有不同數量的弧形底部。例如，第一阱區NW1可以具有複數個弧形底部。第二阱區NW2可以具有單個弧形底部。因此，第一阱區NW1的弧形底部的數量可以大於第二阱區NW2的弧形底部的數量。在一些實施例中，一個弧形底部的端部可以連接到另一弧形底部的相鄰端部。與第二阱區NW2相鄰的第一阱區NW1的弧形底部與第二阱區NW2的弧形底部連接並接觸。在一些實施例中，第一阱區NW1的弧形底部的數量可以大於或等於2。在一些實施例中，複數個弧形底部依次連接以形成第一阱區NW1的波形底表面 (或者第一阱區NW1的第一底部NW1B的波形輪廓)。在一些實施例中，從第一阱區NW1的弧形底部之一的最低點到第一阱區NW1的上表面測量的第一深度H1等於從第二阱區NW2的單個弧形底部的最低點到第二阱區NW2的上表面測量的第三深度H3。在一個實施例中，第一阱區NW1的上表面基本上與第二阱區NW2的上表面齊平。由於第一阱區NW1和第二阱區NW2在相同的製程中形成，因此第一深度H1等於第三深度H3。本實施例的方法可以節省製造步驟和成本（例如光遮罩成本），提高製造效率和製造精度。

第一重摻雜區P1位於第一阱區NW1上，第二重摻雜區N1位於第二阱區NW2上，第一重摻雜區P1和第二重摻雜區N1沿方向100排列，並透過隔離部件201彼此間隔開。在本實施例中，第一重摻雜區域P1電連接至輸入/輸出端子IO，並且第二重摻雜區域N1電連接至電源端子VDD。

如圖2所示，第二ESD保護單元500-2包括第三阱區PWl、第三重摻雜區N2、第四阱區PW2和第四重摻雜區P2。第三阱區PW1和第四阱區PW2位於半導體基板200中並且透過隔離部件201與第一阱區NW1和第二阱區NW2分開（間隔開）。在一些實施例中，第三阱區PW1和第四阱區PW2 阱區PW2均具有第二導電類型。例如，當第一導電類型是N型並且第二導電類型是P型時，第三阱區PW1和第四阱區PW2是P型阱區。另外，第三阱區PW1和第四阱區PW2以及半導體基板200可以具有相同的導電類型。第三阱區PW1和第四阱區PW2中的每一個均具有形成在其上的重摻雜區。例如，第三重摻雜區N2位於第三阱區PW1上。第四重摻雜區P2位於第四阱區PW2上。在一些實施例中，第三重摻雜區N2具有第一導電類型，第四重摻雜區P2具有第二導電類型。例如，當第一導電類型為N型、第二導電類型為P型時，第三重摻雜區N2為N型重摻雜區N2，第四重摻雜區P2為P型重摻雜區P2。

第三阱區PWl和第四阱區PW2沿著方向100 (基本平行於半導體基板200的上表面200T的方向)並排佈置並且彼此相鄰。在一些實施例中，第三重摻雜區N2和第三重摻雜區N2透過隔離部件201彼此間隔開。第三阱區PW1和第四阱區PW2之間可以存在界面204，並且界面204可以位於隔離部件201之下。在一些實施例中，第三阱區PW1的第三底部PW1B連接到第四阱區PW2的第四底部PW2B並與其接觸。

在一些實施例中，第三阱區PWl的第三底部PWlB和第四阱區PW2的第四底部PW2B具有不同的輪廓。例如，第三阱區PW1的第三底部PW1B可以具有波形表面。第四阱區PW2的第四底部PW2B可以具有弧形（或圓形）表面。第三阱區PW1的第三底部PW1B可以具有如圖2所示的波形輪廓。第四阱區PW2的第四底部PW2B可以具有如圖2所示的弧形輪廓。在一些實施例中，第三阱區PW1的第三底部PW1B的底表面可以稱為波形底表面，第四阱區PW2的第四底部PW2B的底表面可以稱為弧形底表面。在一些實施例中，第三阱區PW1具有第三子區域SR3和與第三子區域SR3交替佈置的第四子區域SR4。在一些實施例中，第三子區域SR3的數量大於或等於2，第四子區域SR4的數量大於或等於2。第三子區域SR3可以具有第四深度H4。第四子區域SR4可以具有與第四深度H4不同的第五深度H5。例如，第三子區域SR3可以具有凸形底部，並且第四子區域SR4可以具有凹形底部。第三子區域SR3的凸形底部在遠離半導體基板200的上表面200T(或第三阱區域PWl的上表面)的方向上突出。第四子區域SR4的凹形底部沿靠近半導體基板200的上表面200T(或第三阱區域PWl的上表面)的方向凹陷。此外，具有凸形底部的第三子區域SR3的第四深度H4可以比具有凹形底部的第四子區域SR4的第五深度H5更深。在一些實施例中，第四深度H4是從第三子區SR3的凸形底部的最底部到第三阱區PW1的上表面測量的。在一些實施例中，第五深度H5是從第四子區域SR4的凹形底部的最頂部到第三阱區域PW1的上表面測量的。在一些實施例中，如圖2所示，第三底部PW1B(或第三阱區PW1的波形底表面)的波形輪廓包括複數個波峰240和複數個波谷250，其中波峰240比波谷250更靠近第三阱區PWl的上表面(或半導體基板200的上表面200T)。在一些實施例中，波谷250是第三子區域SR3的底部的輪廓，波峰240為第四子區域SR4的底部的輪廓。在一些實施例中，波谷250是第三子區域SR3的底表面，波峰240是第四子區域SR4的底表面。第四深度H4是從波谷250之一(或波谷250之一的最低點)到第三阱區PWl的上表面測量的距離，而第五深度H5是從波峰240之一(或波峰240之一的最高點)到第三阱區PWl的上表面測量的距離。在一些實施例中，波峰240的數量大於或等於2，並且波谷250的數量大於或等於2。在一些實施例中，第三阱區PW1具有至少兩個波谷250的點(最底部點)，每個波谷250具有第四深度H4；第四阱區PW2具有至少兩個波峰240的點(最高點)，每個波峰240具有第五深度H5。在一些實施例中，圖2中的波峰240的數量和波谷250的數量僅用於說明，波峰240的數量和波谷250的數量不限於圖2中的數量。在一些實施例中，如圖2所示，第四底部PW2B(或第四阱區PW2的弧形底表面)的弧形輪廓僅包括一個波谷260，且波谷260朝遠離半導體基板200的上表面200T(或第四阱區PW2的上表面)的方向突出。在一些實施例中，第四底部PW2B僅包括波谷260的一個最低點，並且從該最低點到第四阱區PW2的上表面測量的第六深度H6可以等於第四深度H4。在一個實施例中，第三阱區PW1的上表面基本上與PW2B的上表面齊平。由於第三阱區PW1和第四阱區PW2在同一製程中形成，因此第四深度H4等於第六深度H6。本實施例的方法可以節省製造步驟和成本（例如光遮罩成本），提高製造效率和製造精度。

在一些實施例中，具有波形底部的第三阱區PWl (第三底部PW1B)和具有圓形（或弧形）底部的第四阱區PW2（第四底部PW2B)可以具有不同的摻雜濃度。例如，第三阱區PW1的摻雜濃度可以小於第四阱區PW2的摻雜濃度。

在如圖2所示的一些實施例中，第三阱區PWl和第四阱區PW2可以具有不同數量的弧形底部。例如，第三阱區PW1可以具有複數個弧形底部。第四阱區PW2可以具有單個弧形底部。因此，第三阱區PW1的弧形底部的數量可以大於第四阱區PW2的弧形底部的數量。在一些實施例中，一個弧形底部的端部可以連接到另一弧形底部的相鄰端部。與第四阱區PW2相鄰的第三阱區PW1的弧形底部與第四阱區PW2的弧形底部連接並接觸。在一些實施例中，第三阱區PW1的弧形底部的數量可以大於或等於2。在一些實施例中，複數個弧形底部依次連接而形成第三阱區PW1的波形底面(或第三阱區PW1的第三底部PW1B的波形輪廓)。在一些實施例中，從第三阱區PW1的弧形底部之一的最低點到第三阱區PW1的上表面測量的第四深度H4等於從第四阱區PW2的單個弧形底部的最低點到第四阱區PW2的上表面測量的第六深度H6。在一個實施例中，第三阱區PW1的上表面基本上與第四阱區PW2的上表面齊平。由於第三阱區PW1和第四阱區PW2在同一製程中形成，因此第四深度H4等於第六深度H6。本實施例的方法可以節省製造步驟和成本（例如光遮罩成本），提高製造效率和製造精度。

第三重摻雜區N2位於第三阱區PWl上，第四重摻雜區P2位於第四阱區PW2上，第三重摻雜區N2和第四重摻雜區P2沿方向100排列，並且透過隔離部件201彼此間隔開。在該實施例中，第三重摻雜區N2電連接到輸入/輸出端子IO，第四阱區PW2電連接到接地端子VSS。

圖2還示出了當輸入/輸出端IO與電源端VDD之間或接地端VSS與輸入/輸出端IO之間發生靜電放電(electrostatic discharge ,ESD)事件時，ESD保護裝置500的等效放電電路圖。此外，圖2示出了ESD保護裝置500的第一和第二ESD保護單元500-1、500-2的相應位置處的等效放電電路的寄生元件。如圖2所示，第一阱區NW1和第二阱區NW2以及第一ESD保護單元500-1的第一重摻雜區P1形成第一寄生二極體D1。當輸入/輸出端IO與電源端VDD之間發生靜電放電事件時，第一寄生二極體D1被觸發導通(ON)，以形成從輸入/輸出端IO到電源端VDD的電流路徑PH1，以將靜電電荷從內部電路400中排出。

如圖2所示，第三阱區PW1和第四阱區PW2以及第二ESD保護單元500-2的第三重摻雜區N2形成第二寄生二極體D2。當接地端VSS與輸入輸出端IO之間發生靜電放電事件時，第二寄生二極體D2被觸發導通，形成從接地端VSS到輸入/輸出端IO的電流路徑PH2，以將靜電電荷從內部電路400中排出。

當內部電路400處於正常操作（或正常工作）（沒有發生靜電放電事件）時，由第一ESD保護單元500-1的第一阱區NW1和第一重摻雜區P1形成的PN結可以處於反向偏置狀態並形成第一寄生電容器C1。另外，由ESD第二保護單元500-2的第三阱區PW1和第三重摻雜區N2形成的PN結可以處於反向偏置條件下並形成第二寄生電容器C2。在一些實施例中，第一阱區NW1的摻雜濃度變得低於第二阱區NW2的摻雜濃度。第三阱區PW1的摻雜濃度變得低於第四阱區PW2的摻雜濃度。因此，第一寄生電容器C1和第二寄生電容器C2可以具有較低的寄生電容(即，耗盡電容)。因此，靜電放電（ESD）保護裝置500可以在高速應用中具有減少的訊號損失。

下面描述用於形成ESD保護裝置500的方法。圖3和圖4是根據本發明的一些實施例的形成ESD保護裝置500的中間階段的示意性截面圖。參照圖3，提供半導體基板200。半導體基板200具有第一裝置區200-1和透過隔離部件201與第一裝置區200-1分離（分隔開）的第二裝置區200-2。第一裝置區200-1可以提供形成在第一裝置區200-1中的第一ESD保護單元500 -1，第二裝置區200-2可以提供形成在第二裝置區200-2中的第二ESD保護單元500-2。接下來，進行注入製程1000，以在半導體基板200中同時形成第一摻雜區ND1和第二摻雜區ND2，並且第一摻雜區ND1和第二摻雜區ND2彼此相鄰。第一摻雜區ND1可以連接到第二摻雜區ND2。在一些實施例中，第一摻雜區ND1內具有至少一個不連續部分DP1。第二摻雜區ND2可以形成為內部沒有不連續部分。在一些實施例中，第二摻雜區ND2是連續摻雜區，並且第二摻雜區ND2內不存在具有與第二摻雜區ND2不同類型或組成的其他部分。另外，執行注入製程1010以在半導體基板200中同時形成第三摻雜區PD1和第四摻雜區PD2，並且第三摻雜區PD1和第四摻雜區PD2彼此相鄰。第三摻雜區PD1可以連接到第四摻雜區PD2。在一些實施例中，第三摻雜區PD1內具有至少一個不連續部分DP2。第四摻雜區PD2可以形成為內部沒有不連續部分。在一些實施例中，第四摻雜區PD2是連續摻雜區，並且第四摻雜區PD2內不存在具有與第四摻雜區PD2不同類型或成分的其他部分。在一些實施例中，注入製程1000和注入製程1010是不同的離子注入製程並且注入有不同導電類型的摻雜劑。例如，第一摻雜區ND1和第二摻雜區ND2可以透過注入N型摻雜劑而具有第一導電類型，N型摻雜劑可以包括磷、砷、氮、銻或其組合。例如，第三摻雜區PD1和第四摻雜區PD2可以透過注入P型摻雜劑而具有第二導電類型(即，P型)，P型摻雜劑可以包括硼、鎵、鋁、銦、三氟化硼離子( BF3+)或其組合。

圖5A、圖5B和圖5C是圖3的平面圖，示出了用於形成第一阱區NWl的第一摻雜區ND1的不連續部分DPl (或第三摻雜區PD1的不連續部分DP2)的佈置。根據本發明的一些實施例，用於形成ESD保護裝置500的第二阱區NW2(或用於形成第四阱區PW2的第四摻雜區PD2)的相鄰第二摻雜區ND2(或第三阱區PWl)和相鄰的第二摻雜區ND2 。為了說明起見，隱藏了隔離特徵201。另外，圖3所示的第一阱區NW1(或第三阱區PW1)和相鄰的第二阱區NW2(或第四阱區PW2)的取向僅是示例並且不限於所公開的實施例。在一些實施例中，第一摻雜區ND1（或第三摻雜區PD1）圍繞不連續部分DP1（或不連續部分DP2）。在一些實施例中，不連續部分DP1（或不連續部分DP2）可以彼此分離並且在俯視圖中具有各種形狀。如圖5A所示，第一摻雜區ND1(或第三摻雜區PD1)可具有沿方向100排列的條狀不連續部分DP1(或不連續部分DP2)，且條狀不連續部分DP1(或不連續部分DP2) 不連續部分DP2)沿著不同於方向100的方向110延伸。如圖5B所示，第一摻雜區ND1 (或第三摻雜區PD1))可具有條狀不連續部分DP1沿方向110排列並沿方向100延伸的不連續部分DP2(或不連續部分DP2)。如圖5C所示，第一摻雜區ND1(或第三摻雜區PD1)可具有方形不連續部分DP1(或不連續部分DP2)。不連續部分DP2)沿方向110和方向100佈置。在一些實施例中，不連續部分DP1(或不連續部分DP2)可以是圓形、橢圓形或多邊形。值得注意的是，第一摻雜區ND1(或第三摻雜區PD1)的形狀不限於所公開的實施例。

接下來，參照圖4，執行退火製程1020以從第一摻雜區ND1 (圖3)形成第一阱區NW1，從第二摻雜區ND2 (圖3)形成第二阱區NW2，從第三摻雜區PD1(圖3)形成第三阱區PW1，從第四摻雜區PD2(圖3)形成第四阱區PW2。在一些實施例中，透過將第一摻雜區ND1中的一部分摻雜劑(例如，N型摻雜劑)擴散到不連續部分DP1中來形成第一阱區NW1(圖3)。另外，透過將第三摻雜區PD1中的一部分摻雜劑(例如，P型摻雜劑)擴散到不連續部分DP2中來形成第三阱區PW1(圖3)。因此，第一阱區NW1和相鄰的第二阱區NW2可以具有不同的底部輪廓和摻雜濃度。例如，第一阱區NW1可以具有波形底部(第一底部NW1B)，第二阱區NW2可以具有弧形(或圓形)底部(第二底部NW2B)。第一阱區NW1的摻雜濃度可以小於第二阱區NW2的摻雜濃度。另外，第三阱區PW1和相鄰的第四阱區PW2可以具有不同的底部輪廓和摻雜濃度。例如，第三阱區PW1可以具有波形底部(第一底部PW1B)，並且第四阱區PW2可以具有弧形(或圓形)底部(第二底部PW2B)。第三阱區PW1的摻雜濃度可以小於第四阱區PW2的摻雜濃度。在一些實施例中，由於同時形成具有不同摻雜濃度的第一阱區NW1和第二阱區NW2(或第三阱區PW1和第四阱區PW2)而無需額外的遮罩和製程步驟，因此本實施例的方法可以節省製造步驟和成本（如光遮罩成本），提高製造效率和製造精度。具體來說，例如，在進行注入製程1000時，可以利用同一個遮罩，並將對應於第一阱區NW1（圖2）的遮罩區域和對應於第二阱區NW2（圖2）的遮罩區域開設不同的圖案，例如對應於第二阱區NW2（圖2）的圖案為全鏤空，而對應於第一阱區NW1（圖2）的圖案為部分鏤空。這樣就可以在如圖3所示對應於第一阱區NW1（圖2）的半導體基板200的區域形成第一摻雜區ND1和不連續部分DP1組合而成的區域；而在對應於第二阱區NW2（圖2）的半導體基板200的區域形成僅有第二摻雜區ND2的區域。以上對於對應於第三阱區PW1（圖2）和第四阱區PW2（圖2）的區域也是類似的，在此不再重複描述。因此，本發明實施例中可以利用同一個遮罩在同一個制程（步驟）中形成摻雜濃度不同的阱區，以便於形成寄生電容更低的ESD保護裝置。由此，本發明實施例不需要透過兩個遮罩分別在兩個的制程步驟中來形成具有不同摻雜濃度的阱區，也不需要透過複數個二極體串聯來形成ESD裝置（例如本發明實施例第一ESD保護單元500-1僅有一個二極體D1，第二ESD保護單元500-2僅有一個二極體D2），因此本發明實施例可以減少遮罩的成本及製造的步驟，並且具有更小的裝置尺寸。

接下來，如圖2所示，可以執行多次離子注入製程以形成第一重摻雜區P1、第二重摻雜區N1、第三重摻雜區N2和第四重摻雜區P2。具有第二導電類型(例如，P型)的第一重摻雜區P1位於第一阱區NW1上。第二重摻雜區N1具有第一導電類型(例如，N型)並且位於第二阱區NW2上。在一些實施例中，第一重摻雜區P1和第二重摻雜區N1並排佈置並且透過隔離部件201彼此間隔開。第三重摻雜區N2具有第一導電類型(例如， N型）位於第三阱區PW1上。第四重摻雜區P2具有第二導電類型(例如，P型)並且位於第四阱區PW2上。在一些實施例中，第三重摻雜區N2和第四重摻雜區P2並排佈置並且透過隔離部件201彼此間隔開。在上述製程之後，形成包括第一和第二ESD保護單元500-1和500-2的ESD裝置500。

本發明實施例提供一種靜電放電(ESD)保護裝置及其形成方法。當輸入/輸出端IO與電源端VDD之間、或接地端VSS與輸入/輸出端IO之間發生靜電放電事件時，ESD保護裝置可將靜電電荷從內部電路中釋放出來。ESD保護裝置包括半導體基板、位於半導體基板中的相鄰的第一導電類型的第一和第二阱區、位於第一阱區上的第二導電類型的第一重摻雜區以及位於第二阱區上的第一導電類型的第二重摻雜區。在一些實施例中，同時形成具有不同摻雜濃度的第一阱區和第二阱區，而不需要額外的遮罩和製程步驟。第一阱區可以透過對內部至少一個第一不連續部分的第一摻雜區進行退火來形成。第一摻雜區中的部分第一摻雜劑可以擴散到第一不連續部分中，從而形成第一阱區另外，第二阱區可以透過對內部沒有不連續部分的第二摻雜區進行退火來形成。因此，第一和第二阱區可以具有不同的輪廓。例如，在截面圖中，第一阱區的第一底部可以具有波形輪廓，並且第二阱區的第二底部可以具有弧形輪廓。在一些實施例中，第一阱區的摻雜濃度小於第二阱區的摻雜濃度。

當輸入/輸出端IO與電源端VDD之間發生靜電放電(ESD)事件時，由第一重摻雜區和第一阱區形成的寄生二極體(第一寄生二極體D1)被觸發為ON（導通）以形成從輸入/輸出端IO到電源端VDD的電流路徑，以將靜電電荷從內部電路中排出。當接地端VSS與輸入/輸出端IO之間發生靜電放電事件時，由第三重摻雜區和第三阱區形成的寄生二極體(第二寄生二極體D2)被觸發導通，形成從接地端VSS到輸入/輸出端IO的電流路徑，以將靜電電荷從內部電路中排出。

當內部電路正常工作時(沒有發生靜電放電事件)，形成於第一阱區NW1與第一摻雜區P1之間的反向偏置PN結處的寄生電容器(第一寄生電容器C1)，以及形成在第三阱區PW1和第三重摻雜區N2之間的反向偏置PN結處的寄生電容器(第二寄生電容器C2)的耗盡電容均可以具有減小的寄生電容(即，耗盡電容)。因此，靜電放電(ESD)保護裝置可以在高速應用中具有減少的訊號損失並且在不添加額外遮罩的情況下保持更小的裝置尺寸。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

100,110:方向 200:半導體基板 201:隔離部件 202,204:界面 210,240:波峰 220,230,250,260:波谷 200T:上表面 400:內部電路 500:ESD保護裝置 500-1:第一ESD保護單元 500-2:第二ESD保護單元 600:系統 D1:第一寄生二極體 D2:第二寄生二極體 NW1:第一阱區 NW2:第二阱區 NW1B:第一底部 NW2B:第二底部 P1:第一重摻雜區 N1:第二重摻雜區 N2:第三重摻雜區 P2:第四重摻雜區 PW1:第三阱區 PW2:第四阱區 PW1B:第三底部 PW2B:第四底部 SR1:第一子區域 SR2:第二子區域 SR3:第三子區域 SR4:第四子區域 H1:第一深度 H2:第二深度 H3:第三深度 H4:第四深度 H5:第五深度 H6:第六深度 PH1,PH2:電流路徑 C1:第一寄生電容器 C2:第二寄生電容器 I/O:輸入/輸出端 VSS:接地端 VDD:電源端 1000,1010:注入製程 ND1:第一摻雜區 ND2:第二摻雜區 PD1:第三摻雜區 PD2:第三摻雜區 DP1,DP2:不連續部分 1020:退火製程 200-1:第一裝置區 200-2:第二裝置區

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖1為本發明實施例提供的一種靜電放電保護裝置的連接示意圖；圖2是根據本發明一些實施例的圖1的靜電放電保護裝置的示意性剖視圖；圖3和圖4是根據本發明一些實施例的靜電放電保護裝置形成中間階段的示意性截面圖；和圖5A、圖5B和圖5C是圖3的平面圖，示出了根據本發明一些實施例的靜電放電保護裝置的用於形成具有較輕摻雜濃度的阱區的摻雜區的不連續部分的佈置。

100:方向

200:半導體基板

201:隔離部件

202:界面

210,240:波峰

220,230,250,260:波谷

200T:上表面

500-1:第一ESD保護單元

500-2:第二ESD保護單元

D1:第一寄生二極體

D2:第二寄生二極體

NW1:第一阱區

NW2:第二阱區

NW1B:第一底部

NW2B:第二底部

P1:第一重摻雜區

N1:第二重摻雜區

N2:第三重摻雜區

P2:第四重摻雜區

PW1:第三阱區

PW2:第四阱區

PW1B:第三底部

PW2B:第四底部

SR1:第一子區域

SR2:第二子區域

SR3:第三子區域

SR4:第四子區域

H1:第一深度

H2:第二深度

H3:第三深度

H4:第四深度

H5:第五深度

H6:第六深度

PH1,PH2:電流路徑

C1:第一寄生電容器

C2:第二寄生電容器

I/O:輸入/輸出端

VSS:接地端

VDD:電源端

Claims

一種靜電放電保護裝置，包括：半導體基板；第一阱區，具有第一導電類型，並且位於該半導體基板中；以及第二阱區，具有第一導電類型，並且位於該半導體基板中並鄰近該第一阱區，其中該第一阱區的第一底部和該第二阱區的第二底部彼此連接並具有不同的輪廓，其中該第一阱區的第一底部具有波形底表面，該第二阱區的第二底部具有弧形底表面，其中，該第一阱區和該第二阱區具有不同的摻雜濃度。
如請求項1之靜電放電保護裝置，其中該第一阱區的第一摻雜濃度小於該第二阱區的第二摻雜濃度。
如請求項1之靜電放電保護裝置，其中，該第一阱區的該波形底表面包括複數個波峰以及複數個波谷，其中該波峰比該波谷更靠近該半導體基板的上表面。
如請求項3之靜電放電保護裝置，其中，該第一阱區具有第一子區域和與該第一子區域交替排列的第二子區域，其中該波谷為該第一子區域的底表面，該波峰為該第二子區域的底表面。
如請求項4之靜電放電保護裝置，其中，該第一子區域具有第一深度，並且該第二子區域具有與該第一深度不同的第二深度。
如請求項5之靜電放電保護裝置，其中，該第一深度是從該波谷之一的最低點到該第一阱區的上表面測量的，並且該第二深度是從該波峰之一的最高點到該第一阱區的上表面測量的。
如請求項5之靜電放電保護裝置，其中，該第二阱區的弧形底表面僅包括一個波谷，該一個波谷向遠離該半導體基板上表面的方向突出。
如請求項7之靜電放電保護裝置，其中從該第二阱區的該波谷的最低點到該第二阱區的上表面測量的第三深度等於該第一深度。
如請求項1之靜電放電保護裝置，其中，還包括：第三阱區，具有第二導電類型，並且位於該半導體基板中並與該第一阱區和該第二阱區分隔開；以及第四阱區，具有第二導電類型，並且位於半導體基板中並與該第一阱區和該第二阱區分隔開，其中該第三阱區的第三底部連接到該第四阱區的第四底部，並且其中該第三阱區的該第三底部和該第四阱區的該第四底部具有不同的輪廓和不同的摻雜濃度。
如請求項9之靜電放電保護裝置，其中，該第三阱區的第三底部具有波形底表面，該第四阱區的第四底部具有弧形底表面。
如請求項10之靜電放電保護裝置，其中該第三阱區的波形底表面包括複數個波峰以及複數個波谷，其中該波峰比該波谷更靠近該半導體基板的上表面，其中該第四阱區的弧形底表面僅包括一個波谷，該一個波谷向遠離該半導體基板上表面的方向突出。
如請求項11之靜電放電保護裝置，其中從該第三阱區的其中一個波谷的最低點到該第三阱區的上表面測量的第四深度等於從該第四阱區的該一個波谷的最低點到第四阱區的上表面測量的第五深度。
一種靜電放電保護裝置，包括：半導體基板；第一阱區，具有第一導電類型，並且位於該半導體基板中；以及第二阱區，具有第一導電類型，並且位於該半導體基板中並鄰近該第一阱區，其中該第一阱區的第一弧形底部的第一數量不同於該第二阱區的第二弧形底部的第二數量，其中，該第一阱區的該第一弧形底部的第一數量大於或等於2，且該第二阱區的該第二弧形底部的第二數量等於1，該第一弧形底部依次連接而形成該第一阱區的波形底表面，並且其中該第一阱區和該第二阱區具有不同的摻雜濃度。
如請求項13之靜電放電保護裝置，其中從該第一阱區的該第一弧形底部之一的最低點到該第一阱區的上表面測量的第一深度等於從該第二阱區的該第二弧形底部的最低點到該第二阱區的上表面測量的第二深度。
一種靜電放電保護裝置的形成方法，包括：提供半導體基板；進行注入製程，以在該半導體基板中同時形成第一摻雜區與第二摻雜區，其中該第一摻雜區與該第二摻雜區具有該第一導電類型且彼此相鄰，其中該第一摻雜區內具有第一不連續部分；以及執行退火製程，以從該第一摻雜區形成第一阱區和從該第二摻雜區形成第二阱區，其中該第一阱區的第一底部具有波形底表面，該第二阱區的第二底部具有弧形底表面，其中該第一阱區和該第二阱區具有不同的摻雜濃度。
如請求項15之靜電放電保護裝置的形成方法，其中，該第一阱區是透過將該第一摻雜區中的部分第一摻雜劑擴散到該第一不連續部分中而形成的。
如請求項15之靜電放電保護裝置的形成方法，其中該第二摻雜區形成為內部不存在不連續部分。