TWI881295B

TWI881295B - 改進可靠性的半導體結構及其形成方法

Info

Publication number: TWI881295B
Application number: TW112105054A
Authority: TW
Inventors: 陳奎銘; 陳祈銘; 張世邦
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-06-03
Filing date: 2023-02-13
Publication date: 2025-04-21
Also published as: US20250357376A1; TW202404019A; CN220341210U; US12506089B2; US20230395531A1

Abstract

本發明的一些實施例提供半導體結構及方法。根據本揭露之一例示性半導體結構包含：一半導體基板，其包含一第一區及圍繞該第一區之一第二區；一III-V族半導體層，其直接放置於該第一區上方；一化合物半導體裝置，其形成於該III-V族半導體層中及上方；第一複數個導電構件，其等放置於該化合物半導體裝置之一源極接點上方並電耦合至該源極接點；及一密封環，其直接放置於該第二區上方並包括第二複數個導電構件，該第一複數個導電構件之一最上導電構件之一頂表面高於該第二複數個導電構件之一最上導電構件之一頂表面。

Description

改進可靠性的半導體結構及其形成方法

本發明實施例係有關改進可靠性的半導體結構及其形成方法。

在半導體技術中，III族-V族(或III-V族)半導體化合物可用於形成各種半導體裝置，諸如高功率場效電晶體(FET)、高頻率電晶體或高電子遷移率電晶體(HEMT)。一HEMT係具有靠近具有不同帶隙之兩種材料之間的一接面(即，一異質接面)之一二維電子氣體(2-DEG)層。該2-DEG層係用作電晶體通道而非一摻雜區，金屬氧化物半導體場效電晶體(MOSFET)之情況通常如此。相較於MOSFET，HEMT具有許多吸引人性質，諸如高電子遷移率及以高頻率傳輸訊號之能力。

為保護半導體裝置免受(例如)濕氣降級、離子污染及切割製程，可圍繞半導體裝置形成一密封環。此密封環可在一多層結構之製造期間形成，該多層結構包含半導體裝置及在該等半導體裝置當中路由電訊號之互連結構。雖然包含半導體裝置及密封環之現有半導體結構通常足以滿足其等預期用途，但其等並非在所有方面令人滿意。

本發明的一實施例係關於一種半導體結構，其包括：一半導體基板，其包含一第一區及圍繞該第一區之一第二區；一III-V族半導體層，其放置於該第一區上方；一化合物半導體裝置，其形成於該III-V族半導體層中及上方；第一複數個導電構件，其等放置於該化合物半導體裝置之一源極接點上方並電耦合至該源極接點；及一密封環，其放置於該第二區上方並包括第二複數個導電構件，其中該第一複數個導電構件之一最上導電構件之一頂表面高於該第二複數個導電構件之一最上導電構件之一頂表面。

本發明的一實施例係關於一種半導體結構，其包括：一第一裝置區，其包括：一第一化合物半導體層，其放置於一基板上方，及第一複數個導電構件，其等放置於該第一化合物半導體層上方，其中該第一複數個導電構件包括放置於該第一化合物半導體層上之一第一源極接點及該第一複數個導電構件之放置於該第一源極接點上方之一剩餘部分；及一密封環區，其圍繞該第一裝置區且包括：第二複數個導電構件，其中該第二複數個導電構件之一最下導電構件係與該基板直接接觸並與該第一化合物半導體層之一側壁間隔開。

本發明的一實施例係關於一種方法，其包括：提供包括由一第二區圍繞之一第一區之一基板；在該基板之一頂表面上且在該第一區及該第二區上方形成一III-V族半導體層；移除該III-V族半導體層之直接形成於該第二區上方之一部分；在該移除該III-V族半導體層之直接形成於該第二區上方之該部分之後，直接在該第一區上方形成一半導體裝置；及直接在該第二區上方形成一密封環，該密封環包括複數個導電構件，其中該複數個導電構件之一最下導電構件與該基板之該頂表面直接接觸。

100:射頻(RF)收發器系統

102:收發器

104:功率放大器(PA)

108:濾波器

110:天線開關

112:天線

114:天線調諧器

116:低雜訊放大器(LNA)

200:方法

202:方塊

204:方塊

206:方塊

208:方塊

210:方塊

212:方塊

214:方塊

216:方塊

218:方塊

220:方塊

222:方塊

224:方塊

300:工件/半導體結構/晶粒

300’:工件

302:基板

302A1:第一總成隔離區

302A2:第二總成隔離區

302b:底表面

302D1:第一裝置區

302D2:第二裝置區

302S:密封環區

302S1:第一密封環區

302S2:第二密封環區

302t:頂表面

304:半導體層/III-V族半導體層

304a:第一部分

304b:第二部分

306:經圖案化之遮罩層

306a:第一部分

306b:第二部分

308:第一裝置

310:第二裝置

312:導電構件/第一源極構件/第一源極接點

314:導電構件/第一汲極構件/第一汲極接點

316:導電構件/第二源極構件/第二源極接點

318:導電構件/第二汲極構件/第二汲極接點

320:導電構件/最下導電構件

322:導電構件/最下導電構件

324:第一閘極結構

326:第二閘極結構

327:介電質結構

327t1:頂表面

327t2:頂表面

328:互連結構

328a:第一部分/第一互連結構

328b:第二部分/第二互連結構

329:第一通路

330:第一金屬線

331:第二通路

332:通路

333:金屬線

334:通路

336:第一通路開口

336’:開口

338:第二通路開口

338’:開口

340:金屬線

342:金屬線

344:貫穿半導體通路

350:第一密封環

352:第二密封環

354:鈍化結構

354t1:頂表面

354t2:頂表面

356:第三通路開口

358:第四通路開口

360:導電層

360a:貫穿基板通路

360b:貫穿基板通路

400:封裝

405:連接器

410:封裝基板

415:連接器

420:中介層

425:連接器

430:第一晶粒

435:連接器

440:第二晶粒

445:連接器

500:封裝

600:封裝

700:封裝

3150:密封環

D1:距離

H1:高度差

H2:高度差

H3:高度差

H4:高度差

T1:厚度

將結合附圖閱讀時自以下詳細描述最佳理解本揭露。應強調，根據業界中之標準實踐，各種構件未按比例繪製且僅用於圖解說明目的。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。

圖1繪示根據本揭露之各項實施例之一射頻(RF)收發器系統之一例示性方塊圖。

圖2繪示根據本揭露之各項實施例之用於製造一半導體結構之一例示性方法之一流程圖。

圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11及圖12繪示根據本揭露之各項態樣之在圖2之方法中之各個製造階段期間之一工件的片段剖面圖。

圖13繪示根據本揭露之各項實施例之圖12中所展示之工件之一片段俯視圖。

圖14繪示根據本揭露之各項實施例之沿著圖13中之線C-C’獲取之工件的一片段剖面圖。

圖15繪示根據本揭露之各項實施例之一替代工件之一片段俯視圖。

圖16繪示根據本揭露之各項實施例之一第一替代工件之一片段剖面圖。

圖17繪示根據本揭露之各項實施例之一第二替代工件之一片段剖面圖。

圖18繪示根據本揭露之各項實施例之一第三替代工件之一片段剖面圖。

圖19、圖20、圖21、圖22係根據本揭露之各項實施例之與RF收發器系統相關聯之封裝的剖面圖。

以下揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間，使得該第一構件與該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指定所論述之各項實施例及/或組態之間的一關係。

此外，為便於描述，可在本文中使用諸如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述符。

此外，當用「大約」、「近似」及類似者描述一數字或一數字範圍時，考量到如一般技術者所理解之在製造期間固有地出現之變動，該術語旨在涵蓋落在一合理範圍內之數字。例如，基於與製造具有與數字相關聯之一特性之一構件所相關聯之已知製造公差，數字或數字範圍涵蓋包含所述數字之一合理範圍(諸如在所述數字之+/-10%內)。例如，具有「大約5nm」之一厚度之一材料層可涵蓋自4.25nm至5.75nm之一尺寸範圍，其中一般技術者已知與沉積該材料層相關聯之製造公差為+/-15%。

在半導體技術中，III-V族半導體材料(諸如氮化鎵(GaN))可用於形成各種裝置。在一些實例中，一或多個GaN基裝置可用於一射頻(RF)積體電路中。GaN基裝置可形成於一GaN層中或上方。可形成密封環以保護GaN基裝置免受濕氣降級、離子污染及切割製程。一些現有技術可包含直接在GaN層上方形成半導體裝置及密封環兩者。為改進各種電組件(例如，電晶體、二極體、電阻器、電容器)之整合密度及/或改進積體電路(IC)之效能，已開始開發2.5維(2.5D)積體電路(IC)封裝或三維(3D)IC封裝。然而，將GaN基裝置與其他結構堆疊或整合以達成2.5D IC封裝或3D IC封裝可引起GaN層之未受密封環保護之部分出現裂紋，且彼等裂紋可傳播至作為GaN基裝置之部分之GaN層之部分中，從而導致諸如可靠性降低之問題。

本實施例係關於包含化合物半導體裝置及密封環之半導體結構，及相關聯方法。在一例示性實施例中，在包含一第一區及圍繞該第一區之一第二區之一矽基板上形成一III-V族半導體層。接著圖案化該III-V族半導體層以覆蓋該矽基板之該第一區，而該矽基板之該第二區未由該經圖案化之III-V族半導體層覆蓋。接著直接在該矽基板之該第一區上方形成化合物半導體裝置(諸如GaN基HEMT)及相關聯之互連結構。在化合物半導體裝置及相關聯之互連結構之形成期間，直接在第二區上方形成一密封環。即，該密封環直接形成於該矽基板上並圍繞該III-V族半導體層。因此，即使裂紋可歸因於(例如)機械應力而形成，但彼等裂紋亦可能不傳播至由密封環保護之化合物半導體裝置中，從而改進化合物半導體裝置之可靠性。

現將參考圖更詳細描述本揭露之各項態樣。在彼方面，圖1繪示一RF收發器系統100之一例示性方塊圖。圖2係繪示形成可為RF收發器系統100之一部分之一半導體結構之方法200之一流程圖。方法200係在下文結合圖3至圖18進行描述，圖3至圖18係根據方法200之實施例之處於不同製造階段之一工件之片段剖面圖或俯視圖。圖19、圖20、圖21及圖22係與RF收發器系統100相關聯之封裝之剖面圖。方法200僅為一實例且不旨在將本揭露限於方法200中明確繪示之內容。可在方法200之前、期間及之後提供額外步驟，且針對方法之額外實施例替換、消除或移動所描述之一些步驟。為簡單起見，本文中未詳細描述所有步驟。由於在製程結束時工件300將被製造成一半導體結構或一晶粒，因此在上下文需要時，工件300可被稱為半導體結構300或晶粒300。為避免疑惑，圖中之X、Y及Z方向彼此垂直且一致地使用。貫穿本揭露，除非另有例外，否則相同元件符號表示相同構件。

現參考圖1，繪示根據本揭露之一些實施例之一射頻(RF)收發器系統100之一例示性方塊圖。RF收發器系統100包含經組態以傳輸及/或接收訊號之一收發器102、耦合至收發器102之一輸出且經組態以放大由收發器102提供之一輸出訊號之一功率放大器(PA)104。RF收發器系統100亦包含耦合至功率放大器104且經組態以接收經放大之輸出訊號之一濾波器108。一天線開關110經耦合至濾波器108之一輸出。RF收發器系統100亦包含耦合至天線開關110之至少一個天線112及耦合至至少一個天線112及天線開關110兩者之一天線調諧器114。RF收發器系統100亦包含經組態以放大自濾波器108接收之一經濾波訊號之一低雜訊放大器(LNA) 116。收發器102進一步經組態以自低雜訊放大器116接收經放大之經濾波訊號。為簡潔起見省略RF收發器系統100之操作。應理解，可在RF收發器系統100內提供額外功能區塊以用於訊號製程，且可替換及/或省略一些功能區塊。

在圖1中表示之實施例中，RF收發器系統100包含多個功能區塊。各功能區塊可包含各種電組件(例如，電晶體、二極體、電阻器、電容器)。在一些實施例中，功率放大器104、低雜訊放大器(LNA)116及天線開關110可包含化合物半導體裝置(例如，GaN基電晶體)，收發器102及天線調諧器114可包含矽基電晶體，且濾波器108可包含一壓電濾波器。為改進IC之整合密度及/或效能，GaN基電晶體、矽基電晶體及壓電濾波器可堆疊在一起以形成一2.5維(2.5D)積體電路(IC)封裝或一三維(3D)IC封裝。形成包含功率放大器104及天線開關110之部分之一半導體結構300之一方法將參考圖2及圖3至圖18進行描述。RF收發器系統100之例示性封裝將參考圖19至圖22進行描述。藉由提供半導體結構300，在將半導體結構300與RF收發器系統100之其他組件整合時，可減少或甚至消除半導體結構300中之半導體裝置中之裂紋。

參考圖2及圖3，方法200包含一方塊202，其中接納一工件300。工件300包含一基板302。基板302具有一頂表面302t及一底表面302b。在一實施例中，基板302係一塊體矽基板(即，包含塊體單晶矽)。在各項實施例中，基板302可包含其他半導體材料，諸如鍺、碳化矽、砷化鎵、磷化鎵，磷化銦，砷化銦，銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其等之組合。在一些替代實施例中，基板302可為一絕緣體上覆半導體基板，諸如一絕緣體上覆矽(SOI)基板、一絕緣體上覆矽鍺基板或一絕緣體上覆鍺基板。

在圖3中表示之實施例中，基板302包含用於在其上形成一第一裝置(例如，圖6中展示之第一裝置308)之一第一裝置區302D1，及用於在其上形成一第二裝置(例如，圖6中展示之第二裝置310)之一第二裝置區302D2。基板302亦包含圍繞第一裝置區302D1之一第一密封環區302S1及圍繞第二裝置區302D2之一第二密封環區302S2。一第一密封環可形成於第一密封環區302S1上方以保護第一裝置免受降級、離子污染及切割製程，且一第二密封環可形成於第二密封環區302S2上方以保護第二裝置。應理解，取決於特定設計要求，基板302可包含任何其他合適數目個裝置區及任何其他合適數目個密封環區。應注意，第一密封環區302S1係與第一裝置區302D1間隔開，且第二密封環區302S2係與第二裝置區302D2間隔開。在一些實施例中，第一密封環區302S1與第一裝置區302D1之間的區可被稱為一第一總成隔離區302A1，且第二密封環區302S2與第二裝置區302D2之間的區可被稱為一第二總成隔離區302A2。第一密封環區302S1與第二密封環區302S2間隔開一距離D1。在一實施例中，D1大於0.5um。

參考圖2及圖3，方法200包含一方塊204，其中在基板302之頂表面302t上形成一半導體層304。在一實施例中，半導體層304包含一或多種III-V族半導體材料，諸如GaN、AlN、AlGaN、AlInGaN及/或AlInN，且半導體層304可被稱為一III-V族半導體層304。例如，為在第一裝置區302D1及/或第二裝置區302D2中形成HEMT，在一實施例中，半導體層304包含一個氮化鎵(GaN)層及形成於該GaN層上方之一個氮化鎵鋁(AlGaN)層。在一些其他實施例中，半導體層304可包含一或多種II-VI 族半導體材料、IV-IV族半導體材料或一些其他合適半導體材料。半導體層304可使用分子束磊晶(MBE)、氣相磊晶(VPE)、超高真空CVD(UHV-CVD)及/或其他合適磊晶生長製程來磊晶地沉積於基板302上。半導體層304之一厚度T1可在約1um與約10um之間。

參考圖2及圖4，方法200包含一方塊206，其中在III-V族半導體層304上方形成一經圖案化之遮罩層306。經圖案化之遮罩層306之形成可涉及多個製程。例如，可在III-V族半導體層304上方沉積一硬遮罩層。該硬遮罩層可包含氧化鋁、氧化矽、氮化矽、碳氮化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、其他合適材料或其等之組合，且可藉由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適方法或其等之組合來形成。包含一光阻劑層之一遮罩元件接著可形成於硬遮罩層上方，透過一經圖案化遮罩暴露至一輻射源，且隨後經顯影以形成一經圖案化之遮罩元件。接著可使用該經圖案化之遮罩元件作為一蝕刻遮罩來蝕刻硬遮罩層以形成經圖案化之遮罩層306。在本實施例中，經圖案化之遮罩層306包含直接放置於第一裝置區302D1上方之一第一部分306a及直接放置於第二裝置區302D2上方之一第二部分306b。如由圖4中展示之虛線指示，第一部分306a與第一總成隔離區302A1垂直重疊而不與第一密封環區302S1垂直重疊，且第二部分306b與第二總成隔離區302A2垂直重疊而不與第二密封環區302S2垂直重疊。

參考圖2及圖5，方法200包含一方塊208，其中選擇性地移除半導體層304之未由經圖案化之遮罩層306覆蓋之部分。在使用經圖案化之遮罩層306作為一蝕刻遮罩時，可對工件300執行一蝕刻製程以選擇性地移除半導體層304之未由經圖案化之遮罩層306覆蓋之部分，以留下形成於基板302上方之半導體層304之直接放置於經圖案化之遮罩層306之第一部分306a下方之一第一部分304a及半導體層304之直接放置於經圖案化之遮罩層306之第二部分306b下方之一第二部分304b。在圖5中表示之實施例中，半導體層304之第一部分304a直接形成於整個第一裝置區302D1及第一總成隔離區302A1之一部分上方，且半導體層304之第二部分304b直接形成於整個第二裝置區302D2及第二總成隔離區302A2之一部分上方。

參考圖2及圖6，方法200包含一方塊210，其中在第一裝置區302D1上方形成一第一裝置308且在第二裝置區302D2上方形成一第二裝置310。第一裝置308與第二裝置310可具有相同裝置類型或不同裝置類型。在本實施例中，第一裝置308及第二裝置310之各者包含一HEMT。第一裝置308之HEMT係用於形成一功率放大器(例如，圖1中展示之功率放大器104)，且第二裝置310之HEMT係用於形成一開關(例如，圖1中展示之天線開關110)，且此兩個HEMT經形成於同一基板302上方。在一些實施例中，第一裝置308及第二裝置310之形成包含在工件300上方沉積一導電層。接著可在該導電層上方形成一光阻劑層(未展示)且使其顯影以形成一經圖案化之光阻劑層。接著使用該經圖案化之光阻劑層作為一蝕刻遮罩來圖案化導電層。例如，藉由(例如)一反應性離子蝕刻(RIE)製程移除導電層之未由經圖案化之光阻劑層覆蓋之部分以直接在第一裝置區302D1上方形成導電構件312及314且直接在第二裝置區302D2上方形成導電構件316及318。導電構件312及314可經組態為第一裝置308之源極/汲極構件，且導電構件316及318可經組態為第二裝置310之源極/汲極構件。在本實施例中，導電構件312、314、316及318經形成以與半導體層304之第一 /第二部分304a/304b之一上表面歐姆接觸。為便於描述，導電構件312可被稱為一第一源極構件312或一第一源極接點312，導電構件314可被稱為一第一汲極構件314或一第一汲極接點314，導電構件316可被稱為一第二源極構件316或一第二源極接點316，且導電構件318可被稱為一第二汲極構件318或一第二汲極接點318。

在本實施例中，導電層之圖案化進一步直接在第一密封環區302S1上方形成一導電構件320且直接在第二密封環區302S2上方形成一導電構件322。即，直接形成在第一及第二密封環區302S1及302S2上方之導電構件320及322之厚度及組合物係與直接形成在第一及第二裝置區302D1及302D2上方之接點312、314、316及318之厚度及組合物相同。儘管歸因於半導體層304之第一部分304a及第二部分304b之形成，導電構件320及322與接點312、314、316及/或318同時形成，但第一源極接點312之一頂表面高於導電構件320之一頂表面，且彼等頂表面之間的一高度差H1等於半導體層304之厚度T1且因此在約1um與10um之間。為便於描述，導電構件320可被稱為一第一密封環350(圖9中展示)之一最下導電構件320，且導電構件322可被稱為一第二密封環352(圖9中展示)之一最下導電構件322。應理解，導電層之圖案化可在第一密封環區302S1及/或第二密封環區302S2上方形成更多最下導電構件。可在彼等導電構件312、314、316、318、320、322之形成之後移除經圖案化之光阻劑層。應理解，在形成導電構件312、314、316、318、320、322之前，可執行額外製程以促進所要第一裝置308及第二裝置310之形成。在形成彼等導電構件312、314、316、318、320、322之後，可執行額外步驟以在第一裝置區302D1上方形成一第一閘極結構324且在第二裝置區302D2上方形成一第二閘極結構326。為簡潔起見省略第一閘極結構324及第二閘極結構326之形成之詳細描述。在一些實施例中，第一裝置308及/或第二裝置310可包含一或多個場板。應理解，圖6中展示之第一及第二源極接點312、316、第一及第二汲極接點314、318以及第一及第二閘極結構324、326之組態僅為一實例。其他組態亦係可行的。

參考圖2及圖7，方法200包含一方塊212，其中在第一裝置區302D1及第二裝置區302D2上方形成一互連結構328之一中間結構，在第一密封環區302S1上方形成數個導電構件，且在第二密封環區302S2上方形成數個導電構件。互連結構328經形成以促進第一裝置308及第二裝置310之操作及/或可提供工件300之組件(例如，閘極結構及/或源極/汲極構件)之間的互連(例如，佈線)。在圖7中表示之實施例中，互連結構328包含直接形成於第一裝置區302D1上方之一第一部分328a及直接形成於第二裝置區302D2上方之一第二部分328b。互連結構328之第一部分328a可被稱為一第一互連結構328a，且互連結構328之第二部分328b可被稱為一第二互連結構328b。

第一互連結構328a之中間結構包含多個金屬層或金屬化層。金屬層之各者包含嵌入於一金屬間介電質(IMD)層中之多個導電組件。例如，第一互連結構328a包含直接形成於第一源極接點312上之一第一通路329、直接形成於第一通路329上之一第一金屬線330及直接形成於第一金屬線330上之一第二通路331。第一互連結構328a亦包含電耦合至第一汲極接點314之數個導電組件(未單獨標記)及電耦合至第一閘極結構324之數個導電組件(未展示)。彼等導電組件可用類似於電耦合至第一源極接點312之導電組件之一方式。在本實施例中，第二互連結構328b係用類似於第一互連結構328a之一方式且為簡潔起見亦省略重複描述。第一源極接點312、第一通路329、第一金屬線330及第二通路331經嵌入於一介電質結構327中。介電質結構327可包含多個IMD層且各IMD層可包含氧化矽(SiO₂)、氮化矽(SiN)、其等之組合或其他合適材料。各IMD層可保形地沉積於工件300上方以在工件300之頂表面上方具有一大致均勻厚度。

在互連結構328之中間結構之形成期間，在第一密封環區302S1上方形成數個導電構件且在第二密封環區302S2上方形成數個導電構件。例如，一通路332直接形成於最下導電構件320上，一金屬線333形成於通路332上，且一通路334形成於金屬線333上。在一些實施例中，通路332及第一通路329可藉由一共同沉積製程形成且因此具有相同組合物及厚度。金屬線333及第一金屬線330可藉由一共同沉積製程形成，且通路334及第二通路331可藉由一共同沉積製程形成。歸因於第一源極接點312與最下導電構件320之間的高度關係，直接放置於半導體層304之第一部分304a及第二部分304b上方之介電質結構327之一部分之一頂表面327t1高於直接放置於第一及第二密封環區302S1及302S2上方之介電質結構327之一部分之一頂表面327t2，且一高度差H2可實質上等於半導體層304之厚度T1。

參考圖2及圖8，方法200包含一方塊214，其中直接在第一裝置區302D1上方形成一第一通路開口336且直接在第二裝置區302D2上方形成一第二通路開口338。在本實施例中，在形成互連結構328之中間結構之後，直接在第一裝置區302D1及第二裝置區302D2上方分別形成第一通路開口336及第二通路開口338。第一通路開口336及第二通路開口 338之形成可包含在工件300上方形成一經圖案化之遮罩膜及執行一或多個蝕刻製程以選擇性地移除介電質結構327之未由該經圖案化之遮罩膜覆蓋之部分及在其下方之半導體層304之部分，從而暴露基板302之頂表面302t之部分。在基板302之頂表面302t之部分暴露之後，可停止蝕刻製程。即，第一及第二通路開口336及338之各者分別穿透半導體層304之第一部分304a及第二部分304b。

參考圖2及圖9，方法200包含一方塊216，其中在工件300上方沉積一導電層。該導電層(未展示)可沉積於工件300上方以在工件300之頂表面上方(包含在第一及第二通路開口336及338中)具有一大致均勻厚度。在一實施例中，導電層可包含氮化鈦(TiN)、鋁、銅、其等之組合或其他合適材料。導電層之一厚度可在約2um與約10um之間。

仍參考圖2及圖9，方法200包含一方塊218，其中圖案化導電層以在包含第一及第二通路開口336及338之第一及第二裝置區302D1及302D2中以及在第一及第二密封環區302S1及302S2中形成各種區段。為便於描述，形成於頂表面327t1上(且因此在第一及第二裝置區302D1及302D2上方)之區段可被稱為金屬線340，形成於頂表面327t2上(且因此在第一及第二密封環區302S1及302S2上方)之區段可被稱為金屬線342。由於形成於第一及第二通路開口336及338中之區段之各者延伸穿過半導體層304，因此彼等區段之各者可被稱為一貫穿半導體通路344。貫穿半導體通路344之一頂表面與頂表面327t1共面。由於彼等區段藉由圖案化具有一均勻厚度之一共同導電層來形成，因此金屬線340之一頂表面高於貫穿半導體通路344之一頂表面，且一高度差H3實質上等於金屬線340之厚度；金屬線340之一頂表面高於金屬線342之一頂表面，且一高度差H4實質上等於半導體層304之厚度T1。在本實施例中，形成於第一裝置區302D1上方之貫穿半導體通路344電耦合至第一源極接點312。更明確言之，藉由圖案化導電層形成一整合式導電構件，且該整合式導電構件包含形成於第一通路開口336中之貫穿半導體通路344及電耦合至第一源極接點312之金屬線340。形成於第二裝置區302D2上方之貫穿半導體通路及金屬線係用類似於形成於第一裝置區302D1上方之貫穿半導體通路及金屬線之一方式且為簡潔起見省略重複描述。

在本實施例中，在金屬線340之形成結束時，完成互連結構328之製造。更明確言之，第一互連結構328a之一最終結構包含形成於第一源極接點312上之第一通路329、形成於第一通路329上之第一金屬線330、形成於第一金屬線330上之第二通路331及形成於第二通路331上之金屬線340，以及形成於第一汲極接點314上方並電耦合至第一汲極接點314之導電組件。第二互連結構328b之一最終結構係用類似於第一互連結構328a之一方式且為簡潔起見省略重複描述。最下導電構件320、通路332、金屬線333、通路334及金屬線342可被統稱為一第一密封環350。最下導電構件322、通路332、金屬線333、通路334及金屬線342可被統稱為一第二密封環352。在圖9中表示之實施例中，互連結構328之一最上導電構件(例如，金屬線340)之一頂表面高於第一密封環350之一最上導電構件(即，金屬線342)之一頂表面。應理解，互連結構328可包含更少或更多金屬層，且相應地，第一及第二密封環350及352可包含對應數目個導電構件。

在形成互連結構328、第一密封環350及第二密封環352之後，如圖10中所展示，在工件300上方保形地形成一鈍化結構354。鈍化結構354之直接形成於金屬線340上方之一部分之一頂表面354t1高於鈍化結構354之直接形成於金屬線342上方之一部分之一頂表面354t2。在一些實施例中，鈍化結構354可包含氧化矽、氮化矽、其他合適材料或其等之組合。介電質結構327及鈍化結構354之一總厚度可在約3um與約10um之間。可形成數個開口以暴露電耦合至汲極接點(例如，第一汲極接點314、第二汲極接點318)之金屬線340以促進第一裝置308及第二裝置310之操作。在形成鈍化結構354之後，第一通路開口336及第二通路開口338仍可被部分填充。第一通路開口336之未填充部分可被稱為一開口336’，且第二通路開口338之未填充部分可被稱為一開口338’。

參考圖2及圖11，方法200包含一方塊220，其中在第一裝置區302D1上方形成一第三通路開口356且在第二裝置區302D2上方形成一第四通路開口358。第三通路開口356及第四通路開口358之各者自基板302之底表面302b穿透。一經圖案化之遮罩層可形成於基板302之底表面302b下方且覆蓋基板302之部分。接著可進行一蝕刻製程以選擇性地移除基板302之未由經圖案化之遮罩層覆蓋之部分以在第一裝置區302D1上方形成第三通路開口356且在第二裝置區302D2上方形成第四通路開口358。第三通路開口356暴露形成於第一通路開口336中之貫穿半導體通路344之一底表面，且第四通路開口358暴露形成於第二通路開口338中之貫穿半導體通路344之一底表面。

參考圖2及圖12，方法200包含一方塊222，其中在基板302之底表面302b下方且在第三及第四通路開口356及358中形成一導電層360。導電層360可經沉積以具有一均勻厚度且描跡(track)基板302之背側之表面。形成於第三通路開口356中之導電層360之一部分可被稱為一貫穿基板通路360a，且形成於第四通路開口358中之導電層360之一部分可被稱為一貫穿基板通路360b。貫穿基板通路360a與直接形成於第一裝置區302D1上方之貫穿半導體通路344直接接觸，且貫穿基板通路360b與直接形成於第二裝置區302D2上方之貫穿半導體通路344直接接觸。導電層360可包含銅(Cu)或其他合適材料且可具有在約1um與約20um之間的範圍內之一厚度。在一些實施例中，導電層360可為一重佈結構之一部分。

圖13描繪圖12中展示之工件300之一片段俯視圖。更明確言之，圖12係沿著圖13中展示之線A-A’獲取之工件300之一片段剖面圖。圖14進一步描繪沿著圖13中展示之線C-C’獲取之工件300之一片段剖面圖。在圖12、圖13及圖14中表示之實施例中，工件300包含半導體層304之第一部分304a、形成於第一部分304a中及上方之第一裝置308以及圍繞第一裝置308之第一密封環350。第一密封環350直接形成於基板302上方且藉由介電質結構327及鈍化結構354與半導體層304之第一部分304a間隔開。第一密封環350之最下導電構件320之一底表面與基板302之頂表面302t直接接觸。工件300亦包含半導體層304之第二部分304b、形成於第二部分304b上及上方之第二裝置310及圍繞第二裝置310之第二密封環352。第二密封環352直接形成於基板302上方且藉由介電質結構327及鈍化結構354與半導體層304之第二部分304b間隔開。在一實施例中，第二密封環352之最下導電構件322之一底表面與基板302之頂表面302t直接接觸。在一實施例中，沿著線C-C’獲取之工件300之一片段剖面圖係用類似於沿著線A-A’獲取之工件300之片段剖面圖之一方式，惟圖14中表示之工件300之剖面圖不包含開口336’及338’除外。

參考圖2，方法200包含一方塊224，其中執行進一步製程。此等進一步製程可包含在工件300之頂表面上方形成一前側重佈結構。該前側重佈結構可包含可用於提供至第一裝置308、第二裝置310及/或至貫穿半導體通路344之一外部電連接之一或多個重佈層(RDL)。前側重佈結構可包含任何合適數目個介電質層、金屬化圖案及通路。此等進一步製程可包含在鈍化結構354上方形成連接器。該等連接器可包含焊球、金屬柱、受控塌縮晶片連接(C4)凸塊、微凸塊、無電式鍍鎳-無電式鍍鈀-浸漬金技術(ENEPIG)形成之凸塊、其等之組合(例如，附接有一焊球之一金屬柱)或類似者。連接器可包含一導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者，或其等之組合。連接器可形成一柵格，諸如一球柵陣列(BGA)。此等進一步製程可包含將工件300附接至一或多個結構。該一或多個結構可包含(例如)一積體電路晶粒、一封裝、一印刷電路板(PCB)或一中介層。

在參考圖12及圖13描述之以上實施例中，第一裝置308係由第一密封環350圍繞，第二裝置310係由第二密封環352圍繞，且第一密封環350與第二密封環352間隔開距離D1。在一些其他實施方案中，第一裝置308及第二裝置310可由一共同密封環圍繞。例如，在圖15中表示之實施例中，工件300’包含形成於第一裝置區302D1上方之第一裝置308及形成於第二裝置區302D2上方之第二裝置310，以及形成於圍繞第一裝置區302D1及第二裝置區302D2之一密封環區302S上方之一密封環3150。沿著圖15中展示之線A-A’獲取之工件300’之一剖面圖可用類似於圖12中展示之工件300之一方式，惟工件300’不包含形成於基板之橫向放置於第一裝置區302D1與第二裝置區302D2之間的一部分上方之數個導電構件除外。

在參考圖12描述之以上實施例中，第一通路開口336及第二通路開口338(圖8中所展示)以及第三通路開口356及第四通路開口358(圖11中所展示)各由一各自導電層部分填充。其他組態係可行的。例如，在圖16中表示之實施例中，在第一通路開口336及第二通路開口338被部分填充時，第三通路開口356及第四通路開口358實質上由導電層360填充。在圖17中表示之實施例中，在第三通路開口356及第四通路開口358由導電層360部分填充時，第一通路開口336及第二通路開口338實質上由一導電層填充。在圖18中表示之實施例中，第一通路開口336及第二通路開口338以及第三通路開口356及第四通路開口358實質上全部由一各自導電層填充。

在一些實施例中，在形成圖12至圖13中展示之半導體結構300之後，半導體結構300及其他結構可經整合以形成RF收發器系統100。圖19係根據本揭露之各項實施例之RF收發器系統100之一封裝400之一剖面圖。在本實施例中，RF收發器系統100之封裝400係一個三維積體電路(3DIC)。封裝400包含包括一頂表面及一底表面之一封裝基板410。諸如球柵陣列(「BGA」)球之數個連接器405可形成於封裝基板410之底表面下方。封裝400亦包含經由數個連接器415電及機械耦合至封裝基板410之頂表面之一中介層420。在一些實施例中，連接器415可包含受控塌縮晶片連接(「C4」)凸塊。封裝400亦包含經由數個連接器425電及機械耦合至中介層420之頂表面之晶粒300。在本實施例中，晶粒300包含功率放大器104及天線開關110之至少部分。在一些實施例中，晶粒300亦可包含低雜訊放大器116。封裝400亦包含堆疊於晶粒300上並經由數個連接器435電耦合至晶粒300之一第一晶粒430及堆疊於晶粒300上且經由數個連接器 445電耦合至晶粒300之一第二晶粒440。第一晶粒430可包含收發器102及天線調諧器114，且第二晶粒440可包含濾波器108。

藉由形成包含形成於半導體層304中及上方之一或多個半導體裝置(例如，第一裝置308及/或第二裝置310)之晶粒300而未直接在半導體層304上方形成對應密封環(例如，第一密封環350及/或第二密封環352)，當將晶粒300與其他結構整合以形成封裝400時，可在密封環外部形成之裂紋將不傳播至受密封環保護之半導體裝置中，從而改進封裝之可靠性。

RF收發器系統100之封裝之其他組態亦係可行的。例如，圖20至圖22各繪示RF收發器系統100之封裝之一簡化組態。圖20係根據本揭露之各項實施例之RF收發器系統100之一封裝500之一剖面圖。在本實施例中，RF收發器系統100之封裝500係一2.5D積體電路(2.5DIC)。在本實施例中，晶粒300、第一晶粒430及第二晶粒440全部電及機械耦合至中介層420。圖21係根據本揭露之各項實施例之RF收發器系統100之一封裝600之一剖面圖。在本實施例中，RF收發器系統100之封裝600係3DIC。在本實施例中，晶粒300電及機械耦合至中介層420，第二晶粒440亦電及機械耦合至中介層420。第二晶粒440橫向鄰近於晶粒300放置。第一晶粒430電及機械耦合至晶粒300。在本實施例中，第一晶粒430堆疊於晶粒300上方。圖22係根據本揭露之各項實施例之RF收發器系統100之一封裝700之一剖面圖。在本實施例中，RF收發器系統100之封裝700係3DIC。在本實施例中，晶粒300電及機械耦合至中介層420，且第一晶粒430亦電及機械耦合至中介層420。第一晶粒430橫向鄰近於晶粒300放置。第二晶粒440電及機械耦合至第一晶粒430。在本實施例中，第二晶粒440堆疊於第一晶粒430上方。應理解，圖18至圖21中表示之封裝僅為實例，且其他合適組態係可行的。

儘管並非旨在限制，但本揭露之一或多項實施例對一半導體結構及其形成提供許多益處。例如，本揭露提供III-V族半導體裝置及密封環，以及其形成方法。III-V族半導體裝置之一或多個III-V族半導體層(例如，GaN)與密封環間隔開。即，密封環與該一或多個III-V族半導體層間隔開。因此，在將包含III-V族半導體裝置之一晶粒接合至另一基板(例如，另一晶粒)時，儘管可歸因於(例如)熱及/或機械應力而形成裂紋，但該等裂紋不會傳播至III-V族半導體裝置中，且因此達成封裝之改進可靠性之效能。

本揭露提供許多不同實施例。本文中揭示半導體結構及其製造方法。在一項例示性態樣中，本揭露係關於一種半導體結構。該半導體結構包含：一半導體基板，其包含一第一區及圍繞該第一區之一第二區；一III-V族半導體層，其放置於該第一區上方；一化合物半導體裝置，其形成於該III-V族半導體層中及上方；第一複數個導電構件，其等放置於該化合物半導體裝置之一源極接點上方並電耦合至該源極接點；及一密封環，其放置於該第二區上方並包括第二複數個導電構件。該第一複數個導電構件之一最上導電構件之一頂表面高於該第二複數個導電構件之一最上導電構件之一頂表面。

在一些實施例中，該III-V族半導體層可包含GaN、AlN、AlGaN、AlInGaN或AlInN。在一些實施例中，該半導體基板可包含矽。在一些實施例中，該密封環可放置於該半導體基板上且與該III-V族半導體層之一側壁間隔開。在一些實施例中，該第一複數個導電構件之該最上導電構件之該頂表面與該第二複數個導電構件之該最上導電構件之該頂表面之間的一高度差可在約1um與約10um之間。在一些實施例中，該半導體結構亦可包含延伸穿過該III-V族半導體層且電耦合至該第一複數個導電構件之一前側貫穿通路。該前側貫穿通路之一頂表面可高於該第二複數個導電構件之該最上導電構件之該頂表面。在一些實施例中，該半導體結構亦可包含延伸穿過該半導體基板且與該前側貫穿通路直接接觸之一背側貫穿通路。在一些實施例中，該半導體結構亦可包含一鈍化層，該鈍化層包含直接放置於該第一區上方之一第一部分及直接放置於該第二區上方之一第二部分，該第一部分之一頂表面可高於該第二部分之一頂表面。在一些實施例中，該第二複數個導電構件之一最下導電構件可藉由該鈍化層與該III-V族半導體層間隔開。在一些實施例中，該第二複數個導電構件之一最下導電構件之一組合物可與該源極接點之一組合物相同。

在另一例示性態樣中，本揭露係關於一種半導體結構。該半導體結構包含一第一裝置區，該第一裝置區包含：一第一化合物半導體層，其放置於一基板上方，及第一複數個導電構件，其等放置於該第一化合物半導體層上方，其中該第一複數個導電構件包括放置於該第一化合物半導體層上之一第一源極接點及該第一複數個導電構件之放置於該第一源極接點上方之一剩餘部分。該半導體結構亦包含一密封環區，該密封環區圍繞該第一裝置區且包含第二複數個導電構件。該第二複數個導電構件之一最下導電構件與該基板直接接觸並與該第一化合物半導體層之一側壁間隔開。

在一些實施例中，該第一裝置區亦可包含延伸穿過該第一化合物半導體層且鄰近於該第一複數個導電構件放置之一通路。在一些實施例中，該通路之一組合物可與該第一複數個導電構件之一最上導電構件之一組合物相同。在一些實施例中，該通路之一頂表面可高於該第二複數個導電構件之一最上導電構件之一頂表面。在一些實施例中，該半導體結構亦可包含一第二裝置區。該第二裝置區可包含放置於該基板上方之一第二化合物半導體層，及放置於該第二化合物半導體層上方之第三複數個導電構件，其中該第三複數個導電構件包括放置於該第二化合物半導體層上之一第二源極接點及該第三複數個導電構件之放置於該第二源極接點上方之一剩餘部分。在一些實施例中，該密封環區係一第一密封環區，且該半導體結構亦可包含與該第一密封環區間隔開之一第二密封環區，且該第二密封環區可圍繞該第二裝置區。在一些實施例中，該密封環區亦可圍繞該第二裝置區。

在又另一例示性態樣中，本揭露係關於一種方法。該方法包含：提供包括由一第二區圍繞之一第一區之一基板；在該基板之一頂表面上且在該第一區及該第二區上方形成一III-V族半導體層；移除該III-V族半導體層之直接形成於該第二區上方之一部分；在該移除該III-V族半導體層之直接形成於該第二區上方之該部分之後，直接在該第一區上方形成一半導體裝置；及直接在該第二區上方形成一密封環，該密封環包括複數個導電構件，其中該複數個導電構件之一最下導電構件與該基板之該頂表面直接接觸。

在一些實施例中，該方法亦可包含形成穿透該III-V族半導體層並電連接至該半導體裝置之一第一貫穿通路，及形成穿透該基板並電連接至該第一貫穿通路之一第二貫穿通路。在一些實施例中，該方法亦可包含將該基板接合至一中介層，其中該中介層在該半導體裝置下方，及將該中介層接合至一封裝基板。

前文概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改其他製程及結構以用於實行本文中介紹之實施例之相同目的及/或達成其相同優點的一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。