TWI880110B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：基礎重佈線層；第一半導體晶片，位於基礎重佈線層上；至少兩個晶片堆疊，堆疊於第一半導體晶片上且各自包括多個第二半導體晶片；第一模製層，覆蓋第一半導體晶片的上表面且環繞所述至少兩個晶片堆疊；第三半導體晶片，位於基礎重佈線層與第一半導體晶片之間；多個連接柱，位於基礎重佈線層與第一半導體晶片之間，且在水平方向上與第三半導體晶片間隔開；以及第二模製層，在基礎重佈線層與第一半導體晶片之間環繞第三半導體晶片及所述多個連接柱。

Description

半導體封裝

[相關申請案的交叉參考]

本申請案是基於2021年9月13日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0122080號並要求其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種一起包括多個半導體晶片的半導體封裝。

隨著電子工業的快速發展及使用者的需求，電子裝置的大小及重量日益減小，且因此，作為電子裝置核心組件的半導體裝置需要包括各種功能。然而，半導體裝置的高整合度已達到限值。因此，已開發出包括不同類型的半導體晶片的半導體封裝以包括各種功能。

另外，隨著對更高容量的半導體裝置的需求增加，已開發出其中堆疊有相同類型的半導體晶片的多層式半導體封裝（multilayer semiconductor package）。

一或多個實例性實施例提供一種包括多個半導體晶片的半導體封裝，所述多個半導體晶片是緊湊的（compact）且會確保操作可靠性。

根據實例性實施例的一態樣，一種半導體封裝包括：基礎重佈線層；多個封裝連接構件，貼合至基礎重佈線層的下表面；第一半導體晶片，設置於基礎重佈線層上；至少兩個晶片堆疊，在垂直方向上堆疊於第一半導體晶片上，所述至少兩個晶片堆疊中的每一晶片堆疊包括與第一半導體晶片電性連接的多個第二半導體晶片；第一模製層，覆蓋第一半導體晶片的上表面且環繞所述至少兩個晶片堆疊；第三半導體晶片，設置於基礎重佈線層與第一半導體晶片之間，且在垂直方向上與所述至少兩個晶片堆疊中的每一者的至少一部分交疊；多個連接柱，設置於基礎重佈線層與第一半導體晶片之間，所述多個連接柱被配置成將基礎重佈線層電性連接至第一半導體晶片，且在水平方向上與第三半導體晶片間隔開；以及第二模製層，在基礎重佈線層與第一半導體晶片之間環繞第三半導體晶片及所述多個連接柱。

根據實例性實施例的一態樣，一種半導體封裝包括：基礎重佈線層；多個封裝連接構件，貼合至基礎重佈線層的下表面；連接重佈線層，設置於基礎重佈線層上；主半導體晶片，包括圖形處理單元（graphics processing unit，GPU），且設置於基礎重佈線層與連接重佈線層之間；多個連接柱，設置於基礎重佈線層與連接重佈線層之間，以將基礎重佈線層電性連接至連接重佈線層，所述多個連接柱在水平方向上與主半導體晶片間隔開；至少一個晶片堆疊，電性連接至連接重佈線層，貼合至連接重佈線層，進而使得所述至少一個晶片堆疊的至少一部分在垂直方向上與主半導體晶片交疊，所述至少一個晶片堆疊包括多個子半導體晶片；第一模製層，覆蓋連接重佈線層的上表面且環繞所述多個子半導體晶片中的至少一些子半導體晶片；以及第二模製層，被配置成對基礎重佈線層與連接重佈線層之間的空間進行填充，且環繞所述多個連接柱。

根據實例性實施例的一態樣，一種半導體封裝包括：基礎重佈線層；多個封裝連接構件，貼合至基礎重佈線層的下表面；連接重佈線層，設置於基礎重佈線層上；第一半導體晶片，貼合於連接重佈線層上且具有第一主動表面；至少兩個晶片堆疊，所述至少兩個晶片堆疊中的每一晶片堆疊包括多個第二半導體晶片，所述多個第二半導體晶片具有面對第一主動表面的第二主動表面且在垂直方向上堆疊於第一半導體晶片上，所述至少兩個晶片堆疊在水平方向上彼此間隔開；第一模製層，被配置成覆蓋第一半導體晶片的上表面且環繞所述至少兩個晶片堆疊；第三半導體晶片，設置於基礎重佈線層與連接重佈線層之間，且在垂直方向上與所述至少兩個晶片堆疊中的每一者的至少一部分交疊；多個連接柱，在基礎重佈線層與連接重佈線層之間在水平方向上彼此間隔開地設置，所述多個連接柱被配置成將基礎重佈線層電性連接至連接重佈線層；以及第二模製層，在基礎重佈線層與連接重佈線層之間環繞第三半導體晶片及所述多個連接柱，其中第一模製層、第一半導體晶片、連接重佈線層、第二模製層及基礎重佈線層的對應側表面在垂直方向上彼此對準，其中第一半導體晶片及所述多個第二半導體晶片構成高頻寬記憶體（high bandwidth memory，HBM），且其中第三半導體晶片包括圖形處理單元（GPU）晶片。

圖1A及圖1B是根據實例性實施例的半導體封裝1的剖視圖及平面佈局圖。

一起參照圖1A及圖1B，半導體封裝1可包括：基礎重佈線層500；第一半導體晶片100，設置於基礎重佈線層500上；多個第二半導體晶片200，堆疊於第一半導體晶片100上；以及第三半導體晶片400，設置於基礎重佈線層500與第一半導體晶片100之間。在一些實施例中，第三半導體晶片400與第一半導體晶片100之間可具有連接重佈線層300。

在一些實施例中，半導體封裝1可包括至少兩個晶片堆疊200ST，所述至少兩個晶片堆疊200ST設置於基礎重佈線層500上且在水平方向上彼此間隔開。所述至少兩個晶片堆疊200ST中的每一者可包括在垂直方向上堆疊的第二半導體晶片200。在一些實施例中，半導體封裝1可包括兩個晶片堆疊200ST的倍數。舉例而言，半導體封裝1可包括兩個晶片堆疊200ST、四個晶片堆疊200ST或八個晶片堆疊200ST。

第二半導體晶片200可依序堆疊於第一半導體晶片100上，進而使得第一半導體晶片100的第一主動表面110F面對第二半導體晶片200中的每一者的第二主動表面210F。第一半導體晶片100的第一配線層120可面對第二半導體晶片200中的每一者的第二配線層220。

第三半導體晶片400可被稱為主半導體晶片，且第一半導體晶片100及堆疊於第一半導體晶片100上的第二半導體晶片200可一起稱為多個子半導體晶片。

第一半導體晶片100包括第一基板110、第一配線層120及多個第一貫通電極130。第一半導體晶片100的上表面上可設置有多個第一前晶片接墊142。

第二半導體晶片200包括第二基板210、第二配線層220及多個第二貫通電極230。第二半導體晶片200的下表面上可設置有多個第二前晶片接墊242，且第二半導體晶片200的上表面上可設置有多個後連接接墊244。

在一些實施例中，第一半導體晶片100的下表面上亦可設置有與第二半導體晶片200的後連接接墊244相似的多個後連接接墊，但本揭露不限於此。即，後連接接墊可不設置於第一半導體晶片100的下表面上。

第一基板110及第二基板210可包含矽（Si）。作為另外一種選擇，第一基板110及第二基板210可包含：半導體元素，例如鍺（Ge）；或者化合物半導體，例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）。第一基板110可具有第一主動表面110F及與第一主動表面110F相對的第一非主動表面110B。第二基板210可具有第二主動表面210F及與第二主動表面210F相對的第二非主動表面210B。

第一基板110及第二基板210可在其第一主動表面110F及第二主動表面210F上包括多種不同類型的各別裝置。所述各別裝置可包括例如以下等各種微電子裝置：金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET），例如互補金屬氧化物半導體電晶體（complementary metal-oxide-semiconductor transistor，CMOS）；影像感測器，例如系統大規模積體（large scale integration，LSI）或CMOS成像感測器（CMOS imaging sensor，CIS）；微機電系統（micro-electro-mechanical system，MEMS）；主動裝置；被動裝置；以及類似裝置。

第一半導體晶片100及第二半導體晶片200可分別包括由所述各別裝置配置的第一半導體裝置112及第二半導體裝置212。第一半導體裝置112可設置於第一半導體晶片100的第一主動表面110F上，而第二半導體裝置212可設置於第二半導體晶片200的第二主動表面210F上。

晶片堆疊200ST可包括記憶體晶片（例如，記憶體晶片堆疊）。第一半導體晶片100中所包括的第一半導體裝置112可不包括記憶體胞元，且第二半導體晶片200中所包括的第二半導體裝置212可為包括記憶體胞元的記憶體晶片。第一半導體晶片100中所包括的第一半導體裝置112可包括：串並轉換電路（serial-parallel conversion circuit）；測試設計（design for test，DFT）；測試邏輯電路，例如聯合測試動作組（joint test action group，JTAG）及記憶體內建式自我測試（memory built-in self-test，MBIST）；以及訊號介面電路，例如實體介面收發機（physical interface transceiver，PHY）。舉例而言，第一半導體晶片100可為用於控制第二半導體晶片200的緩衝晶片。

在一些實施例中，第一半導體晶片100及第二半導體晶片200可構成高頻寬記憶體（HBM）。舉例而言，第一半導體晶片100可為用於控制HBM動態隨機存取記憶體（dynamic random access memory，DRAM）的緩衝晶片，且第二半導體晶片200可為具有由第一半導體晶片100控制的HBM DRAM的胞元的記憶體胞元晶片。第一半導體晶片100可被稱為緩衝晶片、主晶片（master chip）或HBM控制器晶粒，而第二半導體晶片200可稱為記憶體晶片、從晶片（slave chip）、DRAM晶粒或DRAM切片（DRAM slice）。第一半導體晶片100及堆疊於第一半導體晶片100上的第二半導體晶片200可統稱為HBM DRAM裝置或HBM DRAM晶片。

第一配線層120可設置於第一半導體晶片100的第一主動表面110F上。第一前晶片接墊142可設置於第一配線層120的上表面上。舉例而言，第一前晶片接墊142可設置於第一半導體晶片100的上表面上。

第一配線層120可包括多個第一配線圖案122、多個第一配線通孔124及第一配線間絕緣層（first interwiring insulating layer）126。第一配線通孔124可連接至第一配線圖案122的上表面及/或下表面。在一些實施例中，第一配線圖案122可被設置成在不同的垂直水平高度處彼此間隔開，且第一配線通孔124可將設置於不同垂直水平高度處的第一配線圖案彼此連接。第一配線圖案122及第一配線通孔124可電性連接至第一貫通電極130。第一配線間絕緣層126可環繞第一配線圖案122及第一配線通孔124。

第一貫通電極130可在垂直方向上通過第一基板110的至少一部分，以電性連接至第一前晶片接墊142。在一些實施例中，舉例而言，第一貫通電極130可經由第一配線圖案122及第一配線通孔124電性連接至第一前晶片接墊142。第一貫通電極130可電性連接至連接重佈線層300。舉例而言，第一貫通電極130可將多個連接重佈線線圖案（connection redistribution line pattern）320及多個連接重佈線通孔（connection redistribution via）340電性連接至第一前晶片接墊142。

第二配線層220可設置於第二半導體晶片200的第二主動表面210F上。第二前晶片接墊242可設置於第二配線層220的下表面上。後連接接墊244可設置於第二非主動表面210B上。

第二配線層220可包括多個第二配線圖案222、多個第二配線通孔224及第二配線間絕緣層226。第二配線通孔224可連接至第二配線圖案222的上表面及/或下表面。在一些實施例中，第二配線圖案222可被設置成在不同的垂直水平高度處彼此間隔開，且第二配線通孔224可將設置於不同水平高度處的第二配線圖案彼此連接。第二配線圖案222及第二配線通孔224可將第二貫通電極230電性連接至後連接接墊244。第二配線間絕緣層226可環繞第二配線圖案222及第二配線通孔224。

第二貫通電極230可在垂直方向上通過第二基板210的至少一部分，以將第二前晶片接墊242電性連接至後連接接墊244。舉例而言，第二前晶片接墊242可經由第二貫通電極230、第二配線圖案222及第二配線通孔224電性連接至後連接接墊244。

第一配線圖案122、第一配線通孔124、第二配線圖案222及第二配線通孔224可包含例如銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、鉬（Mo）、鈷（Co）、鎳（Ni）或其合金等金屬、或者其氮化物。第一配線間絕緣層126及第二配線間絕緣層226可包含高密度電漿（high density plasma，HDP）氧化物、正矽酸四乙酯（tetraethyl orthosilicate，TEOS）氧化物、東燃矽氮烷（tonen silazene，TOSZ）、旋塗玻璃（spin on glass，SOG）、未經摻雜的二氧化矽玻璃（undoped silica glass，USG）或低介電常數（low-k)介電材料。

第一貫通電極130及第二貫通電極230中的每一者可包括導電插塞（conductive plug）及環繞所述導電插塞的導電障壁層（conductive barrier layer）。導電插塞可包含Cu或W。舉例而言，導電插塞可由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但不限於此。舉例而言，導電插塞可包含Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn及Zr，可包含一或多種Zr，且可包括一或多個多層式結構。導電障壁層可包含選自W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni及NiB的至少一種材料，且可包括單層或多層。

在一些實施例中，第二半導體晶片200之中被設置成距第一半導體晶片100最遠的最上第二半導體晶片200H可不包括後連接接墊244及第二貫通電極230。在一些實施例中，最上第二半導體晶片200H的厚度可大於其他第二半導體晶片200的厚度。

所述多個第二前晶片接墊242上可分別貼合有多個第一晶片連接構件250。第一晶片連接構件250中的每一者可位於彼此面對的第一前晶片接墊142與第二前晶片接墊242之間或者彼此面對的第二前晶片接墊242與後連接接墊244之間。在實施例中，第一晶片連接構件250可位於第二半導體晶片200中的最下一者的第一前晶片接墊142與第二前晶片接墊242之間以及第二半導體晶片200中其他其餘第二半導體晶片的第二前晶片接墊242與位於其下方的另一第二半導體晶片200的後連接接墊244之間，以將第一半導體晶片電性連接至第二半導體晶片200以及將第二半導體晶片200彼此電性連接。

在第一半導體晶片100與第二半導體晶片200之間（即，在第一半導體晶片100與最下第二半導體晶片200之間）以及在第二半導體晶片200之中彼此相鄰的兩個第二半導體晶片200之間可具有絕緣黏合層260。絕緣黏合層260可包括非導電膜（non-conductive film，NCF）、非導電膏（non-conductive paste，NCP）、絕緣聚合物或環氧樹脂。絕緣黏合層260可環繞第一晶片連接構件250，且可填充第一半導體晶片100與第二半導體晶片200之間的空間。

第一半導體晶片100的水平寬度及水平面積可大於第二半導體晶片200中的每一者的水平寬度及水平面積。第二半導體晶片200中的每一者的邊緣可不在垂直方向上與第一半導體晶片100的邊緣對準。第二半導體晶片200中的每一者的邊緣可在垂直方向上彼此對準。舉例而言，第二半導體晶片200可皆在垂直方向上與第一半導體晶片100交疊。

半導體封裝1可更包括在第一半導體晶片100上環繞第二半導體晶片200及絕緣黏合層260的第一模製層290。第一模製層290可由例如環氧模製化合物（epoxy mold compound，EMC）形成。在一些實施例中，第一模製層290可覆蓋第二半導體晶片200的側表面及絕緣黏合層260的側表面，且可不覆蓋第二半導體晶片200之中的最上第二半導體晶片200H的上表面。舉例而言，第一模製層290的上表面可與最上第二半導體晶片200H的上表面（即，第二非主動表面210B）共面。在一些實施例中，第一模製層290可將第二半導體晶片200的側表面、絕緣黏合層260的側表面以及第二半導體晶片200之中的最上第二半導體晶片200H的上表面一起覆蓋。

連接重佈線層300可設置於第一半導體晶片100的下表面（即，第一非主動表面110B）上。連接重佈線層300可將第一半導體晶片100及第二半導體晶片200電性連接至第三半導體晶片400及基礎重佈線層500。連接重佈線層300可包括連接重佈線線圖案320、連接重佈線通孔340及連接重佈線絕緣層360。

連接重佈線線圖案320及連接重佈線通孔340可由例如銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（be）、鎵（Ga）或釕（Ru）或者其合金等金屬形成，但不限於此。在一些實施例中，連接重佈線線圖案320及連接重佈線通孔340可藉由在包含鈦、氮化鈦或鈦鎢的晶種層（seed layer）上堆疊金屬或金屬合金來形成。連接重佈線絕緣層360可自例如光可成像介電質（photo imageable dielectric，PID）或感光性聚醯亞胺（photosensitive polyimide，PSPI）形成。在一些實施例中，連接重佈線絕緣層360可堆疊有多個。連接重佈線層300的厚度可為約30微米至約70微米。連接重佈線線圖案320的厚度可為約10微米或小於10微米，且連接重佈線絕緣層360的厚度可為約10微米或大於10微米。

連接重佈線線圖案320可設置於連接重佈線絕緣層360的上表面及下表面中的至少一者上。在連接重佈線線圖案320之中，設置於連接重佈線層300的下表面上的連接重佈線線圖案320可被稱為重佈線連接接墊（redistribution connection pad）。

連接重佈線通孔340可通過連接重佈線絕緣層360以分別接觸並連接至連接重佈線線圖案320中的一些。在一些實施例中，連接重佈線線圖案320中的至少一些可與連接重佈線通孔340中的一些一起形成以形成一個整體（integral body）。舉例而言，連接重佈線線圖案320與和連接重佈線線圖案320的上表面接觸的連接重佈線通孔340可形成一個整體。在一些實施例中，連接重佈線通孔340可具有自其下側延伸至上側的錐形形狀（tapered shape），以具有變窄的水平寬度。亦即，連接重佈線通孔340的水平寬度可隨著距第一半導體晶片100的距離的增加而加寬。

連接重佈線絕緣層360可環繞連接重佈線線圖案320及連接重佈線通孔340。

連接重佈線線圖案320及連接重佈線通孔340中的一些可與第一前晶片接墊142接觸並電性連接至第一前晶片接墊142。舉例而言，第一前晶片接墊142中的每一者的下表面可與設置於連接重佈線層300的上表面上的連接重佈線線圖案320或連接重佈線通孔340接觸。圖1A示出連接重佈線通孔340設置於連接重佈線層300的上表面上，以使得第一前晶片接墊142中的每一者的下表面與連接重佈線通孔340接觸，但本揭露不限於此。舉例而言，連接重佈線線圖案320可設置於連接重佈線層300的上表面上，且在此種情形中，第一前晶片接墊142中的每一者的下表面可與連接重佈線線圖案320接觸並電性連接至連接重佈線線圖案320。

第三半導體晶片400可貼合至連接重佈線層300的下表面。第三半導體晶片400可包括第三基板410及多個第三前晶片接墊440。第三基板410可具有第三主動表面410F及與第三主動表面410F相對的第三非主動表面410B。第三半導體晶片400可包括由所述各別裝置配置的第三半導體裝置412。第三半導體裝置412可設置於第三半導體晶片400的第三主動表面410F上。第三前晶片接墊440可設置於第三半導體晶片400的上表面上。第三基板410與第一基板110及第二基板210實質上相同，且因此不再對其予以贅述。第三半導體晶片400可設置於第三主動表面410F上，且可更包括與第一配線層120或第二配線層220相似的第三配線層。

在本揭露中，第一主動表面110F可被稱為第一半導體晶片100的主動表面或第一基板110的主動表面，第一非主動表面110B可被稱為第一半導體晶片100的非主動表面或第一基板110的非主動表面，第二主動表面210F可被稱為第二半導體晶片200的主動表面或第二基板210的主動表面，第二非主動表面210B可被稱為第二半導體晶片200的非主動表面或第二基板210的非主動表面，第三主動表面410F可被稱為第三半導體晶片400的主動表面或第三基板410的主動表面，且第三非主動表面410B可被稱為第三半導體晶片400的非主動表面或第三基板410的非主動表面。在本揭露中，前表面及後表面是指與主動表面及非主動表面相鄰的表面，而上表面及下表面是指在圖式中分別位於上側及下側上的表面。第三基板410的非主動表面可為第三基板410的與第三主動表面410F相對的下表面。

第三半導體晶片400可為例如邏輯半導體晶片，例如中央處理單元（central processing unit，CPU）晶片、圖案處理單元（GPU）晶片或應用處理器（application processor，AP）晶片。在一些實施例中，第三半導體晶片400可為圖形處理裝置晶片。

第三半導體晶片400可貼合至連接重佈線層300的下表面，進而使得第三主動表面410F面對連接重佈線層300。第三半導體晶片400的水平寬度及水平面積可小於第一半導體晶片100的水平寬度及水平面積。在一些實施例中，第三半導體晶片400的水平寬度及水平面積可大於第二半導體晶片200的水平寬度及水平面積。在一些實施例中，第三半導體晶片400可貼合至連接重佈線層300的下表面，以便在垂直方向上與所述至少兩個晶片堆疊200ST中的每一者的至少一部分交疊。第三半導體晶片400可平坦地設置於連接重佈線層300的中間。

第三前晶片接墊440可貼合有多個第二晶片連接構件450。第二晶片連接構件450可位於第三前晶片接墊440與設置於連接重佈線層300的下表面上的連接重佈線線圖案320之間。在一些實施例中，第三半導體晶片400與連接重佈線層300之間可具有環繞第二晶片連接構件450的底部填充層460。底部填充層460可由例如藉由毛細底部填充方法（capillary under-fill method）而形成的環氧樹脂形成。

基礎重佈線層500可包括多個基礎重佈線線圖案520、多個基礎重佈線通孔540及基礎重佈線絕緣層560。包括基礎重佈線線圖案520、基礎重佈線通孔540及基礎重佈線絕緣層560的基礎重佈線層500實質上相似於包括連接重佈線線圖案320、連接重佈線通孔340及連接重佈線絕緣層360的連接重佈線層300，且因此不再對其予以贅述。基礎重佈線層500的厚度可等於或大於連接重佈線層300的厚度。基礎重佈線層500的厚度可為約30微米至約90微米。基礎重佈線線圖案520的厚度可為約10微米或小於10微米，且基礎重佈線絕緣層560的厚度可為約10微米或大於10微米。

基礎重佈線線圖案520可設置於基礎重佈線絕緣層560的上表面及下表面中的至少一者上。在基礎重佈線線圖案520之中，設置於基礎重佈線層500的下表面上的基礎重佈線線圖案520可被稱為外部連接接墊520P。

在一些實施例中，基礎重佈線線圖案520中的至少一些可與基礎重佈線通孔540中的一些一起形成以形成一個整體。舉例而言，基礎重佈線線圖案520與和基礎重佈線線圖案520的上表面接觸的基礎重佈線通孔540可形成一個整體。在一些實施例中，基礎重佈線通孔540可具有自其下側延伸至上側的錐形形狀，以具有變窄的水平寬度。亦即，基礎重佈線通孔540的水平寬度可隨著距第三半導體晶片400的距離的增加而加寬。

基礎重佈線絕緣層560可環繞基礎重佈線線圖案520及基礎重佈線通孔540。

基礎重佈線層500的上表面可與第三半導體晶片400的下表面（即，第三非主動表面410B）接觸。在一些實施例中，基礎重佈線線圖案520及基礎重佈線通孔540可不與第三半導體晶片400接觸。在一些實施例中，基礎重佈線線圖案520及基礎重佈線通孔540中的一些可為用於熱傳遞的虛設圖案或虛設通孔，且所述虛設圖案及所述虛設通孔可與第三非主動表面410B接觸。

連接重佈線層300與基礎重佈線層500之間可具有多個連接柱480，以將連接重佈線層300電性連接至基礎重佈線層500。亦即，連接柱480可將連接重佈線線圖案320及連接重佈線通孔340電性連接至基礎重佈線線圖案520及基礎重佈線通孔540。連接柱480可在連接重佈線層300與基礎重佈線層500之間設置成與第三半導體晶片400在水平方向上間隔開。連接柱480可沿第三半導體晶片400的周邊進行設置。連接柱480中的每一者可包含銅（Cu）。

第一半導體晶片100及第二半導體晶片200中的每一者可具有約30微米至約70微米的厚度。第一半導體晶片100與晶片堆疊200ST的總厚度可大於約200微米。第三半導體晶片400的厚度可等於或略大於第一半導體晶片100及第二半導體晶片200中的每一者的厚度。第三半導體晶片400的厚度可為約100微米或小於100微米。舉例而言，第三半導體晶片400的厚度可為約30微米至約80微米。

第三半導體晶片400的厚度可較第一半導體晶片100與晶片堆疊200ST的總厚度薄得多。舉例而言，當晶片堆疊200ST中堆疊有n個第二半導體晶片200（n為2的倍數）時，第三半導體晶片400的厚度可具有小於第一半導體晶片100與晶片堆疊200ST的總厚度的1/n的值。

連接柱480的厚度可略大於第三半導體晶片400的厚度。舉例而言，連接柱480的厚度可為約50微米至約100微米，且連接重佈線層300與基礎重佈線層500之間可具有環繞第三半導體晶片400及連接柱480的第二模製層490。第二模製層490可由例如EMC形成。在一些實施例中，第二模製層490可覆蓋第三半導體晶片400的側表面、底部填充層460的側表面及連接柱480的側表面。第二模製層490可不覆蓋第三半導體晶片400的下表面（即，第三非主動表面410B）。第三非主動表面410B可與基礎重佈線層500直接接觸。第三半導體晶片400的第三非主動表面410B、連接柱480的下表面及第二模製層490的下表面可位於相同的垂直水平高度處以形成共面表面。

外部連接接墊520P可分別貼合有多個封裝連接構件600。舉例而言，封裝連接構件600可為焊料球或凸塊。

第一半導體晶片100的水平寬度及水平面積、連接重佈線層300的水平寬度及水平面積以及基礎重佈線層500的水平寬度及水平面積可與半導體封裝1的水平寬度及水平面積相同。舉例而言，第一半導體晶片100、連接重佈線層300及基礎重佈線層500中的每一者的水平寬度及水平面積可實質上相同。第一半導體晶片100、連接重佈線層300及基礎重佈線層500可在垂直方向上彼此交疊。第一模製層290及第二模製層490中的每一者的水平寬度及水平面積可具有與第一半導體晶片100、連接重佈線層300及基礎重佈線層500中的每一者的水平寬度及水平面積實質上相同的值。第一模製層290、第一半導體晶片100、連接重佈線層300、第二模製層490及基礎重佈線層500的彼此對應的相應側表面可在垂直方向上彼此對準以彼此共面。

在根據本揭露的半導體封裝1中，由於第三半導體晶片400被設置成與貼合有至少兩個晶片堆疊200ST的第一半導體晶片100在垂直方向上交疊，因此可使半導體封裝1的大小（即，水平寬度及水平面積）最小化，且貼合有至少兩個晶片堆疊200ST的第一半導體晶片100與第三半導體晶片400之間的電性連接路徑縮短，從而能夠達成高速操作並改善操作可靠性。

另外，不需要用於將貼合有至少兩個晶片堆疊200ST的第一半導體晶片100電性連接至第三半導體晶片400的矽中介層（silicon interposer），從而會降低半導體封裝1的製造成本。

圖2A至圖2I是示出根據實例性實施例的製造半導體封裝的方法的剖視圖，且圖2A至圖2I是示出製造圖1A及圖1B中所示半導體封裝1的方法，其中與圖1A及圖1B的參考編號相同的參考編號表示實質上相同的構件，且省略與圖1A及圖1B的說明相同的說明。

參照圖2A，製備初步半導體基板100WF。初步半導體基板100WF的一部分可為圖1A中所示的第一半導體晶片100。舉例而言，初步半導體基板100WF可為上面形成有圖1A中所示的多個第一半導體晶片100的半導體晶圓，且可在後續製程中分離成多個第一半導體晶片100。

初步半導體基板100WF包括初步基板110P、第一配線層120及多個第一貫通電極130。初步基板110P可具有第一主動表面110F及與第一主動表面110F相對的初步非主動表面110BP。可在初步基板110P的第一主動表面110F上設置第一配線層120。可在第一配線層120的上表面上設置第一前晶片接墊142。第一貫通電極130可在垂直方向上通過初步基板110P的至少一部分，以電性連接至第一前晶片接墊142。在一些實施例中，可經由第一配線圖案122及第一配線通孔124將第一貫通電極130電性連接至第一前晶片接墊142。舉例而言，第一貫通電極130可自初步基板110P的第一主動表面110F朝向初步非主動表面110BP延伸至初步基板110P中，但可不完全通過初步基板110P。

將在水平方向上彼此間隔開的多個晶片堆疊200ST貼合至初步半導體基板100WF。晶片堆疊200ST中的每一者可包括在垂直方向上堆疊的第二半導體晶片200。

每一第二半導體晶片200包括第二基板210、第二配線層220及多個第二貫通電極230。可在第二半導體晶片200的下表面上形成多個第二前晶片接墊242，且可在第二半導體晶片200的上表面上形成多個後連接接墊244。第二基板210可具有第二主動表面210F及與第二主動表面210F相對的第二非主動表面210B。可在第二基板210的第二主動表面210F上形成第二配線層220。可將第二貫通電極230形成為在垂直方向上通過第二基板210的至少一部分，以暴露出第二非主動表面210B。可在第二配線層220的下表面上形成第二前晶片接墊242，且可在第二非主動表面210B上暴露出的第二貫通電極230上形成後連接接墊244。

舉例而言，可在初步半導體基板100WF上依序堆疊晶片堆疊200ST中的每一者中所包括的第二半導體晶片200之中的最下第二半導體晶片200至最上第二半導體晶片200H，以形成包括堆疊於初步半導體基板100WF上的第二半導體晶片200的晶片堆疊200ST。可藉由將下表面貼合有絕緣黏合層260的第二半導體晶片200依序堆疊來形成晶片堆疊200ST。

參照圖2B，在初步半導體基板100WF上形成環繞晶片堆疊200ST的第一模製層290。可將第一模製層290形成為覆蓋第二半導體晶片200的側表面及絕緣黏合層260的側表面，並覆蓋最上第二半導體晶片200H的上表面。

參照圖2C，翻轉圖2B所示所得結構，以使得第一模製層290面朝下且初步半導體基板100WF面朝上，以使得初步半導體基板100WF的初步非主動表面110BP面朝上。

一起參照圖2C及圖2D，移除初步基板110P的上部部分（即，初步非主動表面110BP的一部分），以暴露出第一貫通電極130。可移除具有彼此相對的第一主動表面110F與初步非主動表面110BP的初步基板110P的上部部分，以形成具有彼此相對的第一主動表面110F與第一非主動表面110B的第一基板110。第一貫通電極130的端部中的一者可在第一基板110的第一非主動表面110B上暴露出。

參照圖2E，在第一基板110的第一非主動表面110B上形成連接重佈線層300。連接重佈線層300可包括多個連接重佈線線圖案320、多個連接重佈線通孔340及連接重佈線絕緣層360。

在一些實施例中，連接重佈線線圖案320中的至少一些可與連接重佈線通孔340中的一些一體地形成。舉例而言，連接重佈線線圖案320與和連接重佈線線圖案320的上表面接觸的連接重佈線通孔340可形成一個整體。在一些實施例中，可將連接重佈線通孔340形成為具有自其下側延伸至上側且水平寬度逐漸加寬的錐形形狀。即，可將連接重佈線通孔340形成為具有遠離第一半導體晶片100而逐漸加寬的水平寬度。

在一些實施例中，連接重佈線絕緣層360可堆疊有多個。舉例而言，可重複地形成連接重佈線絕緣層360、連接重佈線線圖案320及連接重佈線通孔340，以形成其中堆疊有連接重佈線絕緣層360的連接重佈線層300。

在一些實施例中，在形成連接重佈線層300之後，可經由自連接重佈線層300的上表面暴露出的連接重佈線通孔340或者連接重佈線線圖案320來對初步半導體基板100WF中所包括的第一半導體裝置112及第二半導體晶片200中所包括的第二半導體裝置212實行電性測試。在一些其他實施例中，在形成連接重佈線層300之前，可對初步半導體基板100WF中所包括的第一半導體裝置112及第二半導體晶片200中所包括的第二半導體裝置212實行電性測試。

參照圖2F，將第三半導體晶片400貼合於連接重佈線層300上，且形成連接柱480。

第三半導體晶片400可包括第三基板410及第三前晶片接墊440。第三基板410可具有第三主動表面410F及與第三主動表面410F相對的第三非主動表面410B。在將第二晶片連接構件450貼合至第三前晶片接墊440之後，可將第三半導體晶片400貼合至連接重佈線層300的上表面，以使得第三主動表面410F面對連接重佈線層300。可將第三半導體晶片400貼合至連接重佈線層300的上表面，進而使得第二晶片連接構件450連接至連接重佈線線圖案320中設置於連接重佈線層300的上表面上的一些連接重佈線線圖案320。在第三半導體晶片400與連接重佈線層300之間形成環繞第二晶片連接構件450的底部填充層460。

可在設置於連接重佈線層300的上表面上的其他連接重佈線線圖案320上形成連接柱480，以便在水平方向上與第三半導體晶片400間隔開。在一些實施例中，可藉由實行鍍覆製程（plating process）來形成連接柱480。舉例而言，可藉由實行電解鍍覆（electrolytic plating）或無電鍍覆（electroless plating）來形成連接柱480。

在一些實施例中，連接柱480的最上端可自第三半導體晶片400的第三非主動表面410B朝上突出（例如，突出於第三非主動表面410B上方）。

參照圖2G，在連接重佈線層300上形成環繞第三半導體晶片400及連接柱480的第二模製層490。可將第二模製層490形成為覆蓋第三半導體晶片400的上表面（即，第三非主動表面410B）以及連接柱480的上表面。

可移除第一模製層290的下部部分以暴露出最上第二半導體晶片200H的第二非主動表面210B。

一起參照圖2G及圖2H，移除第二模製層490的上部部分以暴露出第三半導體晶片400的第三非主動表面410B及連接柱480。在移除第二模製層490的上部部分的製程中，移除第三半導體晶片400的第三基板410的上部部分及/或連接柱480的上部部分，以使得連接柱480的最上端、第三半導體晶片400的第三非主動表面410B以及第二模製層490的上表面可定位於相同的垂直水平高度處。

參照圖2I，在第二模製層490上形成基礎重佈線層500。基礎重佈線層500可包括基礎重佈線線圖案520、基礎重佈線通孔540及基礎重佈線絕緣層560。可將基礎重佈線線圖案520及基礎重佈線通孔540形成為電性連接至連接柱480。

在一些實施例中，基礎重佈線線圖案520中的至少一些可與基礎重佈線通孔540中的一些一體地形成。舉例而言，基礎重佈線線圖案520與和基礎重佈線線圖案520的上表面接觸的基礎重佈線通孔540可形成一個整體。在一些實施例中，可將基礎重佈線通孔540形成為具有自其下側延伸至上側且水平寬度逐漸加寬的錐形形狀。即，基礎重佈線通孔540的水平寬度可遠離第三半導體晶片400而增大。在基礎重佈線線圖案520之中，設置於基礎重佈線層500的上表面上的基礎重佈線線圖案520可被稱為外部連接接墊520P。

在一些實施例中，基礎重佈線絕緣層560可堆疊有多個。舉例而言，可重複地形成基礎重佈線絕緣層560、基礎重佈線線圖案520及基礎重佈線通孔540，以形成其中堆疊有基礎重佈線絕緣層560的基礎重佈線層500。

可將基礎重佈線層500的下表面形成為與第三半導體晶片400的上表面（即，第三非主動表面410B）接觸。在一些實施例中，可將基礎重佈線線圖案520及基礎重佈線通孔540形成為不與第三半導體晶片400接觸。舉例而言，第三非主動表面410B可被基礎重佈線絕緣層560完全覆蓋。

可將封裝連接構件600分別貼合至外部連接接墊520P。

此後，可對基礎重佈線層500、第二模製層490、初步半導體基板100WF及第一模製層290進行切割以形成圖1A及圖1B中所示半導體封裝1。

參照圖1A至圖2I，在根據本揭露的製造半導體封裝1的方法中，可在貼合第三半導體晶片400之前對第一半導體裝置112及第二半導體裝置212實行電性測試。因此，可預先檢查在形成晶片堆疊200ST的製程中可能出現的缺陷，藉此改善半導體封裝1的良率（yield）並降低製造成本。

另外，在水平方向上設置貼合有所述至少兩個晶片堆疊200ST的第一半導體晶片100以及第三半導體晶片400的情形中，可將第三半導體晶片400的厚度形成為與第一半導體晶片和晶片堆疊200ST的總厚度相似；然而，由於貼合有至少兩個晶片堆疊200ST的第一半導體晶片100以及第三半導體晶片400在垂直方向上進行佈置，因此可減小第三半導體晶片400的厚度，且因此，可減小半導體封裝1的總體積。

圖3是根據實例性實施例的半導體封裝1a的剖視圖。在圖3中，與圖1A及圖1B的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖1A及圖1B的說明相同的說明。

參照圖3，半導體封裝1a包括：基礎重佈線層500；第一半導體晶片100，設置於基礎重佈線層500上；至少兩個晶片堆疊200ST，各自包括堆疊於第一半導體晶片100上的第二半導體晶片200；第三半導體晶片400，設置於基礎重佈線層500與第一半導體晶片100之間；第一模製層290，在第一半導體晶片100上環繞所述至少兩個晶片堆疊200ST；以及第二模製層490，在基礎重佈線層500上環繞第三半導體晶片400。在一些實施例中，半導體封裝1a可更包括位於第一半導體晶片100與第二模製層490之間的連接重佈線層300。

半導體封裝1a可包括多個連接條（connection bar）485，所述多個連接條485夾置於連接重佈線層300與基礎重佈線層500之間以將連接重佈線層300電性連接至基礎重佈線層500。連接條485可包括多個連接柱480a及環繞連接柱480a的覆蓋絕緣層482。連接柱480a中的每一者可包含銅（Cu）。覆蓋絕緣層482可包含樹脂。

在一些實施例中，可藉由實行如以上參照圖2F所述的鍍覆製程來形成圖1A中所示連接柱480，但可首先將圖3中所示連接柱480a與環繞連接柱480a的覆蓋絕緣層482一起單獨形成為連接條485，且然後可將連接柱480a與覆蓋絕緣層482的組合貼合至連接重佈線層300，以便夾置於連接重佈線層300與基礎重佈線層500之間。

圖4是根據實例性實施例的半導體封裝2的剖視圖。在圖4中，與圖1A及圖1B的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖1A及圖1B的說明相同的說明。

參照圖4，半導體封裝2可包括：基礎重佈線層500；第一半導體晶片100，設置於基礎重佈線層500上；至少兩個晶片堆疊200ST，各自包括堆疊於第一半導體晶片100上的第二半導體晶片200；第三半導體晶片400，設置於基礎重佈線層500與第一半導體晶片100之間；第一模製層290，在第一半導體晶片100上環繞至少兩個晶片堆疊200ST；第二模製層490，夾置於第一半導體晶片與基礎重佈線層500之間以環繞第三半導體晶片400；以及連接柱480，通過第二模製層以夾置於第一半導體晶片100與基礎重佈線層500之間。在一些實施例中，半導體封裝2可更包括夾置於第一半導體晶片100與第二模製層490之間的連接重佈線層300。

第三半導體晶片400可被設置成使得第三主動表面410F面對基礎重佈線層500。第三前晶片接墊440可貼合有第二晶片連接構件450。第二晶片連接構件450可位於第三前晶片接墊440與設置於基礎重佈線層500的下表面上的基礎重佈線通孔540或基礎重佈線線圖案520之間，以將第三半導體晶片400電性連接至基礎重佈線層500。第二模製層490可對第三半導體晶片400與基礎重佈線層500之間的空間進行填充，且環繞第二晶片連接構件450。半導體封裝2可不包括圖1A中所示底部填充層460。

第二晶片連接構件450的下表面、連接柱480的下表面及第二模製層490的下表面可位於相同的垂直水平高度處以形成共面表面。

第三半導體晶片400的第三非主動表面410B可貼合有晶粒黏合膜470。在一些實施例中，晶粒黏合膜470可對第三半導體晶片400的第三非主動表面410B與連接重佈線層300的下表面之間的空間進行填充。

在一些其他實施例中，當半導體封裝2不包括連接重佈線層300時，晶粒黏合膜470可對第三半導體晶片400的第三非主動表面410B與第一半導體晶片100的第一非主動表面110B之間的空間進行填充。當半導體封裝2不包括連接重佈線層300時，第一貫通電極130可定位於第一基板內部以在垂直方向上與連接柱480對準，以便直接連接至連接柱480。

圖5A至圖5D是示出根據實施例的製造半導體封裝的方法的剖視圖。圖5A至圖5D是示出製造圖4中所示半導體封裝2的方法的剖視圖，其中與圖4的參考編號相同的參考編號表示實質上相同的構件，且可省略與先前圖式的說明相同的說明。

參照圖5A，在圖2E所示所得結構中，將第三半導體晶片400貼合於連接重佈線層300上，且形成連接柱480。在將第二晶片連接構件450貼合至第三前晶片接墊440之後，可將第三半導體晶片400貼合至連接重佈線層300的上表面，以使得第三非主動表面410B面對連接重佈線層300。可在將晶粒黏合膜470貼合至非主動表面410B之後將第三半導體晶片400貼合至連接重佈線層300的上表面。

當圖4中所示半導體封裝2不包括連接重佈線層300時，可將第三半導體晶片400貼合至第一半導體晶片100的上表面，進而使得在將第二晶片連接構件450貼合至第三前晶片接墊440之後，第三非主動表面410B面對第一非主動表面110B。可在將晶粒黏合膜470貼合至非主動表面410B之後將第三半導體晶片400貼合至第一半導體晶片100的上表面。

參照圖5B，在第三半導體晶片400上形成環繞第三半導體晶片400及連接柱480的第二模製層490。第二模製層490覆蓋第三半導體晶片400的上表面（即，第三主動表面410F）及連接柱480的上表面，且環繞第二晶片連接構件450。

可移除第一模製層290的下部部分以暴露出最上第二半導體晶片200H的第二非主動表面210B。

一起參照圖5B及圖5C，移除第二模製層490的上部部分以暴露出第二晶片連接構件450及連接柱480。在移除第二模製層490的上部部分的製程中，可移除第二晶片連接構件450的上部部分及/或連接柱480的上部部分，以使得第二晶片連接構件450的最上端、連接柱480的最上端及第二模製層490的上表面可定位於相同的垂直水平高度處。

參照圖5D，在第二模製層490上形成基礎重佈線層500，且將封裝連接構件600貼合至外部連接接墊520P。可將基礎重佈線線圖案520及基礎重佈線通孔540形成為電性連接至第二晶片連接構件450及連接柱480。

此後，可對基礎重佈線層500、第二模製層490、初步半導體基板100WF及第一模製層290進行切割以形成圖4中所示的多個半導體封裝2。

圖6是根據實例性實施例的半導體封裝2a的剖視圖。在圖6中，與圖4的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖4的說明相同的說明。

參照圖6，半導體封裝2a可包括：基礎重佈線層500；第一半導體晶片100，設置於基礎重佈線層500上；至少兩個晶片堆疊200ST，各自包括堆疊於第一半導體晶片100上的第二半導體晶片200；第三半導體晶片400，設置於基礎重佈線層500與第一半導體晶片100之間；第一模製層290，在第一半導體晶片上環繞所述至少兩個晶片堆疊200ST；以及第二模製層490，夾置於第一半導體晶片100與基礎重佈線層500之間且環繞第三半導體晶片400。在一些實施例中，半導體封裝2a可更包括夾置於第一半導體晶片100與第二模製層490之間的連接重佈線層300。

半導體封裝2a可包括連接條485，連接條485夾置於連接重佈線層300與基礎重佈線層500之間或第一半導體晶片100與基礎重佈線層500之間，且將連接重佈線層300電性連接至基礎重佈線層500或將第一半導體晶片100電性連接至基礎重佈線層500。連接條485可包括連接柱480a及環繞連接柱480a的覆蓋絕緣層482。

圖7是根據實例性實施例的半導體封裝3的剖視圖。

在圖7中，與圖1A及圖1B的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖1A及圖1B的說明相同的說明。

參照圖7，半導體封裝3可包括：主半導體晶片400，設置於基礎重佈線層500上；連接重佈線層300，設置於主半導體晶片400上；至少一個晶片堆疊200STa，設置於連接重佈線層300上；第一模製層290，在連接重佈線層300上環繞多個子半導體晶片200a；第二模製層490，夾置於連接重佈線層300與基礎重佈線層500之間，且環繞主半導體晶片400；以及連接柱480，通過第二模製層490，且夾置於連接重佈線層300與基礎重佈線層500之間。

基礎重佈線層500、主半導體晶片400及連接重佈線層300實質上相似於以上參照圖1A闡述的基礎重佈線層500、第三半導體晶片400及連接重佈線層300，且因此，可不再對其予以贅述。主半導體晶片400可為例如CPU晶片、GPU晶片或AP晶片。在一些實施例中，主半導體晶片400可為GPU晶片。

主半導體晶片400可包括第三基板410及第三前晶片接墊440。第三基板410可具有第三主動表面410F及與第三主動表面410F相對的第三非主動表面410B。第三前晶片接墊440可設置於第三半導體晶片400的上表面上。

主半導體晶片400可貼合至連接重佈線層300的下表面，進而使得第三主動表面410F面對連接重佈線層300。第二晶片連接構件450可貼合至第三前晶片接墊440。第二晶片連接構件450可位於第三前晶片接墊440與設置於連接重佈線層300的下表面上的連接重佈線線圖案320之間。在一些實施例中，環繞第二晶片連接構件450的底部填充層460可位於主半導體晶片400與連接重佈線層300之間。主半導體晶片400的下表面（即，第三非主動表面410B）可與基礎重佈線層500的上表面接觸。

至少一個晶片堆疊200STa可包括堆疊於一起的多個子半導體晶片200a。晶片堆疊200STa可包括記憶體晶片。子半導體晶片200a可為記憶體晶片。在一些實施例中，子半導體晶片200a可為動態隨機存取記憶體（DRAM）晶片。至少一個晶片堆疊200STa中所包括的子半導體晶片200a可在水平方向上移位且在垂直方向上堆疊成台階形狀。子半導體晶片200a可包括上面形成有第四半導體裝置212a的第四基板210a，且子半導體晶片200a的上表面210Fa上可設置有多個第四前晶片接墊240a。子半導體晶片200a的下表面可為第四非主動表面210Ba。在子晶粒黏合膜270a貼合至作為下表面的第四非主動表面210Ba之後，子半導體晶片200a中的每一者可依序堆疊於連接重佈線層300上。

第四基板210a、第四半導體裝置212a及第四前晶片接墊240a中的每一者實質上相似於第二基板210、第二半導體裝置212及第二前晶片接墊242，且因此可不再對其予以贅述。子半導體晶片200a可更包括與以上參照圖1A闡述的第二配線層220相似的配線層。

在一些實施例中，主半導體晶片400可貼合至連接重佈線層300的下表面，以便在垂直方向上與所述至少一個晶片堆疊200STa中的每一者的至少一部分交疊。第三半導體晶片400可平坦地設置於連接重佈線層300的中間。

第四前晶片接墊240a可貼合有多個第四晶片連接構件250a。舉例而言，第四晶片連接構件250a中的每一者可為接合配線（bonding wire）。第四晶片連接構件250a可將子半導體晶片200a中所包括的第四前晶片接墊240a電性連接至連接重佈線線圖案320。

第一模製層290可更包括在連接重佈線層300上環繞晶片堆疊200STa及第四晶片連接構件250a的第一模製層290。第一模製層290可覆蓋晶片堆疊200STa的上表面，即子半導體晶片200a之中的最上子半導體晶片200a的上表面。

第二模製層490可位於連接重佈線層300與基礎重佈線層500之間，以環繞主半導體晶片400及連接柱480。主半導體晶片400的第三非主動表面410B、連接柱480的下表面及第二模製層490的下表面可定位於相同的垂直水平高度處以彼此共面。

圖8A至圖8H是示出根據實施例的製造半導體封裝的方法的剖視圖，且圖8A至圖8H是示出製造圖7中所示半導體封裝3的方法的圖，其中與圖7的參考編號相同的參考編號表示實質上相同的構件，且可省略與先前圖式的說明相同的說明。

參照圖8A，在貼合有釋放膜20的支撐基板10上形成連接重佈線層300。連接重佈線層300可包括連接重佈線線圖案320、連接重佈線通孔340及連接重佈線絕緣層360。

參照圖8B，形成設置於連接重佈線層300上的至少一個晶片堆疊200STa。所述至少一個晶片堆疊200STa包括堆疊於一起的多個子半導體晶片200a，且所述至少一個晶片堆疊200STa中所包括的子半導體晶片200a可在水平方向上移位且在垂直方向上堆疊成具有台階形狀。可在子晶粒黏合膜270a貼合至作為下表面的第四非主動表面210Ba之後將子半導體晶片200a中的每一者依序堆疊於連接重佈線層300上。

可將第四晶片連接構件250a形成為將子半導體晶片200a中所包括的第四前晶片接墊240a電性連接至連接重佈線線圖案320。

參照圖8C，形成在連接重佈線層300上環繞晶片堆疊200STa及第四晶片連接構件250a的第一模製層290。第一模製層290可環繞晶片堆疊200STa及第四晶片連接構件250a，且可被形成為覆蓋子半導體晶片200a之中的最上子半導體晶片200a的上表面。

一起參照圖8C及圖8D，在自連接重佈線層300移除貼合有釋放膜20的支撐基板10之後，翻轉所得結構，以使得第一模製層290面朝下且連接重佈線層300面朝上。

參照圖8E，將主半導體晶片400貼合於連接重佈線層300上，且形成連接柱480。在將第二晶片連接構件450貼合至第三前晶片接墊440之後，可將主半導體晶片400貼合至連接重佈線層300的上表面，進而使得第三主動表面410F面對連接重佈線層300。可將主半導體晶片400貼合至連接重佈線層的上表面，進而使得第二晶片連接構件450連接至連接重佈線線圖案320中設置於連接重佈線層300的上表面上的一些連接重佈線線圖案320。在主半導體晶片400與連接重佈線層300之間形成環繞第二晶片連接構件450的底部填充層460。

可在連接重佈線線圖案320中設置於連接重佈線層300的上表面上的一些連接重佈線線圖案320上形成連接柱480，以便在水平方向上與主半導體晶片400間隔開。

參照圖8F，在連接重佈線層300上形成環繞第三半導體晶片400及連接柱480的第二模製層490。可將第二模製層490形成為覆蓋第三半導體晶片400的上表面（即，第三非主動表面410B）以及連接柱480的上表面。

一起參照圖8F及圖8G，移除第二模製層490的上部部分以暴露出第三半導體晶片400的第三非主動表面410B及連接柱480。

參照圖8H，在第二模製層490上形成基礎重佈線層500，且將封裝連接構件600貼合至外部連接接墊520P。

此後，可對基礎重佈線層500、第二模製層490、連接重佈線層300及第一模製層290進行切割以形成圖7中所示的多個半導體封裝3。

圖9是根據實例性實施例的半導體封裝3a的剖視圖。在圖9中，與圖7及圖3的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖7及圖3的說明相同的說明。

參照圖9，半導體封裝3a包括：主半導體晶片400，設置於基礎重佈線層500上；連接重佈線層300，設置於主半導體晶片400上；至少一個晶片堆疊200STa，設置於連接重佈線層300上；第一模製層290，在連接重佈線層300上環繞子半導體晶片200a；以及第二模製層490，夾置於連接重佈線層300與基礎重佈線層500之間，且環繞主半導體晶片400。

半導體封裝3a可包括連接條485，連接條485夾置於連接重佈線層300與基礎重佈線層500之間以將連接重佈線層300電性連接至基礎重佈線層500。連接條485可包括多個連接柱480a及環繞連接柱480a的覆蓋絕緣層482。

圖10是根據實例性實施例的半導體封裝4的剖視圖。在圖10中，與圖7及圖4的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖7及圖4的說明相同的說明。

參照圖10，半導體封裝4可包括：主半導體晶片400，設置於基礎重佈線層500上；連接重佈線層300，設置於主半導體晶片400上；至少一個晶片堆疊200STa，設置於連接重佈線層300上；第一模製層290，在連接重佈線層300上環繞子半導體晶片200a；第二模製層490，夾置於連接重佈線層300與基礎重佈線層500之間，且環繞主半導體晶片400；以及連接柱480，通過第二模製層490，且夾置於連接重佈線層300與基礎重佈線層500之間。主半導體晶片400可被設置成使得第三主動表面410F面對基礎重佈線層500。

第二晶片連接構件450可設置於第三前晶片接墊440與設置於基礎重佈線層500的下表面上的基礎重佈線通孔540或基礎重佈線線圖案520之間，以將主半導體晶片400電性連接至基礎重佈線層500。第二模製層490可對主半導體晶片400與基礎重佈線層500之間的空間進行填充，且環繞第二晶片連接構件450。

主半導體晶片400的第三非主動表面410B可貼合有晶粒黏合膜470。在一些實施例中，晶粒黏合膜470可對主半導體晶片400的第三非主動表面410B與連接重佈線層300的下表面之間的空間進行填充。

圖11是根據實例性實施例的半導體封裝4a的剖視圖。在圖11中，與圖10及圖3的參考編號相同的參考編號表示實質上相同的構件，且可省略與圖10及圖3的說明相同的說明。

參照圖11，半導體封裝4a可包括：主半導體晶片400，設置於基礎重佈線層500上；連接重佈線層300，設置於主半導體晶片400上；至少一個晶片堆疊200STa，設置於連接重佈線層300上；第一模製層290，在連接重佈線層300上環繞子半導體晶片200a；以及第二模製層490，夾置於連接重佈線層300與基礎重佈線層500之間以環繞主半導體晶片400。主半導體晶片400可被設置成使得第三主動表面410F面對基礎重佈線層500。

半導體封裝4a可包括連接條485，連接條485夾置於連接重佈線層300與基礎重佈線層500之間以將連接重佈線層300電性連接至基礎重佈線層500。連接條485可包括連接柱480a及環繞連接柱480a的覆蓋絕緣層482。

儘管已具體地示出並闡述了實例性實施例，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其作出各種形式及細節上的改變。

1、1a、2、2a、3、3a、4、4a:半導體封裝 10:支撐基板 20:釋放膜 100:第一半導體晶片 100WF:初步半導體基板 110:第一基板 110B:第一非主動表面 110BP:初步非主動表面 110F:第一主動表面 110P:初步基板 112:第一半導體裝置 120:第一配線層 122:第一配線圖案 124:第一配線通孔 126:第一配線間絕緣層 130:第一貫通電極 142:第一前晶片接墊 200:第二半導體晶片 200a:子半導體晶片 200H:最上第二半導體晶片 200ST、200STa:晶片堆疊 210:第二基板 210a:第四基板 210B:第二非主動表面 210Ba:第四非主動表面 210F:第二主動表面 210Fa:上表面 212:第二半導體裝置 212a:第四半導體裝置 220:第二配線層 222:第二配線圖案 224:第二配線通孔 226:第二配線間絕緣層 230:第二貫通電極 240a:第四前晶片接墊 242:第二前晶片接墊 244:後連接接墊 250:第一晶片連接構件 250a:第四晶片連接構件 260:絕緣黏合層 270a:子晶粒黏合膜 290:第一模製層 300:連接重佈線層 320:連接重佈線線圖案 340:連接重佈線通孔 360:連接重佈線絕緣層 400:第三半導體晶片/主半導體晶片 410:第三基板 410B:第三非主動表面/非主動表面 410F:第三主動表面 412:第三半導體裝置 440:第三前晶片接墊 450:第二晶片連接構件 460:底部填充層 470:晶粒黏合膜 480、480a:連接柱 482:覆蓋絕緣層 485:連接條 490:第二模製層 500:基礎重佈線層 520:基礎重佈線線圖案 520P:外部連接接墊 540:基礎重佈線通孔 560:基礎重佈線絕緣層 600:封裝連接構件

藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的特定實例性實施例的以上及其他態樣，在附圖中： 圖1A及圖1B分別是根據實例性實施例的半導體封裝的剖視圖及平面佈局圖。 圖2A至圖2I是示出根據實例性實施例的製造半導體封裝的方法的剖視圖。 圖3是根據實例性實施例的半導體封裝的剖視圖。 圖4是根據實例性實施例的半導體封裝的剖視圖。 圖5A至圖5D是示出根據實例性實施例的製造半導體封裝的方法的剖視圖。 圖6是根據實例性實施例的半導體封裝的剖視圖。 圖7是根據實例性實施例的半導體封裝的剖視圖。 圖8A至圖8H是示出根據實例性實施例的製造半導體封裝的方法的剖視圖。 圖9是根據實例性實施例的半導體封裝的剖視圖。 圖10是根據實例性實施例的半導體封裝的剖視圖。 圖11是根據實例性實施例的半導體封裝的剖視圖。

1:半導體封裝

100:第一半導體晶片

110:第一基板

110B:第一非主動表面

110F:第一主動表面

112:第一半導體裝置

120:第一配線層

122:第一配線圖案

124:第一配線通孔

126:第一配線間絕緣層

130:第一貫通電極

142:第一前晶片接墊

200:第二半導體晶片

200H:最上第二半導體晶片

200ST:晶片堆疊

210:第二基板

210B:第二非主動表面

210F:第二主動表面

212:第二半導體裝置

220:第二配線層

222:第二配線圖案

224:第二配線通孔

226:第二配線間絕緣層

230:第二貫通電極

242:第二前晶片接墊

244:後連接接墊

250:第一晶片連接構件

260:絕緣黏合層

290:第一模製層

300:連接重佈線層

320:連接重佈線線圖案

340:連接重佈線通孔

360:連接重佈線絕緣層

400:第三半導體晶片/主半導體晶片

410:第三基板

410B:第三非主動表面/非主動表面

410F:第三主動表面

412:第三半導體裝置

440:第三前晶片接墊

450:第二晶片連接構件

460:底部填充層

480:連接柱

490:第二模製層

500:基礎重佈線層

520:基礎重佈線線圖案

520P:外部連接接墊

540:基礎重佈線通孔

560:基礎重佈線絕緣層

600:封裝連接構件

Claims (17)

1. 一種半導體封裝，包括：基礎重佈線層；多個封裝連接構件，貼合至所述基礎重佈線層的下表面；第一半導體晶片，設置於所述基礎重佈線層上；至少兩個晶片堆疊，在垂直方向上堆疊於所述第一半導體晶片上，所述至少兩個晶片堆疊中的每一晶片堆疊包括與所述第一半導體晶片電性連接的多個第二半導體晶片；第一模製層，覆蓋所述第一半導體晶片的上表面且環繞所述至少兩個晶片堆疊；第三半導體晶片，設置於所述基礎重佈線層與所述第一半導體晶片之間，且在所述垂直方向上與所述至少兩個晶片堆疊中的每一者的至少一部分交疊；多個連接柱，設置於所述基礎重佈線層與所述第一半導體晶片之間，所述多個連接柱被配置成將所述基礎重佈線層電性連接至所述第一半導體晶片且在水平方向上與所述第三半導體晶片間隔開；以及第二模製層，在所述基礎重佈線層與所述第一半導體晶片之間環繞所述第三半導體晶片及所述多個連接柱，其中所述第一半導體晶片的水平寬度及水平面積等於所述第一模製層、所述第二模製層及所述基礎重佈線層中的每一者的水平寬度及水平面積。
2. 如請求項1所述的半導體封裝，其中所述第一半導體晶片的主動表面面對所述多個第二半導體晶片的主動表面。
3. 如請求項1所述的半導體封裝，更包括：連接重佈線層，設置於所述第一半導體晶片與所述第二模製層之間，其中所述第三半導體晶片的主動表面面對所述連接重佈線層。
4. 如請求項3所述的半導體封裝，其中所述第三半導體晶片的非主動表面接觸所述基礎重佈線層的上表面。
5. 如請求項4所述的半導體封裝，其中所述至少兩個晶片堆疊中的每一晶片堆疊包括在所述垂直方向上堆疊的n個第二半導體晶片，且n是2的倍數，且其中所述第三半導體晶片的厚度小於所述第一半導體晶片與所述至少兩個晶片堆疊的總厚度的1/n。
6. 如請求項3所述的半導體封裝，其中所述第三半導體晶片的非主動表面、所述多個連接柱的下表面及所述第二模製層的下表面位於相同的垂直水平高度處以彼此共面。
7. 如請求項1所述的半導體封裝，更包括：連接重佈線層，設置於所述第一半導體晶片與所述第二模製層之間，其中所述第三半導體晶片包括晶粒黏合膜，所述晶粒黏合膜貼合至所述第三半導體晶片的非主動表面，且貼合至所述連接重佈線層的下表面。
8. 如請求項1所述的半導體封裝，其中所述第三半導體晶片的主動表面面對所述基礎重佈線層。
9. 如請求項8所述的半導體封裝，其中所述第三半導體晶片藉由位於所述第三半導體晶片的下表面與所述基礎重佈線層之間的多個晶片連接構件而電性連接至所述基礎重佈線層，且其中所述多個晶片連接構件的下表面、所述多個連接柱的下表面及所述第二模製層的下表面定位於相同的垂直水平高度處以彼此共面。
10. 如請求項1所述的半導體封裝，其中所述第一半導體晶片及所述多個第二半導體晶片構成高頻寬記憶體(HBM)，且其中所述第三半導體晶片包括圖形處理單元(GPU)晶片。
11. 一種半導體封裝，包括：基礎重佈線層；多個封裝連接構件，貼合至所述基礎重佈線層的下表面；連接重佈線層，設置於所述基礎重佈線層上；主半導體晶片，包括圖形處理單元(GPU)，且設置於所述基礎重佈線層與所述連接重佈線層之間；多個連接柱，設置於所述基礎重佈線層與所述連接重佈線層之間，以將所述基礎重佈線層電性連接至所述連接重佈線層，所述多個連接柱在水平方向上與所述主半導體晶片間隔開；至少一個晶片堆疊，電性連接至所述連接重佈線層，貼合至所述連接重佈線層，進而使得所述至少一個晶片堆疊的至少一部 分在垂直方向上與所述主半導體晶片交疊，所述至少一個晶片堆疊包括多個子半導體晶片；第一模製層，覆蓋所述連接重佈線層的上表面且環繞所述多個子半導體晶片中的至少一些子半導體晶片；第一半導體晶片，設置於所述連接重佈線層與所述第一模製層之間；以及第二模製層，被配置成對所述基礎重佈線層與所述連接重佈線層之間的空間進行填充，且環繞所述多個連接柱，其中所述第一半導體晶片的水平寬度及水平面積等於所述第一模製層、所述連接重佈線層、所述第二模製層及所述基礎重佈線層中的每一者的水平寬度及水平面積。
12. 如請求項11所述的半導體封裝，其中所述至少一個晶片堆疊包括至少兩個晶片堆疊，所述至少兩個晶片堆疊中的每一晶片堆疊包括多個子半導體晶片，所述多個子半導體晶片在所述垂直方向上堆疊於所述第一半導體晶片上且在所述水平方向上彼此間隔開，且其中所述主半導體晶片在所述垂直方向上與所述至少兩個晶片堆疊的至少一部分交疊。
13. 如請求項12所述的半導體封裝，其中所述多個子半導體晶片堆疊於所述第一半導體晶片上，進而使得所述第一半導體晶片的第一主動表面面對所述多個子半導體晶片中的每一者的第二主動表面。
14. 如請求項11所述的半導體封裝，其中所述第一模製層、所述連接重佈線層、所述第二模製層及所述基礎重佈線層的對應側表面在所述垂直方向上彼此對準。
15. 一種半導體封裝，包括：基礎重佈線層；多個封裝連接構件，貼合至所述基礎重佈線層的下表面；連接重佈線層，設置於所述基礎重佈線層上；第一半導體晶片，貼合於所述連接重佈線層上且具有第一主動表面；至少兩個晶片堆疊，所述至少兩個晶片堆疊中的每一晶片堆疊包括多個第二半導體晶片，所述多個第二半導體晶片具有面對所述第一主動表面的第二主動表面且在垂直方向上堆疊於所述第一半導體晶片上，所述至少兩個晶片堆疊在水平方向上彼此間隔開；第一模製層，被配置成覆蓋所述第一半導體晶片的上表面且環繞所述至少兩個晶片堆疊；第三半導體晶片，設置於所述基礎重佈線層與所述連接重佈線層之間，且在所述垂直方向上與所述至少兩個晶片堆疊中的每一者的至少一部分交疊；多個連接柱，在所述基礎重佈線層與所述連接重佈線層之間在所述水平方向上彼此間隔開地設置，所述多個連接柱被配置成將所述基礎重佈線層電性連接至所述連接重佈線層；以及 第二模製層，在所述基礎重佈線層與所述連接重佈線層之間環繞所述第三半導體晶片及所述多個連接柱，其中所述第一模製層、所述第一半導體晶片、所述連接重佈線層、所述第二模製層及所述基礎重佈線層的對應側表面在所述垂直方向上彼此對準，其中所述第一半導體晶片及所述多個第二半導體晶片構成高頻寬記憶體(HBM)，且其中所述第三半導體晶片包括圖形處理單元(GPU)晶片。
16. 如請求項15所述的半導體封裝，其中所述第三半導體晶片的厚度處於約30微米至約80微米範圍內。
17. 如請求項15所述的半導體封裝，其中所述第三半導體晶片的非主動表面、所述多個連接柱中的每一者的下表面及所述第二模製層的下表面定位於相同的垂直水平高度處以彼此共面，且與所述基礎重佈線層的上表面接觸。

Images