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TWI880171B - 高電壓半導體裝置及其製造方法 - Google Patents

高電壓半導體裝置及其製造方法 Download PDF

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TWI880171B
TWI880171B TW112105667A TW112105667A TWI880171B TW I880171 B TWI880171 B TW I880171B TW 112105667 A TW112105667 A TW 112105667A TW 112105667 A TW112105667 A TW 112105667A TW I880171 B TWI880171 B TW I880171B
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semiconductor substrate
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isolation structure
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吳宏祥
吳國銘
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括位於半導體基底的表面附近的第一導電類型的第一阱以及位於半導體基底的表面附近的第二導電類型的第二阱。半導體裝置包括電晶體，電晶體包括：（i）第一源極/汲極區，形成於第一阱中；（ii）第二源極/汲極區，形成於第二阱中；以及（iii）閘極結構，形成於半導體基底的表面附近且至少藉由第二導電類型的第三阱的部分而與第二源極/汲極區隔開。半導體裝置包括隔離結構，隔離結構形成於半導體基底的表面附近且進一步將第二源極/汲極區與閘極結構隔開。半導體裝置包括形成於第三阱的所述部分或隔離結構中的至少一者上方的多個場板。

Description

高電壓半導體裝置及其製造方法
本發明的實施例是有關於半導體裝置及其製造方法。
由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的改善，半導體行業已經歷快速增長。在很大程度上，積體密度的此種改善是源自縮減半導體製程節點(例如，將製程節點縮減至亞10奈米(sub-10 nanometer)或埃節點)。隨著半導體裝置按比例縮小，需要新的技術來維持一代接一代的電子組件的效能。舉例而言，電晶體的低閘極-汲極電容及高崩潰電壓對於高功率應用而言是所期望的。
本發明實施例的一種半導體裝置，包括半導體基底；第一導電類型的第一阱，位於所述半導體基底的表面附近；第二導電類型的第二阱，位於所述半導體基底的所述表面附近，所述第一阱與所述第二阱彼此隔開；電晶體，包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述半導體基底的所述表 面附近且至少藉由所述第二導電類型的第三阱的部分而與所述第二源極/汲極區隔開；隔離結構，形成於所述半導體基底的所述表面附近且進一步將所述第二源極/汲極區與所述閘極結構隔開；以及多個場板，形成於所述第三阱的所述部分或所述隔離結構中的至少一者上方。
本發明實施例的一種半導體裝置，包括半導體基底；第一導電類型的第一阱，形成於所述半導體基底的表面附近；第二導電類型的第二阱，形成於所述半導體基底的所述表面附近，所述第一阱與所述第二阱彼此隔開；所述第二導電類型的第三阱，形成於所述半導體基底的所述表面附近，所述第三阱包括所述第二阱且與所述第一阱鄰接；隔離結構，形成於所述半導體基底的所述表面附近以及所述第三阱與所述第二阱的介面之間；高電壓電晶體，包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述第一阱及所述第三阱上方；以及多個場板，電性耦合至所述第一源極/汲極區或所述閘極結構中的一者。
本發明實施例的一種用於製作半導體裝置的方法包括：沿著半導體基底的表面形成淺溝渠隔離(STI)結構；在所述半導體基底中形成具有第一導電類型的第一阱，所述第一阱包括所述淺溝渠隔離結構；形成與所述第一阱鄰接的具有第二導電類型的第二阱；在所述第一阱中形成具有所述第一導電類型的第三阱，所述第二阱藉由所述第一阱的第一部分而與所述淺溝渠隔離 結構隔開，且所述第三阱與所述淺溝渠隔離結構鄰接；在所述第二阱中形成源極區；在所述第三阱中形成汲極區；形成至少上覆於所述第一阱的第二部分上的閘極結構，所述第一部分更包括在側向上位於所述第二部分與所述淺溝渠隔離結構之間的第三部分；以及在所述第一阱的所述第三部分或所述淺溝渠隔離結構中的至少一者之上形成多個場板。
100:方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132:操作
200:半導體裝置/功率電晶體
202:p型矽基底/p基底/基底
302:第一深阱/n隱埋層(NBL)
304:p基底
306:p基底/基底
402:淺溝渠隔離(STI)結構
402A、402B、402C、402D、402E、402F、402G、402H:隔離結構/淺溝渠隔離(STI)結構
502:第二深阱/深p阱(DPW)
602:第一中阱/BCDNW
702:阱/NDD/漂移區
703A:第一部分
703B:第二部分/暴露部分/部分
802:PDD
802A、802B、802C、802D:第二中阱/PDD
902:SH_N
902A、902B、902C:第一淺阱/SH_N
1002:SH_P
1002A、1002B、1002C、1002D:第二淺阱/SH_P
1102:閘極結構
1104:閘極介電層
1106:閘極導電層
1108:閘極間隔件
1202A、1202B、1202C、1202F、1202G、1202H:接觸區
1202D:源極端子/接觸區
1202E:汲極端子/接觸區
1302:光阻保護氧化物(RPO)層
1402:場板
1502A、1502B:接觸件
1502C:源極接觸件/接觸件
1502D:閘極接觸件/接觸件
1502E:汲極接觸件/接觸件
1602:導電線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的用於製作半導體裝置的方法的實例性流程圖。
圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17及圖18示出根據一些實施例的藉由圖1所示方法製造的實例性半導體裝置在各個製作階段期間的剖視圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括 其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」、「頂部的(top)」、「底部的(bottom)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
隨著半導體技術的演進，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)在當今的積體電路中已得到廣泛使用。MOSFET是電壓控制裝置。當向MOSFET的閘極施加控制電壓且控制電壓大於MOSFET的臨限值時，在MOSFET的汲極與源極之間建立導電通道。因此，電流在MOSFET的汲極與源極之間流動。另一方面，當控制電壓小於MOSFET的臨限值時，MOSFET相應地關斷。
MOSFET可包括兩大類別。一種類別是n通道MOSFET 且另一類別是p通道MOSFET。根據結構的不同，MOSFET可被進一步劃分成三個子類別，平面MOSFET、側向擴散MOS(laterally diffused MOS，LDMOS)FET及垂直擴散MOSFET。相較於其他MOSFET，由於LDMOS的不對稱結構在LDMOS的汲極與源極之間提供短的通道，因此LDMOS能夠在每單位面積上遞送更多的電流。此種LDMOS通常可在相對高的電壓下進行操作，此使得其成為在射頻(radio frequency，RF)功率應用(例如，蜂巢式基礎設施功率放大器應用(cellular infrastructure power amplifier application))中使用的有吸引力的功率裝置。
本揭露提供在形成功率裝置的上下文中製作半導體裝置的方法的各種實施例。舉例而言，本文中所揭露的方法可用於製作側向擴散金屬氧化物半導體(LDMOS)電晶體。在一些實施例中，所揭露的半導體裝置包括隔離結構(例如，淺溝渠隔離(shallow trench isolation，STI)結構)，所述隔離結構將漂移區的被閘極結構上覆(例如，以可操作方式進行閘控(operatively gated))的第一部分與汲極區隔開。在使用STI結構的情況下，漂移區內的表面電場可被重新表面化(resurfaced)或以其他方式進行重新佈線，以沿著STI結構的底部表面延伸。此外，漂移區包括在側向上插入於第一部分與STI結構之間的第二部分，此可等效地減小STI結構的寬度。此外，漂移區的備用第二部分(spared second portion)使得在其上形成數個導電場板。如此一來，所揭露的半導體裝置的崩潰電壓(breakdown voltage)仍可被配置於 20伏特(volt，V)以上，同時使其傳導/通道電阻(有時被稱為「Ron」)保持實質上低的。此乃因縮短的STI結構可在場板可保持最初的高崩潰電壓不變的同時減小沿著漂移區的傳導路徑的等效長度。此外，在導電板電性耦合至半導體裝置的閘極端子或源極端子的情況下，可有利地降低耦合於閘極結構與汲極區之間的電容(有時被稱為「Cgd」)，此使得所揭露的半導體裝置能夠在相對高的頻率下進行操作。因此，如本文中所揭露的半導體裝置可適合於在高頻率範圍下(例如，百萬赫(megahertz)的範圍內)進行操作的同時在高崩潰電壓(例如，高於約20伏特)下進行操作。
圖1示出根據一些實施例的用於形成半導體裝置200的至少一部分的實例性方法100的流程圖。應注意，方法100僅是實例且不旨在限制本揭露。因此，應理解，圖1所示方法100的操作次序可發生改變，可在圖1所示方法100之前、期間及之後提供附加操作，且在本文中可僅簡要闡述一些其他操作。在一些實施例中，方法100的操作可與實例性半導體裝置200的分別在圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17及圖18中所示的各個製作階段處的剖視圖相關聯。
此外，圖2至圖18中所示的半導體裝置200可包括形成於基底的第一區域中的以相對高的崩潰電壓(例如，高於約20伏特)進行操作的一或多個電晶體。該些電晶體有時被稱為高電 壓電晶體(例如，LDMOS電晶體)。應理解，圖1所示方法100的操作中的至少一些操作可被共享(例如，並行執行)以在同一基底的第二區域中形成以相對低的崩潰電壓進行操作的一或多個電晶體。該些電晶體有時被稱為低電壓電晶體或中電壓電晶體(例如，邏輯電晶體)。高電壓電晶體、中電壓電晶體及低電壓電晶體中的每一者皆具有導電類型，例如(舉例而言)n型電晶體或p型電晶體。本文中所使用的用語「n型」可指具有電子作為其傳導載流子的電晶體的傳導類型；且本文中所使用的用語「p型」可指具有電洞作為其傳導載流子的電晶體的傳導類型。
簡言之，方法100自提供基底的操作102開始。方法100進行至形成第一深阱的操作104。方法100進行至形成數個隔離結構的操作106。方法100進行至形成第二深阱的操作108。方法100進行至形成第一中阱的操作110。方法100進行至形成被配置為漂移區的阱的操作112。此種阱有時可被稱為漂移阱(drift well)。方法100進行至形成第二中阱的操作114。方法100進行至形成第一淺阱的操作116。方法100進行至形成第二淺阱的操作118。方法100進行至形成閘極結構的操作120。方法100進行至形成多個接觸區的操作122。方法100進行至形成光阻保護氧化物層的操作124。方法100進行至形成數個場板的操作126。方法100進行至形成多個接觸件的操作128。方法100進行至形成多條導電線的操作130。方法100進行至將多個場板電性耦合至閘極結構或源極接觸件的操作132。
與圖1所示操作102對應，圖2是根據各種實施例的包括基底202的半導體裝置200的剖視圖。如上所述，基底202可具有其中分別形成有一或多個高電壓電晶體及低電壓/中電壓電晶體的第一區域及第二區域。圖2(及以下各圖)的剖視圖是有關於基底202的第一區域。
基底202可包括半導體晶圓(例如矽晶圓)。作為另外一種選擇，基底202可包含其他元素半導體(例如鍺)。基底202亦可包含化合物半導體，例如碳化矽、砷化鎵、砷化銦及磷化銦。基底202可包含合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷及磷化鎵銦。在一個實施例中，基底202包括上覆於塊狀半導體上的磊晶層(epi層)。此外，基底202可包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。舉例而言，基底202可包括藉由例如氧植入分隔(separation by implanted oxygen，SIMOX)等製程形成的隱埋氧化物(buried oxide，BOX)層。在形成n型高電壓電晶體(例如，半導體裝置200)的以下實例中，基底202包括摻雜濃度為約1010每平方微米(μm-2)至約1011每平方微米的p型矽基底202(在下文中被稱為「p基底202」)。
與圖1所示操作104對應，圖3是根據各種實施例的包括第一深阱302的半導體裝置200的剖視圖。第一深阱302隱埋於p基底202中且以n型進行摻雜(在下文中被稱為「n隱埋層(n-buried layer，NBL)302」)。
在各種實施例中，首先沿著p基底202的頂部表面(如 圖3中的虛線所指示)形成NBL 302。舉例而言，可藉由將摻雜劑植入至p基底202的頂部表面中來形成NBL 302。摻雜劑可包括銻及/或磷，其可以約1013每平方微米至約1014每平方微米的摻雜劑濃度植入至p基底202中。接下來，在p基底202及NBL 302之上磊晶生長另一p基底304。在各種實施例中，上覆的p基底304可與下伏的p基底202合併於一起，因此得到「隱埋」NBL 302，如圖所示。在下文中，此種經合併的p基底被統稱為「p基底306」。
與圖1所示操作106對應，圖4是根據各種實施例的包括數個隔離結構402A、402B、402C、402D、402E、402F、402G及402H的半導體裝置200的剖視圖。隔離結構402A至402H可被形成為淺溝渠隔離(STI)結構。此類STI結構402A至402H有時可被統稱為「STI結構402」。
STI結構402的形成可包括在p基底306的頂部表面附近乾式蝕刻出數個溝渠且使用例如以下絕緣材料對所述溝渠進行填充：氧化矽、氮化矽、氮氧化矽、氧化鉿、未經摻雜的矽酸鹽玻璃或其組合。經填充的多個溝渠可具有多層式結構，例如使用氮化矽或氧化矽進行填充的熱氧化物襯墊層。在此種實施例的推進中，可使用例如以下處理序列來形成STI結構402：生長接墊氧化物、形成低壓力化學氣相沈積(low pressure chemical vapor deposition，LPCVD)氮化物層、使用光阻及罩幕(masking)來對STI開口進行圖案化、在基底中蝕刻出溝渠、可選地生長熱氧化物溝渠襯墊以改善溝渠介面、使用CVD氧化物對溝渠進行填 充、使用化學機械研磨(chemical mechanical polishing，CMP)處理來進行回蝕及平坦化、以及使用氮化物剝除製程來移除氮化矽。
與圖1所示操作108對應，圖5是根據各種實施例的包括第二深阱502的半導體裝置200的剖視圖。第二深阱502形成於NBL 302上方且以p型進行摻雜(在下文中為「深p阱(deep p-well，DPW)502」)。DPW 502亦隱埋於基底306中，有時可被稱為p隱埋層(p-buried layer，PBL)。
可藉由各種離子植入製程形成DPW 502。舉例而言，對p基底306執行至少一個離子植入製程以形成DPW 502。作為另外一種選擇，DPW 502可為磊晶層(例如藉由磊晶處理形成的矽磊晶層)的一部分。DPW 502可具有濃度為約1012每平方微米至約1013每平方微米的p型摻雜劑(例如硼)。
與圖1所示操作110對應，圖6是根據各種實施例的包括第一中阱602的半導體裝置200的剖視圖。第一中阱602形成於NBL 302上方且以n型進行摻雜(在下文中為「BCDNW 602」)。
在一些實施例中，BCDNW 602可被形成為環結構(當自頂部觀察時)。舉例而言，在圖6所示剖視圖中，BCDNW 602形成於STI結構402B至402C之間以及STI結構402F至402G之間。可藉由各種離子植入製程形成BCDNW 602。舉例而言，在使用設置於工件之上的圖案化罩幕層的情況下，對p基底306執行至少一個離子植入製程。BCDNW 602可具有濃度為約1012每平方微米至約1013每平方微米的n型摻雜劑(例如磷)。
與圖1所示操作112對應，圖7是根據各種實施例的包括阱702的半導體裝置200的剖視圖。阱702形成於DPW 502上方且以n型進行摻雜(在下文中為「NDD 702」)。NDD 702可被配置為功率電晶體(例如，半導體裝置200)的漂移區，所述漂移區被配置成減輕功率電晶體的汲極(端子)與源極(端子)之間的高電壓。因此，功率電晶體可具有實質上高的崩潰電壓。NDD 702有時可被稱為「漂移區702」。
在一些實施例中，NDD 702可形成於STI結構402C至402E之間。具體而言，NDD 702與p基底306之間的第一介面可設置於STI結構402C與402D之間，且NDD 702與p基底306之間的第二介面可設置於STI結構402E下方。如此一來，NDD 702可使其頂部表面的第一部分703A插入於STI結構402D與402E之間、使所述頂部表面的第二部分703B相對於第一部分703A而設置於STI結構402D的相對側。NDD 702的底部表面可與DPW 502的頂部表面接觸。NDD 702可具有濃度為約1012每平方微米至約1013每平方微米的n型摻雜劑(例如磷)。
與圖1所示操作114對應，圖8是根據各種實施例的包括數個第二中阱802A、802B、802C及802D的半導體裝置200的剖視圖。第二中阱802A至802D形成於NBL 302上方且以p型進行摻雜(在下文中分別為「PDD 802A」、「PDD 802B」、「PDD 802C」及「PDD 802D」)。此類PDD 802A至802D有時可被統稱為「PDD 802」。
在一些實施例中，PDD 802A與PDD 802D可被共同形成為環結構(當自頂部觀察時)。舉例而言，在圖8所示剖視圖中，PDD 802A形成於STI結構402A至402B之間，且PDD 802D形成於STI結構402G至402H之間。相似地，PDD 802B與PDD 802C可被共同形成為另一環結構(當自頂部觀察時)。舉例而言，在圖8所示剖視圖中，PDD 802B形成於STI結構402C與NDD 702的一個側壁之間，且PDD 802C形成於STI結構402E至402F之間。可藉由各種離子植入製程形成PDD 802。舉例而言，在使用設置於工件之上的圖案化罩幕層的情況下，對p基底306執行至少一個離子植入製程。PDD 802可具有濃度為約1012每平方微米的p型摻雜劑(例如硼)。
與圖1所示操作116對應，圖9是根據各種實施例的包括數個第一淺阱902A、902B及902C的半導體裝置200的剖視圖。第一淺阱902A至902C分別形成於BCDNW 602、NDD 702及BCDNW602中且以n型進行摻雜(在下文中分別為「SH_N 902A」、「SH_N 902B」及「SH_N 902C」)。此類SH_N 902A至902C有時可被統稱為「SH_N 902」。
在一些實施例中，SH_N 902A與SH_N 902C可被共同形成為環結構(當自頂部觀察時)。舉例而言，在圖9所示剖視圖中，SH_N 902A形成於STI結構402B至402C之間，且SH_N 902C形成於STI結構402F至402G之間。SH_N 902B形成於NDD 702中以及STI結構402D與402E之間。可藉由各種離子植入製程形 成SH_N 902。舉例而言，在使用設置於工件上的圖案化罩幕層的情況下，分別對BCDNW 602及NDD 702執行至少一個離子植入製程，以形成SH_N 902。SH_N 902可具有濃度為約1013每平方微米的n型摻雜劑(例如磷)。
與圖1所示操作118對應，圖10是根據各種實施例的包括數個第二淺阱1002A、1002B、1002C及1002D的半導體裝置200的剖視圖。第二淺阱1002A至1002D分別形成於PDD 802A、PDD 802B、PDD 802C及PDD 802D中且以p型進行摻雜(在下文中分別為「SH_P 1002A」、「SH_P 1002B」、「SH_P 1002C」及「SH_P 1002D」)。此類SH_P 1002A至1002D有時可被統稱為「SH_P 1002」。
在一些實施例中，SH_P 1002A與SH_P 1002D可被共同形成為環結構(當自頂部觀察時)。舉例而言，在圖10所示剖視圖中，SH_P 1002A形成於STI結構402A至402B之間，且SH_P 1002D形成於STI結構402G至402H之間。相似地，SH_P 1002B與SH_P 1002C可被共同形成為另一環結構(當自頂部觀察時)。舉例而言，在圖10所示剖視圖中，SH_P 1002B形成於STI結構402C與NDD 702的一個側壁之間，且SH_P 1002C形成於STI結構402E至402F之間。可藉由各種離子植入製程形成SH_P 1002。舉例而言，在使用設置於工件上的圖案化罩幕層的情況下，分別對PDD 802A至802D執行至少一個離子植入製程，以形成SH_P 1002。SH_P 1002可具有濃度為約1013每平方微米的p型摻雜劑 (例如硼)。
與圖1所示操作120對應，圖11是根據各種實施例的包括閘極結構1102的半導體裝置200的剖視圖。
如圖11(及以下各圖)的例示性實例中所示，閘極結構1102設置於NDD 702與SH_P 1002B之間的介面之上。然而，應理解，閘極結構1102的位置可在側向上偏移，只要閘極結構1102與STI結構402D以非零距離隔開即可(此使得頂部表面的部分703B被局部暴露出)。頂部表面的此種暴露部分703B會等效地減小STI結構402D的寬度，此可有利地降低半導體裝置200的傳導/通道電阻(Ron)。因此，由半導體裝置200實施的功率電晶體可具有更高的傳導電流(有時被稱為Idlin或Ion)。此外，頂部表面的暴露部分703B使得在其上形成一或多個場板，進而使得將功率電晶體的崩潰電壓維持於實質上高的位準(例如，高於約20伏特)且有利地降低功率電晶體的耦合電容(例如，Cgd)，此將在以下進行進一步詳細論述。
在一些實施例中，閘極結構1102包括閘極介電層1104、閘極導電層1106及沿著閘極介電層1104與閘極導電層1106的共同側壁延伸的多個閘極間隔件1108。
閘極介電層1104可由不同的高介電常數(high-k)介電材料或相似的高介電常數介電材料形成。實例性高介電常數介電材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽以及其組合。閘極介電層1104可包括多種高介電常數介電材 料的堆疊。可使用任何合適的方法(包括例如分子束沈積(molecular beam deposition，MBD)、原子層沈積(atomic layer deposition，ALD)、電漿增強型CVD(plasma-enhanced CVD，PECVD)及類似方法)來沈積閘極介電層1104。在一些實施例中，可選地，閘極介電層1104可包括實質上薄的氧化物(例如，SiOx)層，其可為形成於基底306的表面上的自然氧化物層。
閘極導電層1106可包含藉由CVD、物理氣相沈積(physical vapor deposition，PVD)、ALD、鍍覆及其他適當製程形成的經摻雜多晶矽(polycrystalline silicon)(或複晶矽(polysilicon))或非摻雜多晶矽(或複晶矽)。作為另外一種選擇，閘極導電層1106可包括多個金屬層的堆疊。舉例而言，金屬層可為p型功函數層、n型功函數層、其多層或其組合。功函數層亦可被稱為功函數金屬。實例性p型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合適的p型功函數材料或其組合。實例性n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。
舉例而言，多個閘極間隔件1108可各自包含介電材料(例如氧化矽)。作為另外一種選擇，多個閘極間隔件1108可各自可選地包含氮化矽、碳化矽、氮氧化矽或其組合。儘管在圖11(及以下各圖)所示的實例中，多個閘極間隔件各自被示出為具有單個層，然而應理解，多個閘極間隔件1108可在保持處於本揭 露的範圍內的同時各自被實施為多層式結構。可藉由沈積及蝕刻(非等向性蝕刻技術)來形成多個閘極間隔件1108。
與圖1所示操作122對應，圖12是根據各種實施例的包括數個接觸區1202A、1202B、1202C、1202D、1202E、1202F、1202G及1202H的半導體裝置200的剖視圖。
在一些實施例中，接觸區1202A、1202B、1202C、1202D、1202E、1202F、1202G及1202H分別設置於SH_P 1002A、SH_N 902A、SH_P 1002B、SH_P 1002B、SH_N 902B、SH_P 1002C、SH_N 902C及SH_P 1002D中。此外，接觸區1202A、1202C、1202F及1202H可具有約1018每平方微米的升高濃度的p型摻雜劑(例如硼)，且接觸區1202B、1202D、1202E及1202G可具有約1018每平方微米的升高濃度的n型摻雜劑(例如磷)。因此，接觸區1202A、1202C、1202F及1202H有時可被稱為「p+區」，且接觸區1202B、1202D、1202E及1202G有時可被稱為「n+區」。
在一些實施例中，在閘極結構1102以可操作方式用作半導體裝置200(例如，功率電晶體)的閘極(端子)的情況下，接觸區1202D及1202E可分別以可操作方式用作功率電晶體200的源極(端子)及汲極(端子)。如圖所示，汲極端子1202E被推動得較源極端子1202D更遠離閘極結構1102，進而使得漂移區702能夠維持實質上高的崩潰電壓。此外，在一些實施例中，接觸區1202C與1202F可形成用於功率電晶體200的第一防護環(例如，第一環結構)，且接觸區1202B與1202G可形成用於功率電晶體 200的第二防護環(例如，第二環結構)。作為實例，第一防護環(接觸區1202C連同接觸區1202F)及第二防護環(接觸區1202B連同接觸區1202G)可等效地形成NPN寄生電晶體，所述NPN寄生電晶體在PDD 802C與BCDNW 602之間的介面處以及在NBL 302與DPW 502之間的介面處防止洩漏電流。再此外，接觸區1202A與1202H可被形成為電性耦合至基底(例如，p基底306)的又一環結構。
與圖1所示操作124對應，圖13是根據各種實施例的包括光阻保護氧化物(resist protective oxide，RPO)層1302的半導體裝置200的剖視圖。
如圖所示，RPO層1302可被形成為上覆於閘極結構1102的一部分上、沿著閘極結構1102的側壁延伸、上覆於頂部表面的部分703B上且上覆於STI結構402D的一部分上。RPO層1302可在後續的自對準矽化物製程(salicide process)期間用作矽化物阻障層。可首先將RPO層1302形成為毯覆層。接下來，可對所述毯覆層進行圖案化以具有如圖所示的輪廓(例如，在不形成矽化物層的位置)。RPO層1302一般由氧化矽形成。在一些實施例中，用於形成RPO層1302的氧化矽可具有較填充於STI結構402中的氧化物大的孔隙率。作為另外一種選擇，RPO層1302可包含選自由以下組成的群組的介電材料：氮化矽、氮氧化矽、經氧摻雜的氮化矽、氮氧化物及其組合。
隨著RPO層1302的形成，在漂移區702之上可存在氧 化物(或介電質)厚度的梯度。舉例而言，在STI結構402D具有最厚的氧化物厚度且閘極介電層1104具有最薄的氧化物厚度的情況下，RPO層1302所具有的厚度可介於所述兩個厚度之間。如此一來，可使漂移區702內的電場進一步平滑，此可有利地增大或維持半導體裝置200的最初的高崩潰電壓。
與圖1所示操作126對應，圖14是根據各種實施例的包括數個(接觸)場板1402的半導體裝置200的剖視圖。
在一些實施例中，多個場板1402亦可使漂移區702中的電場分佈平滑，且因此進一步增大或維持功率電晶體200的最初的高崩潰電壓(例如，高於約20伏特)。如圖14的剖視圖中所示，多個場板1402形成於RPO層1302上方。舉例而言，多個場板1402中的一些場板1402可形成於頂部表面的未被閘極結構1102上覆的部分703B之上，而多個場板1402中的一些場板1402可形成於STI結構402D之上。多個場板1402可各自被形成為在垂直方向上自RPO層1302延伸的導電(例如，金屬)結構。舉例而言，場板1402可包含選自由以下組成的群組的金屬/金屬材料：鎢、銅、鋁、鈷、鈦、鉭、氮化鈦、氮化鉭及其組合。此外，當自頂部觀察時，多個場板1402可形成一維陣列或二維陣列。舉例而言，多個場板1402可沿著單個側向方向排列。在另一實例中，多個場板1402可跨多個列及多個行排列(即，跨越至少兩個側向方向)。
與圖1所示操作128對應，圖15是根據各種實施例的 包括數個接觸件1502A、1502B、1502C、1502D及1502E的半導體裝置200的剖視圖。
接觸件1502A、1502B、1502C、1502D及1502E可被形成為將接觸區1202A、接觸區1202B、接觸區1202C連同接觸區1202D、閘極結構1102及接觸區1202E分別電性連接至對應的導電特徵。因此，連接至源極、閘極及汲極的接觸件1502C、1502D及1502E有時可被分別被稱為「源極接觸件1502C」、「閘極接觸件1502D」及「汲極接觸件1502E」。如上所述，接觸區1202C與1202F可被形成為環結構，使得接觸件1502C亦可電性連接至接觸區1202F。相似地，除接觸區1202B之外，接觸件1502B亦可電性連接至接觸區1202G，且除接觸區1202H之外，接觸件1502A亦可電性連接至接觸區1202A。在一些實施例中，接觸件1502A至1502E中的每一者可被形成為由導電(例如，金屬)材料(例如(舉例而言)鎢、銅、鋁、鈷或其組合)形成的通孔結構。
與圖1所示操作130對應，圖16是根據各種實施例的包括數條導電線(例如，導電線1602)的半導體裝置200的剖視圖。
在一些實施例中，在形成各種裝置特徵(例如，閘極結構、接觸區、深阱/中阱/淺阱等)(通常被稱為前端製程(front-end-of-line，FEOL)網絡的一部分)時，半導體裝置200可更包括在FEOL網絡之上形成的數個金屬化層(通常被稱為後端製程(back-end-of-line，BEOL)網絡)。多個金屬化層中的每 一者包含介電材料(例如，氧化矽或其他低介電常數(low-k)介電材料)，其中形成有數條導電線及數個通孔結構(例如，二者皆包含金屬材料)。如圖16中所示，導電線1602可形成於多個金屬化層中的最底部金屬化層中。導電線1602可電性連接至多個場板1402。
與圖1所示操作132對應，圖17是根據各種實施例的其中多個場板1402電性耦合至閘極接觸件1502D的半導體裝置200的剖視圖，且圖18是根據各種實施例的其中多個場板1402電性耦合至源極接觸件1502C的半導體裝置200的剖視圖。
藉由將多個場板1402電性耦合至閘極接觸件1502D(圖17)或源極接觸件1502C(圖18)，閘極結構與汲極區之間耦合的電容(Cgd)可被進一步拖至更低的值(例如，低約25%)，此可有利地改善半導體裝置200在高頻率範圍內(例如，在百萬赫的範圍內)的效能。在一些實施例中，多個場板與一或多個其他接觸件/端子之間的耦合可藉由BEOL網絡中的數條導電線及數個通孔結構(例如，導電線1602及各種其他導電特徵)來達成。儘管圖17至圖18分別示出將多個場板1402耦合至閘極接觸件1502D及源極接觸件1502C，然而應理解，多個場板1402可在保持處於本揭露的範圍內的同時耦合至其他接觸件。舉例而言，多個場板1402可電性耦合至接觸件1502A(進而耦合至第一防護環)或接觸件1502B(進而耦合至第二防護環)。
在本揭露的一個態樣中，揭露一種半導體裝置。所述半 導體裝置包括半導體基底。所述半導體裝置包括位於所述半導體基底的表面附近的第一導電類型的第一阱。所述半導體裝置包括位於所述半導體基底的所述表面附近的第二導電類型的第二阱，所述第一阱與所述第二阱彼此隔開。所述半導體裝置包括電晶體，所述電晶體包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述半導體基底的所述表面附近且至少藉由所述第二導電類型的第三阱的部分而與所述第二源極/汲極區隔開。所述半導體裝置包括隔離結構，所述隔離結構形成於所述半導體基底的所述表面附近且進一步將所述第二源極/汲極區與所述閘極結構隔開。所述半導體裝置包括多個場板，所述多個場板形成於所述第三阱的所述部分或所述隔離結構中的至少一者上方。在實施例中，所述隔離結構包含選自由以下組成的群組的材料：氧化矽、氧化鉿、未經摻雜的矽酸鹽玻璃及其組合。在實施例中，所述多個場板各自由金屬材料形成。在實施例中，當自頂部觀察時，所述多個場板被形成為陣列。在實施例中，所述半導體裝置更包括：光阻保護氧化物層，上覆於所述閘極結構的部分上、沿著所述閘極結構的一個側壁延伸且上覆於所述第三阱的所述部分及所述隔離結構的部分上；以及導電線，形成於金屬化層中。在實施例中，所述多個場板各自自所述光阻保護氧化物層延伸至所述導電線。在實施例中，所述多個場板各自自所述光阻保護氧化物層的部分延伸至所述導電線，所述光阻保護氧化物層設置於所述第三阱的 所述部分或所述隔離結構的所述部分上方。在實施例中，所述多個場板電性耦合至所述閘極結構。在實施例中，所述多個場板電性耦合至所述第一源極/汲極區。在實施例中，所述閘極結構以非零距離與所述隔離結構在側向上隔開。
在本揭露的另一態樣中，揭露一種半導體裝置。所述半導體裝置包括半導體基底。所述半導體裝置包括形成於所述半導體基底的表面附近的第一導電類型的第一阱。所述半導體裝置包括形成於所述半導體基底的所述表面附近的第二導電類型的第二阱，所述第一阱與所述第二阱彼此隔開。所述半導體裝置包括形成於所述半導體基底的所述表面附近的所述第二導電類型的第三阱，所述第三阱包括所述第二阱且與所述第一阱鄰接。所述半導體裝置包括隔離結構，所述隔離結構形成於所述半導體基底的所述表面附近以及所述第三阱與所述第二阱的介面之間。所述半導體裝置包括高電壓電晶體，所述高電壓電晶體包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述第一阱及所述第三阱上方。所述半導體裝置包括多個場板，所述多個場板電性耦合至所述第一源極/汲極區或所述閘極結構中的一者。在實施例中，所述隔離結構藉由所述第三阱的部分而與所述閘極結構在側向上隔開。在實施例中，所述多個場板形成於所述第三阱的所述部分或所述隔離結構的部分中的至少一者上方。在實施例中，所述隔離結構包含選自由以下組成的群組的材料：氧化矽、氧化鉿、 未經摻雜的矽酸鹽玻璃及其組合。在實施例中，所述多個場板各自由金屬材料形成。在實施例中，當自頂部觀察時，所述多個場板被形成為陣列。在實施例中，所述半導體裝置更包括：光阻保護氧化物層，上覆於所述閘極結構的部分上、沿著所述閘極結構的一個側壁延伸、上覆於所述第三阱的在側向上插入於所述閘極結構與所述隔離結構之間的部分上、且上覆於所述隔離結構的部分上；以及導電線，形成於金屬化層中。在實施例中，所述多個場板各自在垂直方向上自所述光阻保護氧化物層延伸至所述導電線。
在本揭露的又一態樣中，揭露一種用於製作半導體裝置的方法。所述方法包括沿著半導體基底的表面形成淺溝渠隔離(STI)結構。所述方法包括在所述半導體基底中形成具有第一導電類型的第一阱，所述第一阱包括所述STI結構。所述方法包括形成與所述第一阱鄰接的具有第二導電類型的第二阱。所述方法包括在所述第一阱中形成具有所述第一導電類型的第三阱，所述第二阱藉由所述第一阱的第一部分而與所述STI結構隔開，且所述第三阱與所述STI結構鄰接。所述方法包括在所述第二阱中形成源極區。所述方法包括在所述第三阱中形成汲極區。所述方法包括形成至少上覆於所述第一阱的第二部分上的閘極結構，所述第一部分更包括在側向上位於所述第二部分與所述STI結構之間的第三部分。所述方法包括在所述第一阱的所述第三部分或所述STI結構中的至少一者之上形成多個場板。在實施例中，所述用於 製作半導體裝置的方法更包括將所述多個場板電性耦合至所述源極區或所述閘極結構中的一者。
如本文中所使用的用語「約」及「近似」大體而言意指所述值的加10%或減10%。舉例而言，約0.5將包括0.45及0.55，約10將包括9至11，約1000將包括900至1100。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
200:半導體裝置/功率電晶體
302:第一深阱/n隱埋層(NBL)
306:p基底/基底
402A、402B、402C、402D、402E、402F、402G、402H:隔離結構
/淺溝渠隔離(STI)結構
502:第二深阱/深p阱(DPW)
602:第一中阱/BCDNW
702:阱/NDD/漂移區
802A、802B、802C、802D:第二中阱/PDD
902A、902B、902C:第一淺阱/SH_N
1002A、1002B、1002C、1002D:第二淺阱/SH_P
1202A、1202B、1202C、1202F、1202G、1202H:接觸區
1202D:源極端子/接觸區
1202E:汲極端子/接觸區
1302:光阻保護氧化物(RPO)層
1402:場板
1502A、1502B:接觸件
1502C:源極接觸件/接觸件
1502D:閘極接觸件/接觸件
1502E:汲極接觸件/接觸件
1602:導電線

Claims (10)

  1. 一種半導體裝置，包括：半導體基底；第一導電類型的第一阱，位於所述半導體基底的表面附近；第二導電類型的第二阱，位於所述半導體基底的所述表面附近，所述第一阱與所述第二阱彼此隔開；電晶體，包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述半導體基底的所述表面附近且至少藉由所述第二導電類型的第三阱的部分而與所述第二源極/汲極區隔開；隔離結構，形成於所述半導體基底的所述表面附近且進一步將所述第二源極/汲極區與所述閘極結構隔開；以及多個場板，形成於所述第三阱的所述部分或所述隔離結構中的至少一者上方。
  2. 如請求項1所述的半導體裝置，其中所述隔離結構包含選自由以下組成的群組的材料：氧化矽、氧化鉿、未經摻雜的矽酸鹽玻璃及其組合。
  3. 如請求項1所述的半導體裝置，其中所述多個場板各自由金屬材料形成。
  4. 如請求項1所述的半導體裝置，其中，當自頂部觀察時，所述多個場板被形成為陣列。
  5. 如請求項1所述的半導體裝置，其中所述閘極結構 以非零距離與所述隔離結構在側向上隔開。
  6. 一種半導體裝置，包括：半導體基底；第一導電類型的第一阱，形成於所述半導體基底的表面附近；第二導電類型的第二阱，形成於所述半導體基底的所述表面附近，所述第一阱與所述第二阱彼此隔開；所述第二導電類型的第三阱，形成於所述半導體基底的所述表面附近，所述第三阱包括所述第二阱且與所述第一阱鄰接；隔離結構，形成於所述半導體基底的所述表面附近以及所述第三阱與所述第二阱的介面之間；高電壓電晶體，包括：(i)第一源極/汲極區，形成於所述第一阱中；(ii)第二源極/汲極區，形成於所述第二阱中；以及(iii)閘極結構，形成於所述第一阱及所述第三阱上方；以及多個場板，電性耦合至所述第一源極/汲極區或所述閘極結構中的一者。
  7. 如請求項6所述的半導體裝置，其中所述隔離結構藉由所述第三阱的部分而與所述閘極結構在側向上隔開。
  8. 如請求項6所述的半導體裝置，更包括：光阻保護氧化物層，上覆於所述閘極結構的部分上、沿著所述閘極結構的一個側壁延伸、上覆於所述第三阱的在側向上插入於所述閘極結構與所述隔離結構之間的部分上、且上覆於所述隔離結構的部分上；以及 導電線，形成於金屬化層中。
  9. 一種用於製作半導體裝置的方法，包括：沿著半導體基底的表面形成淺溝渠隔離(STI)結構；在所述半導體基底中形成具有第一導電類型的第一阱，所述第一阱包括所述淺溝渠隔離結構；形成與所述第一阱鄰接的具有第二導電類型的第二阱；在所述第一阱中形成具有所述第一導電類型的第三阱，所述第二阱藉由所述第一阱的第一部分而與所述淺溝渠隔離結構隔開，且所述第三阱與所述淺溝渠隔離結構鄰接；在所述第二阱中形成源極區；在所述第三阱中形成汲極區；形成至少上覆於所述第一阱的第二部分上的閘極結構，所述第一部分更包括在側向上位於所述第二部分與所述淺溝渠隔離結構之間的第三部分；以及在所述第一阱的所述第三部分或所述淺溝渠隔離結構中的至少一者之上形成多個場板。
  10. 如請求項9所述的用於製作半導體裝置的方法，更包括將所述多個場板電性耦合至所述源極區或所述閘極結構中的一者。
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