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TWI878820B - 薄膜電晶體、薄膜電晶體陣列基板及薄膜電晶體製作方法 - Google Patents

薄膜電晶體、薄膜電晶體陣列基板及薄膜電晶體製作方法 Download PDF

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TWI878820B
TWI878820B TW112108489A TW112108489A TWI878820B TW I878820 B TWI878820 B TW I878820B TW 112108489 A TW112108489 A TW 112108489A TW 112108489 A TW112108489 A TW 112108489A TW I878820 B TWI878820 B TW I878820B
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黃展寬
谷團飛
張登凱
李泰興
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大陸商深超光電(深圳)有限公司
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Abstract

本申請提供一種薄膜電晶體,包括:閘極;絕緣層,設置於所述閘極的一側;以及有源層,設置於所述絕緣層遠離所述閘極的一側;其中,所述有源層包括退火層以及非晶矽層,所述退火層設置於所述絕緣層遠離所述閘極的一側,所述非晶矽層設置於所述退火層遠離所述絕緣層的一側,所述退火層為非晶矽材料藉由準分子雷射退火製成。本申請還提供一種薄膜電晶體陣列基板及一種薄膜電晶體製作方法。

Description

薄膜電晶體、薄膜電晶體陣列基板及薄膜電晶體製作方法
本申請涉及半導體領域,尤其涉及一種薄膜電晶體、一種薄膜電晶體陣列基板以及一種薄膜電晶體製作方法。
習知的一種薄膜電晶體,其有源層僅包括非晶矽(a-Si)材料,使得薄膜電晶體的遷移率僅為0.2-0.5cm 2/V*S,導致薄膜電晶體應用於如顯示面板等產品上時,受限於較低的遷移率,導致充放電的速度較慢,進而影響產品的回應速度。
本申請第一方面提供一種薄膜電晶體,包括: 閘極; 絕緣層,設置於所述閘極的一側;以及 有源層,設置於所述絕緣層遠離所述閘極的一側; 其中,所述有源層包括退火層以及非晶矽層,所述退火層設置於所述絕緣層遠離所述閘極的一側,所述非晶矽層設置於所述退火層遠離所述絕緣層的一側,所述退火層為非晶矽材料藉由準分子雷射退火製成。
本申請實施例提供的薄膜電晶體,藉由設置有源層包括有準分子雷射退火製程形成的退火層,可以將非晶矽材料進行轉化,從而提升薄膜電晶體的遷移率。
在一實施例中,所述退火層的材料為微晶矽或多晶矽的其中一種。
在一實施例中,所述有源層還包括n+型氫化非晶矽層,所述n+型氫化非晶矽層設置於所述非晶矽層遠離所述退火層的一側。
本申請第二方面提供一種薄膜電晶體陣列基板,其包括: 基板;以及 上述的薄膜電晶體,複數所述薄膜電晶體陣列排布在所述基板上。
本申請實施例提供的薄膜電晶體陣列基板,藉由設置上述具有較高遷移率的薄膜電晶體,可以提高薄膜電晶體陣列基板整體的回應速度,進而提高薄膜電晶體陣列基板的性能。
本申請協力廠商面提供一種薄膜電晶體製作方法,其包括: 形成閘極,並在所述閘極的一側形成絕緣層; 在所述絕緣層遠離所述閘極的一側形成退火層; 在所述退火層遠離所述絕緣層的一側形成非晶矽層; 其中,在所述絕緣層遠離所述閘極的一側形成退火層包括:設置非晶矽材料,並對所述非晶矽材料進行準分子雷射退火。
本申請實施例提供的薄膜電晶體製作方法,藉由設置退火層,可以將非晶矽材料進行轉化,從而提高薄膜電晶體的遷移率。
在一實施例中,在所述絕緣層遠離所述閘極的一側形成退火層包括:確定所述準分子雷射退火的最佳能量密度。
在一實施例中,所述確定最佳能量密度包括:在進行準分子雷射退火的同時,調整所述雷射的能量密度,並確認所述薄膜電晶體是否發生氫爆,若未發生氫爆,則所述雷射的能量密度為最佳能量密度。
在一實施例中,所述確定最佳能量密度還包括:在進行準分子雷射退火之後,獲取所述退火層的晶粒圖像,若所述晶粒的尺寸在100-180nm,則所述雷射的能量密度為最佳能量密度。
在一實施例中,對所述非晶矽材料進行準分子雷射退火包括:將所述非晶矽材料轉換為微晶矽材料或多晶矽材料。
在一實施例中,在所述退火層遠離所述絕緣層的一側形成非晶矽層之後,還包括:在所述非晶矽層遠離所述絕緣層的一側形成n+型氫化非晶矽層。
下面將結合本申請實施例中的附圖,對本申請實施例中的技術方案進行清楚、完整地描述,顯然,所描述的實施例是本申請的一部分實施例,而不是全部的實施例。
除非另有定義,本申請所使用的所有的技術和科學術語與屬於本申請的技術領域的技術人員通常理解的含義相同。在本申請的說明書中所使用的術語只是為了描述具體的實施例的目的,不是旨在於限制本申請。
為能進一步闡述本發明達成預定目的所採取的技術手段及功效,以下結合附圖及較佳實施方式,對本申請作出如下詳細說明。
本申請實施例提供一種薄膜電晶體,請參閱圖1,薄膜電晶體100包括閘極10、絕緣層30以及有源層50。其中,絕緣層30設置於閘極10的一側,有源層50設置於絕緣層30遠離閘極10的一側,絕緣層30將有源層50和閘極10絕緣間隔。有源層50包括退火層51以及非晶矽層53,退火層51設置於絕緣層30上,非晶矽層53設置於退火層51遠離絕緣層30的一側,退火層51為非晶矽材料藉由準分子雷射退火製成。
具體來說,有源層50包括依次層疊設置的退火層51以及非晶矽層53,退火層51的材料為微晶矽或多晶矽的其中一種,當對閘極10施加電壓時,有源層50中的載流子發生遷移,使得有源層50可以實現橫嚮導通。其中,相較於非晶矽材料,微晶矽或多晶矽中晶粒的排列更加有序,故載流子的遷移效率相對較高,但吸收係數較低,在退火層51與非晶矽層53搭配後,可以形成超級非晶矽結構,從而實現整體遷移效率的提升。
在本實施例中,薄膜電晶體100還包括源極71和漏極73,源極71和漏極73均設置於有源層50遠離絕緣層30的一側,源極71與漏極73間隔設置。
在本實施例中,有源層50還包括n+型氫化非晶矽層55(n+a-Si:H),n+型氫化非晶矽層55設置於非晶矽層53遠離退火層51的一側。n+型氫化非晶矽層55用於分別與源極71及漏極73進行歐姆接觸,以便於電流的輸入和輸出。具體來說,由於金屬材料與非晶矽材料接觸時,會形成勢壘層,導致電子不容易穿過,但藉由設置n+型氫化非晶矽層55,也即摻雜了離子的非晶矽時,電子可藉由隧道效應穿過勢壘層,從而形成低阻值的歐姆接觸。
在本實施例中,n+型氫化非晶矽層55對應源極71與漏極73之間的間隔位置同樣存在使得非晶矽層53暴露的間隔,避免源極71與漏極73之間短路。
在本實施例中,閘極10為金屬材料,如鉬、鋁、鈦、銅等金屬或鉬鋁合金、鈦銅合金等合金材料。閘極10用於接收外部電壓,以控制薄膜電晶體100的通斷。絕緣層30可以為SiOx、SiNx或者SiOx與SiNx的交替疊加,本申請對此不做限制。源極71與漏極73同樣為如鉬、鋁、鈦、銅等金屬材料或鉬鋁合金、鈦銅合金等合金材料。
在本實施例中,薄膜電晶體100還包括膜層90,膜層90設置於源極71和漏極73遠離有源層50的一側。具體來說,膜層90可以為絕緣層、平坦化層或者保護層等其他功能性結構的其中一種或組合,本申請對此不做限制。
在本實施例中,退火層51為非晶矽材料藉由準分子雷射退火(Excimer Laser Annealing,ELA)工藝轉化而成。具體來說,藉由使用準分子雷射加熱非晶矽材料,可以使非晶矽轉變為微晶矽或多晶矽,在進行ELA製程的過程中,根據環境和設備的不同,非晶矽可以轉換為微晶矽或者多晶矽的其中一種,其中,在準分子雷射在某些能量密度下具有最好的轉換效果(也即,能夠實現較高的轉化效率,且減少雜質的產生),該等能量密度的範圍被稱為最佳能量密度(optimum energy density,OED)。
圖2示例性的給出了一習知的薄膜電晶體的遷移率與本申請實施例的薄膜電晶體100在不同的OED下的遷移率。在該習知的薄膜電晶體中,有源層不包括退火層時(即不含微晶層時),薄膜電晶體的遷移率為0.4cm 2/V*S。在OED1的情況下,薄膜電晶體100的遷移率為6.4cm 2/V*S;在OED2的情況下,薄膜電晶體100的遷移率為10.6cm 2/V*S。
由此可見,本申請實施例提供的薄膜電晶體100,藉由設置退火層51由非晶矽材料藉由ELA製程轉化成微晶矽或多晶矽而成,可以提高薄膜電晶體100整體的遷移率,相較於只有非晶矽層的薄膜電晶體,遷移率可以提高十倍以上。
本申請實施例還提供一種薄膜電晶體陣列基板,請參閱圖3,薄膜電晶體陣列基板200包括至少表面絕緣的基板210以及形成在基板210的絕緣的表面上的複數薄膜電晶體100,其中,複數薄膜電晶體100陣列排列在基板210上。每一薄膜電晶體100可以藉由多條電路走線進行連接(圖未示),使得陣列排列的複數薄膜電晶體100可以藉由逐行掃描的方式進行設置。
在本實施例中,舉例來說,薄膜電晶體陣列基板200可以為一液晶顯示面板的陣列基板,薄膜電晶體陣列基板200的每一薄膜電晶體100的漏極73與一畫素電極連接,用於控制對應的部分液晶層中液晶的偏轉,從而實現對光線的調製,進而可以搭配背光板和彩色濾光層實現圖像顯示。
在其他實施例中,距離來說,薄膜電晶體陣列基板200還可以為一自發光顯示面板的陣列基板,也即每一薄膜電晶體100分別與一發光二極體電連接,從而直接控制發光二極體發光,進而實現圖像顯示。
在本實施例中,藉由對薄膜電晶體100通電,可以調製光線的強度,而薄膜電晶體100的遷移率決定了調製的速度,基板210上同一行的薄膜電晶體100的數量越多,逐行掃描的速度越慢,在刷新率固定的情況下,薄膜電晶體100的遷移率決定了一行上薄膜電晶體100的最大數量,也即顯示面板的解析度;在解析度固定的情況下,薄膜電晶體100的遷移率決定了顯示面板的最大刷新率。
本申請實施例提供的薄膜電晶體陣列基板200,藉由採用具有較高遷移率的薄膜電晶體100,可以使薄膜電晶體陣列基板200具有較高的刷新率和較高的解析度,從而提升顯示效果。
本申請實施例還提供一種薄膜電晶體製造方法,用於製造上述薄膜電晶體100,請參閱圖4,其包括: 步驟S1:形成閘極,並在所述閘極的一側形成絕緣層; 步驟S2:在所述絕緣層遠離所述閘極的一側形成退火層; 步驟S3:在所述退火層遠離所述絕緣層的一側形成非晶矽層。
在本實施例中,步驟S1包括在一基板(圖未示)的絕緣表面上形成所述閘極。
在本實施例中,請參閱圖5,步驟S2包括:在絕緣層30遠離閘極10的一側形成非晶矽膜52,並對非晶矽膜52進行準分子雷射退火製程。
在本實施例中,步驟S2為:將非晶矽膜52轉換為微晶矽或者多晶矽從而獲得所述退火層51。具體來說,微晶矽或多晶矽均由非晶矽在高溫下轉化而成,區別在於ELA製程中雷射能量密度的不同,微晶矽或多晶矽相較於非晶矽均具有較高的遷移率,有利於提高薄膜電晶體100整體的遷移率。
在本實施例中,步驟S2還包括:確定ELA製程的最佳能量密度。具體來說,每一次對非晶矽膜52進行轉化時,由於設備本身存在誤差,故均需要重新確定雷射的最佳能量密度,從而實現較好的轉化效果,保證最終形成的薄膜電晶體100具有較高的遷移率。
在本實施例中,確定ELA製程的OED包括:在進行ELA的同時,調整雷射的能量密度,並確認是否發生氫爆,若未發生氫爆,則雷射的能量密度為最佳能量密度。具體來說,在使用雷射對非晶矽膜52進行加熱時,會混有一定的氫元素,此時若能量密度並非最佳能量密度,則會發生氫爆。判斷是否發生氫爆可以藉由觀察非晶矽膜52的顏色來判斷,在未發生氫爆的情況下,非晶矽膜52通常為淡藍色,而發生氫爆的部位會發生變色成棕色或其他顏色。藉由對非晶矽膜52進行照射,可以較為直觀的觀察到是否發生氫爆。
在本實施例中,請參閱圖6,確定ELA製程的OED還包括:在進行ELA之後,獲取退火層51上晶粒511的圖像,並測量晶粒511的尺寸,若晶粒511的尺寸在100-180nm,則雷射的能量密度為最佳能量密度。具體來說,ELA製程的目的是將不規則排列的非晶矽轉換為微晶矽或多晶矽,而微晶矽或多晶矽的晶粒511的尺寸通常在100-180nm之間,故藉由獲取晶粒511的圖像,可以直接判斷ELA製程是否處於最佳能量密度。其中,獲取晶粒511圖像可以藉由掃描電子顯微鏡(scanning electron microscope,SEM)或者原子力顯微鏡(Atomic Force Microscope,AFM)來獲取。
在本實施例中,確定ELA製程的OED,需要同時進行上述的確認是否發生氫爆以及測量晶粒511的尺寸,從而得到較為準確的OED。具體來說,藉由確認未發生氫爆得到的OED可能在範圍A內,藉由確認晶粒511的尺寸在100-180nm後得到的OED可能在範圍B內,範圍A與範圍B的交集即為更加準確的OED。
在本實施例中,請繼續參閱圖5,步驟S3之後,還包括:在非晶矽層53遠離絕緣層30的一側形成n+型氫化非晶矽層55。具體來說,n+型氫化非晶矽層55用於與金屬材料形成歐姆接觸,以便於電流的輸入和輸出。
在本實施例中,形成n+型氫化非晶矽層55之後,還包括:在氫化非晶矽層55遠離非晶矽層53的一側形成間隔設置的源極71和漏極73(圖未示),並蝕刻源極71和漏極73之間裸露的部分氫化非晶矽層55,從而形成溝道。
在本實施例中,非晶矽膜52與非晶矽層53均藉由化學氣相沉積形成。本實施例提供的薄膜電晶體製造方法可以同時製造複數薄膜電晶體100,從而直接形成薄膜電晶體100陣列。
本申請實施例提供的薄膜電晶體製造方法,藉由先設置非晶矽膜52,並將非晶矽膜52藉由ELA製程轉換為退火層51,再形成非晶矽層53,可以構成超級非晶矽結構,從而將薄膜電晶體100的遷移率提高十倍以上。使得薄膜電晶體100應用於顯示面板時,可以提高顯示面板的性能。
本領域具有通常知識者應當認識到,以上的實施方式僅是用來說明本發明,而並非用作為對本發明的限定,只要在本發明的實質精神範圍之內,對以上實施例所作的適當改變和變化都落在本發明要求保護的範圍之內。
100:薄膜電晶體 10:閘極 30:絕緣層 50:有源層 51:退火層 511:晶粒 52:非晶矽膜 53:非晶矽層 55:氫化非晶矽層 71:源極 73:漏極 90:膜層 200:薄膜電晶體陣列基板 210:基板 S1、S2、S3:步驟
圖1為本申請一實施例中薄膜電晶體的結構示意圖。
圖2為本申請一實施例的薄膜電晶體與習知技術的薄膜電晶體的遷移率對比圖。
圖3為本申請一實施例中薄膜電晶體陣列基板的結構示意圖。
圖4為本申請一實施例中薄膜電晶體製造方法的流程圖。
圖5為圖4中步驟S2到步驟S3的結構示意圖。
圖6為由本申請實施例的薄膜電晶體製造方法所製得的退火層的電鏡掃描圖。
100:薄膜電晶體 10:閘極 30:絕緣層 50:有源層 51:退火層 53:非晶矽層 55:氫化非晶矽層 71:源極 73:漏極 90:膜層

Claims (8)

  1. 一種薄膜電晶體,其改良在於,包括: 閘極; 絕緣層,設置於所述閘極的一側,所述絕緣層為SiOx、SiNx或者SiOx與SiNx的交替疊加;以及 有源層,設置於所述絕緣層遠離所述閘極的一側; 其中,所述有源層包括退火層以及非晶矽層,所述退火層設置於所述絕緣層遠離所述閘極的一側,所述非晶矽層設置於所述退火層遠離所述絕緣層的一側,所述退火層為非晶矽材料藉由準分子雷射退火製成; 其中,所述有源層還包括n+型氫化非晶矽層,所述n+型氫化非晶矽層設置於所述非晶矽層遠離所述退火層的一側。
  2. 如請求項1所述之薄膜電晶體,其中,所述退火層的材料為微晶矽或多晶矽的其中一種。
  3. 一種薄膜電晶體陣列基板,其改良在於,包括: 基板;以及 如請求項1至2中任意一項所述之薄膜電晶體,複數所述薄膜電晶體陣列排布在所述基板上。
  4. 一種薄膜電晶體製作方法,其改良在於,包括: 形成閘極,並在所述閘極的一側形成絕緣層; 在所述絕緣層遠離所述閘極的一側形成退火層; 在所述退火層遠離所述絕緣層的一側形成非晶矽層; 其中,在所述絕緣層遠離所述閘極的一側形成退火層包括:設置非晶矽膜,並對所述非晶矽膜進行準分子雷射退火製程,所述絕緣層為SiOx、SiNx或者SiOx與SiNx的交替疊加; 其中,在所述退火層遠離所述絕緣層的一側形成非晶矽層之後,還包括:在所述非晶矽層遠離所述絕緣層的一側形成n+型氫化非晶矽層。
  5. 如請求項4所述之薄膜電晶體製作方法,其中,在所述絕緣層遠離所述閘極的一側形成退火層包括:確定所述準分子雷射退火的最佳能量密度。
  6. 如請求項5所述之薄膜電晶體製作方法,其中,所述確定最佳能量密度包括:在進行準分子雷射退火的同時,調整所述雷射的能量密度,並確認是否發生氫爆,若未發生氫爆,則所述雷射的能量密度為最佳能量密度。
  7. 如請求項5所述之薄膜電晶體製作方法,其中,所述確定最佳能量密度還包括:在進行準分子雷射退火之後,獲取所述退火層的晶粒圖像,若所述晶粒的尺寸在100-180nm,則所述雷射的能量密度為最佳能量密度。
  8. 如請求項4所述之薄膜電晶體製作方法,其中,對所述非晶矽膜進行準分子雷射退火具體為:將所述非晶矽膜轉換為微晶矽或多晶矽。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200303616A (en) * 2002-02-22 2003-09-01 Nec Corp Channel-etch thin transistor
TW200514261A (en) * 2003-10-07 2005-04-16 Ind Tech Res Inst Method of forming poly-silicon thin film transistor
TW201100934A (en) * 2009-06-16 2011-01-01 Au Optronics Corp Thin film transistor array substrate, display panel, liquid crystal display apparatus and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785020B1 (ko) * 2006-06-09 2007-12-12 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법
US8878186B2 (en) * 2011-11-30 2014-11-04 Panasonic Corporation Semiconductor device and display apparatus
CN108028030A (zh) * 2015-09-10 2018-05-11 堺显示器制品株式会社 显示装置和显示装置的制造方法
HK1251814A1 (zh) * 2016-11-17 2019-03-29 華為技術有限公司 一种阵列基板及其制备方法、液晶显示面板
KR102678191B1 (ko) * 2019-12-20 2024-06-25 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200303616A (en) * 2002-02-22 2003-09-01 Nec Corp Channel-etch thin transistor
TW200514261A (en) * 2003-10-07 2005-04-16 Ind Tech Res Inst Method of forming poly-silicon thin film transistor
TW201100934A (en) * 2009-06-16 2011-01-01 Au Optronics Corp Thin film transistor array substrate, display panel, liquid crystal display apparatus and manufacturing method thereof

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