TWI878889B

TWI878889B - 半導體晶粒封裝件以及製造其的方法

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Publication number: TWI878889B
Application number: TW112118325A
Authority: TW
Inventors: 劉建宏; 學理莊; 黃國欽; 陳佑昇; 怡情王; 吳俞叡
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-03-31
Filing date: 2023-05-17
Publication date: 2025-04-01
Also published as: US20240332170A1; CN222653961U; TW202441724A

Abstract

本文描述的一些實施方式提供形成在半導體裝置的基底中的電感器裝置，半導體裝置包括積體電路裝置。電感器裝置可以使用包括在基底中的一個或多個導體層。此外，電感器裝置可以電耦合到積體電路裝置。通過在半導體裝置的基底中形成電感器裝置，可以在單個半導體裝置內形成包括電感器裝置和積體電路裝置的電路。

Description

半導體晶粒封裝件以及製造其的方法

本發明的實施例是有關於一種半導體晶粒封裝件以及製造其的方法。

可以使用各種半導體裝置封裝技術將一個或多個半導體晶粒合併到半導體晶粒封裝件中。在一些情況下，半導體晶粒可以堆疊在半導體晶粒封裝件中，以實現更小的半導體晶粒封裝件水平或橫向佔地面積和/或增加半導體晶粒封裝件的密度。可以執行半導體裝置封裝技術，以將多個半導體晶粒積體化到半導體晶粒封裝件中，半導體裝置封裝技術可以包括積體扇出(InFO)、封裝上封裝(PoP)、晶圓上晶片(CoW)、晶圓上晶圓(WoW)和/或基底上晶圓上晶片(CoWoS)，以及其他示例。

根據本揭露的一些實施例，半導體晶粒封裝件包括基底區，基底區包括第一側和與第一側相對的第二側。半導體晶粒封裝件包括內連線區，內連線區在基底區的第一側上方且包含至少一個金屬層。半導體晶粒封裝件包括重分佈區，重分佈區在基底區的第二側上方且包含至少一個導電層。半導體晶粒封裝件包括至少兩個通孔結構，兩個通孔結構穿過基底區連接重分佈區中的導電層和內連線區中的至少一個金屬層，其中至少兩個通孔結構、導電層和金屬層形成電感器。

根據本揭露的另一些實施例，半導體晶粒封裝件包括第一半導體晶粒，第一半導體晶粒包含基底區、在基底區上方的內連線區、穿過基底區的通孔結構以及包含形成在基底區中的一部分的電感器。半導體晶粒封裝件包括與第一半導體晶粒的內連線區接合的第二半導體晶粒。

根據本揭露的又一些實施例，製造半導體晶粒封裝件的方法包括通過半導體晶粒的矽基底的背側蝕刻兩個或更多個第一孔穴以暴露半導體晶粒的內連線區中的導電層。製造半導體晶粒封裝件的方法包括在兩個或更多個第一孔穴中沉積第一導電材料以形成連接至導電層的兩個或更多個背側矽通孔結構。製造半導體晶粒封裝件的方法包括在矽基底的背側上沉積重分佈區的一個或多個電介質重分佈層。製造半導體晶粒封裝件的方法包括通過一個或多個電介質重分佈層蝕刻兩個或更多個第二孔穴以暴露兩個或更多個背側矽通孔結構。製造半導體晶粒封裝件的方法包括沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴的並電耦合兩個或更多個背側矽通孔結構以形成電感器。

100:示例環境

102:沉積工具

104:曝光工具

106:顯影工具

108:蝕刻工具

110:平面化工具

112:電鍍工具

114:接合工具

116:晶圓/晶粒運輸工具

200:電壓調節器電路

202:電感器

204、204a、204b:電容

206:高側電晶體

208:低側電晶體

210:脈寬調製(PWM)電路

212:輸出端

214:電性接地端子

218:邏輯電路

222:開關裝置

224:磁芯

300:半導體晶粒封裝件

302:第一半導體晶粒

304:第二半導體晶粒

306:接合介面

308、312:裝置區

310、314:內連線區

316、320:基底

318、318a、318b:溝渠電容結構

322:積體電路裝置

324、332、340:介電層

326、328、334、342:金屬化層

330、336:接點

338:重分佈區

344:凸塊下金屬(UBM)層

346:導電端子

348:背側矽通孔(BTSV)結構

350:磁芯結構

352:螺線管電感器結構

354、354a、354b:電流

400、500、600、700:示例實施方式

402:孔穴

404:磁性層

502、504:分流結構

602、604:軸

352a、352b:部分

702:輸入電流

704:輸出電流

706:開關元件

708:電感器電流

800:圖

802:電壓

804:響應電壓

806:基於時間的軸

808:電壓軸

810:第一瞬態響應

812:第二瞬態響應

900:裝置

910:匯流排

920:處理器

930:記憶體

940:輸入構件

950:輸出構件

960:通訊構件

1000:製程

1010、1020、1030、1040、1050:方塊

X、Y、Z:方向

當結合附圖閱讀時，從以下詳細描述中可以最好地理解本揭露的方面。值得注意的是，根據業界的標準做法，各特徵並未按比例繪製。事實上，為了討論的清楚起見，可以任意增加或減少各種特徵的尺寸。

圖1是其中可以實現本文描述的系統和/或方法的示例環境的圖。

圖2A和圖2B是示例包括本文描述的電感器的電壓調節器電路的圖。

圖3A至圖3D是本文描述的示例半導體晶粒封裝件的示例實施方式的圖。

圖4A至圖4H是形成本文描述的半導體晶粒封裝件的示例實施方式的圖。

圖5A和圖5B是本文描述的示例半導體晶粒封裝件的示例實施方式的圖。

圖6A至圖6D是本文描述的示例螺線管電感器結構的示例實施方式的圖。

圖7A至圖7D是包括本文描述的示例螺線管電感器結構的電路的示例實施方式的圖。

圖8是包括本文描述的螺線管電感器結構的半導體晶粒封裝件的示例瞬態響應的圖。

圖9是本文描述的圖1的一個或多個裝置的示例組件的圖。

圖10是與形成本文描述的半導體晶粒封裝件相關聯的示例製程的流程圖。

以下公開內容提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述組件和佈置的具體示例以簡化本揭露。當然，這些僅是示例而不是限制性的。例如，在以下描述中在第二特徵之上或之上形成第一特徵可包括其中在直接接點中形成第一和第二特徵的實施例，並且還可包括其中可在第二特徵之間形成附加特徵的實施例第一和第二特徵，如此一來第一和第二特徵可能不在直接接點中。此外，本揭露可以在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。

此外，為了便於描述，本文可以使用諸如“下面”、“下方”、“下”、“上方”、“上”等空間相對術語來描述一個元素或特徵與另一元素的關係或特徵，如圖所示。除了圖中描繪的方位之外，空間相關術語旨在涵蓋使用或操作中裝置的不同方位。設備可以以其他方式定向(旋轉90度或以其他方向)，並且本文中使用的空間相關描述符同樣可以相應地解釋。

在某些情況下，電路包括裝置的組合。例如，電路可以包括電壓調節器裝置和電感器裝置。電壓調節器裝置可以作為半導體裝置的一部分被包括，並且電感器裝置可以作為分立的裝置的一部分被包括，該分立的裝置與半導體裝置不同並且分離。在這種情況下，並且由於電感器裝置和電壓調節器裝置之間的電路徑的長度，電路的性能(例如，寄生電阻和/或瞬態響應)可能不滿足閾值。附加地或替代地，電路的設計特性(例如，由於分立裝置與半導體裝置的組合而導致的空間消耗)可能不滿足尺寸設定閾值。

本文描述的一些實施方式提供形成在半導體裝置的基底中的電感器裝置，半導體裝置包括積體電路裝置。電感器裝置可以使用包括在基底中的一個或多個導體層。此外，電感器裝置可以電耦合到積體電路裝置。通過在半導體裝置的基底中形成電感器裝置，可以在單個半導體裝置內形成包括電感器裝置和積體電路裝置的電路。附加地或替代地，電路的設計特性(例如，由於分立裝置與半導體裝置的組合而導致的空間消耗)可能不滿足尺寸設定閾值。

如此一來，相對於採用分立電感裝置的電路的實現方式，可以縮短電感裝置與積體電路裝置之間的電路徑的長度，從而提高電路的性能。附加地或替代地，在半導體裝置內包含電感器裝置可以消除對單獨的半導體晶粒封裝件(用於分立電感器裝置)的需要以減少用於形成電路的資源量(半導體處理工具、原材料、人力和/或計算資源，以及其他示例)。

圖1是示例環境100的圖，在該示例環境中可以實現本文描述的系統和/或方法。如圖1所示，示例環境100可以包括多個半導體處理工具(102至114)和晶圓/晶粒運輸工具116。多個半導體處理工具(102至114)可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平面化工具110、電鍍工具112、接合工具114和/或其他工具半導體處理工具。包括在示例環境100中的工具可包括在半導體潔淨室、半導體代工廠、半導體處理設施和/或製造設施中，等等。

沉積工具102是半導體處理工具，其包括半導體處理腔體和能夠將各種類型的材料沉積到基底上的一個或多個裝置。在一些實施方式中，沉積工具102包括能夠在諸如晶圓的基底上沉積光阻層的旋塗工具。在一些實施方式中，沉積工具102包括化學氣相沉積(chemical vapor deposition，CVD)工具，例如電漿增強CVD(plasma-enhanced chemical vapor deposition，PECVD)工具、高密度電漿CVD(high-density plasma chemical vapor deposition，HDP-CVD)工具、次大氣壓CVD(sub-atmospheric chemical vapor deposition，SACVD)工具、低壓CVD(low-pressure chemical vapor deposition，LPCVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿增強原子層沉積(PEALD)工具或其他類型的CVD工具。在一些實施方式中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具，例如濺射工具或另一種類型的PVD工具。在一些實施方式中，沉積工具102包括被配置為通過磊晶生長形成層和/或裝置的區域的磊晶工具。在一些實施方式中，示例環境100包括多種類型的沉積工具102。

曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，例如紫外光(UV)源(例如，深紫外光源、極紫外光(EUV)源，和/或類似物)、x射線源、電子束(e-beam)源和/或類似物。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一個或多個結構的圖案，可以包括用於蝕刻半導體裝置的各種部分的圖案等。在一些實施方式中，曝光工具104包括掃描儀、步進器或類似類型的曝光工具。

顯影工具106是半導體處理工具，其能夠顯影已經暴露於輻射源的光阻層，以顯影從曝光工具104轉印到光阻層的圖案。在一些實施方式中，顯影工具106通過去除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106通過去除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106通過使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。

蝕刻工具108是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體處理工具。例如，蝕刻工具108可以包括濕式蝕刻工具、乾式蝕刻工具等。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑的腔體，並且基底被放置在腔體中達特定時間段，以去除基底的一個或多個部分的特定量。在一些實施方案中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底中的一個或多個部分，其可涉及使用電離氣體以各向同性地或定向地蝕刻一個或多個部分。

平坦化工具110是能夠對晶圓或半導體裝置的各種層進行拋光或平坦化的半導體處理工具。例如，平坦化工具110可以包括化學機械平坦化(CMP)工具和/或拋光或平坦化沉積或電鍍材料的層或表面的另一種類型的平坦化工具。平坦化工具110可以利用化學力和機械力的組合(例如，化學蝕刻和自由研磨拋光)來拋光或平坦化半導體裝置的表面。平坦化工具110可以結合拋光墊和保持環(例如，通常具有比半導體裝置更大的直徑)使用磨蝕性和腐蝕性化學漿料。拋光墊和半導體裝置可以通過動態拋光頭壓在一起，並通過固定環固定到位。動態拋光頭可以以不同的旋轉軸旋轉，以去除材料並弄平半導體裝置的任何不規則形貌，使半導體裝置平坦或平面。

電鍍工具112是能夠用一種或多種金屬電鍍基底(例如，晶圓、半導體裝置等)或基底的部分的半導體處理工具。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金(例如，錫-銀、錫-鉛等)電鍍裝置，和/或用於一種或多種其他類型的導電材料、金屬和/或類似類型的材料的電鍍裝置。

接合工具114是能夠將兩個或更多個工件(例如，兩個或更多個半導體基底、兩個或更多個半導體裝置、兩個或更多個半導體晶粒)結合在一起的半導體處理工具。例如，接合工具114可以包括直接接合工具。直接接合工具是一種配置為通過銅對銅(或其他直接金屬)連接將半導體晶粒直接接合在一起的接合工具。作為另一個示例，接合工具114可以包括能夠在兩個或更多個晶圓之間形成共晶接合的共晶接合工具。在這些示例中，接合工具114可以加熱兩個或更多個晶圓以在兩個或更多個晶圓的材料之間形成共晶系統。

晶圓/晶粒運輸工具116包括移動機器人、機械臂、電車或軌道車、架空起重機運輸(overhead hoist transport，OHT)系統、自動材料處理系統(automated materially handling system，AMHS)，和/或另一種類型的裝置，其被配置為在半導體處理工具(102至114)之間傳輸基底和/或半導體裝置，被配置為在同一半導體處理工具的處理腔體之間傳輸基底和/或半導體裝置，和/或被配置成將基底和/或半導體裝置運送到和運送出諸如晶圓架、儲藏室和/或類似物的其他位置。在一些實施方式中，晶圓/晶粒運輸工具116可以是被配置為行駛特定路徑和/或可以半自主或自主操作的編程裝置。在一些實施方式中，示例環境100包括多個晶圓/晶粒運輸工具116。

例如，晶圓/晶粒運輸工具116可以包括在集群工具或包括多個處理腔體的另一種類型的工具中；晶圓/晶粒運輸工具116可以被配置為在多個處理腔體之間傳輸基底和/或半導體裝置，在處理腔體和緩衝區之間傳輸基底和/或半導體裝置，在處理腔體和緩衝區之間傳輸基底和/或半導體裝置，在處理腔體和接口工具(例如設備前端模組(equipment front end module，EFEM))之間傳輸基底和/或半導體裝置，和/或在處理腔體和運輸載體(例如，前開式統一容器(front opening unified pod，FOUP))之間傳輸基底和/或半導體裝置，等等例子。在一些實施方式中，晶圓/晶粒運輸工具116可以被包括在多腔體(或集群)沉積工具102中，其可以包括預清潔處理腔體(例如，用於清潔或去除氧化物、氧化和/或來自基底和/或半導體裝置的其他類型的污染物或副產品)和多種類型的沉積處理腔體(例如，用於沉積不同類型材料的處理腔體，用於執行不同類型沉積操作的處理腔體)。在這些實施方式中，晶圓/晶粒運輸工具116被配置為在沉積工具102的處理腔體之間傳送基底和/或半導體裝置而不破壞或去除處理腔體之間和/或沉積工具102中的處理操作之間的真空(或至少部分真空)。

在一些實施方式中，一個或多個半導體處理工具(102至114)和/或晶圓/晶粒運輸工具116可以執行在此描述的一系列半導體處理操作。該系列半導體處理操作包括通過矽基底或半導體晶粒的背側蝕刻兩個或更多個第一孔穴以暴露半導體晶粒的內連線區中的導電層。一系列的半導體處理操作包括在兩個或更多個第一孔穴中沉積第一導電材料，以形成兩個或更多個連接到導電層的背側矽通孔結構。一系列半導體處理操作包括在矽基底的背側上沉積重分佈區的一個或多個電介質重分佈層。一系列的半導體處理操作包括通過一個或多個電介質重分佈層蝕刻兩個或更多個第二孔穴以暴露兩個或更多個背側矽通孔結構。該系列半導體處理操作包括沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴並將兩個或更多個背側矽通孔結構電耦合以形成電感器。

圖1所示的裝置的數量和排列是作為一個或多個示例提供的。實際上，與圖1所示相比，可能有更多的裝置、更少的裝置、不同的裝置或不同排列的裝置。此外，圖1所示的兩個或更多個裝置可以在單個裝置內實現，或者圖1所示的單個裝置可以實現為多個分佈式裝置。附加地或替代地，示例環境100的一組裝置(例如，一個或多個裝置)可以執行被描述為由示例環境100的另一組裝置執行的一個或多個功能。

圖2A和圖2B包括示例電壓調節器電路200的實施方式，示例電壓調節器電路200包括本文描述的電感器。圖2A和圖2B可以對應於可以包括在本文描述的半導體晶粒封裝件中的電壓調節器電路的實施方式。

在圖2A中，電壓調節器電路可以包括同步降壓轉換器的示例，其是一種開關模式功率轉換器。電壓調節器電路200可以作為電源電路、電池充電電路和/或另一類型電路，在所述另一類型電路中，直流到直流(DC：DC)轉換(例如降壓轉換或升壓轉換)可由電壓調節器電路200提供。

如圖2所示，電壓調節器電路200可以包括電感器202(例如電壓調節器電路200的輸出電感器)、電容204(例如電壓調節器電路200的輸出電容)、多個電晶體(例如高側電晶體206和低側電晶體208)以及脈寬調製(PWM)電路210，等等。

電感器202和電容204可以串聯電連接作為電壓調節器電路200的電感器-電容(LC)濾波器。LC濾波器可以以調節的方式在輸出端212(例如，V_out)下提供跨負載的電流充電和電流放電。負載可以串聯電連接於在輸出端212處的電容204以及電性接地端子214。

高側電晶體206和低側電晶體208可以各自包括雙極性電晶體(BJT)、場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)和/或另一類型的電晶體。高側電晶體206和低側電晶體208可以串聯電連接。高側電晶體206的第一源/汲極端子可以電連接到輸入端216，輸入端216墊性連接到電壓源。高側電晶體206的第二源/汲極端子可以電連接到低側電晶體208的第一源/汲極端子和電感器202的端子。低側電晶體208的第一源/汲極端子可以電連接到高側電晶體206的第二源/汲極端子和電感器202的端子。低側電晶體208的第二源/汲極端子可以電連接到電性接地端子214。

高側電晶體206和低側電晶體208的閘極端子可以各自與PWM電路210電連接。PWM電路210可以包括電路，該電路被配置為同步高側電晶體206和低側電晶體208的開關操作以使得電壓調節器電路200能夠向負載提供經調節的輸出電壓。

在操作中，在高側電晶體206被PWM電路210開啟的期間，通過高側電晶體206向輸出端212處的負載提供電流。低側電晶體208被關閉，這使得電壓調節器電路200的LC濾波器能夠充電。當PWM電路210關閉高側電晶體206並開啟低側電晶體208時，LC濾波器通過輸出端212放電。

在圖2B中，電壓調節器電路包括邏輯電路218和開關裝置222。在一些實施方式中，開關裝置222對應於電晶體裝置。此外，如圖2B所示，電壓調節器電路200包括電容204a和電容204b。在一些實施方式中，電容204a對應於深溝槽電容。附加地或者替代地，在一些實施方式中，電容204b對應於深溝槽電容。

圖2B的電壓調節器電路還包括電感器202。在一些實施方式中，並且如結合圖3至圖10和本文其他地方更詳細地描述的，電感器202可以對應於螺線管電感器結構。在一些實施方式中，電感器包括磁芯224。

如上所述，圖2A和圖2B作為示例提供。其他示例可能不同於關於圖2A和圖2B所描述的。

圖3A至圖3D是本文描述的示例半導體晶粒封裝件300的示例實施方式的圖。半導體晶粒封裝件300包括晶圓上晶圓(WoW)半導體晶粒封裝件、晶圓上晶片(CoW)半導體晶粒封裝件、晶粒到晶粒直接接合半導體晶粒封裝件或其中半導體晶粒直接接合且垂直佈置或堆疊的另一種半導體晶粒封裝件的示例。

如圖3A所示，半導體晶粒封裝件300包括第一半導體晶粒302和第二半導體晶粒304。在一些實現中，半導體晶粒封裝件300包括額外的半導體晶粒。第一半導體晶粒302可以包括電感器-電容(LC)半導體晶粒，它是一種包括電感器結構和電容結構的組合的半導體晶粒，電感器結構和電容結構對應於電感器202和包括在半導體晶粒封裝件300中的電壓調節器電路200的電容204。第二半導體晶粒304可以包括邏輯半導體晶粒，例如片上系統(SoC)晶粒、中央處理單元(CPU)晶粒、圖形處理單元(GPU)晶粒、數位訊號處理(DSP)晶粒和/或專用積體電路(ASIC)晶片等示例。附加地或替代地，第一半導體晶粒302可以包括記憶體晶粒、輸入/輸出(I/O)晶粒、畫素感測器晶粒和/或另一類型的半導體晶粒。記憶體晶粒可以包括靜態隨機存取記憶體(SRAM)晶粒、動態隨機存取記憶體(DRAM)晶粒、NAND晶粒、高帶寬記憶體(HBM)晶粒和/或另一種類型的記憶體晶粒。

第一半導體晶粒302和第二半導體晶粒304可以在接合介面306處連接在一起(例如，直接結合)。在一些實施方式中，一個或多個層可以包括在接合介面306處的第一半導體晶粒302和第二半導體晶粒304之間，例如一個或多個鈍化層、一個或多個接合膜和/或一個或多個另一類型的層。

第一半導體晶粒302可以包括裝置區308(例如，基底區)和與裝置區308相鄰和/或在裝置區308之上的內連線區310。在一些實施方式中，第一半導體晶粒302可以包括附加區域。類似地，第二半導體晶粒304可以包括裝置區312和與裝置區312相鄰和/或低於裝置區312的內連線區314。在一些實施方式中，第二半導體晶粒304可以包括附加區域。第一半導體晶粒302和第二半導體晶粒304可以結合在內連線區310和內連線區314處。接合介面306可以位於內連線區314面向內連線區310的第一側且對應於第二半導體晶粒304的第一側。

裝置區308可以形成在基底316之中或之上。基底316可以對應於矽(Si)基底、由包括矽的材料形成的基底、諸如砷化鎵(GaAs)的III-V族化合物半導體材料基底、絕緣體上矽(SOI)基底、鍺基底(Ge)、矽鍺(SiGe)基底、碳化矽(SiC)基底或其他類型的半導體基底。

裝置區308可包括電壓調節器電路200的一種或多種其他成分。例如，溝渠電容結構318可以包含在第一半導體晶粒302的裝置區308中。溝渠電容結構318可以對應於電壓調節器電路200的LC濾波器的電容204。襯墊(liners)可以包含在裝置區308的溝渠電容結構318和基底之間，以防止電子遷移到裝置區308中，防止金屬擴散到裝置區308中，和/或促進裝置區308和溝渠電容結構318之間的粘附。

裝置區312可以形成在基底320之中或之上。基底320可以對應於矽(Si)基底、由包括矽的材料形成的基底、諸如砷化鎵(GaAs)的III-V族化合物半導體材料基底、絕緣體上矽(SOI)基底、鍺基底(Ge)、矽鍺(SiGe)基底、碳化矽(SiC)基底或其他類型的半導體基底。

裝置區312可以包括包含在裝置區312的半導體基底中的一個或多個積體電路裝置322。積體電路裝置322可以包括一個或多個半導體電晶體結構(例如，平面電晶體結構、鰭式場效電晶體(FinFET)電晶體結構、奈米片電晶體結構(例如，環繞閘極(GAA)電晶體結構)、記憶體單元、畫素感測器、控制器電路、邏輯電路和/或其他類型的半導體裝置。在一些實現中，積體電路裝置322的至少一個子集可以被包括在半導體晶粒封裝件300的電壓調節器電路200中。例如，一個積體電路裝置322可以對應於電壓調節器電路200的高側電晶體206，另一個積體電路裝置322可以對應於電壓調節器電路200的一個低側電晶體208，並且一個或多個其他積體電路裝置322可以對應於電壓調節器電路200的一個 PWM電路210。電壓調節器電路200可以被配置為向第二半導體晶粒304的其他積體電路裝置322提供電壓調節。

內連線區310和內連線區314可稱為生產線後端(BEOL)區域。內連線區310可以包括一個或多個介電層324，介電層324可以包括氮化矽(SiN_x)、氧化物(例如，氧化矽(SiO_x)和/或另一種氧化物材料)、低介電常數(low-k)電介質材料，和/或另一種類型的介電材料。在一些實施方案中，一個或多個蝕刻停止層(ESL)可包含於一個或多個介電層324的層之間。一個個或多個ESL可以包括氧化鋁(Al₂O₃)、氮化鋁(AlN)、氮化矽(SiN)、氮氧化矽(SiO_xN_y)、氮氧化鋁(AlON)和/或氧化矽(SiO_x)，以及其他示例。

內連線區310還可以在一個或多個介電層324中包括金屬化層326和金屬化層328。裝置區308中的溝渠電容結構318可以與金屬化層326電連接和/或物理連接。金屬化層326和金屬化層328可以包括導線、溝槽、通孔、柱、互連和/或另一種類型的金屬化層。

接點330可以包含在內連線區310的一個或多個介電層324中。接點330可以與一個或多個金屬化層328電連接和/或物理連接。接點330可以包括導電端子、導電接墊、導電柱和/或另一種類型的接點。金屬化層326、金屬化層328和接點330可以各自包括一種或多種導電材料，例如銅(Cu)、金(Au)、銀(Ag)、鎳(Ni)、錫(Sn)、釕(Ru)、鈷(Co)、鎢(W)、鈦(Ti)、一種或多種金屬、一種或多種金屬合金、一種或多種導電陶瓷和/或另一種類型的導電材料。

內連線區314可以包括一個或多個介電層332，其可以包括氮化矽(SiN_x)、氧化物(例如，氧化矽(SiO_x)和/或另一種氧化物材料)、低介電常數(low-k)電介質材料，和/或另一種類型的介電材料。在一些實施方案中，一個或多個蝕刻停止層(ESL)可包含於一個或多個介電層332的層之間。一個或多個ESL可以包括氧化鋁(Al₂O₃)、氮化鋁(AlN)、氮化矽(SiN)、氮氧化矽(SiO_xN_y)、氮氧化鋁(AlON)和/或氧化矽(SiO_x)，以及其他示例。

內連線區314可以在一個或多個介電層332中進一步包括金屬化層334。金屬化層334可以包括導線、溝槽、通孔、柱、互連和/或另一種類型的金屬化層。在一些實現中，金屬化層334連接到裝置區312中的積體電路裝置322。

接點336可以包含在內連線區314的一個或多個介電層332中。接點336可以與一個或多個金屬化層334電連接和/或物理連接。

接點336可以包括導電端子、導電接墊、導電柱和/或另一種類型的接點。金屬化層334和接點336可以分別包括一種或多種導電材料，例如銅(Cu)、金(Au)、銀(Ag)、鎳(Ni)、錫(Sn)、釕(Ru)、鈷(Co)、鎢(W)、鈦(Ti)、一種或多種金屬、一種或多種導電陶瓷和/或另一種類型的導電材料。

在一些實施方式中，並且如圖3A所示，接點336和接點330在接合介面306內結合(例如，接合)。在此類實現中，接點336和接點330提供金屬化層328和金屬化層334之間的電連接。在一些實施方式中，接合介面包括金屬對金屬和電介質對電介質的接合。在這些實施方式中，接點330和接點336以及一個或多個介電層332和介電層334的相應表面可以通過共晶結合製程接合。此外，在這些實施方式中，接點330和接點336的結合可以對應於金屬對金屬的接合。

如圖3A進一步所示，半導體晶粒封裝件300可以包括重分佈區338。重分佈區338可以包括重分配層(RDL)結構和/或另一種類型的重分佈區。重分佈區338可以配置為扇出和/或路由(route)半導體晶粒(302和304)的訊號和I/O。

重分佈區338可以包括一個或多個介電層340和設置在一個或多個介電層340中的一個或多個金屬化層342。一個或多個介電層340可以包括氮化矽(SiN_x)、氧化物(例如，氧化矽(SiO_x)和/或另一種氧化物材料)、低介電常數(低k)介電材料和/或另一種合適的介電材料。

所述重分佈區338中的一個或多個金屬化層342可以包括金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料中的一種或多種材料和/或鈀(Pd)材料等。重分佈區338中的一個或多個金屬化層342可以包括金屬線、通孔、互連和/或另一種類型的金屬化層。

在重分佈區338的一個或多個介電層340的頂表面上可以包括凸塊下金屬(UBM)層344。UBM層344可以與重分佈區338中的一個或多個金屬化層342電連接和/或物理連接。UBM層344可以包含在一個或多個介電層340的頂表面中的凹槽中。UBM層344可以包括一種或多種導電材料，例如銅(Cu)、金(Au)、銀(Ag)、鎳(Ni)、錫(Sn)、釕(Ru)、鈷(Co)、鎢(W)、鈦(Ti)、一種或多種金屬、一種或多種金屬合金、一種或多種導電陶瓷和/或另一種類型的導電材料。

如圖3A進一步所示，半導體晶粒封裝件300可以包括導電端子346。導電端子346可以與UBM層344電連接和/或物理連接。可以包括UBM層344以促進粘附到重分佈區338中的一個或多個金屬化層342，和/或為導電端子346提供增加的結構剛度(例如，通過增加導電端子346所連接的表面積)。導電端子346可以包括球柵陣列(ball grid array，BGA)球、接墊柵陣列(land grid array，LGA)接墊、引腳柵陣列(pin grid array，PGA)引腳和/或其他類型的導電端子。導電端子346可以使半導體晶粒封裝件300安裝到電路板、插座(例如，LGA插座)、中介層或半導體晶粒封裝件的重分佈區(例如，基底CoWoS封裝、積體扇出(InFO)封裝上的晶圓上晶片)，和/或其他類型的安裝結構。

如圖3A中進一步所示，半導體晶粒封裝件300可以包括一個或多個穿過裝置區308的背側矽通孔(BTSV)結構348。一個或多個BTSV結構348可包括將第一半導體晶粒302的內連線區310中的一個或多個金屬化層326電連接到重分佈區338中的一個或多個金屬化層342的垂直伸長的導電結構(例如，導電柱、導電通孔)。BTSV結構348可以被稱為矽通孔(TSV)結構，因為BTSV結構348完全延伸穿過矽基底(例如，裝置區308的基底316)，這與完全延伸穿過介電層或絕緣體層相反。一個或多個BTSV結構348可以包括一種或多種導電材料，例如銅(Cu)、金(Au)、銀(Ag)、鎳(Ni)、錫(Sn)、釕(Ru)、鈷(Co)、鎢(W)、鈦(Ti)、一種或多種金屬、一種或多種金屬合金、一種或多種導電陶瓷和/或另一種類型的導電材料。

磁芯結構350可以在兩個或更多個互連結構(例如，BTSV 結構348的互連結構)之間。磁芯結構350可以包括一種或多種磁性材料，例如鐵(Fe)材料、鈷(Co)材料、鎳(Ni)材料、鈷鐵(CoFe)合金材料、鎳鈷(NiCo)合金材料、鎳鐵(NiFe)合金材料、鎳鈷鐵(NiCoFe)合金材料、一種或多種金屬、一種或多種金屬合金和/或另一種類型的磁性材料。

在一些實施方式中，一個或多個BTSV結構348、金屬化層326的部分和金屬化層342的部分形成螺線管電感器結構352。螺線管電感器結構352可以對應於電壓調節器電路200的LC濾波器的電感器202。

如結合圖4A至圖8和本文別處更詳細地描述的，電流354可以流過螺線管電感器結構352以在電路(例如，電壓調節器電路200)中產生電感。在一些實施方式中，並且作為示例，螺線管電感器結構352的電感性能包括在大約0.1奈米亨利(nH)到大約100nH的範圍內。如果電感性能小於大約0.1nH，則螺線管電感器結構352可能與半導體晶粒封裝件300的電路(例如，電壓調節器電路200)不兼容。如果電感性能大於大約100nH，螺線管電感器結構352也可能與半導體晶粒封裝件300的電路不兼容。附加地或替代地，如果電感性能大於大約100nH，則螺線管電感器結構352的尺寸可能增加以消耗半導體晶粒封裝件300的空間並增加半導體晶粒封裝件300的成本。然而，電感性能的其他值和範圍也在本揭露的範圍內。

圖3B顯示了半導體晶粒封裝件300的示例實施方式，其中磁芯結構350部分穿過基底316。如圖3B所示，磁芯結構350的頂面可以與基底316的頂面對齊。磁芯結構350的這種配置(例如，磁芯結構350部分地穿過基底316，相應的頂表面對齊)可以被實施以使磁芯結構350在金屬化層326和金屬化層342之間居中以提高螺線管電感器結構352的性能。

圖3C顯示了半導體晶粒封裝件300的示例實施方式，其中磁芯結構350部分穿過基底316。如圖3C所示，磁芯結構350的底面可以與基底316的底面對齊。磁芯結構350的這種配置(例如，磁芯結構350部分地穿過基底316，各自的底面對齊)可以被實施以使磁芯結構350在金屬化層326和金屬化層342之間居中，從而提高螺線管電感器結構352的性能。

圖3D顯示了半導體晶粒封裝件300的示例實施方式，其中UBM層344分佈在重分佈區338內的多個金屬化層上。相對於如圖3A至圖3C所示跨單個層分佈的UBM層344，UBM層344跨多重金屬化(metallization)的這種分佈可以減少半導體晶粒封裝件300內的電感。

如圖3A至圖3D所示，半導體晶粒封裝件(例如，半導體晶粒封裝件300)包括基底區(例如，基底316)，基底區包括第一側和與第一側相對的第二側。半導體晶粒封裝件包括在基底區的第一側上方的內連線區(例如內連線區310)，內連線區包括至少一個金屬層(例如金屬化層326)。半導體晶粒封裝件包括重分佈區(例如重分佈區338)，重分佈區在基底區的第二側上方且包含至少一個導電層(例如金屬化層342)。半導體晶粒封裝件包括至少兩個通孔結構(例如，BTSV結構348)，至少兩個通孔結構穿過基底區連接重分佈區中的導電層和內連線區中的至少一個金屬層，其中至少兩個通孔結構、導電層、金屬層形成電感器(例如螺線管電感器結構352)。

附加地或替代地，半導體晶粒封裝件(例如半導體晶粒封裝件300)包括第一半導體晶粒(例如第一半導體晶粒302)，第一半導體晶粒包括基底區(例如基底316)、在基底區上方的內連線區(例如內連線區310)、穿過基底區的通孔結構(例如，BTSV結構348之一)以及電感器(例如，螺線管電感器結構352)，電感器包括形成在基底區中的一部分。半導體晶粒封裝件包括接合到第一半導體晶粒的內連線區的第二半導體晶粒(例如，第二半導體晶粒304)。

提供圖3A至圖3D中所示的裝置的數量和佈置作為一個或多個示例。實際上，與圖3A至圖3D中所示的相比，可能存在更多的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖3A至圖3D所示的兩個或更多個裝置可以在單個裝置內實現，或者圖3A至圖3D所示的單個裝置可以實現為多個分佈式裝置。附加地或替代地，圖3A至圖3D的一組裝置(例如，一個或多個裝置)可以執行描述為由圖3A至圖3D的另一組裝置執行的一個或多個功能。

圖4A至圖4H是形成這裡描述的半導體晶粒封裝件的示例實施方式400的圖。在一些實施方式中，示例實施方式400包括用於形成第一半導體晶粒302、第二半導體晶粒304或其部分的示例製程。在一些實施方式中，半導體處理工具(102至114)和/或晶圓/晶粒運輸工具116中的一個或多個可以執行結合示例實施方式400描述的操作中的一個或多個。在一些實施方式中，結合示例實施方式400描述的一個或多個操作可以由另一半導體處理工具執行。

轉向圖4A，溝渠電容結構318形成為裝置區308的一部分。例如，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或另一類型的操作以在基底316中形成溝渠電容結構318。

如圖4B所示，介電層324、金屬化層326、金屬化層328以及接點330形成為內連線區310的一部分(例如，裝置區之上的內連線區310)。例如，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或另一種類型的操作以形成介電層324、金屬化層326、金屬化層328以及接點330作為內連線區310的一部分。

如圖4C所示，形成第二半導體晶粒304並與第一半導體晶粒302接合。例如，作為形成第二半導體晶粒304的一部分，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或另一類型的操作以形成裝置區312。如此一來的操作可以包括在基底316之上或之內形成積體電路裝置322。附加地或替代地，作為形成第二半導體晶粒304的一部分，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或另一類型的操作以形成內連線區314。如此一來的操作可以包括形成介電層332、金屬化層334和/或接點336。此外，如圖4C所示，接合工具114可以在接合介面306處接合第一半導體晶粒302和第二半導體晶粒304。

轉向圖4D，在第一半導體晶粒302中形成孔穴402。例如，一個或多個半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作和/或另一類型的操作以在裝置區312中形成孔穴402。

如圖4E所示，在第一半導體晶粒302上形成磁性層404。例如，作為形成第一半導體晶粒302的一部分，半導體處理工具(102至114)中的一個或多個可以執行沉積操作、CMP操作和/或另一類型的操作以在第一半導體晶粒302上形成磁性層404。在第一半導體晶粒302上形成磁性層404可以包括在裝置區308中填充孔穴402。

圖4F顯示了磁芯結構350的形成。例如，半導體處理工具(102至114)中的一個或多個可以執行蝕刻操作、CMP操作和/或另一種類型的操作以去除第一半導體晶粒302表面上的磁性層404的一部分(例如，排除填充孔穴402的其他部分)並在裝置區312中形成磁芯結構350。

如圖4G所示，BTSV結構348通過裝置區308形成並進入內連線區310。例如，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或作為形成BTSV結構348的一部分的另一類型的操作。例如，作為形成BTSV結構348的一部分，蝕刻工具108可以通過矽基底316的背側蝕刻兩個或更多個孔穴以暴露金屬化層326。附加地或替代地，沉積工具102可以在兩個或更多個孔穴中沉積導電材料以形成BTSV結構348並將BTSV結構348連接到金屬化層326和/或金屬化層328中的一個或多個。

轉向圖4H，重分佈區338形成在第一半導體晶粒302上。例如，半導體處理工具(102至114)中的一個或多個可以執行光刻圖案化操作、蝕刻操作、沉積操作、CMP操作和/或另一種類型的操作以形成介電層340、一個或多個金屬化層342、UBM層344和導電端子346。例如，沉積工具102可以在基底316的背側沉積一個或多個介電層340並且蝕刻工具108可以通過一個或多個介電層340蝕刻兩個或更多個孔穴以暴露BTSV結構348。另外，沉積工具102可以沉積填充兩個或更多個孔穴的金屬化層342。

示例實施方式400形成作為半導體晶粒封裝件300的一部分的螺線管電感器結構352(例如，包括金屬化層326、金屬化層342和/或BTSV結構348中的部分的螺線管電感器結構352)。在一些實施方式中，螺線管電感器結構352包含在電路(例如，電壓調節器電路200)中。

相對於使用分立電感器裝置的電路的實施方式，可以減少螺線管電感器結構352和積體電路裝置(例如，積體電路裝置322)之間的電路徑的長度以提高電路的性能。附加地或替代地，在半導體晶粒封裝件300內包含螺線管電感器結構352可以消除對單獨的半導體晶粒封裝件(用於分立電感器裝置)的需要，以減少用於形成電路的資源量(半導體處理工具、原材料、人力和/或計算資源等)。

如上所述，圖4A至圖4H作為示例提供。其他示例可能不同於關於圖4A至圖4H所描述的。

圖5A和圖5B是本文描述的示例半導體晶粒封裝件的示例實施方式500的圖。半導體晶粒封裝件可以對應於半導體晶粒封裝件300。示例實施方式500包括可以包括在螺線管電感器結構352中的分流結構的示例。

在圖5A中，半導體晶粒封裝件300包括裝置區308內的分流結構502。如圖所示，分流結構502包括兩個或更多個互連結構(例如，BTSV結構348)中的互連結構。在圖5A中，分流結構502可以在螺線管電感器結構352內轉移、劃分或重定向電流354以調諧螺線管電感器結構352和/或防止包括螺線管電感器結構352(例如，電壓調節器電路200)的電路內的電湧。

轉向圖5B，半導體晶粒封裝件300進一步包括在內連線區310內的分流結構504。如圖所示，分流結構504包括內連線區310內的兩個或更多個導電層(例如部分的金屬化層326和金屬化層328)。在圖5B中，分流結構504可以進一步轉移、劃分或重定向螺線管電感器結構352內的電流354以調諧螺線管電感器結構352和/或防止包括螺線管電感器結構352(例如，電壓調節器電路200)的電路內的電湧。

如上所述，圖5A和圖5B作為示例提供。其他示例可能不同於關於圖5A和圖5B所描述的。

圖6A至圖6D是本文描述的示例螺線管電感器結構的示例實施方式600的圖。圖6A至圖6D中示意性繪示出方向X、方向Y、方向Z。螺線管電感器結構可以對應於螺線管電感器結構352。示例實施方式600包括螺線管電感器結構352的配置和/或佈局的示例。

如圖6A的等距視圖所示，螺線管電感器結構352可包括由金屬化層326的部分、金屬化層342的部分和BTSV結構348中的兩個或更多個形成的多個區段。在圖6A中，多個段可以以近似正交的角度順序排列並且以軸602為中心。軸602可以對應於分層結構(例如，包括內連線區310、裝置區308和重分佈區338 的分層結構)內的大致橫軸。如圖6A所示，螺線管電感器結構352可形成沿軸602散佈的近似螺旋形狀。此外，可選擇如圖6A所示的多段佈置(例如，近似螺旋形結構)以增加螺線管電感器結構352內的線圈的數量，從而提高螺線管電感器結構352的電感性能。

轉向圖6B的等距視圖，螺線管電感器結構352可包括由金屬化層326的部分、金屬化層342的部分和BTSV結構348中的兩個或更多個形成的多個區段。在圖6B中，螺線管電感器結構352的上段和下段(例如，金屬化層326和金屬化層342中的部分)相對於軸602成角度(例如，非正交)。如圖6B所示，螺線管電感器結構352可形成沿軸602散佈的近似螺旋形狀。此外，可選擇如圖6B所示的多段佈置(例如，近似螺旋形的螺線管電感器結構)以減少螺線管電感器結構352內的線圈數量，從而降低螺線管電感器結構352的電感性能。

如圖6C的頂視圖所示，螺線管電感器結構352可以包括由金屬化層326的部分、金屬化層342的部分以及BTSV結構348中的兩個或更多個形成的多個區段。在圖6C中，多個段的佈置以軸604為中心。軸604可以對應於穿過層狀結構(例如，包括內連線區310、裝置區308和重分佈區338的層狀結構)的大致豎直的軸。如圖6C所示，螺線管電感器結構352可以是近似環形的形狀(例如，近似環形的結構)，其沿著軸604散佈。此外，當分層結構內的橫向路徑的路由的可用性受到限制時，可以選擇如圖6C所示的多個段的佈置。

如圖6D的立體圖所示，螺線管電感器結構352包括部分352a和部分352b。部分352a和352b中的每一個可以包括由金屬化層326的部分、金屬化層342的部分和BTSV結構348中的兩個或更多個形成的多個區段。在圖6D中，多個段的佈置以軸602為中心。如圖6D所示，螺線管電感器結構352可對應於沿軸602分散的反向耦合結構。在圖6D的螺線管電感器結構352中，部分352a(例如，第一部分)可以被配置為在第一方向上沿第一近似螺旋路徑傳導電流354a(例如，第一電流)。此外，在圖6D的螺線管電感器結構352中，部分352b(例如，第二部分)可以被配置為在與第一方向相反的第二方向上沿第二近似螺旋路徑傳導電流354b(例如，第二電流)。此外，可以選擇如圖6D所示的包括多個段的部分352a和部分352b的佈置(例如，反向耦合螺線管電感器結構)以增加螺線管電感器結構352的瞬態響應。

如上所述，圖6A至圖6D作為示例提供。其他示例可能不同於關於圖6A至圖6D所描述的。

圖7A至圖7C是電路的示例實施方式700的圖，包括本文描述的示例螺線管電感器結構。螺線管電感器結構可以對應於螺線管電感器結構352。

如圖7A所示，半導體晶粒封裝件可以通過導電端子346接收輸入電流702。在圖7A中，輸入電流702的部分可以路由到溝渠電容結構318。附加地或替代地，輸入電流702的部分可以路由通過內連線區310，通過內連線區314，並且到達包括積體電路裝置322的裝置區312。此外，如圖7A所示，積體電路裝置輸出電流704可以從裝置區312、通過內連線區314、通過內連線區310路由到螺線管電感器結構352。

在一些實施方式中，並且如圖7B所示，半導體晶粒封裝件300可以包括開關元件706，其中開關元件706的一個或多個組件在內連線區310內。在這種情況下，如圖7B所示，半導體晶粒封裝件300可以通過導電端子346接收輸入電流702。如圖7B所示，輸入電流702的部分可以路由到溝渠電容結構318和/或開關元件706。此外，如圖7B所示，電感器電流708可以從開關元件706路由到螺線管電感器結構352。

在一些實施方式中，並且如圖7C所示，半導體晶粒封裝件300可以包括多個溝渠電容結構(例如，溝渠電容結構318a包括單個溝槽電容並且溝渠電容結構318b包括單個溝槽電容)。如圖7C所示，開關元件706的一個或多個組件在內連線區310內。此外，如圖7C所示，半導體晶粒封裝件300可以通過導電端子346接收輸入電流702。輸入電流702的部分可能會穿過開關元件706。此外，如圖7C所示，電感器電流708可以從開關元件706通過螺線管電感器結構352路由到金屬化層326和溝渠電容結構318b。

在一些實施方式中，並且如圖7D所示，半導體晶粒封裝件300可以包括多個溝渠電容結構(例如，溝渠電容結構318a包括單個溝槽電容並且溝渠電容結構318b包括單個溝槽電容)。與圖7C相反，圖7D的內連線區不包括開關元件706。在這種情況下，輸入電流702和電感器電流708可以使用半導體晶粒封裝件內的其他導電結構(例如，金屬化層326、金屬化層328、金屬化層334)進出半導體晶粒封裝件300(積體電路裝置322，以及其他示例)中包括的其他類型的裝置、接點330和/或接點336)。

如上所述，圖7A至圖7D作為示例提供。其他示例可能不同於關於圖7A至圖7D所描述的。

圖8是包括本文描述的螺線管電感器結構的半導體晶粒封裝件的示例瞬態響應的圖800。在一些實施方式中，半導體晶粒封裝件對應於半導體晶粒封裝件300並且螺線管電感器結構對應於螺線管電感器結構352。

圖800包括輸入電壓802(例如，以伏特為單位的參考電壓)和響應電壓804(例如，以伏特為單位的瞬態響應)。圖800包括基於時間的軸806和電壓軸808。

第一瞬態響應810可以對應於包括與積體電路分離的電壓調節器電路(例如，電壓調節器電路200)的裝置的瞬態響應。例如，具有第一瞬態響應810的裝置可以包括電壓調節器電路(例如，電感器組件和電容組件)和安裝到印刷電路板(PCB)的單獨半導體晶粒封裝件中的積體電路(例如，積體電路裝置組件)。

相反，第二瞬態響應812可以對應於包括電壓調節器電路(例如，電壓調節器電路200)和積體電路的裝置的瞬態響應，兩者都包括在相同的半導體晶粒封裝件(例如，半導體晶粒封裝件300)中。電壓調節器電路可以包括溝渠電容結構(例如溝渠電容結構318)和螺線管電感器結構(例如螺線管電感器結構352)。

如圖8所示，第二瞬態響應812(例如，對應於包括溝渠電容結構318和螺線管電感器結構352的半導體晶粒封裝件300)相對於第一瞬態響應810被抑制(例如，改善)。

如上所述，提供圖8作為示例。其他示例可能不同於關於圖8所描述的內容。

圖9是與形成嵌入在半導體裝置的基底中的電感器相關聯的裝置900的示例組件的圖。裝置900可對應於半導體處理工具(102至114)和/或晶圓/晶粒運輸工具116中的一個或多個。在一些實施方式中，半導體處理工具(102至114)和/或晶圓/晶粒運輸工具116中的一個或多個可以包括一個或多個裝置900和/或裝置900的一個或多個組件。如圖9所示，裝置900可以包括匯流排910、處理器920、記憶體930、輸入構件940、輸出構件950和/或通訊構件960。

匯流排910可以包括一個或多個組件，這些組件能夠在裝置900的組件之間進行有線和/或無線通訊。匯流排910可以將圖9的兩個或更多組件耦合在一起，例如經由操作耦合、通訊耦合、電子耦合和/或電耦合。例如，匯流排910可以包括電連接(例如，電線、跡線和/或引線)和/或無線匯流排。處理器920可以包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化邏輯閘陣列、專用積體電路和/或其他類型的處理組件。處理器920可以用硬體、韌體或硬體和軟體的組合來實現。在一些實施方式中，處理器920可以包括能夠被編程以執行本文其他地方描述的一個或多個操作的一個或多個處理器或製程。

記憶體930可包括揮發性和/或非揮發性記憶體。例如，記憶體930可以包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟和/或其他類型的記憶體(例如，快閃記憶體、磁性記憶體和/或光學記憶體)。記憶體930可以包括內部記憶體(例如，RAM、ROM或硬碟)和/或可移動記憶體(例如，通過通用序列匯流排連接可移動)。記憶體930可以是非暫時性計算機可讀介質。記憶體930可以儲存與裝置900的操作相關的訊息、一個或多個指令和/或軟體(例如，一個或多個軟體應用程序)。在一些實施方式中，記憶體930可以包括諸如經由匯流排910耦合(例如，通訊地耦合)到一個或多個處理器(例如，處理器920)的一個或多個記憶體。處理器920和記憶體930之間的通訊耦合可以使處理器920能夠讀取和/或製程儲存在記憶體930中的訊息和/或將訊息儲存在記憶體930中。

輸入構件940可以使裝置900能夠接收輸入，例如用戶輸入和/或感測輸入。例如，輸入構件940可以包括觸控螢幕、鍵盤、鍵板、鼠標、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀和/或致動器。輸出構件950可以使裝置900能夠提供輸出，例如經由顯示器、揚聲器和/或發光二極管。通訊構件960可以使裝置900能夠經由有線連接和/或無線連接與其他裝置通訊。例如，通訊構件960可以包括接收器、發射器、收發器、數據機、網路卡和/或天線。

裝置900可以執行這裡描述的一個或多個操作或製程。例如，非暫時性計算機可讀介質(例如，記憶體930)可以儲存一組指令(例如，一個或多個指令或代碼)以供處理器920執行。處理器920可執行指令集以執行此處描述的一個或多個操作或製程。在一些實施方式中，由一個或多個處理器920執行指令集導致一個或多個處理器920和/或裝置900執行本文描述的一個或多個操作或製程。在一些實施方式中，可以使用硬連線電路來代替或結合指令來執行本文描述的一個或多個操作或製程。附加地或替代地，處理器920可以被配置為執行這裡描述的一個或多個操作或製程。因此，本文描述的實施方式不限於硬體電路和軟體的任何特定組合。

圖9中所示組件的數量和佈置是作為示例提供的。裝置900可以包括與圖9中所示組件相比更多的組件、更少的組件、不同的組件或不同佈置的組件。附加地或替代地，裝置900的一組組件(例如，一個或多個組件)可以執行描述為由裝置900的另一組組件執行的一個或多個功能。

圖10是與形成嵌入在半導體裝置的基底中的電感器相關聯的示例性製程1000的流程圖。在一些實施方式中，圖10的一個或多個製程方塊由一個或多個半導體處理工具和/或晶圓/晶粒傳輸工具(例如，一個或多個半導體處理工具(102至114)和/或晶圓/晶粒運輸工具116)。附加地或替代地，圖10的一個或多個製程方塊可以由裝置900的一個或多個組件執行，例如處理器920、記憶體930、輸入構件940、輸出構件950和/或通訊構件960。

如圖10所示，製程1000可以包括通過半導體晶粒的矽基底的背側蝕刻兩個或更多個第一孔穴以暴露半導體晶粒的內連線區中的導電層(方塊1010)。例如，半導體處理工具(102至114)中的一個或多個(例如，蝕刻工具108)可以通過矽基底(例如，基底316)或半導體晶粒(例如，半導體晶粒302)的背側蝕刻兩個或更多個第一孔穴如本文所述，以暴露半導體晶粒的內連線區(例如，內連線區310)中的導電層(例如，包括金屬化層326的導電層)。

如圖10進一步所示，製程1000可以包括在兩個或更多個第一孔穴中沉積第一導電材料以形成兩個或更多個連接到導電層的背側矽通孔結構(方塊1020)。例如，半導體處理工具(102至114)中的一個或多個(例如，沉積工具102)可以在兩個或更多個第一孔穴中沉積第一導電材料以形成兩個或更多個連接到導電層的背側矽通孔結構(例如，BTSV結構348)，如本文所述。

如圖10中進一步所示，製程1000可包括在矽基底的背側上沉積重分佈區的一個或多個電介質重分佈層(方塊1030)。例如，半導體處理工具(102至114)中的一個或多個(例如，沉積工具102)可以在矽基底的背側上沉積重分佈區(例如，重分佈區338)的一個或多個電介質重分佈層(例如，介電層340)，如本文所述。

如圖10中進一步所示，製程1000可以包括通過一個或多個電介質重分佈層蝕刻兩個或更多個第二孔穴以暴露兩個或更多個背側矽通孔結構(方塊1040)。例如，半導體處理工具(102至114)中的一個或多個可以蝕刻穿過一個或多個電介質重分佈層的兩個或更多個第二孔穴以暴露兩個或更多個背側矽通孔結構，如本文所述。

如圖10進一步所示，製程1000可包括沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴並將兩個或更多個背側矽通孔結構電耦合以形成電感器(方塊1050)。例如，半導體處理工具(102至114)中的一個或多個可以沉積第二導電材料(例如，一個或多個金屬化層342)，第二導電材料填充兩個或更多個第二孔穴的並將兩個或更多個背側矽通孔結構電耦合以形成電感器(例如，螺線管電感器結構352)，如本文所述。

製程1000可以包括額外的實施方式，諸如下文描述的和/或結合本文其他地方描述的一個或多個其他製程的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴並電耦合兩個或更多個背側矽通孔結構以形成電感器包括電耦合導電層和兩個或更多個背側矽通孔結構以在跨越半導體晶粒的內連線區、矽基底和重分佈區的半導體晶粒內形成螺線管電感器結構。

在第二實施方式中，單獨或與第一實施方式組合，半導體晶粒是第一半導體晶粒並且還包括接合第一半導體晶粒與第二半導體晶粒(例如，半導體晶粒304)。

在第三實施方式中，單獨或與第一和第二實施方式中的一個或多個結合，接合第一半導體晶粒與第二半導體晶粒包括接合第一半導體晶粒和第二半導體晶粒(例如，接點330和接點336)的金屬接點的表面。

在第四實施方式中，單獨或與第一到第三實施方式中的一個或多個組合，接合第一半導體晶粒與第二半導體晶粒包括接合第一半導體晶粒和第二半導體晶粒的介電層的表面(例如，一個或多個介電層324和介電層332的表面)。

雖然圖10顯示了製程1000的示例方塊，但在一些實現中，製程1000包括與圖10中描繪的那些相比額外的方塊、更少的方塊、不同的方塊或不同佈置的方塊。附加地或替代地，可以並行執行方塊或製程1000中的兩個或更多個。

如此一來，相對於採用分立電感裝置的電路的實現方式，可以縮短電感裝置與積體電路裝置之間的電路徑的長度，從而提高電路的性能。附加地或替代地，在半導體裝置內包含電感器裝置可以消除對單獨的半導體晶粒封裝件(用於分立電感器裝置)的需要以減少用於形成電路的資源量(半導體處理工具、原材料、人力)和/或計算資源，以及其他示例)。

如上文更詳細地描述，本文描述的一些實施方案提供半導體晶粒封裝件。半導體晶粒封裝件包括基底區，基底區包括第一側和與第一側相對的第二側。半導體晶粒封裝件包括內連線區，內連線區在基底區的第一側上方且包含至少一個金屬層。半導體晶粒封裝件包括重分佈區，重分佈區在基底區的第二側上方且包含至少一個導電層。半導體晶粒封裝件包括至少兩個通孔結構，兩個通孔結構穿過基底區連接重分佈區中的導電層和內連線區中的至少一個金屬層，其中至少兩個通孔結構、導電層和金屬層形成電感器。在一些實施例中，電感器包括近似螺旋形結構，近似螺旋形結構在基底區內沿著近似橫軸分佈。在一些實施例中，電感器包括近似環形結構，近似環形結構以基底區內的近似垂直軸為中心。在一些實施例中，電感器包括反向耦合結構，反向耦合結構包括：第一部分，被配置為在第一方向上沿著第一近似螺旋路徑傳導第一電流；以及第二部分，被配置為在與第一方向相反的第二方向上沿著第二近似螺旋路徑傳導第二電流。在一些實施例中，電感器包括：內連線區內的第一導電層的一部分；基底區內的兩個或更多個互連結構；以及重分佈區內的第二導電層的一部分。在一些實施例中，電感器還包括磁芯結構，磁芯結構在基底區內兩個或更多個互連結構之間。在一些實施例中，電感器還包括分流結構。在一些實施例中，分流結構包括在基底區內兩個或更多個互連結構的互連結構。在一些實施例中，分流結構包括在基底區內的兩個或更多個導電層的一部分。

如上文更詳細地描述，本文描述的一些實施方案提供半導體晶粒封裝件。半導體晶粒封裝件包括第一半導體晶粒，第一半導體晶粒包含基底區、在基底區上方的內連線區、穿過基底區的通孔結構以及包含形成在基底區中的一部分的電感器。半導體晶粒封裝件包括與第一半導體晶粒的內連線區接合的第二半導體晶粒。在一些實施例中，第一半導體晶粒還包括：溝渠電容結構；以及開關元件，開關元件連接溝渠電容結構以及電感器。在一些實施例中，第二半導體晶粒包括邏輯電路。在一些實施例中，電感器的電感性能包括在約0.1奈米亨利至約100奈米亨利的範圍內。在一些實施例中，第一半導體晶粒還包括重分佈區，且電感器包括重分佈區內的另一個部分。在一些實施例中，通孔結構是第一通孔結構，且電感器還包括磁芯結構，磁芯結構在第一通孔結構和第二通孔結構之間。

如上文更詳細地描述，本文描述的一些實施方式提供了一種方法。該方法包括通過半導體晶粒的矽基底的背側蝕刻兩個或更多個第一孔穴以暴露半導體晶粒的內連線區中的導電層。該方法包括在兩個或更多個第一孔穴中沉積第一導電材料以形成連接至導電層的兩個或更多個背側矽通孔結構。該方法包括在矽基底的背側上沉積重分佈區的一個或多個電介質重分佈層。該方法包括通過一個或多個電介質重分佈層蝕刻兩個或更多個第二孔穴以暴露兩個或更多個背側矽通孔結構。該方法包括沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴的並電耦合兩個或更多個背側矽通孔結構以形成電感器。在一些實施例中，沉積第二導電材料，第二導電材料填充兩個或更多個第二孔穴並將兩個或更多個背側矽通孔結構電耦合以形成電感器包括：電耦合導電層和兩個或更多個背側矽通孔結構，以在半導體晶粒內形成跨越半導體晶粒的內連線區、矽基底以及重分佈區的螺線管電感器結構。在一些實施例中，半導體晶粒是第一半導體晶粒且還包括：接合第一半導體晶粒與第二半導體晶粒。在一些實施例中，接合第一半導體晶粒與第二半導體晶粒包括：接合第一半導體晶粒和第二半導體晶粒的金屬接點的表面。在一些實施例中，接合第一半導體晶粒與第二半導體晶粒還包括：接合第一半導體晶粒和第二半導體晶粒的介電層的表面。

如本文所用，術語“和/或”當與多個項目結合使用時，旨在涵蓋單獨的多個項目中的每一個以及多個項目的任何和所有組合。例如，“A和/或B”涵蓋“A和B”、“A且不B”和“B且不A”。

如本文所用，“滿足閾值”可以根據上下文指代大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值等。

以上概述了幾個實施例的特徵，以便本領域具有通常知識者可以更好地理解本揭露的方面。本領域具有通常知識者應該理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域具有通常知識者也應該認識到，如此一來的等同結構並不脫離本揭露的精神和範圍，並且他們可以在不脫離本揭露的精神和範圍的情況下對其進行各種更改、替換和更改。