TWI878840B - 電子模組 - Google Patents

Abstract

本發明提供一種即使在高速開關動作時也能夠在動作穩定性和可靠性方面滿足要求的電子模組。本發明的電子模組包括：具有複數個第一電極的第一半導體元件；具有複數個第二電極的第二半導體元件；電容器；基板，具有搭載了所述第一半導體元件的第一佈線圖案、搭載了所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及複數個電連接構件，其中，所述第一佈線圖案連接所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案連接所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案連接所述第一電極的另一部分及所述電容器的另一部分，所述第一電極的面與所述第二電極的面位於不同的高度位置上，通過所述複數個電連接構件中的一個電連接構件連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案。

Description

電子模組

本發明涉及一種電子模組。

習知，安裝有功率半導體的電子模組因有助於轉換器和逆變器等的小型化，因此已知有以下的專利文獻所示中所提到的技術方案。

在專利文獻1中，為了減小寄生電感，在電路基板的一端部配置有基於絕緣基板上的導體圖案的直流電的輸入輸出電極，該直流電的輸入輸出電極沿著一端部的端緣排列配置有複數個正極和複數個負極，並在兩個負極之間配置有正極，兩個正極之間配置有負極。

專利文獻2中揭露了一種結構，即與各對上下臂中的一方的上下臂連接的正極側直流端子和負極側直流端子相對於與各對上下臂中的另一方的上下臂連接的正極側直流端子和負極側直流端子呈鏡面對稱的配置，因此能夠降低電感。

專利文獻3中揭露了在具備第一寄生電感、第一二極體、與第一二極體串聯連接的第二寄生電感、與第一二極體並聯連接的第二二極體、與第二二極體串聯連接的第三寄生電感、開關元件、柵極電路、以及負載的電力轉換裝置中，將第一電路環路和第二電路環路的LC諧振頻率設為不同的頻率來抑制高頻振動。並記載了在類比中，第一寄生電感為30nH，第二寄生電感為10nH，第三寄生電感為40nH。

在專利文獻4中，記載了在搭載有高側電晶體和低側電晶體的開關裝置中，使高側的電源供給線的寄生電感為40nH的具體數值例。

專利文獻5中記載了安裝有兩個開關用MOSFET的環路電感例如優選為60納亨（nH）以下的例子。

[先行技術文獻]

[專利文獻1]日本特開2020-053622號公報

[專利文獻2]日本特開2017-011305號公報

[專利文獻3]日本特開2015-084636號公報

[專利文獻4]日本特開2018-093636號公報

[專利文獻5]日本特開2021-092463號公報

然而，近年來從碳中和的觀點出發，對能夠高速且以大電流進行工作的化合物半導體（GaN等）的期待正逐漸地提高，行業普遍希望將開關電源系統中的開關頻率從習知的數百kHz高速化至數MHz頻帶，也希望將關斷速度高速化至1位元元數級別以上，從而降低電路系統工作時的開關損失、浪湧電壓及雜訊。

但是，即使按照習知的分立構件或電子模組，使用能夠以高速且以大電流動作的化合物半導體來構成電子模組，也難以實現低電感化，在高速開關動作時會產生超過開關元件額定值的過大的浪湧電壓，導致無法降低開關損失或雜訊，從而在動作穩定性和可靠性方面難以滿足要求。即，雖然能夠如上述專利文獻那樣降低寄生電感對於本領域技術人員來說是顯而易見的，但在先前技術的情況下，如專利文獻3～5所示，其電感值依然在數十nH左右，在該水準下無論如何也仍然難以滿足上述行業要求。

因此，本發明的目的在於，提供一種即使在高速開關動作時也能夠在動作穩定性和可靠性方面滿足要求的電子模組。

本發明（形態1）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；電容器；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及複數個電連接構件，其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分，所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案。

在本發明（形態1）的電子模組中，優選在所述第二佈線圖案與所述第二半導體元件之間、或所述第一佈線圖案與所述第一半導體元件之間，配置有用於調整所述第二電極的面或所述第一電極的面的高度位置的位置調整構件。

本發明（形態1）的電子模組中，優選所述第一半導體元件的高度與所述第二半導體元件的高度不同。

在本發明（形態1）的電子模組中，優選所述第一電極的面位於比所述第二電極的面低的位置，所述第一佈線圖案位於比所述第一電極的面低的位置。

在本發明（形態1）的電子模組中，優選所述第一佈線圖案中的第一半導體元件搭載區域、所述第二佈線圖案中的第二半導體元件搭載區域、以及所述第三佈線圖案的一部分相互平行。

在本發明（形態1）的電子模組中，所述所述複數個電連接構件分別用於所述第一半導體元件、所述第二半導體元件、所述第一佈線圖案、所述第二佈線圖案、以及所述第三佈線圖案的連接，以使所述複數個電連接構件各自的連接距離最短的方式來構成所述第一半導體元件、所述第二半導體元件、所述第一佈線圖案、所述第二佈線圖案及所述第三佈線圖案。

在本發明（形態1）的電子模組中，所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部，以使從所述第二電極的一部分經由所述第二佈線圖案、所述電容器、所述第三佈線圖案到達所述第一電極的另一部分的佈線路徑最短的方式規定了所述第二佈線圖案和所述第三佈線圖案的平面形狀、以及所述第一電容器連接部和第二電容器連接部的形成位置。

在本發明（形態1）的電子模組中，優所述電子模組的一側具有電源端子、輸出端子及接地端子，另一側具有控制訊號用端子，所述電容器配置在所述一側。

在本發明（形態1）的電子模組中，優選所述複數個電連接構件是線狀或板狀的電連接構件。

在本發明（形態1）的電子模組中，所述複數個電連接構件是線狀的電連接構件，在將所述第一電極的面和所述第二電極的面中較高的面作為第一面，將所述第一電極的面和所述第二電極的面中較低的面作為第二面時，用於連接與所述第一面對應的電極和與所述第二面對應的電極的第一環路部分中的所述電連接構件的頂點的高度位置比用於連接與所述第二面對應的電極和所述第一佈線圖案的第二環路部分中的所述電連接構件的頂點的高度位置高。

在本發明（形態1）電子模組中，所述第一環路部分中的所述電連接構件的頂點的平面位置位於比所述第一面上的所述電連接構件安裝位置與所述第二面上的所述電連接構件安裝位置之間的中間位置更偏向所述第一面上的所述電連接構件安裝位置側的位置，所述第二環路部分中的所述電連接構件的頂點的平面位置位於比所述第二面上的所述電連接構件安裝位置與所述第一佈線圖案中的所述電連接構件安裝位置之間的中間位置更偏向所述第二面上的所述電連接構件安裝位置側的位置。

在本發明（形態1）電子模組中，連接所述第一半導體元件與所述第二半導體元件的部分的寄生電感小於連接所述第一半導體元件與所述電容器的部分的寄生電感、以及連接所述第二半導體元件與所述電容器的部分的寄生電感。

在本發明（形態1）電子模組中，優選所述第一半導體元件及所述第二半導體元件由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成。

在本發明（形態1）的電子模組中，所述第一半導體元件和所述第二半導體元件分別是在同一表面的一側配置有漏電極並在另一側配置有源電極的電晶體、或分別是在同一表面的一側配置有陰電極並在另一側配置有陽電極的二極體。

在本發明（形態1）的電子模組中，優選所述第一半導體元件及所述第二半導體元件用於半橋電路。

本發明（形態1）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及複數個電連接構件，其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分，所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案。

在上述[0032]所述的電子模組中，關於上述[0018]～[0031]所述的特徵中能夠適用的特徵，優選具有這些特徵。

本發明（形態2）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；電容器；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及複數個電連接構件，其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案，所述第一半導體元件和所述第二半導體元件被配置成第一電極的一部分的延伸方向與第二電極的另一部分的延伸方向為相同的方向。

在本發明（形態2）的電子模組中，優選所述第一佈線圖案中的第一半導體元件搭載區域、所述第二佈線圖案中的第二半導體元件搭載區域、以及所述第三佈線圖案的一部分被配置成相互平行。

在本發明（形態2）的電子模組中，所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部，以使從所述第二電極的一部分經由所述第二佈線圖案、所述電容器、所述第三佈線圖案到達所述第一電極的另一部分的佈線路徑最短的方式規定了所述第二佈線圖案及所述第三佈線圖案的平面形狀、以及所述第一電容器連接部及第二電容器連接部的形成位置。

在本發明（形態2）的電子模組中，優選所述電子模組的一側具備電源端子、輸出端子及接地端子，另一側具備控制訊號用端子，所述電容器配置在所述一側。

在本發明（形態2）的電子模組中，優選所述複數個電連接構件是線狀或板狀的電連接構件。

在本發明（形態2）電子模組中，優選所述第一半導體元件及所述第二半導體元件由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成。

在本發明（形態2）電子模組中，連接所述第一半導體元件與所述第二半導體元件的部分的寄生電感小於連接所述第一半導體元件與所述電容器的部分的寄生電感、以及連接所述第二半導體元件與所述電容器的部分的寄生電感。

在本發明（形態2）的電子模組中，所述第一半導體元件和所述第二半導體元件分別是在同一表面的一側配置有漏電極並在另一側配置有源電極的電晶體、或分別是在同一表面的一側配置有陰電極並在另一側配置有陽電極的二極體。

在本發明（形態2）的電子模組中，優選所述第一半導體元件及所述第二半導體元件用於半橋電路。

本發明（形態2）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及複數個電連接構件，其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案，所述第一半導體元件和所述第二半導體元件被配置成所述第一電極的一部分的延伸方向與所述第二電極的另一部分的延伸方向為相同的方向。

在上述[0043]所述的電子模組中，關於上述[0035]～[0042]所述的特徵之中可以適用的特徵，優選具有這些特徵。

本發明（形態3）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；電容器；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案； 第一電連接構件；第二電連接構件；第三電連接構件；以及第四電連接構件，其中，所述第一佈線圖案通過所述第一電連接構件連接所述第一電極的一部分，並且通過所述第四電連接構件連接所述第二電極的另一部分，所述第二佈線圖案通過所述第二電連接構件連接所述第二電極的一部分，並且連接所述電容器的一部分，所述第三佈線圖案通過所述第三電連接構件連接所述第一電極的另一部分，並且連接所述電容器的另一部分，所述第一半導體元件和所述第二半導體元件以不同朝向配置。

在本發明（形態3）的電子模組中，所述第一佈線圖案的形狀基於L字形，所述第二佈線圖案及所述第三佈線圖案的形狀基於矩形，所述第三佈線圖案被第一佈線圖案和第二佈線圖案三麵包圍。

在本發明（形態3）的電子模組中，所述第一半導體元件配置在所述第一佈線圖案中的與所述第二佈線圖案及所述第三佈線圖案相鄰的區域，所述第一電極的另一部分與所述第三佈線圖案靠近且平行配置，所述第二半導體元件配置在所述第二佈線圖案中的與所述第一佈線圖案相鄰的區域，所述第二電極的另一部分與所述第一佈線圖案靠近且平行配置，所述電容器在靠近所述第二半導體元件的區域上與所述第二佈線圖案及所述第三佈線圖案連接。

在本發明（形態3）的電子模組中，所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部，以使從所述第二電極的一部分經由所述第二電連接構件、所述第二佈線圖案、所述電容器、所述第三佈線圖案、所述第三電連接構件到達所述第一電極的另一部分的佈線路徑最短的方式規定了所述第二佈線圖案及所述第三佈線圖案的平面形狀、所述第二半導體元件的搭載位置、以及所述第一電容器連接部和第二電容器連接部的形成位置。

本發明（形態3）的電子模組中，優選所述第一電連接構件、所述第二電連接構件、所述第三電連接構件及所述第四電連接構件是線狀或板狀的電連接構件。

在本發明（形態3）電子模組中，優選所述第一半導體元件和所述第二半導體元件由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成。

在本發明（形態3）的電子模組中，所述第一半導體元件和所述第二半導體元件分別是在同一表面的一側配置有漏電極並在另一側配置有源電極的電晶體、或分別是在同一表面的一側配置有陰電極並在另一側配置有陽電極的二極體。

在本發明（形態3）的電子模組中，優選所述第一半導體元件及所述第二半導體元件用於半橋電路。

本發明（形態3）的電子模組包括：第一半導體元件，具有複數個第一電極；第二半導體元件，具有複數個第二電極；基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；第一電連接構件；第二電連接構件；第三電連接構件；以及第四電連接構件，其中，所述第一佈線圖案通過所述第一電連接構件連接所述第一電極的一部分，並且通過所述第四電連接構件連接所述第二電極的另一部分，所述第二佈線圖案通過所述第二電連接構件連接所述第二電極的一部分，所述第三佈線圖案通過所述第三電連接構件連接所述第一電極另一部分，所述第一半導體元件和所述第二半導體元件以不同朝向配置。

在上述[0053]所述的電子模組中，關於上述[0046]～[0053]所述的特徵中能夠適用的特徵，優選具有這些特徵。

本發明（形態4）的電子模組包括：第一共源共柵開關元件，由第一開關元件和第二開關元件構成，所述第一開關元件具有第一漏電極、第一源電極及第一柵電極且由常導通型半導體元件構成，所述第二開關元件具有第二漏電極、第二源電極及第二柵電極且由常斷型半導體元件構成，在所述第二漏電極與所述第一源電極通過導電性接合材料接合的狀態下，所述第二開關元件層疊在所述第一開關元件上，所述第一柵電極與所述第二源電極連接；第二共源共柵開關元件，由第三開關元件和第四開關元件構成，所述第三開關元件具有第三漏電極、第三源電極及第三柵電極且由常導通型半導體元件構成，所述第四開關元件具有第四漏電極、第四源電極及第四柵電極且由常斷型半導體元件構成，在所述第四漏電極與所述第三源電極通過導電性接合材料接合的狀態下，所述第四開關元件層疊在所述第三開關元件上，所述第三柵電極與所述第四源電極連接；電容器；基板，具有搭載有所述第一共源共柵開關元件的第一佈線圖案、搭載有所述第二共源共柵開關元件的第二佈線圖案及第三佈線圖案；第一電連接構件；第二電連接構件；第三電連接構件；以及第四電連接構件，其中，所述第一佈線圖案通過所述第一電連接構件連接所述第二源電極，並且通過所述第四電連接構件連接所述第三漏電極，所述第二佈線圖案通過所述第二電連接構件連接所述第四源電極，並且連接所述電容器的一部分，所述第三佈線圖案通過所述第三電連接構件連接所述第一漏電極，並且連接所述電容器的另一部分，所述第一共源共柵開關元件和所述第二共源共柵開關元件以不同朝向配置。

在本發明（形態4）的電子模組中，所述第一開關元件的一個面上具備所述第一漏電極、所述第一源電極及所述第一柵電極，所述第一漏電極與所述第一源電極平行配置，所述第二開關元件的一個面上具備所述第二柵電極及所述第二源電極，並且在另一個面上具備所述第二漏電極，所述第三開關元件的一個面上具備所述第三漏電極、所述第三源電極及所述第三柵電極，所述第三漏電極與所述第三源電極平行配置，所述第四開關元件的一個面上具備所述第四柵電極及所述第四源電極，並且在另一個面上具有所述第四漏電極。

在本發明（形態4）的電子模組中，所述第一柵電極與所述第一佈線圖案通過第一共源共柵電連接構件連接，所述第三柵電極與所述第二佈線圖案通過第二共源共柵電連接構件連接，在所述第一共源共柵開關元件中，所述第一柵電極與所述第二源電極通過所述第一共源共柵電連接構件、所述第一佈線圖案及所述第一電連接構件連接，在所述第二共源共柵開關元件中，所述第三柵電極與所述第四源電極通過第二共源共柵電連接構件、所述第二佈線圖案及所述第二電連接構件連接。

在本發明（形態4）的電子模組中，所述第一佈線圖案的形狀基於L字形，所述第二佈線圖案及所述第三佈線圖案的形狀基於矩形，所述第三佈線圖案被第一佈線圖案和第二佈線圖案三麵包圍。

在本發明（形態4）的電子模組中，所述第一共源共柵開關元件配置在所述第一佈線圖案中的與所述第二佈線圖案及所述第三佈線圖案相鄰的區域上，所述第一漏電極靠近所述第三佈線圖案並平行配置，所述第二共源共柵開關元件配置在所述第二佈線圖案中的與所述第一佈線圖案相鄰的區域上，所述第三漏電極靠近所述第一佈線圖案並平行配置，所述電容器在靠近所述第二共源共柵開關元件的區域上與所述第二佈線圖案及所述第三佈線圖案連接。

本發明（形態4）的電子模組中，所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部，以使從所述第四源電極經由第二電連接構件、所述第二佈線圖案、所述電容器、所述第三佈線圖案、所述第三電連接構件到達所述第一漏電極的佈線路徑最短的方式規定了所述第二佈線圖案及所述第三佈線圖案的平面形狀、所述第二共源共柵開關元件的搭載位置、以及所述第一電容器連接部及第二電容器連接部的形成位置。

在本發明（形態4）的電子模組中，優選所述第一電連接構件、所述第二電連接構件、所述第三電連接構件及所述第四電連接構件是線狀或板狀的電連接構件。

在本發明（形態4）的電子模組中，優選所述第一開關元件及所述第三開關元件由寬頻隙半導體材料構成，並且耐壓比所述第二開關元件及所述第四開關元件的耐壓更高。

在本發明（形態4）電子模組中，優選所述寬頻隙半導體材料由氮化鎵、碳化矽、氧化鎵或金剛石構成。

在本發明（形態4）的電子模組中，在所述電子模組的一側排列有接地端子、電源端子以及輸出端子，在另一側排列有控制訊號端子，所述電容器配置在所述接地端子和所述電源端子附近，所述第一共源共柵開關元件和所述第二共源共柵開關元件靠近所述電容器配置。

在本發明（形態4）的電子模組中，優選所述第一共源共柵開關元件及所述第二共源共柵開關元件用於半橋電路。

在本發明（形態4）的電子模組中，包括：第一共源共柵開關元件，由第一開關元件和第二開關元件構成，所述第一開關元件具有第一漏電極、第一源電極及第一柵電極且由常導通型半導體元件構成，所述第二開關元件具有第二漏電極、第二源電極及第二柵電極且由常斷型半導體元件構成，在所述第二漏電極與所述第一源電極通過導電性接合材料接合的狀態下，所述第二開關元件層疊在所述第一開關元件上，所述第一柵電極與所述第二源電極連接；第二共源共柵開關元件，由第三開關元件和第四開關元件構成，所述第三開關元件具有第三漏電極、第三源電極及第三柵電極且由常導通型半導體元件構成，所述第四開關元件具有第四漏電極、第四源電極及第四柵電極且由常斷型半導體元件構成，在所述第四漏電極與所述第三源電極通過導電性接合材料接合的狀態下，所述第四開關元件層疊在所述第三開關元件上，所述第三柵電極與所述第四源電極連接；基板，具有搭載有所述第一共源共柵開關元件的第一佈線圖案、搭載有所述第二共源共柵開關元件的第二佈線圖案及第三佈線圖案；第一電連接構件；第二電連接構件；第三電連接構件；以及第四電連接構件，其中，所述第一佈線圖案通過所述第一電連接構件連接所述第二源電極，並且通過所述第四電連接構件連接所述第三漏電極，所述第二佈線圖案通過所述第二電連接構件連接所述第四源電極， 所述第三佈線圖案通過所述第三電連接構件連接所述第一漏電極，所述第一共源共柵開關元件和所述第二共源共柵開關元件以不同朝向配置。

在上述[0066]所述的電子模組中，關於上述[0056]～[0065]所述的特徵之中能夠適用的特徵，優選具有這些特徵。

根據本發明（形態1）的電子模組，由於各半導體元件、電容器、各電連接構件和各佈線圖案如上述配置，並且第一電極的面和第二電極的面位於相互不同的高度位置，並且通過複數個電連接構件中的一個電連接構件連接第一電極的一部分、第二電極的另一部分和第一佈線圖案，因此通過使佈線的長度、寬度和曲率綜合地最優化，就能夠降低寄生電感，使包括電連接構件的電子模組內部的電感進一步降低。在使用電子模組100構成電路系統情況下，能夠實現開關損失、浪湧電壓及雜訊的降低。通過這樣，可以實現使用電子模組的電路系統的動作穩定性和可靠性等性能的提高。在該情況下，在電連接構件51為具有彎曲部的電連接構件（例如，具有彎曲部的板狀電連接構件、線狀（電線狀）的電連接構件）時，由於第二電極的面和第一電極的面位於不同的高度位置（所謂的梯田狀），因此能夠減小彎曲部的彎曲程度從而縮短電連接構件51的長度，進一步降低寄生電感。

根據本發明（形態2）的電子模組，由於各半導體元件、電容器、各電連接構件和各佈線圖案如上述配置，因此能夠縮短電連接構件（特別是其中一個電連接構件）的長度。這樣就能夠實現電子模組內部的進一步的低電感化，並能夠實現使用電子模組構成電路系統的情況下的開關損失、浪湧電壓及雜訊的降低。通過這樣，可以實現使用電子模組的電路系統時提高動作穩定性和可靠性等性能。

根據本發明（形態3）的電子模組，由於各半導體元件、電容器、各佈線圖案和各電連接構件如上所述配置，因此能夠縮短各電連接構件的長度。包括各電連接構件以外的部分的電子模組內部能夠進一步實現低電感化。因此，能夠實現電子模組內部的進一步的低電感化，從而實現使用電子模組構成電路系統的情況下的開關損失、浪湧電壓及雜訊的降低。通過這樣，可以實現使用電子模組的電路系統的動作穩定性和可靠性等性能的提高。

本發明（形態4）的電子模組包括：第一共源共柵開關元件，由第一開關元件和第二開關元件構成，第一開關元件具有第一漏電極、第一源電極及第一柵電極且由常導通型半導體元件構成，第二開關元件具有第二漏電極、第二源電極及第二柵電極且由常斷型半導體元件構成，因此，根據本發明（形態4）的電子模組，由高耐壓且能夠高頻驅動的常導通型半導體元件（例如GaN等寬頻隙半導體）構成的開關元件（第一開關元件、第三開關元件），通過與習知的由常斷型的半導體元件（例如矽等的半導體元件）構成的開關元件（第二開關元件、第四開關元件）一起使用並共源共柵連接，是一種常斷型的開關元件，因此能夠將開關頻率高速化為數MHz數量級，與習知相比能夠將導通斷開速度高速化1位元元數以上，進而能夠實現電源系統的高頻驅動。

根據本發明的電子模組（形態4），由於各半導體元件、電容器、各佈線圖案和各電連接構件如上所述配置，因此能夠縮短各電連接構件的長度。包括各電連接構件以外的部分的電子模組內部能夠進一步實現低電感化。因此，能夠實現電子模組的進一步的低電感化，能夠實現使用電子模組構成電路系統的情況下的開關損失、浪湧電壓及雜訊的降低。通過這樣，如上所述，通過使用寬頻隙半導體元件（例如GaN）來作為第一開關元件和第三開關元件，就能夠將開關頻率高速化為數MHz數量級，將導通斷開速度比習知高速化1位數以上，即使對電源系統進行了高頻驅動，也可以提高電路系統的動作穩定性和可靠性等性能。

如上所述，本發明的電子模組（形態4）是一種即使在設為使用了寬頻隙半導體元件的高頻驅動的電子模組的情況下，在動作穩定性和可靠性方面也能夠滿足要求的電子模組。

在本說明書中，「連接」是指「電連接」。

以下，參考圖式說明用於實現本發明的電子模組。各圖式是示意圖，不一定嚴格反映實際尺寸。以下所說明的各實施方式並不限定請求項所涉及的發明。各實施方式中說明的諸要素及其組合也並非全部是本發明的解決手段所必需的。在各實施方式中，基本結構、特徵、功能等相同的結構、要素（包括形狀等不完全相同的構成要素），有時跨越各實施方式使用相同的符號，並且省略再次的說明。

本發明（形態1）

圖1是根據本發明（形態1）的電子模組100的示意圖。圖1（A）是俯視圖，圖1（B）是圖1（A）的X-X部剖視圖。

本發明（形態1）的電子模組100是樹脂密封型的電子模組，如圖1（A）所示，其包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有23g的第二半導體元件20；電容器30；安裝有第一半導體元件10的第一佈線圖案41、安裝有第二半導體元件20且具有第二佈線圖案42和第三佈線圖案43的基板40；以及複數個電連接構件51、52、53。

在本發明（形態1）的電子模組100中，第一佈線圖案41與第一電極的一部分12s及第二電極21d的另一部分連接，第二佈線圖案42與第二電極的一部分22s及電容器30的一部分31連接，第三佈線圖案43與第一電極的另一部分11d及電容器30的另一部分32連接。

在本發明（形態1）的電子模組100中，如圖1（B）所示，第一電極的面和第二電極的面位於相互不同的高度位置，通過複數個電連接構件中的一個電連接構件（電連接構件51）與第一電極的一部分12s、第二電極的另一部分21d以及第一佈線圖案41連接。

從圖1（B）可知，在本發明（形態1）的電子模組100中，利用電連接構件51依次連接高度位置不同的第二電極21d、第一電極12s和第一佈線圖案41。第二半導體元件20的第二電極21d、22s和23g的表面高於第一半導體元件10的第一電極11d、12s和13g的表面。第一電極11d、12s、13g的面和第二電極21d、22s、23g的面中的任意一個面都可以配置得較高。

通過採用上述結構，綜合地優化佈線的長度、寬度和曲率，就能夠降低寄生電感，從而進一步降低包括電連接構件51在內的電子模組100內部的電感。在使用電子模組100構成電路系統情況下，能夠實現開關損失、浪湧電壓及雜訊的降低。在該情況下，當電連接構件51為具有彎曲部的電連接構件（例如，具有彎曲部的板狀電連接構件、線狀（電線狀）的電連接構件）時，由於第二電極的面和第一電極的面位於不同的高度位置（所謂的梯田狀），因此能夠減小彎曲部的彎曲程度而縮短電連接構件51的長度，進一步降低寄生電感。

特別是，在電子模組100中，能夠實現第一半導體元件10和第二半導體元件20的連接部分的低電感化。第一半導體元件10和第二半導體元件20的連接部分是在例如半橋電路那樣的具有橋結構的電路系統中，從動作穩定性的觀點來看極為重要的電位部分。因此，上述連接部（第一電極12s、第二電極21d、電連接構件51、第一佈線圖案41）的低電感化，在例如半橋電路那樣的具有橋結構的電路系統中，在降低開關損耗、浪湧電壓和雜訊方面取得了明顯的效果。

第一半導體元件10相當於本發明（形態1）中的第一半導體元件。第二半導體元件20相當於本發明（形態1）中的第二半導體元件。電容器30相當於本發明（形態1）中的電容器。基板40相當於本發明（形態1）的基板。電連接構件51相當於本發明（形態1）中的電連接構件。複數個第一電極11d、12s、13g相當於本發明（形態1）中的複數個第一電極。複數個第二電極21d、22s和23g相當於本發明（形態1）中的複數個第二電極。

第一佈線圖案41相當於本發明（形態1）中的第一佈線圖案。第一電極的一部分12s相當於本發明（形態1）中的第一電極的一部分。第二電極的另一部分21d相當於本發明（形態1）中的第二電極的另一部分。第二佈線圖案42相當於本發明（形態1）中的第二佈線圖案。第二電極的一部分22s相當於本發明（形態1）中第二電極的一部分。電容器的一部分31相當於本發明（形態1）中的電容器的一部分。第三佈線圖案43相當於本發明（形態1）中第三佈線圖案。第一電極的另一部分11d相當於本發明（形態1）中的第一電極的另一部分。電容器的另一部分32相當於本發明（形態1）中的電容器的另一部分。

實施方式1

圖2是第一實施方式的電子模組110的截面圖。圖2是沿圖1的X-X線的剖視圖。

電子模組100在第二佈線圖案42與第二半導體元件20間（參照圖2）、或在第一佈線圖案41與第一半導體元件10間，配置有用於調整第二電極21d、22s、23g的面或第一電極11d、12s、13g的面的高度位置的位置調整構件60。通過位置調整構件60調整第二電極21d、22s、23g的面或第一電極11d、12s、13g的面的高度位置，能夠使佈線的長度、寬度和曲率的調整作業變得容易，從而降低第二電極21d與第一電極12s之間的寄生電感。

在圖2中，作為電連接構件51，例如可以使用線狀的導體將第一電極12s和第二電極21d連接（導線接合），但電連接構件51不限於線狀，也可以由板狀的導體形成。作為電連接構件51的材質，例如可以使用鋁、銅、金。

寄生電感是寄生在佈線上的電感成分，其受到佈線的長度、寬度和曲率等的影響。電路工作頻率越高，越需要降低該寄生電感，通過使用圖2所示的位置調整構件60，來起到降低上述寄生電感的效果。

在實施方式1的電子模組110中，位置調整構件60配置在第二佈線圖案42與第二半導體元件20之間，位置調整構件60通過調整第二電極21d的面高度位置從而能夠降低第一電極12s與第二電極21d之間的寄生電感。

在實施方式1的電子模組110中，如上所述，由於將連接第一半導體元件10、第二半導體元件20和第一佈線圖案41的部分的寄生電感設定得較小，因此能夠實現包含電連接構件51在內的電子模組100內部的更低的電感。

第一半導體元件10與第二半導體元件20的連接部分例如在半橋電路那樣的具有橋結構的電路系統中，從動作穩定性的觀點來看是極其重要的部分，上述連接部（第一電極12s、第二電極21d、電連接構件51、第一佈線圖案41）的低電感化能夠在降低開關損耗、浪湧電壓及雜訊的上起到明顯的效果。

特別是，在使用圖2的結構例所示的容易彎曲的電連接構件51（例如電線）的情況下，一般容易比板狀的電連接構件的寄生電感高，但通過採用實施方式2的結構，在對長度、寬度和曲率進行綜合優化後，就能夠降低第一電極12s與第二電極21d間寄生電感。

在電子模組110中，連接第二電極的另一部分21d和第一電極的一部分12s的第一環路（Loop）部分中的電連接構件51的頂點的高度位置比連接第一電極的一部分12s和第一佈線圖案41的第二環路部分中的電連接構件51的頂點的高度位置高。上述第一環路部分中的電連接構件51的頂點的平面位置位於比第二電極的另一部分21d的電連接構件51安裝位置與第一電極的一部分12s的電連接構件51安裝位置的中間位置更偏向第二電極的另一部分21d的電連接構件51安裝位置側的位置上，第二環路部分中電連接構件51的頂點的平面位置位於比第一電極的一部分12s中的電連接構件51安裝位置與佈線圖案41中的電連接構件51安裝位置的中間位置更偏向所述第一電極的一部分12s中的電連接構件51安裝位置側的位置。通過這樣，能夠縮短電連接構件51的長度，降低第二電極21d與第一電極12s間的寄生電感及第一電極12s與佈線圖案41間的寄生電感。

在圖2中，展示了位置調整構件60將第二電極21d的表面相對於第一電極12s的表面沿上下方向調整的示例，但是位置調整構件60也可以被構成為將第二電極21d的表面沿水準方向調整。如果除了上下方向之外還沿著水準方向進行調整，則能夠基於佈線的長度、寬度、曲率等進一步降低第一電極12s和第二電極21d之間的寄生電感。

在圖2中，位置調整構件60配置在第二佈線圖案42與第二半導體元件20之間並用於調整第二電極21d的面高度位置，但是位置調整構件60也可以配置在第一佈線圖案41與第一半導體元件10之間並用於調整第一電極12s的面高度位置。位置調整構件60相當於本發明（形態1）的位置調整構件。

第一半導體元件10和第二半導體元件20可以由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成，第一半導體元件10和第二半導體元件20可以分別由相同材料或不同材料的半導體構成。

由於實施方式1的電子模組選擇性地由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）的半導體元件構成，因此可以實現使用電子模組構成電路系統時的開關損失、浪湧電壓及雜訊的降低，從而提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

特別是，在使用了能夠高速且大電流地工作的化合物半導體例如氮化鎵、碳化矽或氧化鎵的開關電源系統中，行業希望將開關頻率高速化至數MHz頻帶、且希望將關斷速度也高速化至1位以上、或謀求浪湧電壓及雜訊的降低，根據實施方式1的實施方式的電子模組110，就能夠起到特別顯著的效果。

接下來，將說明配置在第一半導體元件10和第二半導體元件20的表面上的電極。

圖3展示了配置在第一半導體元件10和第二半導體元件20的表面上的第一電極和第二電極的例子。

第一半導體元件10和第二半導體元件20是電晶體或二極體，當第一半導體元件10和第二半導體元件20是電晶體的情況下，在第一半導體元件10或第二半導體元件20各自的同一表面的一側配置漏電極11d、21d，在另一側配置源電極12s、22s。圖3是電晶體的示例，漏電極11d、21d和源電極12s、22s分別由複數個電極構成。例如，在如圖3所示的示例中，有三個電極。柵電極13g、23g分別配置在源電極12s、22s的右側或左側，檢測用源電極12sb、22sb分別配置在柵電極13g、23g與源電極12s、22s之間。

當第一半導體元件10和第二半導體元件20是二極體的情況下，優選在第一半導體元件10或第二半導體元件20各自的同一表面的一側配置陰電極，在另一側配置陽電極。

通過採用這種橫向型結構，由於選擇性地由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）的半導體元件構成，因此能夠降低使用電子模組構成電路系統時的開關損失、浪湧電壓以及雜訊，提高使用了電子模組的電路系統的動作穩定性和可靠性等性能。

在第一半導體元件10及第二半導體元件20為電晶體的情況下，如圖3所示，柵電極13g、23g及檢測用源電極12sb、22sb形成在源電極12s、22s的附近，因此能夠降低柵極-源極間佈線環路的寄生電感，提高電路系統的動作穩定性和可靠性。

作為橫向型結構的具體例，可以在矽基板上形成有GaN電晶體、以及在藍寶石基板上形成有GaN電晶體等。

第一半導體元件10和第二半導體元件20優選用於半橋電路。這有助於減少半橋電路的電感，並且有助於提供穩定的半橋電路的電子模組110。接著，說明使用了半橋電路的電子模組。

實施方式2

圖4是電子模組100、110及實施方式2所示的電子模組130的等效電路120的圖。第一半導體元件10和第二半導體元件20構成半橋電路。第一半導體元件10的漏極11d通過第三佈線圖案43連接到電源端子70。第一半導體元件10的源極12s通過電連接構件51連接到第二半導體元件20的漏極21d和第一佈線圖案41，並且通過第一佈線圖案41連接到輸出端子72。

第二半導體元件20的源電極22s通過第二佈線圖案42連接到接地端子74。電容器30通過第三佈線圖案43和第二佈線圖案42連接到電源端子70和接地端子74。在串聯連接第一半導體元件10及第二半導體元件20上並聯連接有電容器30的電路。向柵電極13g和柵電極23g輸入控制訊號，進行構成半橋電路的第一半導體元件10及第二半導體元件20的開關動作。另外，還配置有檢測用源電極12sb、12sb。

在圖4所示的等效電路120中，連接第一半導體元件10的源電極12s和第二半導體元件20的漏電極21d的部分是寄生電感L1，連接第一半導體元件10的漏電極11d和電容器30的部分是寄生電感L2，連接第二半導體元件20的源電極22s和電容器30的部分是寄生電感L3。

在本發明（形態1）中，參照圖4所示的等效電路120，連接第一半導體元件10和第二半導體元件20的部分的寄生電感L1被配置為小於連接第一半導體元件10和電容器30的部分的寄生電感L2以及連接第二半導體元件20的源電極22s和電容器30的部分是寄生電感L3。通過這樣，能夠進一步降低包括電連接構件51在內的電子模組100內部的電感。

圖5是展示實施方式2的電子模組130的圖。圖6是用於說明實施方式2中段差D的立體圖。圖6放大地展示了圖5中的虛線所包圍的區域A。

實施方式2的電子模組130如圖5所示，包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有複數個第二電極21d、22s、23g的第二半導體元件20；電容器30；搭載有第一半導體元件10的第一佈線圖案41、搭載有第二半導體元件20且具有第二佈線圖案42及第三佈線圖案43的基板40；以及複數個電連接構件51、52、53。基板40例如使用在陶瓷基板上直接接合了銅電路板的DCB基板。

在實施方式2的電子模組130中，第一佈線圖案41與第一電極的一部分12s及第二電極21d的另一部分連接，第二佈線圖案42與第二電極的一部分22s及電容器30的一部分31連接，第三佈線圖案43與第一電極的另一部分11d及電容器30的另一部分32連接。

在實施方式2的電子模組130中，第一電極11d、12s、12sb、13g的面與第二電極21d、22s、22sb、23g的面如圖6所示，處於相互不同的高度位置，並通過複數個電連接部件中的一個電連接構件（電連接構件51）連接第一電極的一部分12s、第二電極的另一部分21d和第一佈線圖案41。電連接構件52連接第二電極的一部分22s和第二佈線圖案42，電連接構件53連接第一電極的另一部分11d和第三佈線圖案43。

第一電極11d、12s、12sb、13g的面位於比第二電極21d、22s、22sb、23g的面低的位置，第一佈線圖案41的面比第一電極11d、12s、12sb、13g的面低。因此，通過綜合優化佈線的長度、寬度和曲率，就能夠降低寄生電感，從而實現包括電連接構件51在內的電子模組內部的進一步低電感化。當使用電子模組130構成電路系統時，可以減少開關損耗、浪湧電壓和雜訊。通過這樣，可以提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

電連接構件51、52、53分別用於第一半導體元件10、第二半導體元件20、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43的連接，並以使電連接構件51、52、53的連接距離分別為最短的方式來構成第一半導體元件10、第二半導體元件20、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43。這樣就可以實現電子模組130內部的進一步低電感化。

在實施方式2的電子模組130中，以使第二電極21d與第一電極12s和第一佈線圖案41連接的部分、第一半導體元件10的漏電極11d與第三佈線圖案43連接的部分、以及第二半導體元件20的源電極22s和第二佈線圖案42連接的部分分別為最短的方式來配置。這樣就可以實現電子模組130內部的進一步低電感化。

電連接構件51相當於本發明（形態1）中的「用於連接第二電極21d、第一電極12s和第一佈線圖案41」的電連接構件。電連接構件52相當於本發明（形態1）中的「用於連接第二半導體元件20的源電極22s和第二佈線圖案42」的電連接構件。電連接構件51相當於本發明（形態1）中的「用於連接第一半導體元件10的漏電極11d和第三佈線圖案43」的電連接構件。

在實施方式2電子模組130中，連接第一半導體元件10和第二半導體元件20的部分的寄生電感L1小於連接第一半導體元件10和電容器30的部分的寄生電感L2及連接第二半導體元件20和電容器的部分的寄生電感L3。

第一半導體元件10和第二半導體元件20的連接部分例如在半橋電路那樣的具有橋結構的電路系統中，從動作穩定性的觀點來看是極其重要的電位部分，上述連接部（第一電極12s、第二電極21d、電連接構件51、第一佈線圖案41）的低電感化能夠對降低開關損耗、浪湧電壓及雜訊起到明顯的效果。

在圖5中的被虛線包圍的區域A中，第一佈線圖案41中的第一半導體元件10搭載區域、第二佈線圖案42中的第二半導體元件20搭載區域以及第三佈線圖案43的一部分被形成為相互平行。通過這樣，就能夠將第一半導體元件10、第二半導體元件20、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43各自的連接距離構成為最短，從而實現電子模組130內部的進一步低電感化。

第二佈線圖案42具有連接電容器的一部分31的第一電容器連接部34，第三佈線圖案43具有連接電容器的另一部分32的第二電容器連接部35，以使第三佈線圖案43從第二電極的一部分22s經由第二佈線圖案42、電容器30、第三佈線圖案43到達第一電極的另一部分11d的佈線路徑為最短路徑的方式規定了第二佈線圖案42和第三佈線圖案43的平面形狀、以及第一電容器連接部34和第二電容器連接部35的形成位置。另外，在第一電容器連接部34和第二電容器連接部35的周圍分別形成有抗蝕劑。

在被這些抗蝕劑包圍的部分分別連接有電容器的一部分31和第一電容器連接部34、以及電容器的另一部分32和第二電容器連接部35。即，如果採用實施方式2那樣的結構，則從第二電極的一部分22s經由第二佈線圖案42、電容器30、第三佈線圖案43到達第一電極的另一部分11d的佈線路徑最短，在將電子模組130應用於例如半橋電路那樣具有橋結構的電路系統的情況下，能夠最大限度地發揮緩衝效果，對降低開關損失、浪湧電壓及雜訊起到顯著的效果。

第一電容器連接部34相當於本發明（形態1）的第一電容器連接部。第二電容器連接部35相當於本發明（形態1）的第二電容器連接部。

參照圖6，位置調整構件60例如厚度為0.4mm，配置在第二佈線圖案42與第二半導體元件20之間。第一半導體元件10直接安裝在第一佈線圖案41上。通過這樣，第二電極21d、22s、22sb、23g的面比第一電極11d、12s、12sb、13g的面高出基於位置調整構件60的厚度0.4mm的段差D。第一電極11d、12s、12sb、13g面高於第一佈線圖案41和第三佈線圖案43的面。

由於第一半導體元件10和第二半導體元件20配置在同一朝向上，所以第二電極21d和第一電極12s相鄰配置，能夠以最短距離連接第二電極21d和第一電極12s，通過這樣，能夠實現寄生電感的降低。也就是說，寄生電感是寄生在佈線上的電感分量，受到佈線的長度、寬度和曲率等的影響，但通過圖6所示的結構就可以降低寄生電感。這裡，「相同朝向」是指第一半導體元件10和第二半導體元件20中的複數個源電極和複數個漏電極各自的排列方向相同。在源電極或漏電極分別為橫長的一個電極的情況下，「相同朝向」也可以指第一半導體元件10和第二半導體元件20中的源電極和漏電極各自的延伸方向為相同的方向。第一半導體元件10和第二半導體元件20長度方向也可以是相同的方向。

如圖5所示，電子模組130在一側配置有電源端子70、輸出端子72和接地端子74，在另一側配置有第一控制用訊號端子80、第一檢測用訊號端子81、第二檢測用訊號端子82和第二控制用訊號端子83。第一控制訊號端子80連接到形成在基板40的表面上的第四佈線圖案44，第一檢測訊號端子81連接到形成在基板40的表面上的第五佈線圖案45。第二檢測訊號端子82連接到形成在基板40的表面上的第六佈線圖案46，第二控制訊號端子83連接到形成在基板40的表面上的第七佈線圖案47。

第一柵電極13g通過第五電連接構件55與第四佈線圖案44連接，第一檢測用源電極12sb通過第六電連接構件56與第五佈線圖案45連接。第二檢測用源電極22sb通過第七電連接構件57與第六佈線圖案46連接，第二柵電極23g通過第八電連接構件58與第七佈線圖案47連接。

在實施方式2的電子模組130中，圖4中的等效電路120所示的各部分的寄生電感L1、L2、L3取決於圖5所示的電連接構件和佈線圖案的結構，並通過類比求出。在考慮電連接構件和結構後進行類比的結果是：L1為0.49nH，L2為1.63nH，L3為1.73nH。可知，這些值與上述先前技術（專利文獻3、4、5等）相比，低了1位數以上。

如圖5所示，第一佈線圖案41的形狀是基於L字的形狀，第一半導體元件10的搭載區域的寬度為3.5mm，輸出端子連接區域的寬度為6.5mm。第二佈線圖案42形狀是基於L字的形狀，第二半導體元件20的搭載區域的寬度為4.1mm，接地端子連接區域的寬度為9.0mm。第三佈線圖案43尺寸為橫8.3mm×縱3.5mm的矩形。焊絲直徑為φ200μm。

圖7是用於說明雙脈衝測試而展示的圖。圖7（A）展示了當第一半導體元件10和第二半導體元件20由電晶體（例如，GaNHEMT）構成時雙脈衝測試電路的類比塊140。圖中類比了基於雙脈衝試驗的開關波形關斷後的漏極-源極間電壓VDS和漏極電流ID。

上述電路結構為半橋升壓電路的結構，第一半導體元件10和第二半導體元件20串聯連接，電容器30相對於第一半導體元件10和第二半導體元件20的串聯電路並聯連接。扼流圈142與400V的輸入電源144連接，扼流圈142的另一端與第一半導體元件10和第二半導體元件20的中點連接。升壓的電壓被400V的輸出電源146箝位。

在雙脈衝測試中，圖7（B）所示的第一控制訊號S1及第二控制訊號S2被施加于作為電晶體的第一半導體元件10及作為電晶體的第二半導體元件20的各柵極-源極之間。首先，通過第二控制用訊號S2，第二半導體元件20導通（ON），在T1的時間後斷開（OFF）。從該時刻起經過了規定的死區時間後，第一控制用訊號S1使第一半導體元件10導通，在T2的時間後斷開。

從該時刻起經過規定的死區時間後，第二控制用訊號S2使第二半導體元件20導通，在T3的時間後斷開。此時設為開關波形測定定時，測定作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的波形。

圖8是通過類比求出了實施方式2的電子模組130的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖8中，通過類比求出實施方式2的電子模組130的電感L1、L2、L3（參照圖4），在圖7（A）所示的雙脈衝測試電路的類比塊140中，對作為電晶體的第二半導體元件20的漏極-源極電壓VDS和漏極電流ID進行類比，並在開關波形測量定時中測量開關波形。

連接部分的寄生電感L1、L2、L3表示圖4中的等效電路的佈線圖案的寄生電感，關於電子模組130的寄生電感L1、L2、L3，通過模擬求出L1為0.49nH、L2為1.63nH、L3為1.73nH。後述的先前技術的電子模組的寄生電感為，L1為3.35nH，L2為8.30nH，L3為8.97nH。

電子模組130的寄生電感與上述先前技術（專利文獻3、4、5等）相比低了1位數以上。搭載在電子模組130內部的電容器30為0.01μF，與電子模組130外部連接的扼流圈142的電感為50μH。

如圖8所示，在使用了實施方式2的電子模組130的雙脈衝試驗中，最大漏極-源極間電壓為490V，發現作為第一半導體元件10及第二半導體元件20，如果漏極-源極間絕對最大額定電壓為650V，則相對於該額定值，能夠確保充分的容限。還發現浪湧電壓例如在開關波形測量定時的180ns後，會衰減到約10Vp-p並穩定地動作，這一點從漏極電流ID的波形中也可以明顯看出。

在此，作為比較例，對使用先前技術的電子模組進行雙脈衝試驗評價的結果進行說明。所使用的先前技術的電子模組不具備本發明的任何特徵結構（即不具備形態1：第一電極的面和第二電極的面為不同高度位置的結構；以及後述的形態2：第一半導體元件和第二半導體元件配置成第一電極的一部分的延伸方向和第二電極的另一部分的延伸方向為相同方向的結構；以及後述的形態3：第一半導體元件和第二半導體元件在不同的方向上配置的結構；以及後述的形態4：第一共源共柵開關元件和第二共源共柵開關元件在不同的方向上配置的結構）。另外，上述先前技術的電子模組雖說是不具備本發明的特徵結構，但具有極力降低寄生電感的結構（與上述專利文獻3、4、5中記載的電子模組相比，寄生電感降低到了10～20%左右）。使用這樣的比較例來說本發明具有明顯的寄生電感降低效果。

圖9是先前技術的電子模組的等效電路150。第一半導體元件10和第二半導體元件20構成半橋電路。第一半導體元件10的漏極11d連接到電源端子70。第一半導體元件10的源電極12s連接到第二半導體元件20的漏電極21d和輸出端子72。

第二半導體元件20的源電極22s與接地端子74連接。電容器為外置電容器30’，電容器連接到電源端子70和接地端子74。該電路在串聯連接第一半導體元件10及第二半導體元件20上並聯連接了外置電容器30’。還配置有檢測用源電極12sb、12sb。

在圖9所示的先前技術的電子模組的等效電路150中，寄生電感具體為：連接第一半導體元件10的源電極12s和第二半導體元件20的漏電極21d的部分的寄生電感L1，連接第一半導體元件10漏電極11d和外部電容器30’的部分的寄生電感L2，連接第二半導體元件20的源電極22s和外部電容器30’的部分的寄生電感L3。

圖10是通過類比求出先前技術的電子模組的等效電路150中的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖10中，通過模擬求出先前技術的電子模組的等效電路150中的電感L1、L2、L3，在圖7（A）所示的雙脈衝試驗電路的類比塊140中，模擬了作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID，並在開關波形測定定時測定了開關波形。

在由電晶體（例如，GaNHEMT）構成第一半導體元件10及第二半導體元件20的情況下，先前技術的電子模組的等效電路150的結構中的電感L1、L2、L3分別通過模擬求出：L1為3.35nH、L2為8.30nH、L3為8.97nH，高於實施方式2的電子模組。雙脈衝測試電路的評價用圖7（A）所示的模擬塊140進行，並設定外置電容器30’為0.01μF，外部電感為10nH。扼流線圈142的電感為50μH。

如圖10所示，在使用比較例的電子模組的雙脈衝試驗中，最大漏極-源極間電壓VDS為650V，作為第一半導體元件10及第二半導體元件20，相對於漏極-源極間絕對最大額定電壓650V沒有裕度，無法以該額定規格運行。例如，即使在開關波形測量定時的180ns之後，浪湧電壓也約為250Vp-p，可見沒有充分的衰減，無法穩定地動作，這一點從漏極電流ID的波形中也可以明顯看出。

如上所述，根據本發明（形態1），能夠實現電子模組內部的進一步的低電感化，在使用電子模組構成電路系統的情況下能夠實現開關損失、浪湧電壓及雜訊的降低。通過這樣，可以實現使用電子模組的電路系統的動作穩定性和可靠性等性能的提高。

以上，對本發明（形態1）的實施方式進行了說明，但本發明（形態1）不限於上述實施方式，也可以適用於安裝有複數個半導體晶片的電子模組，在不脫離本發明（形態1）的主旨的範圍內可以進行各種變形和應用。

（1）在上述各實施方式中，利用具有電容器的電子模組來對本發明（形態1）進行了說明，但本發明（形態1）並不限定於此。例如，也可以使用不具有電容器的電子模組（例如，從根據實施方式2的電子模組130中移除電容器並且在電容器安裝部分中部分地挖出模制樹脂）。在這種情況下，通過在電容器安裝位置安裝外部電容器，可以構成與實施方式2的電子模組相同的電子模組。

（2）在上述各實施方式中，通過在第二佈線圖案42與第二半導體元件20之間、或者第一佈線圖案41與第一半導體元件10之間配置位置調整構件60來調整第二電極的面或者第一電極的面的高度位置，但本發明（形態1）並不限定於此。本發明（形態1）也可以通過使用高度分別不同的第一半導體元件和第二半導體元件來調整第二電極的面或第一電極的面的高度位置。

本發明（形態2）

圖11是本發明的（形態2）的電子模組A100的示意圖。

本發明（形態2）的電子模組A100是樹脂密封型的電子模組，如圖11所示，包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有複數個第二電極21d、22s、23g的第二半導體元件20；電容器30；具有安裝有第一半導體元件10的第一佈線圖案41、安裝有第二半導體元件20的第二佈線圖案42和第三佈線圖案43的基板40；以及複數個電連接構件51、52、53。

在本發明（形態2）的電子模組A100中，第一佈線圖案41連接第一電極的一部分12s及第二電極21d的另一部分，第二佈線圖案42連接第二電極的一部分22s及電容器30的一部分31，第三佈線圖案43連接第一電極的另一部分11d及電容器30的另一部分32。

在本發明（形態2）的電子模組A100中，通過複數個電連接構件中的一個電連接構件（電連接構件51）連接第一電極的一部分12s、第二電極的另一部分21d以及第一佈線圖案41，並且第一半導體元件10和第二半導體元件20被配置為使第一電極的一部分12s的延伸方向與第二電極的另一部分21d的延伸方向相同。這裡所說的「電極的延伸方向」也包含電極由複數個個別電極構成的情況下的「個別電極的排列方向」。

根據本發明（形態2）的電子模組A100，由於各佈線圖案、各半導體元件和各電連接構件如上所述配置，因此能夠縮短電連接構件（特別是上述一個電連接構件51）的長度，進一步降低包括第一電連接構件51以外的部分的電子模組A100內部的電感。在使用電子模組A100構成電路系統情況下，能夠降低開關損失、浪湧電壓及雜訊。通過這樣，可以提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

第一半導體元件10和第二半導體元件20連接部分是例如在半橋電路那樣的具有橋結構的電路系統中，從動作穩定性的觀點來看極為重要的電位部分。上述連接點（第一電極12s、第二電極21d、電連接構件51、第一佈線圖案41）的低電感化對降低開關損失、浪湧電壓及雜訊方面起到明顯的效果。

第一半導體元件10相當於本發明（形態2）中第一半導體元件。第二半導體元件20相當於本發明（形態2）中第二半導體元件。電容器30相當於本發明（形態2）中的電容器。基板40相當於本發明（形態2）的基板。電連接構件51、電連接構件52及電連接構件53相當於本發明（形態2）中的電連接構件。其中，電連接構件51相當於本發明（形態2）中的一個電連接構件。複數個第一電極11d、12s、13g相當於本發明（形態2）中複數個第一電極。複數個第二電極21d、22s和23g相當於本發明（形態2）中複數個第二電極。

第一佈線圖案41相當於本發明（形態2）中的第一佈線圖案。第二佈線圖案42相當於本發明（形態2）中的第二佈線圖案。第三佈線圖案43相當於本發明（形態2）中第三佈線圖案。第一電極的一部分12s相當於本發明（形態2）中的第一電極的一部分。第一電極另一部分11d相當於本發明（形態2）中的第一電極的另一部分。第二電極的一部分22s相當於本發明（形態2）中第二電極的一部分。第二電極另一部分21d相當於本發明（形態2）中的第二電極的另一部分。電容器的一部分31相當於本發明（形態2）中的電容器的一部分。電容器的另一部分32相當於本發明（形態2）中的電容器的另一部分。

行業希望將開關頻率從習知的數百kHz高速化到數MHz頻段，並希望將導通關斷速度也高速化到1位數以上。因此，對能夠高速且大電流工作的化合物半導體的期待越來越高。所以需要使該第一半導體元件10及第二半導體元件20作為能夠對應高速的材料。

第一半導體元件10和第二半導體元件20可以由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成，第一半導體元件10和第二半導體元件20可以分別由相同材料或不同材料的半導體構成。

通過這樣，由於選擇性地由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）半導體元件構成，因此，在使用電子模組構成電路系統的情況下，能夠實現開關損失、浪湧電壓及雜訊的降低，提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

特別是，在使用了能夠高速且大電流地工作化合物半導體例如氮化鎵、碳化矽或氧化鎵的開關電源系統中，行業希望將開關頻率高速化至數MHz頻帶、且希望將關斷速度也高速化至1位以上、或希望降低浪湧電壓和雜訊要求，根據本發明（形態2）的電子模組A100，就能夠起到特別顯著的效果。

接下來，對於配置在第一半導體元件10和第二半導體元件20的表面上的電極，由於其與本發明（形態1）中說明的相同，因此此處省略其說明。可以參照上述圖2的第一電極和第二電極的示例。

在這種情況下，漏電極11d、21d相當於本發明（形態2）中的漏電極。源電極12s、22s相當於本發明（形態2）中的源電極。柵電極13g、23g相當於本發明（形態2）中的柵電極。

電子模組A100的等效電路，如本發明（形態1）中所述，因此此處省略說明。可以參照上述圖4的等效電路120。這也同樣適用於稍後將說明的電子模組A130、A132的等效電路。

在本發明（形態2）中，參照上述圖4所示的等效電路120，連接第一半導體元件10和第二半導體元件20的部分的寄生電感L1被設定為小於連接第一半導體元件10和電容器30的部分的寄生電感L2、以及連接第二半導體元件20和電容器30部分的寄生電感L3。通過這樣，就能夠進一步降低包括電連接構件51在內的電子模組100內部的電感。

實施方式3

圖12是展示實施方式3的電子模組A130的圖。圖13是實施方式3電子模組A130的主要部分放大立體圖。圖13放大表示圖12中的虛線所包圍的區域A。實施方式3是上述圖4所示的等效電路120的具體實施方式。

實施方式3電子模組A130如圖12所示，包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有複數個第二電極21d、22s、23g的第二半導體元件20；電容器30；具有安裝有第一半導體元件10的第一佈線圖案41、安裝有第二半導體元件20的第二佈線圖案42和第三佈線圖案43的基板40；以及複數個電連接構件51、52、53。基板40例如使用在陶瓷基板上直接接合了銅電路板的DCB基板。

在實施方式3的電子模組A130中，第一佈線圖案41連接第一電極的一部分12s及第二電極的另一部分21d，第二佈線圖案42連接第二電極的一部分22s及電容器30的一部分31，第三佈線圖案43連接第一電極的另一部分11d及電容器30的另一部分32。

在實施方式3的電子模組A130中，複數個電連接構件51、52，53中的一個電連接構件51將第一電極的一部分12s（源電極12s）、第二電極的另一部分21d（漏電極21d）、以及第一佈線圖案41連接，第一半導體元件10和第二半導體元件20被配置為使得第一電極的一部分12s的延伸方向(排列方向)與第二電極的另外一端部21d的延伸方向(排列方向)相同。

在實施方式3的電子模組A130中，所謂第一半導體元件10和第二半導體元件20配置在同一方向，是指由第一半導體元件10的複數個個別電極形成的漏電極11d和由複數個個別電極形成的源電極12s的電極的排列方向，如圖12所示，與由第二半導體元件20的複數個電極形成的漏電極21d和由複數個電極形成的源電極22s的電極的排列方向相同。

根據實施方式3的電子模組A130，由於各佈線圖案、各半導體元件和各電連接構件如上所述配置，因此能夠縮短連接第二電極的另一部分21d、第一電極的一部分12s和第一佈線圖案41的第一電連接構件51的長度，因此，可以進一步降低電子模組A130內部電感。另外，使用電子模組A130構成電路系統時，可以減少開關損失、浪湧電壓及雜訊。通過這樣，可以提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

在實施方式3的電子模組A130中，第一佈線圖案41中的第一半導體元件搭載區域、第二佈線圖案42中的第二半導體元件搭載區域、以及第三佈線圖案43的一部分被配置成相互平行。通過這樣，就能夠進一步實現電子模組A130內部的低電感化。

在實施方式3的電子模組A130中，第二佈線圖案42具有連接電容器30的一部分31的第一電容器連接部34，所述第三佈線圖案43具有連接電容器30的另一部分32的第二電容器連接部35，並以使從第二電極的一部分22s經由第二佈線圖案42、電容器30、第三佈線圖案43到達第一電極的另一部分11d的佈線路徑最短的方式規定了第二佈線圖案42和第三佈線圖案43的平面形狀、以及第一電容器連接部34和第二電容器連接部35的形成位置。另外，在第一電容器連接部34和第二電容器連接部35的周圍分別形成有抗蝕劑。

在被這些抗蝕劑包圍的部分分別連接有電容器的一部分31、第一電容器連接部34、以及電容器的另一部分32和第二電容器連接部35。即，如果採用實施方式3那樣的結構，則從第二電極的一部分22s經由第二佈線圖案42、電容器30、第三佈線圖案43到達第一電極的另一部分11d的佈線路徑為最短路徑，在將電子模組A130應用於例如半橋電路那樣具有橋結構的電路系統的情況下，能夠最大限度地發揮緩衝效果，對開關損失、浪湧電壓及雜訊的降低起到顯著的效果。

另外，第一電容器連接部34相當於本發明（形態2）中的第一電容器連接部。第二電容器連接部35相當於本發明（形態2）中的第二電容器連接部。

如圖12所示，電子模組A130在一側配置有電源端子70、輸出端子72和接地端子74，在另一側配置有第一控制用訊號端子80、第一檢測用訊號端子81、第二檢測用訊號端子82和第二控制用訊號端子83。第一控制訊號端子80連接到形成在基板40的表面上的第四佈線圖案44，第一檢測訊號端子81連接到形成在基板40的表面上的第五佈線圖案45。第二檢測訊號端子82連接到形成在基板40的表面上的第六佈線圖案46，第二控制訊號端子83連接到形成在基板40的表面上的第七佈線圖案47。

第一柵電極13g通過第五電連接構件55與第四佈線圖案44連接，第一檢測用源電極12sb通過第六電連接構件56與第五佈線圖案45連接。第二檢測用源電極22sb通過第七電連接構件57與第六佈線圖案46連接，第二柵電極23g通過第八電連接構件58與第七佈線圖案47連接。

在實施方式3的電子模組A130中，上述圖4的等效電路120所示的各部分的寄生電感L1、L2、L3取決於圖12所示的電連接構件和佈線圖案的結構並通過類比求出。在考慮電連接構件和結構後，進行類比的結果是：L1為0.54nH，L2為1.63nH，L3為1.89nH。可知這些值與上述先前技術（專利文獻3、4、5等）相比，低了1位數以上。

如圖12所示，第一佈線圖案41形狀是基於L字的形狀，第一半導體元件10的搭載區域的寬度為3.5mm，輸出端子連接區域的寬度為6.5mm。第二佈線圖案42形狀是基於L字的形狀，第二半導體元件20的搭載區域的寬度為4.1mm，接地端子連接區域的寬度為9.0mm。第三佈線圖案43尺寸為橫8.3mm×縱3.5mm的矩形。焊絲直徑為φ200μm。

在實施方式3的電子模組A130中，連接第一半導體元件10和第二半導體元件20的部分的寄生電感小於連接第一半導體元件10和電容器30的部分的寄生電感、以及連接第二半導體元件20和電容器30的部分的寄生電感。

第一半導體元件10與第二半導體元件20連接部分的低電感化在例如半橋電路那樣的具有橋結構的電路系統中，從動作穩定性的觀點來看是極其重要的電位部分。上述連接點（第一電極12s、第二電極21d、電連接構件51、第一佈線圖案41）的低電感化在降低開關損失、浪湧電壓及雜訊方面起到了明顯的效果。

通過這樣，本實施方式3的電子模組A130就能夠提高電路系統的動作穩定性和可靠性等的性能。

實施方式3的電子模組A130在一側具有接地端子74、電源端子70以及輸出端子72，在另一側具有控制訊號用端子，第一半導體元件10以及第二半導體元件20被配置為與接地端子74、電源端子70以及輸出端子72的排列方向平行或者垂直。通過這樣，就能夠將因高壓流過大電流且連接到電源端子70、接地端子74和輸出端子72的佈線圖案與控制訊號佈線圖案分離，從而減少雜訊帶來的影響。

在電子模組A130中，第一半導體元件10和第二半導體元件20與接地端子74、電源端子70和輸出端子72排列方向平行地配置。電子模組A130的一側配置有電源端子70、輸出端子72和接地端子74，另一側配置有第一控制用訊號端子80、第一檢測用訊號端子81、第二檢測用訊號端子82和第二控制用訊號端子83。

第一控制訊號端子80連接到形成在基板40的表面上的第四佈線圖案44，第一檢測訊號端子81連接到形成在基板40的表面上的第五佈線圖案45。第二檢測訊號端子82連接到形成在基板40的表面上的第六佈線圖案46，第二控制訊號端子83連接到形成在基板40的表面上的第七佈線圖案47。

第一柵電極13g通過第五電連接構件55與第四佈線圖案44連接，第一檢測用源電極12sb通過第六電連接構件56與第五佈線圖案45連接。第二檢測用源電極22sb通過第七電連接構件57與第六佈線圖案46連接，第二柵電極23g通過第八電連接構件58與第七佈線圖案47連接。

第一半導體元件10和第二半導體元件20也可以與接地端子74、電源端子70和輸出端子72的排列方向垂直配置。即使在這種情況下，與圖12中虛線包圍的區域A相同，第一佈線圖案41中的第一半導體元件10搭載區域、第二佈線圖案42中的第二半導體元件20搭載區域和第三佈線圖案43的一部分被配置為相互平行。

通過這樣，就能夠將第一半導體元件10、第二半導體元件20、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43各自的連接距離配置為最短，從而實現電子模組A130內部的進一步低電感化。

第一電連接構件51、第二電連接構件52及第三電連接構件53優選為線狀或板狀的構件。通過這樣，就能夠應用寄生電感小的電連接構件，從而降低寄生電感。上述實施方式3是電連接構件為線狀，接下來，將說明一部分電連接構件為線狀而其他電連接構件為板狀時的實施方式。

實施方式4

圖14是展示實施方式4的電子模組A132的主要部分放大立體圖。實施方式4的電子模組A132與實施方式3的電子模組A130不同，第二電連接構件52是板狀的電連接構件。其他結構與實施方式3的電子模組A130相同。板狀第二電氣連接構件52以覆蓋三個源電極22s的寬度連接源電極22s和第二佈線圖案42。

在實施方式4的電子模組A132中，上述圖4的等效電路所示的各部分的寄生電感L1、L2、L3取決於圖14所示的各電連接構件和各佈線圖案的形狀並通過類比求出。在考慮這些後進行了模擬，結果是：L1為0.54nH，L2為1.63nH，L3為1.07nH。通過使用板狀第二電連接構件52，實施方式4的電子模組A132比實施方式3的電子模組A130的L3的值1.89nH低了0.82nH。

＜雙脈衝試驗＞

圖15是用於說明雙脈衝試驗的圖。由於圖15（A）和圖15（B）與本發明（形態1）中說明得圖7（A）和圖7（B）相同，因此將省略重複用說明。圖15（C）對上述實施方式3的電子模組A130、實施方式4的電子模組A132及先前技術的電子模組的寄生電感L1、L2及L3進行了轉述。

圖16是通過類比求出實施方式3的電子模組A130中的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖16中，通過類比求出實施方式3的電子模組A130的電感L1、L2、L3（參照上述圖4），在圖15（A）所示的雙脈衝測試電路的類比塊140中，模擬作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID，並在開關波形測定定時測定了開關波形。類比中求出的電子模組A130的寄生電感L1、L2、L3如上所述分別為0.54nH、1.63nH、1.89nH，並在圖15（A）所示的雙脈衝試驗電路中使用這些值進行了模擬。

搭載在電子模組A130內部的電容器30為0.01μF，與電子模組A130外部連接的扼流線圈142的寄生電感為50μH。

如圖16所示，在使用實施方式3的電子模組A130的雙脈衝試驗中，最大漏極-源極間電壓約為500V，作為第一半導體元件10及第二半導體元件20，只要是漏極-源極間絕對最大額定電壓為650V，相對於規格額定值，就能夠確保充分的裕度。可以看出浪湧電壓也在例如開關波形測量定時的180ns後，衰減到約10Vp-p以下，並穩定地動作。這一點從漏極電流ID的波形中也可以明顯看出。

圖17是通過類比求出實施方式4電子模組A132中的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖17中，通過類比求出了實施方式4的電子模組A132中的電感L1、L2、L3（參照上述圖4），在圖15（A）所示的雙脈衝試驗電路的類比塊140中，模擬作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID並在開關波形測定定時測定了開關波形。類比求出的電子模組A132的寄生電感L1、L2、L3分別為0.54nH、1.63nH、1.07nH，並在圖15（A）所示的雙脈衝試驗電路中使用這些值進行了模擬。

與電子模組A130的情況一樣，安裝在電子模組A132內部的電容器30為0.01μF，連接在電子模組A132外部的扼流線圈142的寄生電感為50μH。

如圖17所示，在使用實施方式4的電子模組A132的雙脈衝試驗中，最大漏極-源極間電壓為比電子模組A130稍低的約500V，作為第一半導體元件10及第二半導體元件20，可知漏極-源極間絕對最大額定電壓650V時，相對於規格額定值，可以確保充分的容限。可以看出浪湧電壓也在例如開關波形測量定時的180ns後，衰減到約10Vp-p以下，並且穩定地動作。這一點從漏極電流ID的波形中也可以明顯看出。

由於本比較例，與本發明（形態1）中說明的比較例相同，因此這裡省略說明。

如上所述，根據本發明（形態2），可以實現電子模組內部的進一步的低電感化，可以實現使用本發明（形態2）的電子模組構成電路系統時的開關損失、浪湧電壓及雜訊的降低。通過這樣，可以實現使用電子模組的電路系統的動作穩定性和可靠性等性能的提高。

以上對本發明（形態2）的實施方式進行了說明，但本發明（形態2）不限於上述實施方式，也可以適用於安裝有複數個半導體晶片的電子模組，在不脫離本發明（形態2）的主旨的範圍內可以進行各種變形和應用。

（1）在上述的實施方式3、4中，雖然利用具有電容器的電子模組對本發明進行了說明，但本發明（形態2）並不限定於此。例如，也可以使用不具有電容器的電子模組（例如，從實施方式3的電子模組A130或實施方式4的電子模組A132中刪除電容器，在電容器搭載部分中部分地挖出模制樹脂後的電子模組）。在這種情況下，可以通過在電容器搭載位置安裝外置電容器來構成與實施方式3、4電子模組相同的電子模組。

（2）在上述的實施方式3、4中，利用半橋電路說明了本發明（形態1），但本發明（形態1）並不限定於此。本發明（形態1）能夠適用於半橋電路以外的電路。

（3）在上述實施方式3、4中，作為第一半導體元件和第二半導體元件使用長方形的半導體元件對本發明（形態1）進行了說明，但本發明（形態1）並不限定於此。例如，第一半導體元件和第二半導體元件中一個或兩個也可以使用正方形的半導體元件。

本發明（形態3）

圖18是本發明（形態3）的電子模組B100的概念圖。

本發明（形態3）的電子模組B100是樹脂密封型的電子模組，如圖18所示，包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有23g的第二半導體元件20；電容器30；具有安裝有第一半導體元件10的第一佈線圖案41、安裝有第二半導體元件20的第二佈線圖案42及第三佈線圖案43的基板40；第一電連接構件51；第二電連接構件52；第三電連接構件53；以及第四電連接構件54。

在本發明（形態3）的電子模組B100中，第一佈線圖案41通過第一電連接構件51連接第一電極11d、12s、13g的一部分12s，並且通過第四電連接構件54連接第二電極21d、22s，第二佈線圖案42通過第二電連接構件52連接有第二電極的一部分22s，並且連接電容器30的一部分31，第三佈線圖案43通過第三電連接構件53連接第一電極11d、12s、13g的另一部分，並且連接電容器30的另一部分32。

在本發明（形態3）的電子模組B100中，第一半導體元件10與第二半導體元件20以不同的朝向配置。這裡所謂「第一半導體元件10與第二半導體元件20以不同的朝向配置」是指：「第一半導體元件10和第二半導體元件20被配置為第一電極的一部分12s的延伸方向、第一電極的另一部分13gs延伸方向、第二電極的一部分22s、第一電極的一部分12s的延伸方向各自朝向不同的方向」。這裡所說的「電極的延伸方向」，在電極由複數個個別電極構成的情況下，還包含「個別電極的排列方向」的概念。

根據本發明（形態3）的電子模組B100，由於各半導體元件10、20、電容器30、各佈線圖案41、42、43和各電連接構件51、52、53、54如上所述配置，因此能夠縮短各電連接構件51、52、53、54的長度。另外，能夠進一步降低包括各電連接構件以外的部分的電子模組B100內部的電感。因此，能夠實現電子模組內部低電感化，在使用電子模組構成電路系統的情況下能夠實現開關損失、浪湧電壓及雜訊的降低。通過這樣，可以提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

第一半導體元件10相當於本發明（形態3）中的第一半導體元件。第二半導體元件20相當於本發明（形態3）中的第二半導體元件。電容器30相當於本發明（形態3）中的電容器。基板40相當於本發明（形態3）的基板。電連接構件51、52、53、54相當於本發明（形態3）的電連接構件。複數個第一電極11d、12s、13g相當於本發明（形態3）中的複數個第一電極。複數個第二電極21d、22s、23g相當於本發明（形態3）中的複數個第二電極。

第一佈線圖案41相當於本發明（形態3）中的第一佈線圖案。第二佈線圖案42相當於本發明（形態3）中的第二佈線圖案。第三佈線圖案43相當於本發明（形態3）中的第三佈線圖案。第一電極一部分12s相當於本發明（形態3）中的第一電極的一部分。第一電極另一部分11d相當於本發明（形態3）中的第一電極的另一部分。第二電極的一部分22s相當於本發明（形態3）中的第二電極的一部分。第二電極另一部分21d相當於本發明（形態3）中的第二電極的另一部分。電容器的一部分31相當於本發明（形態3）中的電容器的一部分。電容器的另一部分32相當於本發明（形態3）中的電容器的另一部分。

行業希望將開關頻率從習知的數百kHz高速化到數MHz頻段，並希望將導通斷開速度也高速化到1位數以上的要求也越來越高。因此，對能夠高速且大電流工作的化合物半導體的期待越來越高。因此，需要使第一半導體元件10及第二半導體元件20的材料需要能夠對應高速化。

第一半導體元件10和第二半導體元件20可以由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成，第一半導體元件10和第二半導體元件20可以分別由相同材料或不同材料的半導體構成。

通過這樣，選擇性地由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）半導體元件構成，因此，在使用電子模組構成電路系統的情況下，能夠實現開關損失、浪湧電壓及雜訊的降低，提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

特別是，在使用了能夠高速且大電流地工作化合物半導體例如氮化鎵、碳化矽或氧化鎵的開關電源系統中，存在希望將開關頻率高速化至數MHz頻帶、且希望將關斷速度也高速化至1位以上的要求、或希望降低電路系統工作時的開關損失、浪湧電壓及雜訊。根據本發明（形態3）的電子模組B100，對於想要謀求浪湧電壓和雜訊的降低的要求，能夠起到特別明顯的效果。

接下來，將說明配置在第一半導體元件10和第二半導體元件20的表面上的電極。

圖19是展示配置在第一半導體元件10和第二半導體元件20的表面的第一電極、第二電極的例子的圖。

第一半導體元件10和第二半導體元件20是電晶體或二極體，並且在電晶體的情況下，優選在第一半導體元件10或第二半導體元件20各自的同一表面的一側配置漏電極11d、21d，在另一側配置源電極12s、22s。圖19是電晶體的一例，漏電極11d、21d和源電極12s、22s分別由複數個電極構成。例如，在圖19中所示的例子中，有3個電極。柵電極13g和23g配置在第一半導體元件10或第二半導體元件20的右端部，並且檢測用源電極12sb和22sb配置在柵電極13g和23g與源電極12s和22s之間。

在二極體的情況下，優選在第一半導體元件10或第二半導體元件20各自的同一表面的一側配置有陰電極，在另一側配置有陽電極。

通過形成為這種橫向型結構，能夠選擇性地由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）的半導體元件構成，因此能夠實現在使用電子模組構成電路系統的情況下的開關損失、浪湧電壓以及雜訊的降低，提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

在第一半導體元件10及第二半導體元件20為電晶體的情況下，如圖19所示，由於柵電極13g、23g及檢測用源電極12sb、22sb形成在源電極12s、22s的附近，因此有助於降低柵極-源極間佈線環路的寄生電感，提高電路系統的動作穩定性和可靠性等性能。

作為橫向型結構的具體例，有在矽基板上形成有GaN電晶體的例子、或是在藍寶石基板上形成有GaN電晶體的例子等。

漏電極11d、21d相當於本發明（形態3）中的漏電極。源電極12s、22s相當於本發明（形態3）中的源電極。柵電極13g、23g相當於本發明（形態3）中的柵電極。

第一半導體元件10和第二半導體元件20優選用於半橋電路。這有利於降低半橋電路的寄生電感，並提供穩定的半橋電路的電子模組B100。

電子模組B100的等效電路如本發明（形態1）中說明的那樣，因此省略說明。參照上述圖4的等效電路120。後述的電子模組B132、B134的等效電路也是如此。

如後述的圖20所示，第二佈線圖案42具有連接電容器的一部分31的第一電容器連接部34，第三佈線圖案43具有連接電容器的另一部分32的第二電容器連接部35，以使從第二電極的一部分22s開始經由第二電連接構件52、第二佈線圖案42、電容器30、第三佈線圖案43、第三電連接構件53到達第一電極的另一部分11d的佈線路徑為最短路徑的方式規定了第二佈線圖案42和第三佈線圖案43的平面形狀、第二半導體元件20的安裝位置、及第一電容器連接部34和第二電容器連接部35的形成位置。另外，在第一電容器連接部34和第二電容器連接部35的周圍分別形成有抗蝕劑。

在被這些抗蝕劑包圍的部分分別連接著電容器的一部分31和第一電容器連接部34、電容器的另一部分32和第二電容器連接部35。如果這樣構成，則電容器30相對於第一半導體元件10和第二半導體元件20最近地連接，在將電子模組B130應用於例如半橋電路那樣的具有橋結構的電路系統的情況下，能夠最大限度地發揮緩衝效果，對降低開關損耗、浪湧電壓及雜訊具有明顯的效果。

實施方式5

圖20是表示實施方式5的電子模組B130的圖。是上述圖4所示的等效電路120的具體實施例。

實施方式5的電子模組B130如圖20所示，包括：具有複數個第一電極11d、12s、13g的第一半導體元件10；具有複數個第二電極21d、22s、23g的第二半導體元件20；電容器30；具有安裝有第一半導體元件10的第一佈線圖案41、安裝有第二半導體元件20的第二佈線圖案42及第三佈線圖案43的基板40；第一電連接構件51；第二電連接構件52；第三電連接構件53；以及第四電連接構件53。基板40例如使用在陶瓷基板上直接接合了銅電路板的DCB基板。

在實施方式5的電子模組B130中，第一佈線圖案41通過第一電連接構件51連接第一電極的一部分12s，並且通過第四電連接構件54連接第二電極的另一部分21d，第二佈線圖案42通過第二電連接構件52連接第二電極的一部分22s，並且連接有電容器30的一部分31，第三佈線圖案43通過第三電連接構件53連接第一電極的另一部分11d，並且連接電容器30的另一部分32。

在實施方式5電子模組B130中，所述第一半導體元件與所述第二半導體元件以不同的朝向配置。注意，如上所述，這裡的「第一半導體元件10與第二半導體元件20以不同的朝向配置」是指：「第一半導體元件10和第二半導體元件20被配置為第一電極的一部分12s的延伸方向、第一電極的另一部分11d延伸方向、第二電極的一部分22s、第一電極的一部分11d的延伸方向各自朝向不同的方向」。這裡所說的「電極的延伸方向」，在電極由複數個個別電極構成的情況下，還包含「個別電極的排列方向」的概念。

通過採用上述結構，能夠縮短第一電連接構件51、第二電連接構件52、第三電連接構件53、第四電連接構件54的長度，並且，能夠使包括第一電連接構件51、第二電連接構件52、第三電連接構件53、第四電連接部件54以外的部分的電子模組130內部的電感進一步降低。在使用電子模組B130構成電路系統情況下，可以實現開關損失、浪湧電壓和雜訊的減少。

第一佈線圖案41具有基於L字的形狀，第二佈線圖案42和第三佈線圖案43具有基於矩形的形狀。第三佈線圖案43被第一佈線圖案41和第二佈線圖案42在三個方向上包圍配置。通過這樣，能夠相對於第一佈線圖案41相鄰地配置第二佈線圖案42和第三佈線圖案43。由於第一佈線圖案41是基於L字的形狀，所以可以直接連接到電子模組B130的輸出端子72。

參照圖20中的虛線包圍的主要部分A，第一半導體元件10配置在與第一佈線圖案41中的第二佈線圖案42和第三佈線圖案43相鄰的區域，第一電極的另一部分11d與第三佈線圖案43靠近並平行配置。第二半導體元件20配置在與第二佈線圖案42中的第一佈線圖案41相鄰的區域，並且第二電極的另一部分21d配置為與第一佈線圖案41相鄰且平行。電容器30被配置為在靠近第二半導體元件20的區域與第二佈線圖案42和第三佈線圖案43連接。

由於第一半導體元件10的第一電極的另一部分11d通過第三電連接構件53與第三佈線圖案43連接，因此與第三佈線圖案43靠近配置，能夠縮短第三電連接構件53的長度從而降低寄生電感。在第一半導體元件10中，第一電極的部分12s通過第一電連接構件51與第一佈線圖案41連接。

由於第一佈線圖案41通過第四電連接構件54與第二電極的另一部分21d連接，所以通過將第一半導體元件10配置在靠近第二佈線圖案42的位置能夠縮短第一電極的一部分12s和第二電極的另一部分21d的距離，從而降低寄生電感。所謂「靠近」也包括相鄰且近距離配置的狀態。

電子模組B130的一側配置有電源端子70、輸出端子72以及接地端子74，另一側配置有第一控制用訊號端子80、第一檢測用訊號端子81、第二控制用訊號端子82、第二檢測用訊號端子83。

第一控制訊號端子80連接到形成在基板40的表面上的第四佈線圖案44，第一檢測訊號端子81連接到形成在基板40的表面上的第五佈線圖案45。第二控制訊號端子82連接到形成在基板40的表面上的第六佈線圖案46，第二檢測訊號端子83連接到形成在基板40的表面上的第七佈線圖案47。

第一柵電極13g通過第五電連接構件55與第四佈線圖案44連接，第一檢測用源電極12sb通過第六電連接構件56與第五佈線圖案45連接。第二柵電極23g通過第七電連接構件57與第六佈線圖案46連接，第二檢測用源電極22sb通過第八電連接構件58與第七佈線圖案47連接。

在實施方式5的電子模組B130中，上述圖4的等效電路所示的各部分的寄生電感L1、L2、L3取決於圖20所示的電連接構件和佈線圖案的結構並通過類比求出。

如圖20所示，第一佈線圖案41具有基於L字的形狀，第一半導體元件10的搭載區域的寬度為5.1mm，輸出端子72的連接區域的寬度為6.5mm。第二佈線圖案42具有基於矩形的形狀，接地端子74的連接區域的寬度為10.0mm。第三佈線圖案43具有基於矩形的形狀，大小為橫7.3mm×縱5.4mm。焊絲直徑為φ200μm。

在考慮了這些佈線圖案和電氣連接構件等進行模擬的結果為：L1為1.57nH，L2為1.31nH，L3為0.85nH。可知，這些值與上述先前技術（專利文獻3、4、5等）相比，低了1位數以上。

第一電連接構件51、第二電連接構件52、第三電連接構件53及第四電連接構件54優選為線狀或板狀的電連接構件。通過這樣，能夠應用寄生電感小的電連接構件，從而實現寄生電感的降低。在實施方式5中，雖然展示了電連接構件全部為線狀的例子，但是接下來展示了將一部分電連接構件設為線狀和板狀時的實施方式6。

實施方式6

圖21是實施方式6的電子模組B132的主要部分放大立體圖。圖21放大表示與圖20的虛線所包圍的區域A對應的區域。如圖21所示，與實施方式5的電子模組B130不同，實施方式6的電子模組B132使用第一電連接構件51和第四電連接構件54為板狀電連接構件。其它結構與實施方式5的電子模組B130相同。板狀第一電連接構件51以覆蓋三個源電極12s的寬度連接源電極12s和第一佈線圖案41。板狀的第四電連接構件54以覆蓋三個漏電極21d的寬度，連接漏電極21d和第一佈線圖案41。

在實施方式6的電子模組B132中，上述圖4的等效電路所示的各部分的寄生電感L1、L2、L3取決於圖21所示的電連接構件和佈線圖案的形狀並通過類比求出。在考慮了這些結構後進行類比的結果是：L1為1.10nH，L2為1.31nH，L3為0.85nH。結果顯示板狀的第二電連接構件52和第三電連接構件53比實施方式5的電子模組B130的L1的值1.57nH低了0.47nH。

實施方式7

圖22是實施方式7的電子模組B134的主要部分放大立體圖。圖22將與圖20的虛線所包圍的區域A對應的區域放大表示。如圖22所示，與實施方式5的電子模組B130不同，實施方式7的電子模組B134的第一電連接構件51～第四電連接構件54全部採用板狀的電連接構件。其它結構與實施方式5的電子模組B130相同。

板狀的第三電連接構件53以覆蓋三個漏電極11d的寬度連接漏電極11d和第三佈線圖案43。板狀第一電連接構件51以覆蓋三個源電極12s的寬度連接源電極12s和第一佈線圖案41。板狀的第四電連接構件54以覆蓋三個漏電極21d的寬度連接漏電極21d和第一佈線圖案41。板狀第二電氣連接構件52以覆蓋三個源電極22s的寬度連接源電極22s和第二佈線圖案42。

在實施方式7的電子模組B134中，上述圖4的等效電路所示的各部分的寄生電感L1、L2、L3取決於圖22所示的電連接構件和佈線圖案的形狀並通過類比求出。在考慮了這些結構後進行類比的結果是：L1為1.10nH，L2為1.00nH，L3為0.65nH。通過將第一電連接構件51～第四電連接構件54全部設為板狀的電連接構件，與實施方式5的電子模組B130相比，L1的值低了0.47nH，L2的值低了0.31nH，L3的值低了0.20nH。

＜雙脈衝試驗＞

圖23是用於說明雙脈衝試驗而展示的圖。圖23（A）和圖23（B）與在本發明（形態1）中說明的圖7（A）和圖7（B）相同，因此省略說明。圖23（C）將上述的實施方式5的電子模組B130、實施方式6的電子模組B132、實施方式7的電子模組B134及習知的電子模組的寄生電感L1、L2及L3進行了轉述。

電子模組B130的寄生電感L1、L2、L3通過模擬求得L1為1.57nH、L2為1.31nH、L3為0.85nH。電子模組B132的寄生電感L1、L2、L3通過模擬求得L1為1.10nH、L2為1.31nH、L3為0.85nH。電子模組B134的寄生電感L1、L2、L3通過模擬求得L1為1.10nH、L2為1.00nH、L3為0.65nH。上述先前技術的電子模組的寄生電感為：L1為3.35nH，L2為8.30nH，L3為8.97nH。

圖24是通過類比求出實施方式5的電子模組B130的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖24中，通過類比求出實施方式5的電子模組B130的電感L1、L2、L3（參照上述圖4），在圖23（A）所示的雙脈衝試驗電路的類比塊140中模擬作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID，在開關波形測定定時測定開關波形。類比中求出的電子模組B130的寄生電感L1、L2、L3如上所述分別為1.57nH、1.31nH、0.85nH，並在圖23（A）所示的雙脈衝試驗電路中使用這些值進行了模擬。

搭載在電子模組B130內部的電容器30為0.01μF，與電子模組B130外部連接的扼流線圈142的寄生電感為50μH。

如圖24所示，在使用實施方式5的電子模組B130的雙脈衝試驗中，最大漏極-源極間電壓約為500V，可知作為第一半導體元件10及第二半導體元件20，只要是漏極-源極間絕對最大額定電壓為650V，就能夠相對於規格額定值確保充分的裕度。可以看出浪湧電壓也在例如開關波形測量定時的180ns後，衰減到約10Vp-p以下，並穩定地動作。這一點從漏極電流ID的波形中也可以明顯看出。

圖25是通過類比求出了實施方式6的電子模組B132中的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖25中，通過類比求出實施方式6的電子模組B132的電感L1、L2、L3（參照上述圖4），在圖23（A）所示的雙脈衝試驗電路的類比塊140中，模擬作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID，在開關波形測定定時測定開關波形。類比求出的電子模組B132的寄生電感L1、L2、L3如上所述分別為1.10nH、1.31nH、0.85nH並在圖23（A）所示的雙脈衝試驗電路中使用這些值進行了模擬。

搭載在電子模組B132內部的電容器30為0.01μF，與電子模組B132外部連接的扼流線圈142的寄生電感為50μH。

如圖25所示，在實施方式6的使用電子模組B132的雙脈衝試驗中，最大漏極-源極間電壓比電子模組B130稍低，約為500V左右，作為第一半導體元件10及第二半導體元件20，可知，漏極-源極間絕對最大額定電壓為650V時，相對於規格額定值，可以確保充分的容限。可以看出浪湧電壓也在例如開關波形測量定時的180ns後，衰減到約10Vp-p以下，並穩定地動作。這一點從漏極電流ID的波形中也可以明顯看出。

圖26是通過類比求出了實施方式7的電子模組B134的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。在圖26中，通過類比求出實施方式7的電子模組B134的電感L1、L2、L3（參照上述圖4），在圖23（A）所示的雙脈衝試驗電路的類比塊140中，模擬作為電晶體的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID，在開關波形測定定時測定開關波形。類比求出的電子模組B134的寄生電感L1、L2、L3如上所述分別為1.10nH、1.00nH、0.65nH，在圖23（A）所示的雙脈衝試驗電路中使用這些值進行了模擬。

搭載在電子模組B134內部的電容器30為0.01μF，與電子模組B134外部連接的扼流線圈142的寄生電感為50μH。

如圖26所示，在實施方式7的使用電子模組B134的雙脈衝試驗中，最大漏極-源極間電壓比電子模組B130稍低，約為500V左右，作為第一半導體元件10及第二半導體元件20，知，漏極-源極間絕對最大額定電壓為650V時，相對於規格額定值，可以確保充分的容限。可以看出浪湧電壓也在例如開關波形測量定時的180ns後，衰減到約10Vp-p以下，並穩定地動作。這一點從漏極電流ID的波形中也可以明顯看出。

比較例與本發明（形態1）中說明的比較示例相同。因此，這裡省略說明。

如上所述，根據本發明（形態3），能夠實現電子模組內部的進一步低電感化，能夠實現使用本發明（形態3）的電子模組構成電路系統時的開關損失、浪湧電壓及雜訊的降低 通過這樣，可以提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

以上，對本發明（形態3）的實施方式進行了說明，但本發明（形態3）不局限於上述實施方式，也可以適用於安裝了複數個半導體晶片的電子模組，在不脫離本發明（形態3）的主旨的範圍內可以進行各種變形和應用。

（1）在上述各個實施方式中，雖然使用具有電容器的電子模組來說明瞭本發明，但本發明（形態3）並不限定於此。例如，也可以使用不包括電容器的電子模組（例如，可以是從實施方式5的電子模組B130中去除電容器並且在電容器搭載部分中部分地挖出模制樹脂的電子模組）。在這種情況下，通過將外置電容器安裝在電容器安裝位置，也可以構成與實施方式1電子模組相同的電子模組。

（2）在上述各實施方式中，利用半橋電路說明了本發明（形態3），但本發明（形態3）並不限定於此。本發明（形態3）能夠適用於半橋電路以外的電路。

（3）在上述各個實施方式中，作為第一半導體元件和第二半導體元件，使用長方形的半導體元件對本發明（形態3）進行了說明，但本發明（形態3）並不限定於此。例如，第一半導體元件和第二半導體元件中一個或兩個也可以使用正方形的半導體元件。

本發明（形態4）

圖27是本發明（形態4）的電子模組500的示意圖。圖28是表示第一開關元件310及第二開關元件320電極結構的圖。圖28（A）是第一開關元件310的平面圖，圖28（B）是第二開關元件320的平面圖，圖28（C）是圖28（B）中所示的第二開關元件320的X1-X1截面圖。圖29是表示第三開關元件410及第四開關元件420電極結構的圖。圖29（A）是第三開關元件410的平面圖，而圖29（B）是第四開關元件420的平面圖，圖29（C）是圖29（B）中所示的第四開關元件420的X2-X2截面圖。

圖30是用於說明第一共源共柵開關元件300的圖。圖30（A）是第一共源共柵開關元件300的平面圖，圖30（B）是第一共源共柵開關元件300的剖面圖。圖31是用於說明第二共源共柵開關元件400的圖。圖31（A）是第二共源共柵開關元件400的平面圖。圖32是電子模組500的等效電路510的例子。圖30（A）及圖30（B）所示第一共源共柵開關元件300由於第一柵電極313g與第二源電極322s處於未連接狀態，所以原本不能說是共源共柵開關元件，但在本說明書稱為第一共源共柵開關元件。另外，圖31（A）及圖31（B）所示第二共源共柵開關元件400由於第三柵電極413g與第四源電極422s處於未連接狀態，所以原本不能說是共源共柵開關元件，但在本說明書中稱為第二共源共柵開關元件。

本發明（形態4）的電子模組500是樹脂密封型的電子模組，如圖1所示，安裝有第一共源共柵開關元件300；二共源共柵開關元件400；電容器30；以及具有安裝有第一共源共柵開關元件300的第一佈線圖案41、安裝有第二共源共柵開關元件400的第二佈線圖案42及第三佈線圖案43的基板。

在本發明（形態4）電子模組500中，第一共源共柵開關元件300由第一開關元件310和第二開關元件320構成，其中，第一開關元件310由具有第一漏電極311d、第一源電極312s及第一柵電極313g且為常導通型的半導體元件構成，第二開關元件320由具有第二漏電極321d（參照圖28（C））、第二源電極322s以及第二柵電極322g且為常斷型的半導體元件構成。在第二漏電極321d和第一源電極312s通過導電接合材料330接合的狀態下，第二開關元件320層疊在第一開關元件310上（參見圖30（A）和圖30（B）），並且第一柵電極313g與第二源電極322s連接。如圖27所示，第一柵電極313g與第二源電極322s通過第一共源共柵電連接構件315、第一佈線圖案41及第一電連接構件51連接。

在本發明（形態4）的電子模組500中，第二共源共柵開關元件400具有第三開關元件410和第四開關元件420構成，其中，第三開關元件410由具有第三漏電極411d、第三源電極412s及第三柵電極413g且常導通型的半導體元件構成，第四開關元件420由具有第四漏電極421d（參照圖29（C））、第四源電極422s和第四柵電極423g且常斷型的第四開關元件420構成。在第四漏電極421d和第三源電極412s通過導電接合材料430接合的狀態下，第四開關元件420層疊在第三開關元件410上（參見圖31（A）和圖31（B）），並且第三柵電極413g與第四源電極422s連接。如圖27所示，第三柵電極413g與第四源電極422s通過第二共源共柵電連接構件415、第二佈線圖案42及第二電連接構件52連接。

在本發明（形態4）的電子模組500中，如圖27所示，第一佈線圖案41通過第一電連接構件51連接第二源電極322s，並且通過第四電連接構件54連接第三漏電極411d，第二佈線圖案42通過第二電連接構件52與第四源電極422s連接，並且與電容器30的一部分31連接，第三佈線圖案43通過第三電連接構件53連接到第一漏極電極311d，並且連接到電容器30的另一部分32。

在本發明（形態4）的電子模組500中，如圖27所示，第一共源共柵開關元件300與第二共源共柵開關元件400以不同的朝向配置。這裡所謂「第一共源共柵開關元件300與第二共源共柵開關元件400以不同的朝向配置」，是指「第一共源共柵開關元件300和第二共源共柵開關元件400的第一漏電極311d的延伸方向、第一源電極312s的延伸方向、第二漏電極321d延伸方向及第二源電極322s的延伸方向與第三漏電極411d的延伸方向、第三源電極412s的延伸方向、第四漏電極421d的延伸方向及第四源電極422s的延伸方向為不同的方向」。這裡所說的「電極的延伸方向」，在電極由複數個個別電極構成的情況下，還包含「個別電極的排列方向」的概念使。作為第一共源共柵開關元件300和第二共源共柵開關元件400在不同朝向上配置的例子，可以舉出垂直方向的例子。

本發明（形態4）電子模組500包括：第一共源共柵開關元件300，由常導通型的半導體元件構成的第一開關元件310和由常斷型的半導體元件構成的第二開關元件320構成；以及第二共源共柵開關元件400，由常導通型半導體元件構成的第三開關元件410和由常斷型的半導體元件構成的第四開關元件420構成。因此，根據本發明（形態4）的電子模組300，通過將高耐壓且高頻驅動的例如由寬頻隙半導體（例如GaN）構成的常導通型功率半導體元件（第一開關元件310、第三開關元件410）與習知的由功率半導體（例如矽）構成的常斷型的功率半導體元件（第二開關元件320、第四開關元件420）一起使用並共源共柵連接來作為常斷型的開關元件，就可以將開關頻率高速化至數MHz數量級，另外，可以將導通斷開速度比以往提高1位元數以上，並且可以實現電源系統的高頻驅動。

根據本發明（形態4）的電子模組500，由於各開關元件310、320、410、420、電容器30、各佈線圖案41、42、43、各電連接構件51、52、53、54如上述配置（特別是第一共源共柵開關元件300和第二共源共柵開關元件400以不同的朝向配置），因此能夠縮短各電連接構件51、52、53、54的長度。能夠實現包括各電連接構件51、52、53、54以外的部分的電子模組500內部的進一步低電感化。因此，能夠實現電子模組500的低電感化，在用電子模組500構成電路系統的情況下能夠實現開關損失、浪湧電壓及雜訊的降低。通過這樣，如上所述，通過使用例如寬頻隙半導體元件（例如GaN）作為第一開關元件310及第三開關元件410，即使將開關頻率高速化至數MHz數量級，將導通斷開速度比以往提高1位元數以上，並實現了電源系統的高頻驅動，也能夠提高電路系統的動作穩定性和可靠性等性能。

其結果，本發明（形態4）的電子模組500即使是使用了寬頻隙半導體元件的高頻驅動的電子模組，也能夠成為在動作穩定性和可靠性方面滿足要求的電子模組。

在本發明（形態4）的電子模組500中，如圖28（A）所示，第一開關元件310在一個面具有第一漏電極311d、第一源電極312s及第一柵電極313g，第一漏電極311d與第一源電極313g平行配置。如圖28（B）和圖28（C）所示，第二開關元件320在一個表面上具有第二柵電極323g和第二源電極322s，並且在另一個表面上具有第二漏電極321d。如圖29（A）所示，第三開關元件410在一個面上具有第三漏電極411d、第三源電極412s及第三柵電極413g，第三漏電極411d與第三源電極412s平行配置。如圖29（B）和圖29（C）所示，第四開關元件420在一個面具有第四柵電極423g和第四源電極422s，並且在另一個面具有第四漏電極421d。

像這樣，如果將第一開關元件310設為橫型結構，將第二開關元件320設為縱型結構，則只要將第二開關元件320通過導電性接合材料330層疊在第一開關元件310上，就能夠將第一源電極312s和第二漏電極321d電連接（參照圖30（A）以及圖30（B））。如果第三開關元件410是橫向結構且第四開關元件420是縱向結構，則第三源電極412s和第四漏電極421d可以僅通過將第四開關元件420經由導電接合材料430層疊在第三開關元件410上實現電連接（參照圖31（A）以及圖31（B））。通過這樣，由於連接容易且能夠縮短電連接路徑，因此能夠形成寄生電感少的共源共柵開關元件。

在本發明（形態4）的電子模組500中，圖28和圖29中所示的電極配置是示例性的。例如，第一開關元件310和第三開關元件410的電極配置可以在不脫離發明主旨的範圍內變更，也可以是將第一柵電極313g和第三柵電極413g作為背面配置的兩側配置。作為常導通型第一開關元件310和第三開關元件410的橫向配置的具體示例，可以例舉在矽基板上形成GaN電晶體的情況、或是在藍寶石基板上形成GaN電晶體的情況等。作為常斷型第二開關元件320及第四開關元件420的具體例，可以例舉LV-MOSFET等。

如圖27所示，在第一共源共柵開關元件300中，第一柵電極313g和第二源電極322s通過第一共源共柵電連接構件315、第一佈線圖案41和第一電連接構件51連接。通過這樣，成共源共柵連接。在第二共源共柵開關元件400中，如圖27所示，第三柵電極413g與第四源電極422s通過第二共源共柵電連接構件215、第二佈線圖案42及第二電連接構件52連接。通過這樣構成共源共柵連接。

第一柵電極313g和第二源電極322s也可以通過導線接合等連接。第三柵電極413g和第四源電極422s可以通過導線接合等連接。

像這樣，本發明（形態4）的電子模組500通過使用如上所述構成的共源共柵開關元件，由於能夠與常斷型的半導體元件同樣地使用由寬頻隙半導體構成的能夠高頻驅動的常導通型的半導體元件，並且能夠實現適合於APP (半橋電路、圖騰柱型功率因數改善電路等)的功能，因此是一種不僅使用寬頻隙半導體元件的高頻驅動的電子模組，而且在動作穩定性和可靠性方面滿足要求的電子模組。

在本發明（形態4）電子模組500中，如圖27所示，第一柵電極313g與第一佈線圖案41通過第一共源共柵電連接構件315連接，第三柵電極413g與第二佈線圖案42通過第二共源共柵電連接構件415連接，第一共源共柵開關元件300的第一柵電極313g與第二源電極322s通過第一共源共柵電連接構件315、第一佈線圖案41及第一電連接構件51連接，第二共源共柵開關元件400的第三柵電極413g與第四源電極422s通過第二共源共柵電連接構件415、第二佈線圖案42和第二電連接構件52連接。通過這樣，可以實現電子模組低電感化及電子模組中的安裝空間的削減。

在本發明（形態4）電子模組500中，如圖27所示，第一佈線圖案41具有基於L字的形狀，第二佈線圖案42及第三佈線圖案43具有基於矩形的形狀，第三佈線圖案43被第一佈線圖案41和第二佈線圖案42宰三個方向上包圍配置。通過這樣，就可以實現電子模組低電感化及電子模組中的安裝空間的削減。

在本發明（形態4）電子模組500中，第一共源共柵開關元件300如圖27所示，配置在與第一佈線圖案41中的第二佈線圖案42及第三佈線圖案43相鄰的區域，並且第一漏電極311d靠近第三佈線圖案43平行配置。第二共源共柵開關元件400被配置在與第二佈線圖案42中的第一佈線圖案41相鄰的區域，並且第三漏電極411d靠近第一佈線圖案41平行配置。電容器30在靠近第二共源共柵開關元件400的區域，與第二佈線圖案42及第三佈線圖案43連接。通過這樣，就可以實現電子模組低電感化及電子模組中的安裝空間的削減。

在本發明（形態4）的電子模組500中，如圖27所示，第二佈線圖案42具有連接電容器30的一部分31的第一電容器連接部34，第三佈線圖案43具有連接電容器30的另一部分32的第二電容器連接部35，以使從第四源電極422s經由第二電連接構件52、第二佈線圖案42、電容器30、第三佈線圖案43、第三電連接構件53到達第一漏電極311d的佈線路徑最短的方式規定了第二佈線圖案42及所述第三佈線圖案43平面形狀，第二共源共柵開關元件400的搭載位置，以及第一電容器連接部34及第二電容器連接部35的形成位置。通過這樣，可以使上述配線路徑部分的電感最小化。

在本發明（形態4）的電子模組500中，第一電連接構件51、第二電連接構件52、第三電連接構件53及第四電連接構件54可以是線狀或板狀的電連接構件（參照後述的圖33～35）。

在本發明（形態4）的電子模組500中，第一開關元件310及第三開關元件410由氮化鎵、碳化矽、氧化鎵或金剛石等寬頻隙半導體材料構成，且比第二開關元件320及第四開關元件42具備更高的耐壓。通過這樣，可以將開關頻率高速化為數MHz數量級，從而將通斷速度比習知高速化1位數以上，實現電源系統的高頻驅動。這樣一來，可以使用由功能適合於電路APP（半橋電路、圖騰柱型功率因數改善電路等）的半導體元件構成的電子模組，實現電路系統中的開關損耗、浪湧電壓以及雜訊的降低，提高使用電子模組的電路系統的動作穩定性和可靠性等性能。

在本發明（形態4）的電子模組500中，優選在電子模組500的一側排列有接地端子74、電源端子70及輸出端子72，另一側排列有控制訊號端子80、 82，電容器30配置在接地端子74與電源端子70的附近，第一共源共柵開關元件300與第二共源共柵開關元件400靠近電容器30配置（參照後述的圖33）。通過這樣，就可以實現電子模組低電感化及電子模組中的安裝空間的削減。

在本發明（形態4）電子模組500中，如圖32所示的本發明（形態4）的電子模組等效電路510所示，第一共源共柵開關元件300及第二共源共柵開關元件400可以用在半橋電路中。

實施方式8

圖33是展示實施方式8的電子模組530的平面圖。

實施方式8的電子模組530由第一共源共柵開關元件300、第二共源共柵開關元件400、電容器30、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43及基板40構成。第一共源共柵開關元件300、第二共源共柵開關元件400、電容器30、第一佈線圖案41、第二佈線圖案42、第三佈線圖案43及基板40的結構基本上在上述的本發明（形態4）的電子模組500一樣。

在實施方式8的電子模組530中，如圖32和圖33所示，第一共源共柵開關元件300和第二共源共柵開關元件400構成半橋電路。第一共源共柵開關元件300的第一柵電極313g和第二源電極322s以及第二共源共柵開關元件400的第三柵電極413g和第四源電極422s連接在一起。

第一共源共柵開關元件300的第一漏極311d通過第三電連接構件53和第三佈線圖案43連接到電源端子70。第一共源共柵開關元件300的第二源電極322s通過第一電連接構件51、第一佈線圖案41及第四電連接構件54與第二共源共柵開關元件400的第三漏電極411d連接，並且通過第一電連接構件51及第一佈線板41與輸出端子72連接。第一柵電極313g通過第一共源共柵電連接構件315、第一佈線圖案41和第一電連接構件51連接到第二源電極322s。

第二共源共柵開關元件400的第四源電極422s通過第二電連接構件52及第二佈線圖案42與接地端子74連接。第三柵電極413g通過第二共源電極215、第二佈線圖案42和第二電連接構件52連接到第四源電極422s。電容器30通過第三佈線圖案43和第二佈線圖案42連接到電源端子70和接地端子74。

電容器30被並聯地連接到串聯連接的第一共源共柵開關元件300和第二共源共柵開關元件400。作為基板40，例如可以使用在陶瓷基板上直接接合了銅電路板的DCB基板。

如圖33所示，作為第一電連接構件51、第二電連接構件52、第三電連接構件53、第四電連接構件54，分別使用了三根導線。但是，並不限於三根導線，也可以是兩根以下的導線，也可以是四條以上的導線（例如六根導線）。

實施方式8的電子模組530，在一側配置有電源端子70、輸出端子72、接地端子74，在另一側配置有第一控制用訊號端子80、第一檢測用訊號端子81、第二控制用訊號端子82、第二檢測用訊號端子83。

第一控制訊號端子80連接到形成在基板40的表面上的第四佈線圖案44，第一檢測訊號端子81連接到形成在基板40的表面上的第五佈線圖案45。第二控制訊號端子82連接到形成在基板40的表面上的第六佈線圖案46，第二檢測訊號端子83連接到形成在基板40的表面上的第七佈線圖案47。

第一共源共柵開關元件300的第二柵電極323g通過第五電連接構件55連接到第四佈線圖案44。第一共源共柵開關元件300的第二源電極322s通過第六電連接構件56與第五佈線圖案45連接。第二共源共柵開關元件400的第四柵電極423g通過第七電連接構件57與第六佈線圖案46連接。第二共源共柵開關元件400的第四源電極422s通過第八電連接構件58與第七佈線圖案47連接。

在實施方式8的電子模組530中，如圖32所示，連接第一共源共柵開關元件300的第二源電極322s和第二共源共柵開關元件400的第三漏電極411d的部分存在寄生電感L1，連接第一共源共柵開關元件300漏電極111d和電容器30的部分存在寄生電感L2、連接第二共源共柵開關元件400的第四源電極422s和電容器30的部分存在寄生電感L3。

電子模組530的一側排列有接地端子74、電源端子70、輸出端子72，另一側排列有控制訊號端子，電容器30配置在接地端子74和電源端子70的附近，第一共源共柵開關元件300和第二共源共柵開關元件302靠近電容器30配置。通過這樣，就能夠在高電壓源的入口有效地去除雜訊，並且能夠縮短成為高電壓的區域的電連接構件的長度，實現寄生電感的降低。

在根據實施例8的電子模組5中，圖32的等效電路中所示的各個部分的電感L1、L2和L3取決於圖33所示的電連接構件和佈線圖案的結構，並且通過類比求出。

如圖33所示，第一佈線圖案41的尺寸是基於L字的形狀，第一共源共柵開關元件300的搭載區域的寬度為6.3mm，輸出端子連接區域的寬度為6.5mm。第二佈線圖案42是第二共源共柵開關200搭載區域的寬度約為12mm、接地端子連接區域的寬度為10.0mm的矩形形狀。第三佈線圖案43尺寸為橫7.3mm×縱5.4mm的矩形。焊絲直徑分別為φ200μm。

在考慮這些電連接構件和結構後進行類比的結果是：L1為1.95nH，L2為1.21nH，L3為1.29nH。可知這些值與上述先前技術（專利文獻3、4等）相比，低了1位數以上。

實施方式9

圖34是實施方式9的電子模組532的主要部分放大立體圖。圖34放大表示與圖33的虛線包圍的區域對應的區域。如圖34所示，與實施方式8的電子模組530不同，實施方式9的電子模組532的第一電連接構件51和第四電連接構件54為板狀。其他結構與實施方式8的電子模組530相同。板狀的第一電連接構件51以覆蓋第一共源共柵開關元件300的第二源電極322s的寬度連接第二源電極322s和第一佈線圖案41。板狀的第四電連接構件54以覆蓋第二共源共柵開關元件400的第三漏電極411d的寬度連接第三漏電極411d和第一佈線圖案41。

在根據實施方式9的電子模組532中，圖32的等效電路中所示的各個構件的寄生電感L1、L2和L3取決於圖34所示的電連接構件和佈線圖案的形狀，並且通過模擬求出。在考慮這些進行模擬的結果，L1為1.74nH，L2為1.21nH，L3為1.29nH。通過使用板狀的第一電連接構件51及第四電連接構件54，與實施方式8的電子模組530的情況相比，L1的值低了0.21nH。

實施方式10

圖35是實施方式10的電子模組534的主要部分放大立體圖。圖10放大表示與圖33的虛線包圍的區域對應的區域。如圖35所示，與實施方式8的電子模組530不同，實施方式10的電子模組534全部使用板狀的電連接構件。其他結構與根據實施例8的電子模組530相同。

板狀的第一電連接構件51以覆蓋第一共源共柵開關元件300的第二源電極322s的寬度連接第二源電極322s和第一佈線圖案41。板狀的第二電連接構件52以覆蓋第二共源共柵開關元件400的第四源電極422s的寬度連接第四源電極422s和第二佈線圖案42。板狀的第三電連接構件53以覆蓋第一共源共柵開關元件300的第一漏極311d的寬度連接第一漏極311d和第三佈線圖案43。板狀的第四電連接構件54以覆蓋第二共源共柵開關元件400的第三漏電極411d的寬度連接第三漏電極411d和第一佈線圖案41。

在實施方式10的電子模組534中，圖32的等效電路所示的各部分的寄生電感L1、L2、L3取決於圖35所示的電連接構件和佈線圖案的形狀並通過類比求出。在考慮這些結構後進行類比的結果是：L1為1.74nH，L2為1.19nH，L3為1.14nH。通過使用板狀的第一電連接構件51、板狀的第二電連接構件52、板狀的第三電連接構件53及板狀的第四電連接構件54，與實施方式1的電子模組530的情況相比，L1的值低了0.21nH，L2的值了低0.02nH，L3的值了低0.15nH。

＜雙脈衝試驗＞

圖36是用於說明雙脈衝測試而展示的圖。圖36（A）是說明在使用第一共源共柵開關元件300和第二共源共柵開關元件400的情況下的雙脈衝測試電路的類比塊140的圖。圖中類比了基於雙脈衝試驗的開關波形關斷後的漏極-源極間電壓VDS和漏極電流ID。

電路結構為半橋升壓電路的結構，如圖36（A）所示，第一共源共柵開關元件300和第二共源共柵開關元件400串聯連接，電容器30與第一共源共柵開關元件300和第二共柵開關元件400的串聯電路並聯連接。扼流線圈142連接到400V的輸入電源144，而扼流線圈142的另一端連接到第一共源共柵開關元件300和第二共源共柵開關元件400的中點。升壓後的電壓被400V的輸出電源146箝位。

第二共源共柵開關元件400的第四源電極422s與耦合輸入電源144、電容器30和輸出電源146的接地線連接。在第一共源共柵開關元件300的第二柵電極323g與第二源電極322s之間、以及第二共源共柵開關元件400的第四柵電極423g與第四源電極422s之間施加訊號並進行開關控制。以下將第一共源共柵開關元件300第二柵電極323g與第二源電極322s間、以及第二共源共柵開關元件400的第四柵電極423g與第四源電極422s間稱為柵極-源極間。

在雙脈衝測試中，如圖36（B）所示，第一控制用訊號S1及第二控制用訊號S2被施加在第一共源共柵開關元件300及第二共源共柵開關元件400的各個的柵極-源極之間。首先，第二共源共柵開關元件400通過第二控制用訊號S2而導通，並在T1的時間後斷開。在從該定時起經過了規定的死區時間，通過第一控制訊號S1導通第一共源共柵開關元件300，並在T2的時間後斷開。

在該定時起經過規定的死區時間之後，通過第二控制訊號S2導通第二共源共柵開關元件400，並在T3的時間之後斷開。此時為開關波形的測量時刻，測量第二共源共柵開關元件400的漏極-源極間電壓VDS和漏極電流ID的波形。以下將第一共源共柵開關元件300第一漏電極311d與第二源電極322s間、以及第二共源共柵開關元件400的第三漏電極411d與第四源電極422s間稱為漏極-源極間。

圖36（C）展示了電子模組530、電子模組532、電子模組534和先前技術的電子模組中的寄生電感L1、L2、L3的值，這將在下面說明。作為L1、L2、L3求出漏極-源極間電壓VDS和漏極電流ID的波形。

實施方式8的電子模組530的寄生電感L1、L2、L3通過模擬求得L1為1.95nH、L2為1.21nH、L3為1.29nH。實施方式9的電子模組532的寄生電感L1、L2、L3通過模擬求得L1為1.74nH、L2為1.21nH、L3為1.29nH。實施方式10的電子模組534的寄生電感L1、L2、L3通過模擬求得L1為1.74nH、L2為1.19nH、L3為1.14nH。上述先前技術的電子模組的寄生電感為：L1為3.35nH，L2為8.30nH，L3為8.97nH。

圖37展示了再實施方式8的電子模組530中，通過類比求出圖32的等效電路530中的寄生電感L1、L2、L3，並在圖36（A）所示的雙脈衝測試電路的類比塊140中模擬第2共源共柵開關元件400的漏極-源極間電壓VDS和漏極電流ID，在開關波形測定定時進行測定而得到的波形。

搭載在電子模組530內部的電容器30為0.01μF，連接在電子模組530外部的扼流圈142的電感為50μH。

如圖37所示，在使用了實施方式8的電子模組530的雙脈衝試驗中，最大漏極-源極間電壓約為450V，可知作為第一共源共柵開關元件300及第二共源共柵開關元件400，漏極-源極間絕對最大額定電壓為650V，對於規格額定值，確保了充分的容限。 可以看出浪湧電壓也是動作穩定的，例如在開關波形測量定時的180ns後沒有產生過大的浪湧電壓。這一點從漏極電流ID的波形中也可以清楚地看出。實施方式9的電子模組532和實施方式10的電子模組534也獲得了相同的結果。

由於比較例與本發明（形態1）中說明的比較例相同。因此這裡省略說明。

如上所述，根據本發明（形態4）的電子模組，能夠實現電子模組內部的更低電感化。其結果，本發明（形態4）的電子模組是一種使用了寬頻隙半導體元件的高頻驅動的電子模組，並且是一種在動作穩定性、可靠性方面滿足要求的電子模組。

以上，對本發明（形態4）的實施方式進行了說明，但是本發明（形態4）不限於上述實施方式，也能夠適用於安裝了複數個半導體晶片的電子模組，在不脫離本發明（形態4）的主旨的範圍內能夠進行各種變形和應用。

（1）在上述各實施方式中，雖然使用具有電容器的電子模組來說明瞭本發明（形態4），但本發明（形態4）並不限定於此。例如，也可以使用不具有電容器的電子模組，例如是從有關實施例1的電子模組530中移除電容器並且在電容器安裝構件中部分地挖出模制樹脂的電子模組。在這種情況下，通過在電容器安裝位置安裝外置電容器，也同樣可以構成與上述各實施方式的電子模組相同的電子模組。

（2）在上述各實施方式中，誰然使用半橋電路說明了本發明（形態4），但本發明（形態4）並不限定於此。本發明（形態4）可以適用於半橋電路以外的電路。

10:第一半導體元件 11d:漏電極（第一電極另一部分） 12s:源電極（第一電極的一部分） 12sb:檢測用源電極 13g:柵電極 20:第二半導體元件 21d:漏電極（第二電極的另一部分） 22s:源電極（第二電極的一部分） 22sb:檢測用源電極 23g:柵電極 30:電容器 30’:外置電容器 31:電容器的一部分 32:電容器的另一部分 34:第一電容器連接部 35:第二電容器連接部 40:基板 41:第一佈線圖案 42:第二佈線圖案 43:第三佈線圖案 44:第四佈線圖案 45:第五佈線圖案 46:第六佈線圖案 47:第七佈線圖案 51:電連接構件 52:電連接構件 53:電連接構件 55:第五電連接構件 56:第六電連接構件 57:第七電連接構件 58:第八電連接構件 60:位置調整構件 70:電源端子 72:輸出端子 74:接地端子 80:第一控制用訊號端子 81:第一檢測用訊號端子 82:第二檢測用訊號端子 83:第二控制用訊號端子 82:第二控制用訊號端子 83:第二檢測用訊號端子 82:第二控制用訊號端子 83:第二檢測用訊號端子 100、130、A100、A130、A132、B100、B130、B132、B134、500、532、534:電子模組 120:等效電路 140:模擬塊 142:扼流線圈 144:輸入電源 146:輸出電源 150:先前技術的電子模組等效電路 300:第一共源共柵開關元件 310:第一開關元件 311d:第一漏電極 312s:第一源電極 313g:第一柵電極 315:第一共源共柵電連接構件 320:第二開關元件 321d:第二漏電極 322s:第二源電極 322sb:第二檢測用源電極 323g:第二柵電極 330:導電性接合材料 400:第二共源共柵開關元件 410:第三開關元件 411d:第三漏電極 412s:第三源電極 413g:第三柵電極 415:第二共源共柵電連接構件 420:第四開關元件 421d:第四漏電極 422s:第四源電極 422sb:第四檢測用源電極 423g:第四柵電極 430:導電性接合材料 500、530、532、534:電子模組 510:本發明（形態4）的電子模組的等效電路 D:段差

圖1是本發明的（形態1）的電子模組100的概念圖。 圖2是根據實施方式1的電子模組110的截面圖。 圖3是配置在第一半導體元件10和第二半導體元件20的表面上的第一電極和第二電極的示例圖。 圖4是根據本發明（形態1）的電子模組100、實施方式1的電子模組110和實施方式2的電子模組130的等效電路120的圖。等效電路120是本發明（形態2）電子模組A100、實施方式3的電子模組A130及實施方式4的電子模組A132的等效電路，同時也是本發明（形態3）的電子模組B100、實施方式5的電子模組B130、實施方式6的電子模組B132及實施方式7的電子模組B134的等價電路，同時也包含本發明（形態4）的電子模組C100、實施方式8所涉及的電子模組C130、實施方式9所涉及的電子模組C132及實施方式10所涉及的電子模組C130的等價電路，及實施方式2的電子模組130的等效電路120的示意圖。 圖5是根據實施方式2的電子模組130的圖。 圖6是用於說明實施方式2中用於說明段差D的立體圖。 圖7是用於說明雙脈衝測試的圖。 圖8是通過類比來求解根據第二實施例的電子模組130中的第二半導體元件20的漏極與源極之間的電壓VDS和漏極電流ID的開關波形的圖示； 圖9是表示先前技術的電子模組的等效電路150的圖。 圖10是通過類比求出先前技術的電子模組的等效電路150中的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。 圖11是本發明（形態2）的電子模組A100的示意圖。 圖12是表示實施方式3的電子模組A130的俯視圖。 圖13是實施方式3的電子模組A130的主要部分放大立體圖。 圖14是實施方式4的電子模組A132的主要部分放大立體圖。 圖15是用於說明雙脈衝測試的圖。 圖16是通過類比而求出實施方式3的電子模組A130中的第二半導體元件20的漏極-源極間的電壓VDS和漏極電流ID的開關波形的圖。 圖17是通過類比來求出實施方式4的電子模組A132的第二半導體元件20的漏極-源極間的電壓VDS和漏極電流ID的開關波形的圖。 圖18是本發明的（形態3）的電子模組B100的概念圖。 圖19是展示配置在第一半導體元件10和第二半導體元件20的表面上的第一電極和第二電極的示例圖。 圖20是展示實施方式5的電子模組B130的平面圖。 圖21是根據實施方式6的電子模組B132的主要部分的放大立體圖。 圖22是根據第七實施方式的電子模組B134的主要部分的放大立體圖。 圖23是用於說明雙脈衝測試的圖。 圖24是通過類比而求出實施方式5的電子模組B130的第二半導體元件20的漏極-源極間電壓VDS和漏極電流ID的開關波形的圖。 圖25是通過類比而求出的實施方式6的電子模組B132中的第二半導體元件20的漏極-源極間的電壓VDS和漏極電流ID的開關波形的圖。 圖26是通過類比求出了實施方式7的電子模組B134中的第二半導體元件20的漏極-源極間的電壓VDS和漏極電流ID的開關波形的圖。 圖27是本發明的（方面4）的電子模組500的示意圖。 圖28是展示第一開關元件310和第二開關元件320的電極結構的圖。 圖29是圖示第三開關元件410和第四開關元件420電極結構的圖。 圖30是用於說明第一共源共柵開關元件300的圖。 圖31是用於說明第二共源共柵開關元件400的圖。 圖32使電子模組500的等效電路510的示意圖。 圖33是展示實施方式8的電子模組530的俯視圖。 圖34是根據實施方式9的電子模組532的主要部分的放大透視圖。 圖35是根據實施方式10的電子模組534的主要部分的放大透視圖。 圖36是用於說明雙脈衝測試的圖。 圖37是通過類比求出了根據實施方式1的電子模組530的作為電晶體的第二共源共柵開關元件400的漏極和源極間電壓VDS和漏極電流ID的開關波形的圖。

100:電子模組 10:第一半導體元件 11d:漏電極（第一電極另一部分） 12s:源電極（第一電極的一部分） 13g:柵電極 20:第二半導體元件 21d:漏電極（第二電極的另一部分） 22s:源電極（第二電極的一部分） 23g:柵電極 30:電容器 31:電容器的一部分 32:電容器的另一部分 34:第一電容器連接部 35:第二電容器連接部 40:基板 41:第一佈線圖案 42:第二佈線圖案 43:第三佈線圖案 51:電連接構件 52:電連接構件 53:電連接構件 D:段差

Claims (25)

1. 一種電子模組，包括： 第一半導體元件，具有複數個第一電極； 第二半導體元件，具有複數個第二電極； 電容器； 基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及 複數個電連接構件， 其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分， 所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案， 在所述第二佈線圖案與所述第二半導體元件之間、或所述第一佈線圖案與所述第一半導體元件之間，配置有用於調整所述第二電極的面或所述第一電極的面的高度位置的位置調整構件。
2. 如請求項1所述的電子模組，其中： 所述第一電極的面位於比所述第二電極的面低的位置， 所述第一佈線圖案位於比所述第一電極的面低的位置。
3. 如請求項1所述的電子模組，其中： 所述第一佈線圖案中的第一半導體元件搭載區域、所述第二佈線圖案中的第二半導體元件搭載區域、以及所述第三佈線圖案的一部分相互平行。
4. 如請求項1所述的電子模組，其中： 所述複數個電連接構件分別用於所述第一半導體元件、所述第二半導體元件、所述第一佈線圖案、所述第二佈線圖案、以及所述第三佈線圖案的連接， 以使所述複數個電連接構件各自的連接距離最短的方式來構成所述第一半導體元件、所述第二半導體元件、所述第一佈線圖案、所述第二佈線圖案及所述第三佈線圖案。
5. 如請求項1所述的電子模組，其中： 所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部， 以使從所述第二電極的一部分經由所述第二佈線圖案、所述電容器、所述第三佈線圖案到達所述第一電極的另一部分的佈線路徑最短的方式規定了所述第二佈線圖案和所述第三佈線圖案的平面形狀、以及所述第一電容器連接部和第二電容器連接部的形成位置。
6. 如請求項1所述的電子模組，其中： 所述電子模組的一側具有電源端子、輸出端子及接地端子，另一側具有控制訊號用端子，且 所述電容器配置在所述一側。
7. 如請求項1-所述的電子模組，其中： 所述複數個電連接構件是線狀或板狀的電連接構件。
8. 如請求項1所述的電子模組，其中： 所述複數個電連接構件是線狀的電連接構件， 在將所述第一電極的面和所述第二電極的面中較高的面作為第一面，將所述第一電極的面和所述第二電極的面中較低的面作為第二面時，用於連接與所述第一面對應的電極和與所述第二面對應的電極的第一環路部分中的所述電連接構件的頂點的高度位置比用於連接與所述第二面對應的電極和所述第一佈線圖案的第二環路部分中的所述電連接構件的頂點的高度位置高。
9. 如請求項8所述的電子模組，其中： 所述第一環路部分中的所述電連接構件的頂點的平面位置位於比所述第一面上的所述電連接構件安裝位置與所述第二面上的所述電連接構件安裝位置之間的中間位置更偏向所述第一面上的所述電連接構件安裝位置側的位置，且 所述第二環路部分中的所述電連接構件的頂點的平面位置位於比所述第二面上的所述電連接構件安裝位置與所述第一佈線圖案中的所述電連接構件安裝位置之間的中間位置更偏向所述第二面上的所述電連接構件安裝位置側的位置。
10. 如請求項1所述的電子模組，其中： 連接所述第一半導體元件與所述第二半導體元件的部分的寄生電感小於連接所述第一半導體元件與所述電容器的部分的寄生電感、以及連接所述第二半導體元件與所述電容器的部分的寄生電感。
11. 如請求項1所述的電子模組，其中： 所述第一半導體元件及所述第二半導體元件由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成。
12. 如請求項1所述的電子模組，其中： 所述第一半導體元件和所述第二半導體元件分別是在同一表面的一側配置有漏電極並在另一側配置有源電極的電晶體、或分別是在同一表面的一側配置有陰電極並在另一側配置有陽電極的二極體。
13. 如請求項1所述的電子模組，其中： 所述第一半導體元件及所述第二半導體元件用於半橋電路。
14. 一種電子模組，包括： 第一半導體元件，具有複數個第一電極； 第二半導體元件，具有複數個第二電極； 電容器； 基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及 複數個電連接構件， 其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分， 所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案， 所述複數個電連接構件是線狀的電連接構件， 在將所述第一電極的面和所述第二電極的面中較高的面作為第一面，將所述第一電極的面和所述第二電極的面中較低的面作為第二面時，用於連接與所述第一面對應的電極和與所述第二面對應的電極的第一環路部分中的所述電連接構件的頂點的高度位置比用於連接與所述第二面對應的電極和所述第一佈線圖案的第二環路部分中的所述電連接構件的頂點的高度位置高， 所述第一環路部分中的所述電連接構件的頂點的平面位置位於比所述第一面上的所述電連接構件安裝位置與所述第二面上的所述電連接構件安裝位置之間的中間位置更偏向所述第一面上的所述電連接構件安裝位置側的位置，且 所述第二環路部分中的所述電連接構件的頂點的平面位置位於比所述第二面上的所述電連接構件安裝位置與所述第一佈線圖案中的所述電連接構件安裝位置之間的中間位置更偏向所述第二面上的所述電連接構件安裝位置側的位置。
15. 一種電子模組，包括： 第一半導體元件，具有複數個第一電極； 第二半導體元件，具有複數個第二電極； 電容器； 基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及 複數個電連接構件， 其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分， 所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案， 連接所述第一半導體元件與所述第二半導體元件的部分的寄生電感小於連接所述第一半導體元件與所述電容器的部分的寄生電感、以及連接所述第二半導體元件與所述電容器的部分的寄生電感。
16. 如請求項14或15所述的電子模組，其中： 所述第一半導體元件的高度與所述第二半導體元件的高度不同。
17. 一種電子模組，包括： 第一半導體元件，具有複數個第一電極； 第二半導體元件，具有複數個第二電極； 基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及 複數個電連接構件， 其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分， 所述第一電極的面與所述第二電極的面位於不同的高度位置，通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案， 在所述第二佈線圖案與所述第二半導體元件之間、或所述第一佈線圖案與所述第一半導體元件之間，配置有用於調整所述第二電極的面或所述第一電極的面的高度位置的位置調整構件。
18. 一種電子模組，包括： 第一半導體元件，具有複數個第一電極； 第二半導體元件，具有複數個第二電極； 電容器； 基板，具有搭載有所述第一半導體元件的第一佈線圖案、搭載有所述第二半導體元件的第二佈線圖案及第三佈線圖案；以及 複數個電連接構件， 其中，所述第一佈線圖案上連接著所述第一電極的一部分及所述第二電極的另一部分，所述第二佈線圖案上連接著所述第二電極的一部分及所述電容器的一部分，所述第三佈線圖案上連接著所述第一電極的另一部分及所述電容器的另一部分， 通過所述複數個電連接構件中的一個電連接構件來連接所述第一電極的一部分、所述第二電極的另一部分以及所述第一佈線圖案， 所述第一半導體元件和所述第二半導體元件被配置成第一電極的一部分的延伸方向與第二電極的另一部分的延伸方向為相同的方向， 連接所述第一半導體元件與所述第二半導體元件的部分的寄生電感小於連接所述第一半導體元件與所述電容器的部分的寄生電感、以及連接所述第二半導體元件與所述電容器的部分的寄生電感。
19. 如請求項18所述的電子模組，其中： 所述第一佈線圖案中的第一半導體元件搭載區域、所述第二佈線圖案中的第二半導體元件搭載區域、以及所述第三佈線圖案的一部分被配置成相互平行。
20. 如請求項18或19所述的電子模組，其中： 所述第二佈線圖案具有連接著所述電容器的一部分的第一電容器連接部，所述第三佈線圖案具有連接著所述電容器的另一部分的第二電容器連接部， 以使從所述第二電極的一部分經由所述第二佈線圖案、所述電容器、所述第三佈線圖案到達所述第一電極的另一部分的佈線路徑最短的方式規定了所述第二佈線圖案及所述第三佈線圖案的平面形狀、以及所述第一電容器連接部及第二電容器連接部的形成位置。
21. 如請求項18或19所述的電子模組，其中： 所述電子模組的一側具備電源端子、輸出端子及接地端子，另一側具備控制訊號用端子，且 所述電容器配置在所述一側。
22. 如請求項18或19所述的電子模組，其中： 所述複數個電連接構件是線狀或板狀的電連接構件。
23. 如請求項18或19所述的電子模組，其中： 所述第一半導體元件及所述第二半導體元件由以矽、氮化鎵、碳化矽或氧化鎵為材料的半導體構成。
24. 如請求項18或19所述的電子模組，其中： 所述第一半導體元件和所述第二半導體元件分別是在同一表面的一側配置有漏電極並在另一側配置有源電極的電晶體、或分別是在同一表面的一側配置有陰電極並在另一側配置有陽電極的二極體。
25. 如請求項18或19所述的電子模組，其中： 所述第一半導體元件及所述第二半導體元件用於半橋電路。