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TWI877071B - 用於在擦除操作之後對記憶體裝置進行放電的放電電路及方法、記憶體裝置以及記憶體系統 - Google Patents

用於在擦除操作之後對記憶體裝置進行放電的放電電路及方法、記憶體裝置以及記憶體系統 Download PDF

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TWI877071B
TWI877071B TW113133091A TW113133091A TWI877071B TW I877071 B TWI877071 B TW I877071B TW 113133091 A TW113133091 A TW 113133091A TW 113133091 A TW113133091 A TW 113133091A TW I877071 B TWI877071 B TW I877071B
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Abstract

本發明內容提供了一種用於在擦除操作之後對記憶體裝置進行放電的方法。該方法包括將記憶體裝置的源極線接地；以及透過在放電電晶體的閘極端子與源極線之間維持恆訂電壓差來導通放電電晶體以將記憶體裝置的位元線連接到源極線。該方法還包括將源極線的電位與第一預定值進行比較；以及當源極線的電位低於第一預定值時，使放電電晶體的閘極端子浮置。

Description

用於在擦除操作之後對記憶體裝置進行放電的放電電路及方法、記憶體裝置以及記憶體系統
本發明涉及半導體技術領域，並且更特別地，涉及一種用於在擦除操作之後對記憶體裝置進行放電的放電電路及方法、記憶體裝置以及記憶體系統。
隨著記憶體裝置縮小到較小管芯大小以降低製造成本並且增加存儲密度，平面記憶體單元的縮放面臨歸因於製程技術限制和可靠性問題的挑戰。三維（3D）記憶體架構可以解決平面記憶體單元中的密度和性能限制。
在3D NAND快閃記憶體中，記憶體陣列可以包括垂直佈置在襯底上的多個記憶體串，每個記憶體串具有垂直堆疊的多個記憶體單元。如此，可大幅增加每單位面積的存儲密度。
雖然可以對共用記憶體頁中的字元線的所有記憶體單元執行程式設計和讀取操作，但是通常對共用公共源極線的記憶體塊中的所有記憶體單元執行擦除操作。在擦除操作期間，可以將擦除電壓（約20V）施加到公共源極線或襯底中的n阱，而字元線可以接地。記憶體串中的溝道層的電位可以從底部到頂部逐漸升高。
隨著垂直堆疊的記憶體單元的數量的增加，擦除電壓也可以施加到記憶體串頂部的位元線以提高擦除速度。此外，可以引入閘極引發汲極洩漏（GIDL，gate-induced-drain-leakage）電流以輔助擦除操作，使得記憶體串中的溝道層的電位可以快速達到擦除電壓。在擦除操作之後，需要去除GIDL電流，並且需要對公共源極線和位元線的高電位進行放電。儘管可以透過連接在公共源極線與對應位元線之間的放電電晶體來執行放電，但是放電操作的時序是至關重要的。
本發明內容中描述了一種用於在擦除操作之後對記憶體裝置進行放電的放電電路和方法，以及記憶體裝置以及記憶體系統的實施例。
本發明內容的一個方面提供了一種用於在擦除操作之後對記憶體裝置進行放電的放電電路。放電電路包括放電電晶體，放電電晶體連接記憶體裝置的位元線和源極線。放電電路還包括源極線偵測電路，源極線偵測電路連接到源極線並且被配置為將源極線的電位與預定值進行比較。放電電路還包括閘極放電電路，閘極放電電路被配置為在放電電晶體與源極線之間維持恆訂電壓差，其中，施加到放電電晶體和源極線的恆訂電壓差導通放電電晶體。
在一些實施例中，放電電晶體是金屬氧化物半導體場效應電晶體（MOSFET，metal-oxide-semiconductor field-effect-transistor）。MOSFET的閘極端子連接到閘極放電電路。MOSFET的源極端子連接到源極線，並且MOSFET的汲極端子連接到位元線。
在一些實施例中，閘極放電電路包括串聯連接的一組二極體。
在一些實施例中，閘極放電電路還包括與一組二極體串聯連接的開關電晶體。
在一些實施例中，閘極放電電路還包括電壓準位移位元器，電壓準位移位元器被配置為提供開關電壓以導通開關電晶體。
在一些實施例中，一組二極體包括被配置為有效二極體的MOSFET，其中，MOSFET的閘極端子連接到MOSFET的汲極端子。在一些實施例中，MOSFET是p溝道MOSFET。
在一些實施例中，源極線偵測電路包括運算放大器、電阻分壓器和與電阻分壓器並聯連接的電容器。電容器和電阻分壓器的第一端連接。電容器和電阻分壓器的第二端接地。
在一些實施例中，源極線偵測電路還包括將電容器和電阻分壓器的第一端連接到電源的上拉電晶體。上拉電晶體由運算放大器的輸出控制。
在一些實施例中，電阻分壓器包括與第二電阻器串聯連接的第一電阻器。第二電阻器具有可調節電阻。
在一些實施例中，運算放大器被配置為透過電容器和電阻分壓器的第一端的電位來設置預定值。運算放大器的負輸入端連接到參考電壓，並且運算放大器的正輸入端連接到電阻分壓器的中間點。
在一些實施例中，運算放大器被配置為將源極線的電位與預定值進行比較。運算放大器的負輸入端連接到源極線，並且運算放大器的正輸入端連接到電容器和電阻分壓器的第一端。
在一些實施例中，源極線接地。
在一些實施例中，放電電路還包括電流源，電流源被配置為調節流過源極線的放電電流。
本發明內容的另一方面提供了一種用於在擦除操作之後對記憶體裝置進行放電的方法。該方法包括將記憶體裝置的源極線接地；以及透過在放電電晶體的閘極端子與源極線之間維持恆訂電壓差來導通放電電晶體以將記憶體裝置的位元線連接到源極線。該方法還包括將源極線的電位與第一預定值進行比較；以及當源極線的電位低於第一預定值時，使放電電晶體的閘極端子浮置。
在一些實施例中，該方法還包括將源極線的電位與第二預定值進行比較，其中，第二預定值小於第一預定值。
在一些實施例中，該方法還包括當源極線的電位低於第二預定值時，將放電電晶體的閘極端子接地。
在一些實施例中，該方法還包括透過電流源調節流過源極線的放電電流。
在一些實施例中，該方法還包括將第一預定值設置為小於放電電晶體的源極/汲極結崩潰電壓。
本發明內容的又一方面提供了一種具有記憶體塊和週邊電路的記憶體裝置。記憶體塊包括連接到源極線和多條位元線的多個記憶體串。週邊電路包括被配置為在擦除操作之後對記憶體塊進行放電的放電電路。放電電路包括多個放電電晶體。每個放電電晶體被配置為將源極線連接到對應位元線。放電電路還包括源極線偵測電路，源極線偵測電路連接到源極線並且被配置為將源極線的電位與預定值進行比較。放電電路還包括閘極放電電路，閘極放電電路被配置為在多個放電電晶體的閘極端子與源極線之間維持恆訂電壓差。
本發明內容的又一方面提供了一種包括上述實施例提供的記憶體裝置的記憶體系統。
本領域技術人員根據本發明內容的說明書、權利要求書和圖式可以理解本發明內容的其他方面。
儘管討論了具體的配置和佈置，但是應當理解，這樣做僅僅是出於說明的目的。相關領域的技術人員將認識到，在不脫離本發明內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員來說，顯然本發明內容也可以用於各種其他應用。
注意，在本說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可以不必包括特定的特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例實現這樣的特徵、結構或特性都將在相關領域的技術人員的知識範圍之內。
一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”或“該”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，而是可以允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。
如本文所用，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能由於製造製程或公差的微小變化而產生。如本文所用，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以指示變化的給定量的值。
圖1A示出了根據本發明內容的一些實施例的具有記憶體系統10的示例性系統S1的框圖。系統S1可以是行動電話、臺式電腦、膝上型電腦、平板電腦、車輛電腦、遊戲控制台、印表機、定位裝置、可穿戴電子裝置、智慧感測器、虛擬實境（VR，virtual reality）裝置、增強現實（AR，argument reality）裝置或其中具有存儲裝置的任何其他合適的電子裝置。記憶體系統10（也稱為NAND記憶體系統）包括NAND快閃記憶體100和主機控制器20（也稱為記憶體控制器）。記憶體系統10可以透過記憶體控制器20與主機電腦15通信，其中記憶體控制器20可以經由記憶體通道30連接到NAND快閃記憶體100。在一些實施例中，記憶體系統10可以具有多於一個的NAND快閃記憶體100，而每個NAND快閃記憶體100可以由記憶體控制器20管理。
在一些實施例中，主機電腦15可以包括電子裝置的處理器（例如，中央處理單元（CPU，central processing unit））或者片上系統（SoC，system-on-chip）（例如，應用處理器（AP，application processor））。主機電腦15發送要存儲在NAND記憶體系統或記憶體系統10處的資料，或者透過讀取記憶體系統10來檢索資料。
記憶體控制器20可以處理從主機電腦15接收的I/O請求，確保資料完整性和有效存儲，並且管理NAND快閃記憶體100。記憶體通道30可以經由資料匯流排提供資料並且控制記憶體控制器20與NAND快閃記憶體100之間的通信。
記憶體控制器20和一個或多個NAND快閃記憶體100可以集成到各種類型的存放裝置中，例如，包括在相同的封裝中，例如通用快閃記憶體存儲（UFS，universal Flash storage）封裝或eMMC封裝。即，記憶體系統10可以實施並且封裝到不同類型的終端電子產品中。在如圖1B中所示的一個示例中，記憶體控制器20和單個NAND快閃記憶體100可以集成到記憶體卡26中。記憶體卡26可以包括PC卡（PCMCIA，個人電腦記憶體卡國際協會（personal computer memory card international association））、CF卡、智能媒體（SM，smart media）卡、記憶體棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、UFS等。記憶體卡26還可以包括將記憶體卡26與主機（例如，圖1A中的主機電腦15）耦接的記憶體卡連接器24。在如圖1C中所示的另一示例中，記憶體控制器20和多個NAND快閃記憶體100可以集成到固態驅動器（SSD，solid state drive）27中。SSD 27可以還包括將SSD 27與主機（例如，圖1A中的主機電腦15）耦接的SSD連接器28。
參考圖1A，NAND快閃記憶體100（即，“快閃記憶體”、“NAND快閃記憶體”或“NAND”）可以是記憶體晶片（封裝）、記憶體管芯或記憶體管芯的任何部分，並且可以包括一個或多個記憶體面101，每個記憶體面可以包括多個記憶體塊103。在每個記憶體面101處可以發生相同的和併發的操作。記憶體塊103的大小可以是百萬位元組（MB），記憶體塊103是實行擦除操作的最小大小。如圖1A中所示，示例性NAND快閃記憶體100包括四個記憶體面101，並且每個記憶體面101包括六個記憶體塊103。每個記憶體塊103可以包括多個記憶體單元，其中可以透過諸如位元線和字元線的互連來定址每個記憶體單元。位元線和字元線可以垂直地（例如，分別以行和列）佈設，從而形成金屬線的陣列。位元線和字元線的方向在圖1A中分別標記為“BL”和“WL”。在本發明內容中，一個或多個記憶體塊103也可以稱為“記憶體陣列”或“陣列”。記憶體陣列是記憶體裝置中的核心區域，其執行存儲功能。
NAND快閃記憶體100還包括週邊電路區域105，即圍繞記憶體面101的區域。週邊電路區域105（也稱為週邊電路）包含許多數位、類比和/或混合訊號電路（例如，頁緩衝器/感測放大器50、行解碼器/字元線驅動器40、列解碼器/位元線驅動器60和控制電路70）以支援記憶體陣列的功能。控制電路70包括暫存器、有源和/或無源半導體裝置，例如電晶體、二極體、電容器、電阻器等，這對於本領域的普通技術人員來說是顯而易見的。週邊電路區域105的控制電路70可以被配置為發起對記憶體塊103中的NAND記憶體串的選擇記憶體單元的程式設計操作。在一些實施方式中，控制電路70透過介面從記憶體控制器（例如，記憶體控制器20）接收程式設計命令，並且作為回應，將控制訊號發送到設置在週邊電路區域105中的至少行解碼器/字元線驅動器、列解碼器/位元線驅動器及電壓發生器，以發起對選擇的記憶體單元的程式設計操作。
注意，圖1A中的記憶體系統10和NAND快閃記憶體100中的電子部件的佈局是作為示例而示出的。記憶體系統10和NAND快閃記憶體100可以具有其他佈局並且可以包括附加部件。例如，NAND快閃記憶體100還可以具有高電壓電荷泵、I/O電路等。記憶體系統10還可以包括固件、資料加擾器等。在一些實施例中，週邊電路區域105和記憶體陣列可以獨立地形成在單獨的晶圓上，並且然後透過晶圓鍵合彼此連接。
圖2A示出了根據本發明內容的一些實施例的NAND快閃記憶體100的示意圖。NAND快閃記憶體100包括一個或多個記憶體塊103。每個記憶體塊103包括記憶體串212。每個記憶體串212包括記憶體單元340。共用相同字元線的記憶體單元340形成記憶體頁448。記憶體串212還可以在每一端處包括至少一個場效應電晶體（例如，MOSFET），該場效應電晶體分別由底部選擇閘極（BSG，bottom select gate）332和頂部選擇閘極（TSG，top select gate）334控制。頂部選擇電晶體334-T的汲極端子可以連接到位元線341，並且底部選擇電晶體332-T的源極端子可以連接到陣列公共源極（ACS，array common source）446。ACS 446可以由整個記憶體塊中的記憶體串212共用，並且還被稱為公共源極線。
NAND快閃記憶體100還可以包括週邊電路，週邊電路包括許多數位、類比和/或混合訊號電路（例如，頁緩衝器/感測放大器50、行解碼器/字元線驅動器40、列解碼器/位元線驅動器60、控制電路70、電壓發生器65和輸入/輸出緩衝器55）以支援記憶體塊103的功能。這些電路可以包括有源和/或無源半導體裝置，例如電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員來說是顯而易見的。在一些實施例中，週邊電路可以支援由閘極引發汲極洩漏（GIDL）電流輔助的擦除操作。
記憶體塊103可以經由字元線（“WL”）333、底部選擇閘極（“BSG”）332和頂部選擇閘極（“TSG”）334與行解碼器/字元線驅動器40耦接。記憶體塊103可以經由位元線（“BL”）341與頁緩衝器/感測放大器50耦接。行解碼器/字元線驅動器40可以回應於由控制電路70提供的X路徑控制訊號來選擇NAND快閃記憶體100上的記憶體塊103中的一個記憶體塊。行解碼器/字元線驅動器40可以根據X路徑控制訊號將從電壓發生器65提供的電壓傳遞到字元線。在讀取和程式設計操作期間，行解碼器/字元線驅動器40可以根據從控制電路70接收的X路徑控制訊號將讀取電壓Vread和程式設計電壓Vpgm傳遞到選定字元線，並且將透過電壓Vpass傳遞到非選定字元線。
列解碼器/位元線驅動器60可以根據從控制電路70接收的Y路徑控制訊號將禁止電壓Vinhibit傳遞到非選定位元線，並且將選定位元線連接到地。即，列解碼器/位元線驅動器60可以被配置為根據來自控制電路70的Y路徑控制訊號來選擇或取消選擇一個或多個記憶體串212。頁緩衝器/感測放大器50可以被配置為根據來自控制電路70的Y路徑控制訊號從記憶體塊103讀取資料和向記憶體塊10程式設計（寫入）資料。例如，頁緩衝器/感測放大器50可以存儲要程式設計到一個記憶體頁448中的一頁資料。在另一示例中，頁緩衝器/感測放大器50可以執行驗證操作以確保資料已經被正確地程式設計到每個記憶體單元340中。在又一示例中，在讀取操作期間，頁緩衝器/感測放大器50可以感測反映記憶體單元340的邏輯狀態（即，資料）的流過位元線341的電流，並且將小訊號放大到可測量的放大率。
輸入/輸出緩衝器55可以從/向頁緩衝器/感測放大器50傳遞I/O資料，以及向控制電路70傳遞位址ADDR或命令CMD。在一些實施例中，輸入/輸出緩衝器55可以用作記憶體控制器20（圖1A中）與NAND快閃記憶體100之間的介面。
控制電路70可以回應於由輸入/輸出緩衝器55傳遞的命令CMD來控制頁緩衝器/感測放大器50和行解碼器/字元線驅動器40。在程式設計操作期間，控制電路70可以控制行解碼器/字元線驅動器40和頁緩衝器/感測放大器50以對選定記憶體單元進行程式設計。在讀取操作期間，控制電路70可以控制行解碼器/字元線驅動器40和頁緩衝器/感測放大器50以讀取選定記憶體單元。X路徑控制訊號和Y路徑控制訊號包括行位址X-ADDR和列位址Y-ADDR，它們可以用於定位記憶體塊103中的選定記憶體單元。行位元址X-ADDR可以包括頁索引、塊索引和麵索引，以分別標識記憶體頁448、記憶體塊103和記憶體面101（圖1A中）。列位址Y-ADDR可以標識記憶體頁448的資料中的位元組或字。
在一些實施方式中，控制電路70可以包括一個或多個控制邏輯單元。本文描述的每個控制邏輯單元可以是在處理器上運行的軟體模組和/或固件模組，例如作為控制電路70的一部分的微控制器單元（MCU，microcontroller unit），或者有限狀態機（FSM，finite-state machine）的硬體模組，例如積體電路（IC（integrated circuit），例如專用IC（ASIC，application-specific IC）、現場可程式設計閘陣列（FPGA，field-programmable gate array）等），或者軟體模組、固件模組和硬體模組的組合。
電壓發生器65可以在控制電路70的控制下產生要提供給字元線和位元線的電壓。由電壓發生器65產生的電壓包括讀取電壓Vread、程式設計電壓Vpgm、透過電壓Vpass、禁止電壓Vinhibit等。
在一些實施例中，可以基於浮柵技術來形成NAND快閃記憶體100。在一些實施例中，可以基於電荷俘獲技術來形成NAND快閃記憶體100。基於電荷俘獲的NAND快閃記憶體可以提供高存儲密度和高本征可靠性。存儲資料或邏輯狀態（例如，記憶體單元340的閾值電壓Vth）取決於在存儲層中俘獲的電荷量。在一些實施例中，NAND快閃記憶體100可以是三維（3D）記憶體裝置，其中記憶體單元340可以垂直堆疊於彼此的頂部上。
圖2B示出了根據本發明內容的一些實施例的3D NAND快閃記憶體200的一部分的透視圖。3D NAND快閃記憶體200包括襯底330、襯底330上方的絕緣膜331、絕緣膜331上方的底部選擇閘極（BSG）332的層級，以及堆疊在BSG 332的頂部上以形成交替的導電層與電介質層的膜堆疊體335的控制閘極333（也稱為“字元線（WL）”）的層級。為清楚起見，在圖2B中未示出相鄰於控制閘極的層級的電介質層。
每個層級的控制閘極由穿過膜堆疊體335的縫隙結構216-1和216-2分離。3D NAND快閃記憶體200還包括在控制閘極333的堆疊體上方的頂部選擇閘極（TSG）334的層級。TSG 334、控制閘極333和BSG 332的堆疊體也稱為“柵電極”。3D NAND快閃記憶體200還包括在相鄰BSG 332之間的襯底330的部分中的記憶體串212和摻雜的源極線區域344。每個記憶體串212包括延伸穿過絕緣膜331和交替的導電層和電介質層的膜堆疊體335的溝道孔336。記憶體串212還包括溝道孔336的側壁上的記憶體膜337、記憶體膜337上方的溝道層338、以及被溝道層338包圍的芯填充物339。記憶體單元340（例如，340-1、340-2、340-3）可以形成在控制閘極333（例如，333-1、333-2、333-3）與記憶體串212的交叉點處。溝道層338的回應於相應控制閘極的一部分也稱為記憶體單元的溝道層338。3D NAND快閃記憶體200還包括在TSG 334上方與記憶體串212連接的位元線（BL）341。3D NAND快閃記憶體200還包括透過觸點結構214與柵電極連接的金屬互連線343。膜堆疊體335的邊緣被配置為階梯形狀以允許到柵電極的每個層級的電性連接。
在圖2B中，出於說明性目的，連同TSG 334的一個層級和BSG 332的一個層級一起示出控制閘極333-1、333-2和333-3的三個層級。在該示例中，每個記憶體串212可以包括三個記憶體單元340-1、340-2和340-3，三個記憶體單元340-1、340-2和340-3分別對應於控制閘極333-1、333-2和333-3。在一些實施例中，控制閘極的數量和記憶體單元的數量可以大於三個以增加存儲容量。3D NAND快閃記憶體200還可以包括其他結構，例如，TSG切口、公共源極觸點、陣列公共源極和虛設記憶體串。為了簡潔起見，這些結構未在圖2B中示出。
在NAND快閃記憶體中，可以在包括共用相同字元線的所有記憶體單元340的記憶體頁448中執行讀取和程式設計操作。在NAND記憶體中，記憶體單元340可以處於擦除狀態ER或程式設計狀態P1。為了進一步增加存儲密度，記憶體單元可以存儲n位元資料並且具有2n個狀態，其中n為整數。例如，對於SLC、MLC、TLC和QLC模式，n分別等於1、2、3和4。
在擦除操作期間，透過在記憶體單元的控制閘極333與源極端子（例如，陣列公共源極446）之間實施負電壓差，使得可以去除在記憶體單元340的存儲層中的所有俘獲的電子電荷，在相同的記憶體塊103中的所有記憶體單元340可以被重置為擦除狀態ER作為邏輯“1”。例如，可以透過將記憶體單元340的控制閘極333設置為接地，並且將高正電壓施加到陣列公共源極446來引發負電壓差。在一些實施例中，遞增步長脈衝擦除（ISPE，incremental step pulse erase）方案可以用於擦除操作。在此示例中，可以在擦除迴圈中將電壓脈衝施加到記憶體單元，其中可以在後續擦除迴圈中以擦除步長電壓Vstep_ers遞增地增加電壓脈衝（即，擦除電壓Verase）的幅值。
在擦除操作之後，可以執行擦除驗證操作以確定記憶體單元是否處於狀態ER，或者擦除操作是否成功完成。可以將擦除驗證電壓EV施加到記憶體單元的字元線，以與記憶體單元的閾值電壓進行比較。如果擦除驗證電壓EV高於記憶體單元的閾值電壓，則可以確定記憶體單元處於狀態ER。如果記憶體塊中的所有記憶體單元都處於狀態ER，則可以認為記憶體塊透過了擦除驗證。如果預定數量的記憶體單元沒有處於狀態ER，則可以認為記憶體塊未透過擦除驗證。可以在下一個擦除迴圈中再次對記憶體單元執行擦除和擦除驗證操作，其中可以將擦除電壓Verase增加擦除步長電壓Vstep_ers。
為了執行擦除操作，可以將擦除電壓Verase施加到由同一記憶體塊中的所有記憶體單元共用的襯底中的n阱。在一些實施例中，擦除電壓Verase可以施加到ACS 446，如圖2A中所示。在一些實施例中，NAND快閃記憶體100可以具有三維結構，例如，如圖2B所示的3D NAND快閃記憶體200。在此示例中，NAND快閃記憶體還可以在記憶體串的每個端部處包括附加電晶體，其中，附加電晶體引入閘極引發汲極洩漏（GIDL）以輔助擦除操作。
圖3示出了根據本發明內容的一些實施例的3D NAND快閃記憶體300。3D NAND快閃記憶體300可以是圖1A中的記憶體塊103的一部分。類似於圖2B中的3D NAND快閃記憶體200，3D NAND快閃記憶體300還包括交替的導電層和電介質層的膜堆疊體335以及具有多個垂直堆疊的記憶體單元340的多個記憶體串212。在擦除操作期間，同一記憶體塊中的所有記憶體單元340的字元線333可以接地，並且擦除電壓Verase可以施加到記憶體串212頂部上的位元線341和記憶體串212底部處的源極線（SL）342。SL 342可以由同一記憶體塊中的所有記憶體串212和所有記憶體單元340共用。在一個示例中，SL 342可以連接到ACS 446。
SL 342可以透過SL觸點350耦接到記憶體串212的溝道層338。位元線（BL）341可以透過BL觸點352耦接到溝道層338。在一些實施例中，SL觸點350和BL觸點352包括多晶矽。在一些實施例中，SL觸點350和BL觸點352可以摻雜有n型摻雜劑，例如，磷化氫或砷。
3D NAND快閃記憶體300還包括多個選擇閘極，例如BSG 332-1、BSG 332-2、TSG 334-1和TSG 334-2，其中可以控制記憶體串212的每個端部處的至少一個選擇閘極（例如，BSG 332-2和TSG 334-2），使得可以產生GIDL電流並且可以在擦除操作期間將電荷載流子（例如，空穴）從SL 342和BL 341注入到溝道層338。因此，溝道層338沿記憶體串212的電位可以升高到接近或等於施加在SL 342和BL 341上的擦除電壓Verase的電壓。如前該，在字元線333與對應溝道層338之間的負電壓偏置可以去除在記憶體膜337中俘獲的電荷載流子（例如，電子），並且由此降低對應記憶體單元340的閾值電壓。在擦除和擦除驗證操作完成之後，即，在記憶體單元被重置到擦除狀態ER之後，記憶體單元中的存儲資料被相應地擦除。在此示例中，擦除操作可以由流過記憶體裝置的位元線和源極線的閘極引發汲極洩漏（GIDL）電流來輔助。
圖3還示出了根據本發明內容的一些實施例的用於3D NAND快閃記憶體的第一放電電路302。第一放電電路302可以是圖2A中所示的週邊電路的一部分並且可以在週邊區域中製造。第一放電電路302可以耦接到3D NAND快閃記憶體300以在擦除操作之後對3D NAND快閃記憶體300（例如，位元線341和SL 342）進行放電。
第一放電電路302包括放電電晶體354。放電電晶體354可以是金屬氧化物半導體場效應電晶體（MOSFET）。在一些實施例中，放電電晶體354可以是n溝道MOSFET。放電電晶體354的汲極端子DS_D可以連接到BL 341，BL 341可以連接到其對應的頁緩衝器/感測放大器50。放電電晶體354的源極端子DS_S可以連接到SL 342，SL 342可以經由第一開關356連接到ACS 446和電流源360。電流源360可以用於調節流過至地的放電電流。在一些實施例中，電流源360可以是柔性受限電流源。放電電晶體354的閘極端子DS_GT可以經由第二開關358接地。
在一些實施例中，放電電晶體354可以作為部件包括於頁緩衝器/感測放大器50中。在此示例中，每條BL 341在一個放電電晶體354的汲極端子DS_D處連接到該放電電晶體。整個記憶體塊中的所有放電電晶體354可以在源極端子DS_S處連接到共用SL 342。同一記憶體塊中的所有放電電晶體354的閘極端子DS_GT也可以一起連接到第二開關358。
圖4A和圖4B示出了根據本發明內容的一些實施例的用於3D NAND快閃記憶體的擦除和放電操作的波形400A和400B。每個擦除操作之後是放電操作。在擦除操作期間，可以關斷第一開關356，並且可以將擦除電壓Verase施加到SL 342。放電電晶體354的閘極端子DS_GT可以被施加有導通電壓VGG，以導通放電電晶體354，使得放電電晶體354的源極端子DS_S和汲極端子DS_D電性連接。BL 341連接到放電電晶體354的汲極端子DS_D，由此也連接到源極端子DS_S和SL 342，並且被施加有擦除電壓Verase。在一些實施例中，擦除電壓Verase可以在約18V到約22V之間的範圍內。對於n型MOSFET，為了導通放電電晶體354，導通電壓VGG高於施加在源極端子DS_S上的擦除電壓Verase。導通電壓VGG可以在約22V至約27V之間的範圍內。在擦除操作和放電操作期間，字元線333（圖4A和圖4B中未示出）可以接地。在每條BL 341連接到一個放電電晶體354的示例中，多個放電電晶體354可以在擦除操作期間導通，使得多條位元線341可以在擦除操作期間連接到源極線342，其中多條位元線341和源極線342可以在擦除操作期間施加有擦除電壓Verase。閘極引發汲極洩漏（GIDL）電流可以流過每條位元線和源極線而進入每個記憶體串的溝道層，以輔助擦除操作。
在放電操作期間，第一開關356可以導通，使得放電電晶體354的源極端子DS_S可以透過電流源360（例如，柔性受限電流源）接地。電流源360可以調節流過的放電電流，並且由此調節SL 342的放電速率。如波形400A和400B所示，在放電操作結束時，SL 342的電位VSL可以降低到0V。
在放電操作期間，當放電電晶體354導通時，BL 341可以連接到SL 342和地。即，BL 341可以透過放電電晶體354與SL 342同時放電。
在放電操作結束時，可以透過導通第二開關358以將閘極端子DS_GT連接到地來關斷放電電晶體354。然而，在放電操作期間關斷放電電晶體354的時序可能影響放電電晶體354的性能和可靠性。
第二開關358在第一開關356導通的同時導通。因為當第二開關358導通時，閘極端子DS_GT接地，所以可以關斷放電電晶體354。在此示例中，當放電電晶體354關斷時，BL 341的電位VBL仍處於高準位（例如，接近擦除電壓Verase）。因為透過放電電晶體354的快速放電路徑被關斷，所以BL 341的電位V BL保持在高準位，如波形400A中所示。因為放電電晶體354的汲極端子DS_D連接到BL 341，所以放電電晶體354的汲極端子DS_D和BL 341處於相同的電位V BL。因此，在SL 342下降到0V之後，在放電電晶體354的汲極端子DS_D與源極端子DS_S之間存在高電位差，這可能導致源極/汲極結的崩潰。隨著放電電晶體354按比例縮小到更小的尺寸，放電電晶體354的源極/汲極崩潰電壓減小。因此，如果過早地關斷放電電晶體354，則源極端子與汲極端子之間的高電位差可能導致放電電晶體354的產生源極/汲極結的崩潰。
當SL 342下降到0V時，第二開關358導通。在此示例中，當SL 342的電位V SL從擦除電壓Verase減小到0V時，放電電晶體354保持導通。因為當放電電晶體354導通時，BL 341透過放電電晶體354電性連接到SL 342，所以BL 341的電位V BL跟隨SL 342的電位V SL，並且以相同的放電速率下降到0V。雖然在這個示例中放電電晶體354的源極和汲極處於相同的電位，但是在閘極端子DS_GT與源極端子DS_S/汲極端子DS_D之間存在大的電壓差，這可能引起對放電電晶體354的閘極電介質的Fowler-Nordheim（FN）應力。放電電晶體354的閾值電壓可以相應地增加，並且因此放電電晶體354的性能和可靠性可能降低。
圖5示出了根據本發明內容的一些實施例的3D NAND快閃記憶體和第二放電電路504。第二放電電路504類似於第一放電電路302，並且可以耦接到3D NAND快閃記憶體300。將在下文中詳細描述第二放電電路504相對於第一放電電路302的差異和改進。
不同於第一放電電路302，第二放電電路504還包括SL偵測電路564，SL偵測電路564連接到SL 342和放電電晶體354的源極端子DS_S。SL偵測電路564還經由第一開關356連接到電流源360（例如，柔性受限電流源）。
第二放電電路504還包括閘極放電電路566，閘極放電電路566連接到放電電晶體354的閘極端子DS_GT。閘極放電電路566還經由第三開關562連接到SL偵測電路564。
圖6示出了根據本發明內容的一些實施例的用於第二放電電路504的波形600。波形600示出了在來自第二放電電路504的支援下對3D NAND快閃記憶體300執行的擦除和放電操作。波形600所表示的擦除操作之後也是放電操作。波形600的擦除操作類似於波形400A和400B，如關於圖4A和圖4B所描述的。
在放電操作期間，可以透過第二放電電路504來控制用於對放電電晶體354的閘極端子DS_GT進行放電的時序，使得放電電晶體354將不會遭受FN應力或源極/汲極結崩潰。
圖7示出了根據本發明內容的一些實施例的用於在擦除操作之後對3D NAND快閃記憶體進行放電的方法700。應當理解，方法700不是詳盡無遺的，並且也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，方法700的一些操作步驟可以被省略，或者可以包括其他操作步驟，為了簡單起見，本文不對其進行描述。在一些實施例中，方法700的操作步驟可以以不同的順序和/或變化來執行。
參考圖5-圖7，可以將以下操作步驟實施為用於在擦除操作之後透過第二放電電路504對3D NAND快閃記憶體300進行放電的示例。
首先，在擦除操作期間和放電操作之前，關斷所有開關，即，關斷第二放電電路504的第一開關356、第二開關358和第三開關562。可以將擦除電壓Verase施加到SL 342。可以將導通電壓VGG施加到放電電晶體354的閘極端子DS_GT以導通放電電晶體354。因此，BL 341可以連接到SL 342，並且也可以被施加有擦除電壓Verase。在擦除操作結束時，可以分別從SL 342和閘極端子DS_GT去除擦除電壓Verase和導通電壓VGG。
在放電操作開始時（即圖6中的時間T0），如操作步驟710所示，可以透過導通第一開關356而將SL 342接地。即，可以將零伏（0V）施加到SL 342。放電電晶體354的源極端子DS_S連接到SL 342，並且由此放電電晶體354的源極端子DS_S保持在相同電位VSL並且與SL 342同時放電。連接在第一開關356與地之間的電流源360可以調節流過的放電電流，並且由此調節SL 342的放電速率。在一些實施例中，電流源360可以是柔性受限電流源。如圖6所示，SL 342的電位VSL在放電操作結束時從時間T0處的擦除電壓Verase下降到0V，其中斜率代表SL 342的放電速率。
第三開關562可以與第一開關356同時導通，即在時間T0處導通，以形成從放電電晶體354的閘極端子DS_GT透過閘極放電電路566到SL 342的電性連接。如操作步驟S720所示，閘極放電電路566可以在放電電晶體354的閘極端子DS_GT與SL 342之間提供並且維持恆訂電壓差Vg_Vs。在一些實施例中，恆訂電壓差Vg_Vs可以高於放電電晶體354的閾值電壓，使得可以導通放電電晶體354。在一些實施例中，恆訂電壓差Vg_Vs可以在約3V至約10V之間的範圍內。在一些實施例中，恆訂電壓差Vg_Vs為5V。為了避免在放電電晶體354上導致FN應力，可以選擇恆訂電壓差Vg_Vs以保持較小的FN應力電壓，例如15V。
因此，在操作步驟S720，BL 341和閘極端子DS_GT可以以與SL 342相同的放電速率放電。如圖6所示，閘極端子DS_GT的電位VGT和BL 341的電位VBL分別從時間T0處的導通電壓VGG和擦除電壓Verase以與SL 342相同的斜率下降。因為BL 341與SL 342電性連接在大約相同的電位下，所以在此時段期間也可以避免源極/汲極結崩潰。
在操作步驟S730，SL偵測電路564將SL 342的電位V SL與第一預定值VF1進行比較。在一些實施例中，為了減少對放電電晶體354的閘極電介質的損害，可以在例如3V和5V之間的範圍中選擇第一預定值VF1。
在操作步驟S740，確定SL 342的電位V SL是否小於或低於第一預定值VF1。若SL 342的電位V SL不低於第一預定值VF1，則可重複操作步驟S720與S730。
當SL 342的電位V SL下降到低於第一預定值VF1時，例如在時間T1，根據操作步驟S750，可以關斷第三開關562。結果，放電電晶體354的閘極端子DS_GT可以是浮置的。即，沒有外部偏置施加在閘極端子DS_GT上。由於電容耦合效應，閘極端子DS_GT的電位VGT跟隨SL 342的電位V SL。閘極端子DS_GT繼續放電，但是以比SL 342慢的放電速率放電。同時，放電電晶體354保持導通，使得BL 341可以繼續透過放電電晶體354放電。
在操作步驟S760，SL偵測電路564將SL 342的電位V SL與第二預定值VF2進行比較。
在操作步驟S770，確定SL 342的電位V SL是否小於或低於第二預定值VF2。若SL 342的電位V SL不低於第二預定值VF2，則可以重複操作步驟S750與S760。
當SL 342的電位V SL下降到低於第二預定值VF2時，例如在時間T2，第二開關358可以根據操作步驟S780而被導通。結果，閘極端子DS_GT接地，即被施加0V。因此，閘極端子DS_GT可以被快速放電到0V。放電電晶體354相應地被關斷。
第二預定值VF2可以小於第一預定值VF1。在一些實施例中，為了避免源極/汲極結崩潰，第二預定值VF2可以被選擇為低於源極/汲極結崩潰電壓。在一些實施例中，第二預定值VF2可以在0.5V與3V之間，例如，第二預定值VF2可以是1V或2V。因此，即使在放電電晶體354被關斷之後，沒有快速放電路徑的情況下，BL 341的電位V BL也可以被控制為低於源極/汲極結崩潰電壓。
在放電操作結束時，可以關斷第二放電電路504中的第一開關356、第二開關358和第三開關562。
圖8A和圖8B示出了根據本發明內容的一些實施例的閘極放電電路566的示意圖800A和800B。如前該，閘極放電電路566可以在圖5所示的閘極端子DS_GT的電位V GT與SL 342的電位V SL之間維持恆訂電壓差Vg_Vs。閘極放電電路566可以設計在3D NAND快閃記憶體的週邊電路中。
在圖8A和圖8B中，閘極放電電路566包括開關電晶體872和電壓準位移位元器874。開關電晶體872的源極端子可以連接到處於電位V SL的SL 342（圖8A中未示出）。如圖5所示，第三開關562可以插入在SL 342與閘極放電電路566之間。在一些實施例中，開關電晶體872可以被實施為第三開關562。在一些實施例中，除了第三開關562之外，還可以實施開關電晶體872。開關電晶體872可以透過連接到開關電晶體872的閘極端子的電壓準位移位元器874導通或關斷。電壓準位移位元器874可以將放電電晶體354的閘極端子DS_GT處的電位V GT轉換為用於導通開關電晶體872的開關電壓V SW。電壓準位移位元器874還可以由啟用訊號dis_en控制，以確定何時可以將開關電壓V SW提供到開關電晶體872。流過開關電晶體872的開關電流ISW可以由開關電壓V SW確定。
在圖8A中，閘極放電電路566還包括串聯連接的一組MOSFET 870。一組MOSFET 870的第一端可以連接到開關電晶體872的汲極端子，並且一組MOSFET 870的第二端可以連接到處於電位V GT的放電電晶體354的閘極端子DS_GT。一組MOSFET 870中的每一個MOSFET可以被配置為有效二極體-閘極端子可以連接到汲極端子。這樣，一組MOSFET中的每一個MOSFET可以在其飽和模式下操作。一組MOSFET 870中的每一個MOSFET兩端的電壓降取決於由開關電晶體872控制的開關電流I SW。從第一端到第二端的一組MOSFET 870兩端的總電壓降可以確定電位V GT與V SL之間的恆訂電壓差Vg_Vs。另外，一組MOSFET 870中的每一個MOSFET可以被並聯開關（例如，開關S1、S2、…）旁路，使得可以調節電位V GT與V SL之間的恆訂電壓差Vg_Vs。
一組MOSFET 870可以包括p溝道MOSFET或n溝道MOSFET。在圖8A中，作為示例示出了p溝道MOSFET。為了降低體偏置效應，優選地，每個MOSFET的主體可以連接到MOSFET的源極端子。由於p溝道MOSFET的主體在n阱中，並且可以容易地連接到其源極端子，所以優選地，p溝道MOSFET可以代替n溝道MOSFET用於一組MOSFET 870中。
在圖8B中，閘極放電電路566還可以包括串聯連接的一組二極體876。一組二極體876的第一端可以連接到開關電晶體872的汲極端子，並且一組二極體876的第二端可以連接到處於電位V GT的放電電晶體354的閘極端子DS_GT。一組二極體876中的每一個二極體兩端的電壓降取決於由開關電晶體872控制的開關電流I SW。從一組二極體876的第一端到第二端的一組二極體876兩端的總電壓降可以確定電位V GT與V SL之間的恆訂電壓差Vg_Vs。另外，一組二極體876中的每一個二極體也可以被並聯開關（例如，開關S1、S2、…）旁路，使得可以調節電位V GT與V SL之間的恆訂電壓差Vg_Vs。然而，因為二極體通常比MOSFET佔據更大的面積，所以為了降低成本，優選地，p溝道MOSFET可以代替二極體用於閘極放電電路566。
圖9示出了根據本發明內容一些實施例的SL偵測電路564的示意圖900。如前該，SL偵測電路564可以將SL 342的電位V SL與預定值（例如，第一預定值VF1或第二預定值VF2）進行比較。
SL偵測電路564包括運算放大器980，運算放大器980具有負輸入端和正輸入端。運算放大器980的負輸入端可以連接到參考電壓V REF或輸入電壓V IN。開關SS0和SS1可以用於選擇參考電壓V REF或輸入電壓V IN。在一些實施例中，運算放大器980是比較器。
SL偵測電路564還包括電阻分壓器982，電阻分壓器982具有與第二電阻器986串聯連接的第一電阻器984。第一電阻器984具有電阻R0，並且第二電阻器986具有可以調節的電阻R1。在一些實施例中，第二電阻器986是電位計。電阻分壓器982與電容器988並聯連接，其中電容器988和電阻分壓器982的第一端983一起經由開關SS4連接到運算放大器980的正輸入端。電阻分壓器982和電容器988的第二端都接地。電容器988具有電容C0。第一電阻器984與第二電阻器986之間的中間點985經由開關SS2連接到運算放大器980的正輸入端。
如圖9所示，SL偵測電路564還包括上拉電晶體990。在一些實施例中，上拉電晶體990是p溝道MOSFET，其中上拉電晶體990的汲極端子經由開關SS3連接到電容器988和電阻分壓器982的第一端983，並且上拉電晶體990的源極端子連接到電源VDD。上拉電晶體990的閘極端子連接到具有輸出電壓V OUT的比較器的輸出端。
最初，可以將在方法700中用於放電操作的預定值（例如，第一預定值VF1和第二預定值VF2）設置到SL偵測電路564。接著，可以將輸入電壓V IN（例如SL 342的電位V SL）與第一預定值VF1進行比較，並且然後與第二預定值VF2進行比較。
圖10示出了根據本發明內容的一些實施例的用於將預定值（例如，第一預定值VF1或第二預定值VF2）設置到SL偵測電路564的方法1000。應當理解，方法1000不是詳盡無遺的，並且也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，方法1000的一些操作步驟可以被省略，或者可以包括其他操作步驟，為了簡單起見，本文不對其進行描述。在一些實施例中，方法1000的操作步驟可以以不同的順序和/或變化來執行。
參考圖9和圖10，在操作步驟S1010，可以導通開關SS0，並且可以關斷開關SS1。結果，運算放大器980的負輸入端處於參考電壓V REF。
在操作步驟S1020，可以導通開關SS2和SS3，並且可以關斷開關SS4。結果，運算放大器980的正輸入端連接到電阻分壓器982的中間點985，中間點985處於電位V 0。從運算放大器980的輸出端透過上拉電晶體990和電阻分壓器982到運算放大器980的正輸入端形成外部反饋回路。由於運算放大器的高增益，正輸入端與負輸入端之間的電壓差可以約為零。因此，中間點985處的電位V 0可以被設置為參考電壓V REF，即，V 0=V REF。
在操作步驟S1030，透過電阻分壓器982和下拉電晶體990，電容器988和電阻分壓器982的第一端983處的電位V 1可以被確定為V 1=V 0*(1+R1/R0)=VREF*(1+R1/R0)。這樣，透過調節第二電阻器986的電阻R1，或電阻R1與R0之間的電阻比率，電位V 1可以被設置為預定值，例如，第一預定值VF1或第二預定值VF2。
在操作步驟S1040，與電阻分壓器982並聯連接的電容器988透過上拉電晶體990和電源VDD充電到電位V 1。因此，一旦斷開電源VDD，可以由電容器988保持電位V 1，即第一預定值VF1或第二預定值VF2。
如上所述，在方法1000中，運算放大器980被配置為電壓緩衝器，其中輸入電壓可以在輸出端處被鏡像或跟隨。
圖11示出了根據本發明內容的一些實施例的用於將輸入電壓V IN（例如，SL 342的電位V SL）與預定值（即，電位V 1，例如，第一預定值VF1或第二預定值VF2）進行比較的方法S1100。應當理解，方法1100不是詳盡無遺的，並且也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，方法S1100的一些操作步驟可以被省略，或者可以包括其他操作步驟，為了簡單起見，本文不對其進行描述。在一些實施例中，方法1100的操作步驟可以以不同的順序和/或變化來執行。
參考圖9和圖11，在操作步驟S1110，可以關斷開關SS2和SS3，並且可以導通開關SS4。在電源VDD從電阻分壓器982和電容器988斷開之後，由電容器988保持的電位V 1（例如，第一預定值VF1或第二預定值VF2）可以連接到運算放大器980的正輸入端。
在操作步驟S1120，可以關斷開關SS0，並且可以導通開關SS1。因此，輸入電壓V IN可以連接到運算放大器980的負輸入端。
在操作步驟S1130，可以由運算放大器980將輸入電壓V IN與電位V 1進行比較。此處，運算放大器980被配置為比較器，其中可以比較其兩個輸入端處的電壓。
在操作步驟S1140，確定輸入電壓V IN是否低於電位V 1。
在操作步驟S1150，當輸入電壓V IN低於電位V 1（例如，第一預定值VF1或第二預定值VF2）時，輸出電壓V OUT可以為正或邏輯“1”。
在操作步驟S1160，當輸入電壓V IN高於電位V 1（例如第一預定值VF1或第二預定值VF2）時，輸出電壓可以為負或邏輯“0”。
如上所述，透過增加閘極放電電路566以在放電電晶體354的閘極端子DS_GT與SL 342之間提供恆訂電壓差Vg_Vs，並且透過引入SL偵測電路564以將SL 342的電位V SL與第一預定值VF1和第二預定值VF2進行比較，可以優化3D NAND快閃記憶體的放電操作。首先，放電電晶體354保持導通以對BL 342放電。透過在放電電晶體354的閘極端子DS_GT與SL 342之間維持恆訂電壓差Vg_Vs，可以避免源極端子DS_S與汲極端子DS_D之間的高電壓差。因此，可以避免放電電晶體354的源極/汲極結崩潰。恆訂電壓差Vg_Vs也可以用於避免導致對放電電晶體354的閘極電介質的FN應力。然後，當對放電電晶體354的閘極端子DS_S進行放電時，透過將SL 342的電位V SL與第一預定值VF1和第二預定值VF2進行比較，也可以避免源極/汲極結崩潰或FN應力。
注意，本發明內容所描述的放電方法和電路不限於三維NAND快閃記憶體或NAND快閃記憶體。具有放電操作的任何系統可以採用上述方法和電路以實現改進的性能和可靠性。
總之，本發明內容提供了一種用於在擦除操作之後對記憶體裝置進行放電的放電電路。放電電路包括放電電晶體，放電電晶體連接記憶體裝置的位元線和源極線。放電電路還包括源極線偵測電路，源極線偵測電路連接到源極線並且被配置為將源極線的電位與預定值進行比較。放電電路還包括閘極放電電路，閘極放電電路被配置為在放電電晶體與源極線之間維持恆訂電壓差，其中，施加到放電電晶體和源極線的恆訂電壓差導通放電電晶體。
本發明內容還提供了一種用於在擦除操作之後對記憶體裝置進行放電的方法。該方法包括將記憶體裝置的源極線接地；以及透過在放電電晶體的閘極端子與源極線之間維持恆訂電壓差來導通放電電晶體以將記憶體裝置的位元線連接到源極線。該方法還包括將源極線的電位與第一預定值進行比較；以及當源極線的電位低於第一預定值時，使放電電晶體的閘極端子浮置。
本發明內容還提供了一種具有記憶體塊和週邊電路的記憶體裝置。記憶體塊包括連接到源極線和多條位元線的多個記憶體串。週邊電路包括被配置為在擦除操作之後對記憶體塊進行放電的放電電路。放電電路包括多個放電電晶體。每個放電電晶體被配置為將源極線連接到對應位元線。放電電路還包括源極線偵測電路，源極線偵測電路連接到源極線並且被配置為將源極線的電位與預定值進行比較。放電電路還包括閘極放電電路，閘極放電電路被配置為在多個放電電晶體的閘極端子與源極線之間維持恆訂電壓差。
具體實施例的前述描述將如此充分地揭示本發明內容的一般性質，使得其他人可以透過應用本領域的技術內的知識而在不進行過度實驗的情況下、並且在不脫離本發明內容的一般概念的情況下容易地修改和/或調整此些具體實施例以用於各種應用。因此，基於本文所呈現的公開內容和指導，此類調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文的措辭或術語是為了描述而非限制的目的，使得本說明書的術語或措辭由技術人員根據公開內容和指導來解釋。
以上已經借助於示出了指定功能及其關係的實施方式的功能構建塊描述了本發明內容的實施例。為了便於描述，本文已經任意地限定了這些功能性構建塊的邊界。只要適當地執行指定的功能及其關係，就可以限定替換的邊界。
發明內容和摘要部分可以闡述（一個或多個）發明人所設想的本發明內容的一個或多個但不是所有示例性實施例，並且因此，不旨在以任何方式限制本發明內容和所附權利要求。
本發明內容的廣度和範圍不應由上述示例性實施例中的任何一個限制，而應僅根據所附權利要求及其等同物來限定。
10：記憶體系統 15：主機電腦 100,200,300：3D NAND快閃記憶體 101：記憶體面 103：記憶體塊 105：週邊電路區域 20：主機控制器，記憶體控制器 200：3D NAND快閃記憶體 212：記憶體串 214：觸點結構 216-1,216-2：縫隙結構 24：記憶體卡連接器 26：記憶體卡 27：固態驅動器（SSD） 28：SSD連接器 30：記憶體通道 302：第一放電電路 330：襯底 331：絕緣膜 332,332-1,332-2：底部選擇閘極（BSG） 332-T：底部選擇電晶體 333,333-1,333-2,333-3：字元線，控制閘極 334,334-1,334-2：頂部選擇閘極（TSG） 334-T：頂部選擇電晶體 335：膜堆疊體 336：溝道孔 337：記憶體膜 338：溝道層 339：芯填充物 340,340-1,340-2,340-3：記憶體單元 341：位元線（BL） 342：源極線（SL） 343：金屬互連線 344：源極線區域 350：SL觸點 352：BL觸點 354：放電電晶體 356：第一開關 358：第二開關 360：電流源 40：行解碼器/字元線驅動器 400A,400B,600：波形 446：陣列公共源極（ACS） 448：記憶體頁 50：頁緩衝器/感測放大器 55：輸入/輸出緩衝器 504：第二放電電路 562：第三開關 564,900：SL偵測電路 566,800A,800B：閘極放電電路 60：列解碼器/位元線驅動器 65：電壓發生器 70：控制電路 700,1000,1100：方法 710, S710,S720, S730, S740, S750, S760, S770, S780,S1010,S1020,S1030,S1040,S1100,S1120,S1130,S1140,S1150,S1160：步驟 870：MOSFET 872：開關電晶體 874：電壓準位移位元器 876：二極體 980：運算放大器 982：電阻分壓器 983：電阻分壓器的第一端 984：第一電阻器 985：中間點 986：第二電阻器 988：電容器 990：上拉電晶體 DS_D：放電電晶體的汲極端子 DS_S：放電電晶體的源極端子 DS_GT：放電電晶體的閘極端子 S1：系統 T0,T1,T2：時間 VGG：導通電壓 VDD：電源 Verase：擦除電壓 V SL：SL的電位 V BL：BL的電位 V GT：放電電晶體的DS_GT的電位 V SW：開關電晶體的開關電壓 V REF：參考電壓 V IN：輸入電壓 V OUT：輸出電壓 V 0：中間點的電位 V 1：第一端的電位 Vg_Vs：恆訂電壓差 VF1：第一預定值 VF2：第二預定值 I SW：開關電流 S1,S2,SS0,SS1,SS3,SS4：開關 R0,R1：電阻
併入本文並且形成說明書的一部分的圖式示出了本發明內容的實施例，並且與說明書一起進一步用於解釋本發明內容的原理並且使得相關領域技術人員能夠製成和使用本發明內容。
圖1A-圖1C示出了根據本發明內容的一些實施例的具有NAND快閃記憶體的記憶體系統。
圖2A示出了根據本發明內容的一些實施例的NAND快閃記憶體的示意性電路圖。
圖2B示出了根據本發明內容的一些實施例的三維（3D）NAND快閃記憶體的透視圖。
圖3示出了根據本發明內容的一些實施例的3D NAND快閃記憶體和第一放電電路。
圖4A和圖4B示出了根據本發明內容的一些實施例的在擦除和放電操作期間使用的波形。
圖5示出了根據本發明內容一些實施例的3D NAND快閃記憶體和第二放電電路。
圖6示出了根據本發明內容的一些實施例的在擦除和放電操作期間使用的波形。
圖7示出了根據本發明內容的一些實施例用於對3D NAND快閃記憶體進行放電的方法。
圖8A和圖8B示出了根據本發明內容的一些實施例的閘極放電電路的示意圖。
圖9示出了根據本發明內容的一些實施例的源極線（SL）偵測電路的示意圖。
圖10示出了根據本發明內容的一些實施例的為SL偵測電路設置預定值的方法。
圖11示出了根據本發明內容的一些實施例的將輸入電壓與預定值進行比較的方法。
當結合圖式時，根據下面闡述的具體實施方式，本發明的特徵和優點將變得更加明顯，在圖式中，類似的圖式標記始終標識對應的元件。在圖式中，類似的圖式標記通常指示相同、功能相似和/或結構相似的元件。
將參考圖式描述本發明內容的實施例。
212：記憶體串 300：3D NAND快閃記憶體 332-1,332-2：底部選擇閘極（BSG） 333：字元線，控制閘極 334-1,334-2：頂部選擇閘極（TSG） 335：膜堆疊體 337：記憶體膜 338：溝道層 339：芯填充物 340：記憶體單元 341：位元線（BL） 342：源極線（SL） 350：SL觸點 352：BL觸點 354：放電電晶體 356：第一開關 358：第二開關 360：電流源 50：頁緩衝器/感測放大器 504：第二放電電路 562：第三開關 564：SL偵測電路 566：閘極放電電路 DS_D：放電電晶體的漏極端子 DS_GT：放電電晶體的柵極端子 DS_S：放電電晶體的源極端子 VGT：放電電晶體的DS_GT的電位 VSL：SL的電位 VBL：BL的電位

Claims (22)

  1. 一種操作記憶體裝置的方法，該記憶體裝置包括耦合一位元線和一源極線的記憶體串，包括： 在擦除操作期間，對該位元線和源極線提供擦除電壓； 在一擦除操作之後的一放電操作期間，對該位元線和源極線進行放電，其中該位元線和該源極線之間的電壓差小於一預定值，該預定值小於3V；以及 在對該源極線結束放電之前對連接在該位元線和該源極線之間的一放電電晶體的閘極端子進行放電。
  2. 如請求項1所述之方法，其中，在該放電操作的開始同時對該放電電晶體的閘極端子和該源極線進行放電。
  3. 如請求項1所述之方法，其中，該預定值小於該放電電晶體的源極/汲極結崩潰電壓。
  4. 如請求項1所述之方法，還包括： 在該放電操作的第一階段，該放電電晶體的閘極端子以一第一放電速率放電，該放電電晶體在該放電操作的第一階段處於導通狀態；以及 在該放電操作的第一階段，該位元線和該源極線以一第二放電速率進行放電。
  5. 如請求項4所述之方法，其中，在該放電操作的第一階段，該放電電晶體的閘極端子與該源極線之間維持恆訂電壓差。
  6. 如請求項4所述之方法，還包括： 在該放電操作的第一階段之後的第二階段，該放電電晶體的閘極端子以低於該第一放電速率的第三放電速率放電；以及 在該放電操作的第二階段，該位元線和該源極線以該第二放電速率進行放電。
  7. 如請求項6所述之方法，還包括： 在該放電操作的第二階段之後，斷開該放電電晶體。
  8. 如請求項6所述之方法，其中，在該放電操作的第二階段之後，該源極線的電位低於該預定值。
  9. 如請求項6所述之方法，還包括： 在該放電操作的第二階段，浮置該放電電晶體的閘極端子，該放電電晶體處於導通狀態。
  10. 如請求項6所述之方法，其中，在該放電操作的第二階段，該源極線的電位低於一另一預定值，且該另一預定值高於該預定值。
  11. 如請求項10所述之方法，其中，該另一預定值在3V至5V之間的範圍內。
  12. 如請求項1所述之方法，其中，該預定值在0.5V至3V之間的範圍內。
  13. 如請求項1所述之方法，其中，該擦除操作由流過該記憶體裝置的該位元線和該源極線的閘極引發汲極洩漏（GIDL）電流輔助。
  14. 一種記憶體裝置，包括： 一記憶體塊，包括連接到一源極線和多條位元線的多個記憶體串；以及 一週邊電路，包括多個放電電晶體，該多個放電電晶體中的每一個放電電晶體連接在該源極線和對應位元線之間，其中，該週邊電路被配置為： 在擦除操作期間，對該位元線和源極線提供擦除電壓； 在一擦除操作之後的放電操作期間，對該位元線和源極線進行放電，其中該位元線和該源極線之間的電壓差小於一預定值,該預定值小於3V；以及 在對該源極線結束放電之前對該放電電晶體的閘極端子進行放電。
  15. 如請求項14所述之記憶體裝置，其中，該週邊電路進一步被配置為： 在該放電操作的第一階段，該放電電晶體的閘極端子以一第一放電速率放電；以及 在該放電操作的第一階段，該位元線和該源極線以一第二放電速率進行放電。
  16. 如請求項15所述之記憶體裝置，其中，該週邊電路包括連接在該放電電晶體的閘極端子和該源極線之間的一閘極放電電路，該閘極放電電路被配置為： 在該放電操作的第一階段，維持該放電電晶體的閘極端子與該源極線之間處於恆訂電壓差。
  17. 如請求項15所述之記憶體裝置，其中，該週邊電路進一步被配置為： 在該放電操作的第一階段之後的第二階段，該放電電晶體的閘極端子以低於該第一放電速率的第三放電速率放電；以及 在該放電操作的第二階段，該位元線和該源極線以該第二放電速率進行放電。
  18. 如請求項17所述之記憶體裝置，其中，該週邊電路進一步被配置為： 在該放電操作的第二階段，當該源極線的電位低於一另一預定值時，浮置該放電電晶體的閘極端子；以及 在該放電操作的第二階段之後，當該源極線的電位低於該預定值時，斷開該放電電晶體。
  19. 如請求項18所述之記憶體裝置，其中，該另一預定值高於該預定值，該預定值小於該放電電晶體的源極/汲極結崩潰電壓。
  20. 如請求項18所述之記憶體裝置，其中，該週邊電路進一步包括： 一源極線偵測電路，連接到該源極線並且被配置為將該源極線的電位與該另一預定值和該預定值進行比較。
  21. 如請求項14所述之記憶體裝置，其中，閘極引發汲極洩漏（GIDL）電流流過該多條位元線中的每一條位元線和該源極線以輔助該擦除操作。
  22. 一種記憶體系統，包括： 一記憶體裝置，包括： 一記憶體塊，包括連接到一源極線和多條位元線的多個記憶體串；以及 一週邊電路，包括多個放電電晶體，該多個放電電晶體中的每一個放電電晶體連接在該源極線和對應位元線之間，其中，該週邊電路被配置為： 在擦除操作期間，對該位元線和源極線提供擦除電壓； 在一擦除操作之後的放電操作期間，對該位元線和源極線進行放電，其中該位元線和該源極線之間的電壓差小於一預定值，該預定值小於3V；以及 在對該源極線結束放電之前對該放電電晶體的閘極端子進行放電；以及 一記憶體控制器，被配置為透過記憶體通道管理該記憶體裝置。
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