TWI875575B

TWI875575B - 半導體裝置及其形成方法

Info

Publication number: TWI875575B
Application number: TW113114384A
Authority: TW
Inventors: 林子敬; 蔡雅怡; 吳昀錚; 古淑瑗
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-09-18
Filing date: 2024-04-17
Publication date: 2025-03-01
Also published as: TW202515366A; CN223157516U; US20250098194A1

Abstract

本文中描述擴散區邊緣上連續性多晶矽(CPODE)製程，其中調諧一或多個半導體裝置參數以減少蝕刻到半導體裝置中形成的CPODE結構反對側的源極/汲極區的可能性，以減少半導體裝置中深度負載的可能性及/或閘極形變的可能性，以及其他範例等等。因此，本文中描述的CPODE製程可減少源極/汲極區的磊晶傷害的可能性、可減少源極/汲極區之間的漏電流的可能性及/或可減少半導體裝置中電晶體的閾值電壓偏移的可能性。減少閾值電壓偏移的可能性可提供電晶體更一致及/或更快速的切換速率、更一致及/或更低的功耗及/或更提升的效能，以及其他範例等。

Description

半導體裝置及其形成方法

本揭露是有關與一種半導體裝置的製造方法及其形成方法。

隨半導體裝置製造的進步及技術處理節點尺寸的減小，電晶體變得可受短通道效應(SCE)影響，例如熱載子劣化效應、能障降低以及量子侷限等等。此外，隨電晶體的閘極長度因更小的技術節點而減小，源極/汲極(S/D)電子穿隧也增加，而增加電晶體的關閉電流(當電晶體於關閉狀態時通過電晶體通道區的電流)。矽(Si)/矽鍺(SiGe)奈米結構電晶體，如奈米線、奈米薄片及環繞式閘極(GAA)裝置是在更小的技術節點克服短通道效應的潛在候補。奈米結構電晶體是相對於其他種電晶體可具有減低的SCE及增強的載子遷移性的有效結構。

本揭露的一實施例包含一種半導體裝置形成方法，包含在半導體裝置的半導體基板上，沿垂直於半導體基板的方向形成複數個奈米結構層、其中奈米結構層包含複數個犧牲層，與複數個通道層交疊、蝕刻奈米結構層及半導體基板以形成複數個凸部區及位於凸部區的複數個層堆疊，其中層堆疊包含對應的犧牲層及通道層的複數個部分、在層堆積中相鄰的層堆積之間形成複數個淺溝隔離(STI)區以及位於淺溝隔離區上的複數個混合鰭狀結構、在層堆疊及混合鰭狀結構上形成虛設閘極結構、移除部分奈米結構層以形成相鄰於該虛設閘極結構的一或多個側邊的一或多個凹部以及在一或多個凹部中形成一或多個源極/汲極區，其中混合鰭狀結構其中一者的頂面在半導體裝置中位於大於一或多個源極/汲極區其中一者的高度。

本揭露的一實施例包含一種半導體裝置形成方法，包含在半導體基板上，沿垂直半導體基板的方向形成複數個奈米結構層，其中奈米結構層包含犧牲層，與複數個通道層交疊、在奈米結構層上形成虛設閘極結構、移除部分奈米結構層以形成相鄰於虛設閘極結構的一或多個側邊的一或多個凹部、在一或多個凹部中形成一或多個源極/汲極區、在形成一或多個源極/汲極區後，將虛設閘極結構及犧牲層於該虛設閘極結構下的部分以金屬閘極結構取代，其中金屬閘極結構環繞通道層的至少四個邊、將虛設閘極結構及犧牲層於虛設閘極結構下的部分以金屬閘極結構取代後，為形成主動區隔離凹部，移除金屬閘極結構的一部分、金屬閘極結構環繞的通道層的複數個部分、通道層的部分之下，延伸到半導體基板上方的複數個凸部區以及在凸部區之間的淺溝隔離結構以及在主動區隔離凹部中形成主動區隔離結構。

本揭露的一實施例包含一種半導體裝置，該半導體裝置包含一種半導體裝置，包含位於延伸到半導體基板上的第一凸部區上的複數個第一奈米結構通道，其中第一奈米結構通道沿垂直於該半導體基板的方向布置、位於延伸到半導體基板上的第二凸部區上的複數個第二奈米結構通道，其中第二奈米結構通道沿垂直於半導體基板的方向布置、圍繞每一個第一奈米結構通道的第一金屬閘極結構、圍繞每一個第二奈米結構通道的第二金屬閘極結構、位於第一金屬閘極結構及第二金屬閘極結構之間的閘極隔離結構以及位於閘極隔離結構及第二金屬閘極結構之間的主動區隔離結構。其中主動區隔離結構的介電襯墊直接包含於閘極隔離結構的側壁上，以及主動區隔離結構的底部包含延伸入半導體基板內的凸部區段以及位於凸部區段下的一或多個淺溝隔離區段。

100:環境

102~114:工具

200:半導體裝置

205:半導體基板

210:凸部區

215:STI區

220:奈米結構通道

225:源極/汲極區

230:緩衝區

235:覆蓋層

240:閘極結構

245:內部間隔物

250:ILD層

255:源極/汲極區

300:示範實施例

305:層堆疊

310:第一層

315:第二層

320:硬光罩層

325:覆蓋層

330:氧化層

335:氮化層

340:部分

345:鰭狀結構

345a:鰭狀結構的第一子集

345b:鰭狀結構的第二子集

400:示範實施例

405:襯墊

410:介電層

500:示範實施例

505:塗覆層

510:塗覆側壁

600:示範實施例

605:襯墊

610:介電層

615:高介電常數層

620:混合鰭狀結構

700:示範實施例

705:虛設閘極結構

710:閘極電極層

715:硬光罩層

720:間隔物層

725:閘極介電層

800:示範實施例

805:源極/汲極凹部

810:空腔

815:絕緣層

900:示範實施例

905:硬光罩層

910:圖案化堆疊

915:底層

920:中層

925:頂層

930:圖案

935:主動區隔離凹部

940:主動區隔離結構

945:介電襯墊

950:介電層

1000:示範實施例

1005:開口

1010:高介電常數襯墊

1100:示範實施例

1105:硬光罩層

1110:閘極隔離結構

1115:主動區隔離結構

1120:圖案化堆疊

1125:底層

1130:中層

1135:頂層

1140:圖案

1145:凹部

1150:凸部區段

1155:內部STI區段

1160:外部STI區段

1165:介電襯墊

1170:介電層

1200:示範實施例

1300:示範實施例

1400:裝置

1410:埠

1420:處理器

1430:記憶體

1440:輸入部件

1450:輸出部件

1460:通訊部件

1500:製程

1510~1560:區塊

1600:製程

1610~1670:區塊

當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。

第1圖是可以施行本文中描述的系統及/或方法的示例環境之示意圖。

第2圖是本文中描述的示例半導體裝置之示意圖。

第3A圖及第3B圖是本文中描述的鰭狀結構形成製程的實施例之示意圖。

第4A圖及第4B圖是本文中描述的淺溝隔離(STI)製程的實施例之示意圖。

第5A圖到第5C圖是本文中描述的塗覆側壁形成製程的實施例之示意圖。

第6A圖到第6C圖是本文中描述的混合鰭狀結構形成製程的實施例之示意圖。

第7A圖及第7B圖是本文中描述的示例虛設閘極結構形成製程之示意圖。

第8A圖到第8E圖是本文中描述的源極/汲極區形成製程的實施例之示意圖。

第9A圖到第9I圖是本文中描述的主動區隔離結構形成製程的實施例之示意圖。

第10A圖到第10D圖是本文中描述的取代閘極製程的實施例之示意圖。

第11A圖到第11I圖是本文中描述的主動區隔離結構形成製程的實施例之示意圖。

第12圖是本文中描述的半導體裝置的實施例之示意圖。

第13圖是本文中描述的半導體裝置的實施例之示意圖。

第14圖是本文中描述的一或多個裝置的示例組件之示意圖。

第15圖是本文中描述的關於形成半導體裝置的示例製程的流程圖。

第16圖是本文中描述的關於形成半導體裝置的示例製程的流程圖。

以下揭露內容提供了用於實現所描述主題的不同特徵的許多不同實施例或範例。以下描述元件和安排的具體範例以簡化本說明書。當然，這些僅僅是範例，而不是限制性的。例如，在隨後的描述中在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可能在多個範例中重複使用參考數字及/或參考字母。這樣的重複是為了簡約及明晰的目的，而其本身並不表示所討論的多個實施方式及/或組態之間的關係。

諸如「在……下」、「在……下方」、「底部」、「在……上」、「頂部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。

擴散區邊緣上連續性多晶矽(CPODE)製程可進行以移除多晶矽虛設閘極結構的一部分及將多晶矽虛設閘極結構的部分以CPODE結構取代。CPODE結構包含形成在移除多晶矽虛設閘極結構的部分之後在凹部內形成的隔離結構。CPODE結構可延伸入多晶矽虛設閘極結構下的矽鰭狀結構中。CPODE結構可形成以提供半導體裝置之間的隔離(例如電性隔離及/或物理隔離)，例如半導體裝置的裝置區之間、半導體裝置的主動區之間及/或半導體裝置的電晶體之間等等。

在一些情況下，CPODE製程可造成一或多個佈局依賴效應(LDE)發生在半導體裝置中。舉例來說，多晶矽虛設閘極因CPODE結構而被移除的部分可能相鄰於半導體裝置的電晶體的一或多個源極/汲極區。移除多晶矽虛設閘極結構的部份的蝕刻製程可能造成這些源極/汲極區臨界尺寸負載及磊晶傷害。舉另一例來說，深度負載可能發生在蝕刻製程中，即移除的矽鰭狀結構移除的量不足以形成具足夠深度的CPODE結構來提供源極/汲極之間的電性隔離。這可能導致源極/汲極之間漏電流的可能性增加(例如，通過矽鰭狀結構及/或通過底下的基板)。舉又一例來說，CPODE結構可能造成此多晶矽閘極結構及/或其他多晶矽閘極結構的閘極形變，而可造成半導體裝置的電晶體閾值電壓(V_t)偏移或閾值電壓變化。閾值電壓的變化可造成半導體裝置的電晶體切換速率變化、功耗變化及/或裝置效能降低。

本文中描述的一些實施例提供調諧半導體裝置的一或多個混合鰭狀結構及/或淺溝隔離(STI)區以減低半導體裝置的源極/汲極區磊晶傷害的可能性的CPODE製程。舉例來說，可調諧混合鰭狀結構及/或STI區的高度及/或混合鰭狀結構及/或STI區的蝕刻以減低半導體裝置的源極/汲極區磊晶傷害的可能性。

舉另一例來說，為CPODE結構而形成凹部時，可完全移除STI區，而可減低半導體裝置的源極/汲極區磊晶傷害的可能性。可在中端(MEOL)CPODE製程中移除STI區，而中端CPODE製程中，在以金屬閘極結構取代半導體裝置中的多晶矽虛設閘極結構的取代閘極製程(RGP)之後形成CPODE結構。

本文中描述的CPODE製程可減低蝕刻到位於CPODE結構的反對側的源極/汲極區的可能性、半導體裝置中深度負載的可能性及/或半導體裝置中閘極形變的可能性等等。因此，本文中描述的CPODE製程可減低源極/汲極區磊晶傷害的可能性、源極/汲極區之間漏電流的可能性及/或半導體裝置中電晶體閾值電壓偏移的可能性。閾值電壓偏移可能性的降低可提供電晶體更一致及/或更快速的切換速率、更一致及/或更低的功耗及/或提升的裝置效能等等。

第1圖為可以施行本文中描述的系統及/或方法的示例環境之示意圖。如第1圖所示，示例環境100可包含複數個半導體處理工具102到112及晶圓/晶粒運輸工具114。複數個半導體處理工具102到112可包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或其他種半導體處理工具。包含於示例環境100的工具可被包含於半導體無塵室、半導體代工廠、半導體處理設施及/或生產設施等等。

沉積工具102是包含半導體處理腔及一或多個可沉積多種材料到基板上的裝置的半導體處理工具。在一些實施例中，沉積工具102包含可以沉積光阻層在例如晶圓的基板上的旋塗工具。在一些實施例中，沉積工具102包含化學氣相沉積(CVD)工具，例如電漿增強CVD工具、高密度電漿CVD工具、次大氣壓CVD工具、低壓CVD工具、原子層沉積(ALD)工具、電漿增強ALD工具或其他種CVD工具。在一些實施例中，沉積工具102包含物理氣相沉積(PVD)工具，例如濺鍍工具或其他種PVD工具。在一些實施方式中，沉積工具102包含磊晶工具，而磊晶工具配置以磊晶生長來在裝置上形成層或區域。在一些實施方式中，示例環境100包含複數個沉積工具102。

曝光工具104是可以將光阻層曝光於輻射源的半導體處理工具，而輻射源例如紫外線(UV)光源(例如，深紫外光或極紫外光(EUV)等等)、X光源、電子束(e-beam)源等等。曝光工具104可將光阻層曝光於輻射源以將圖案由光罩轉印到光阻層。此圖案可包含一或多個半導體裝置層圖案以形成一或多個半導體裝置、可包含形成半導體裝置的一或多個結構的圖案、可包含蝕刻半導體裝置的多個部分的圖案等等。在一些實施例中，曝光工具104包含掃描器、步進器或其他類似種類的曝光工具。

顯影工具106是可以將已曝光於輻射源的光阻層顯影，以形成由曝光工具104轉印到光阻層的圖案的半導體處理工具。在一些實施例中，顯影工具106藉由移除光阻層的未曝光部分而形成圖案。在一些實施例中，顯影工具106藉由移除光阻層的受曝光部分而形成圖案。在一些實施例中，顯影工具藉由使用化學顯影劑溶解光阻層的未曝光或受曝光部分而形成圖案。

蝕刻工具108是可以蝕刻基板、晶圓或半導體裝置的多種材料的半導體處理工具。舉例來說，蝕刻工具108可包含濕蝕刻工具及乾蝕刻工具等等。在一些實施例中，蝕刻工具108包含可填充蝕刻劑的腔體，且基板被放置在空腔中一定時間，以移除特定量的基板的一或多個部分。在一些實施方式中，蝕刻工具108使用電漿蝕刻或電漿輔助蝕刻，來蝕刻基板的一或多個部分，而電漿蝕刻或電漿輔助蝕刻可牽涉到使用離子化氣體來共向地或指向地蝕刻一或多個部分。在一些實施方式中，蝕刻裝置108包含基於電漿的灰化器以移除光阻材料或其他材料。

平坦化工具110是可以將晶圓或半導體裝置的多個層拋光或平坦化的半導體處理工具。舉例來說，平坦化工具110可包含化學機械平坦化(CMP)工具及/或另一種將沉積或鍍覆的層或表面平坦化的工具。平坦化工具110 可透過化學及機械力的組合(例如，化學蝕刻及游離磨料拋光)將半導體裝置的表面拋光或平坦化。平坦化裝置110可運用研磨性及腐蝕性的化學漿料配合拋光墊及固定環(例如，通常直徑大於半導體裝置者)。拋光墊及半導體裝置可被動力研磨頭一同擠壓並由固定環固定。動力研磨頭可沿不同旋轉軸旋轉以移除材料並消除任何不規則形貌，而使半導體裝置變成平面。

鍍覆工具112是可以將一或多種金屬鍍覆到基板(例如晶圓或半導體裝置等)或其一部分的半導體處理工具。舉例來說，鍍覆工具112可包含銅電鍍裝置、錫電鍍裝置、複合材料或合金(例如錫-銀或錫-鉛等等)電鍍裝置及/或其他一或多種導電材料、金屬或類似種類的材料的電鍍裝置。

晶圓/晶粒運輸工具114包含移動機器人、機器手臂、軌道車、懸吊式升降運送(OHT)系統、自動化倉儲管理系統(AMHS)及/或其他種配置以在半導體處理工具102到112之間運輸基板及/或半導體裝置、配置以在同一處理工具的處理腔之間運輸基板及/或半導體裝置及/或配置以從其他位置，例如晶圓架及/或儲存室等等，運輸基板及/或半導體裝置的裝置。在一些實施例中，示例環境100包含複數個晶圓/晶粒運輸工具114。

舉例來說，晶圓/晶粒運輸工具114可包含於群集工具或其他種包含複數個處理腔的工具中，並可配置以在複數個處理腔中運輸基板及/或半導體裝置、在處理腔及緩衝區之間輸送基板及/或半導體裝置、在處理腔與介面工具，例如設備前端模組(EFEM)，之間輸送基板及/或半導體裝置及/或在處理腔與運輸載具(例如前開式晶圓傳送盒(FOUP))之間輸送基板及/或半導體裝置等等。在一些實施例中，晶圓/晶粒運輸工具114可包含於多腔室(或群集)沉積工具102中，而多腔室沉積工具102可包含預清除處理腔(例如，用以自基板及/或半導體裝置清除或移除氧化物、氧化及其他汙染物或副產物)及複數種沉積處理腔(例如，用於沉積不同材料的處理腔、用於進行不同沉積操作的處理腔)。如本文中所述，在這些實施例中，晶圓/晶粒運輸工具114配置以在沉積工具102的處理腔之間輸送基板及/或半導體裝置而不打破或消除沉積工具102的處理腔或處理操作之間的真空(或至少部分真空)。

如本文中所述，半導體處理工具102到112可用於進行數個操作的組合以形成奈米結構電晶體的一或多個部分。在一些實施例中，這些操作的組合可包含在半導體裝置的半導體基板上沿垂直半導體基板的方向形成複數個奈米結構層，而奈米結構層包含複數個犧牲層與複數個通道層交錯、可包含蝕刻奈米結構層及半導體基板以形成複數個凸部區及位於凸部區上的複數個層堆疊，而層堆疊包含犧牲層相對應的部分及通道層相對應的部分、可包含在層堆疊中相鄰的層堆疊之間形成STI區及位於STI區上的混合鰭狀結構、可包含在奈米結構層上形成虛設閘極結構、可包含移除奈米結構層的複數個部分以形成相鄰於虛設閘極結構的一或多個側邊的一或多個凹部及/或可包含在一或多個凹部內形成一或多個源極/汲極區，其中混合鰭狀結構其中一者的頂面位於大於源極/汲極區其中一者的高度等等。

在一些實施例中，這些操作的組合可包含在半導體裝置的半導體基板上沿垂直半導體基板的方向形成複數個奈米結構層，而奈米結構層包含複數個犧牲層與複數個通道層交錯、可包含在奈米結構層上形成虛設閘極結構、可包含移除奈米結構層的複數個部分以形成相鄰於虛設閘極結構的一或多個側邊的一或多個凹部、可包含在一或多個凹部內形成一或多個源極/汲極區、可包含在形成一或多個源極/汲極區後，以金屬閘極結構取代虛設閘極結構及犧牲層位於虛設閘極結構下的複數個部分，其中金屬閘極結構圍繞通道層的至少四個邊、可包含在以金屬閘極結構取代虛設閘極結構及犧牲層位於虛設閘極結構下的複數個部分後，移除金屬閘極結構的一部分、金屬閘極結構圍繞的通道層的複數個部份、於通道層的複數個部分之下，延伸至半導體基板上的複數個凸部區以及STI區以在複數個凸部區之間形成主動區隔離凹部以及可包含在主動區隔離凹部內形成主動區隔離結構。

在一些實施例中，這些操作的組合包含與第3A圖到第11I圖中一或多者所述有關的一或多種操作。

第1圖中所示的裝置的數量及安排是提供做為一或多個示例。實務上，可以有相較於第1圖中所示的額外的裝置、更少的裝置、不同的裝置或不同安排的裝置。此外，第1圖中所示的兩個或更多個裝置可以於單一裝置內實施，或第1圖中所示的單一裝置可以多個分別的裝置而實施。另外或替代地，示例環境100的一組裝置(即一或多個裝置)可進行被描述為由示例環境100的另一組裝置進行的一或多個功能。

第2圖是本文中描述的示例半導體裝置200之示意圖。半導體裝置200包含一或多個電晶體。一或多個電晶體可包含奈米結構電晶體，例如奈米線電晶體、奈米薄片電晶體、環繞式閘極(GAA)電晶體、多橋通道電晶體、奈米帶電晶體及/或其他種奈米結構電晶體。半導體裝置200可包含未在第2圖中繪示的一或多個額外的裝置、結構或層。舉例來說，半導體裝置200可包含額外的層及/或半導體裝置200在第2圖中所示的部分之上及/或之下的層上形成的晶粒。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在包含如第2圖中所示的示例半導體裝置200的半導體裝置的電子裝置或積體電路(IC)的同一層中形成。第3A圖到第12圖中一或多者可包含第2圖中所示半導體裝置200的多個部份的示意剖面圖，並對應到形成半導體裝置200的奈米結構電晶體的多個處理階段。

半導體裝置200包含半導體基板205。半導體基板205包含矽(Si)基板、由包含矽的材料形成的基板、III-V化合物半導體基板，例如砷化鎵(GaAs)、絕緣層上矽基板、鍺(Ge)基板、矽鍺(SiGe)基板、碳化矽(SiC)基板或其他種半導體基板。半導體基板205可包含多個層，包含形成在半導體基板上的導電層或絕緣層。半導體基板205可包含化合物半導體或合金半導體。半導體基板205可包含多種摻雜組態以滿足一或多個設計參數。舉例來說，不同的摻雜剖面(例如N阱、P阱)可在半導體基板205為不同種裝置類型(例如P類金屬氧化物半導體(PMOS)奈米結構電晶體、N類金屬氧化物半導體(NMOS)奈米結構電晶體)而設計的區域形成。合適的摻雜方式可包含摻雜物的離子植入及/或擴散製程。又，半導體裝置205可包含磊晶層(EPI層)、可受形變以增強效能及/或可具有其他合適的增強特徵。半導體基板205可包含半導體晶圓的其他半導體裝置在其上形成的一部分。

凸部區210包含於(及/或延伸到)半導體205上。凸部區210提供半導體裝置200的奈米結構，例如奈米結構通道、圍繞每一個奈米結構通道的奈米結構閘極部分及/或犧牲奈米結構等等可於其上形成的結構。在一些實施方式中，一或多個凸部區210於自半導體基板205形成的鰭狀結構(例如矽鰭狀結構)之上形成及/或自鰭狀結構形成。凸部區210可包含與半導體基板205相同的材料並自半導體基板205形成。在一些實施方式中，凸部區210受摻雜以形成不同種的奈米結構電晶體，例如P類奈米結構電晶體及/或N類奈米結構電晶體。在一些實施方式中，凸部區210包含矽(Si)材料或另一種元素半導體材料，例如鍺 (Ge)。在一些實施方式中，凸部區210包含合金半導體材料，例如矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、砷磷化鎵銦(GaInAsP)或以上的組合。

凸部區210是以合適的半導體製程技術，例如光罩、光刻及/或蝕刻等等而製造。舉例來說，鰭狀構造可由蝕刻去半導體基板205的一部分而在半導體基板205中形成凹部而形成。凹部可接著被隔絕材料填充，且該凹陷材料凹陷或受回蝕刻，以在半導體基板205及鰭狀結構之間形成淺溝隔絕(STI)區215，而使得凸部區210於源極/汲極凹部之間形成。然而，也可使用其他製造技術來製造STI區215及凸部區210。

STI區215可電性隔離相鄰的臍狀結構並可提供半導體裝置200的其他層及/或結構可在其上形成的一個層。STI區215可包含介電材料，例如氧化矽(SiO_x)、氮化矽(Si_xN_y)、氮氧化矽(SiON)、摻氟矽玻璃(FSG)、低介電常數介電材料及/或其他合適絕緣材料。STI區215可包含多層結構，例如具有一或多個襯墊層。

半導體裝置200包含延伸於源極/汲極區225之間並電性耦合至源極/汲極區225的複數個奈米結構通道220。源極/汲極區可分別地或整體地根據脈絡而指源極或汲極。奈米結構通道220沿大略垂直於半導體基板205的方向布置。換句話說，奈米結構通道220是鉛直地布置或堆疊在半導體基板205上。

奈米結構通道220包含矽基奈米結構(例如，奈米薄片或奈米線等等)，且矽基奈米結構做為半導體裝置200的奈米結構電晶體的半導通性通道。在一些實施方式中，奈米結構通道220可包含矽鍺(SiGe)或其他矽基材料。源極/汲極區225包含具有一或多種摻雜物的矽(Si)，摻雜物例如P類材料(例如硼(B)或鍺(Ge)等等)、N類材料(例如磷(P)或砷(As)等等)及/或其他種摻雜物。因此，半導體裝置200可包含包含有P類源極/汲極區225的P類金屬氧化物半導體(PMOS)奈米結構電晶體、包含有N類源極/汲極區225的N類金屬氧化物半導體(NMOS)奈米結構電晶體及/或其他種奈米結構電晶體。

在一些實施例中，緩衝區230包含於源極/汲極區225之下，源極/汲極區225與半導體基板205上的奇狀結構之間。緩衝區230可提供源極/汲極區225及相鄰凸部區210之間的隔絕。緩衝區230可被包含以減少、最小化及/或避免電子流通入凸部區210(例如，而不是奈米結構通道220，因而減少漏電流)且/或緩衝區230可被包含以減少、最小化及/或避免摻雜物由源極/汲極區225進入凸部區210(而減弱短通道效應)。

覆蓋層235可包含於源極/汲極區225之上及/或上方。覆蓋層235可包含矽、矽鍺、摻雜矽、摻雜矽鍺及/或另外的材料。覆蓋層235可被包含以減少摻雜物的擴散及在半導體處理操作中形成接點前保護半導體裝置200的源極/汲極區225。此外，覆蓋層235可幫助金屬-半導體(例如矽化物)合金形成。

奈米通道220的至少一個子集延伸通過一或多個閘極結構240。閘極結構240可由一或多種金屬材料、一或多種高介電常數材料及/或一或多種其他材料形成。在一些實施例中，虛設閘極結構(例如，多晶矽閘極結構或其他種閘極結構)在閘極結構240的位置上形成(例如，在閘極結構形成前)，而使得半導體裝置200的一或多個其他層及/或結構可在閘極結構240形成前形成。這能減少及/或避免一或多個其他層及/或結構形成對閘極結構240造成的傷害。接著進行閘極取代製程(RGP)以移除虛設閘極結構及以閘極結構240(例如，取代閘極結構)來取代虛設閘極結構。

更如第2圖中所示，閘極結構240的複數個部分以鉛直交錯的安排方式形成於複數對奈米結構通道220中。換句話說，如第2圖所示，半導體結構200包含奈米結構通道220及閘極結構240的部分交錯的一或多個鉛直堆疊。這樣一來，閘極結構240圍繞對應的奈米結構通道220的全部的邊，而這能提升對奈米結構閘極220的控制、提升半導體裝置200的奈米結構電晶體的驅動電流及減少半導體裝置200的奈米結構電晶體的短通到效應(SCE)。

一些源極/汲極區225及閘極結構240可被半導體裝置200的一或多個奈米尺度電晶體共用。在這些實施例中，如第2圖中示例所示，一或多個源極/汲極區225 及閘極區240可連接或耦合到複數個奈米結構通道220。這使得複數個奈米結構通道220由單一個閘極結構240及一對源極/汲極區225控制。

內部間隔物(InSP)245可被包含於源極/汲極區225及相鄰的閘極結構240之間。具體而言，內部間隔物245可被包含在源極/汲極區225及圍繞複數個奈米結構通道220的閘極結構240之間。內部間隔物245包含在圍繞複數個奈米結構通道220的閘極結構240的部分的末端上。內部間隔物245包含於形成在相鄰的奈米結構通道220的末端部之間形成的空腔中。內部間隔物245被包含以減低寄生電容及保護源極/汲極區225不於移除奈米結構通道220之間的犧牲奈米薄片的奈米薄片釋放製程中受蝕刻。內部間隔物245包含氮化矽(Si_xN_y)、氧化矽(SiO_x)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、碳氧氮化矽(SiOCN)及/或其他介電材料。

在一些實施例中，半導體裝置200包含混合鰭狀結構(未繪示出)。混合鰭狀結構又可被稱為虛設鰭、H-鰭或非主動鰭等等。混合鰭狀結構可被包含於相鄰的源極/汲極區225之間、閘極結構240的部分之間及/或相鄰的奈米結構通道220的堆疊之間等等。混合鰭狀結構沿大約垂直於閘極結構240的方向延伸。

混合鰭狀結構配置以提供半導體裝置200包含的兩個或更多個結構及/或組件之間的電性隔絕。在一些實施例中，混合鰭狀結構配置以提供兩個或更多的源極/汲極區 225之間的電性隔絕。在一些實施例中，混合鰭狀結構配置以提供兩個或更多的閘極結構或閘極結構的部分之間的電性隔絕。在一些實施例中，混合鰭狀結構配置以提供源極/汲極區225及閘極結構240之間的電性隔絕。

混合鰭狀結構可包含複數種介電材料。混合鰭狀結構可包含一或多種低介電常數介電材料(例如，氧化矽(SiO_x)及/或氮化矽(Si_xN_y)等等)及一或多種高介電常數介電材料(例如氧化鉛(HfO_x)及/或其他高介電常數介電材料)的組合。

半導體裝置200也可在STI區上包含層間介電(ILD)層250。ILD層250可被稱為ILD0層。ILD層250圍繞閘極結構240以提供閘極結構240及/或源極/汲極區225之間的電性隔絕及/或絕緣等等。導電結構，例如接點及/或互連可通過ILD層250而形成到源極/汲極區225及閘極結構240以提供控制源極/汲極區225及閘極結構240。

如上文所指示，第2圖是提供做為一個示例。其他示例可能與第2圖相關所述內容不同。

第3A圖及第3B圖是本文中描述的鰭狀結構形成製程的示範實施例300之示意圖。示範實施例300包含形成半導體裝置200或其部分的鰭狀結構的示例。半導體裝置200可包含第3A圖及第3B圖中未繪示的一或多個額外的裝置、結構及/或層。半導體裝置200可包含形成在第3A圖及第3B圖中所示的半導體裝置200的部分之上及/ 或之下形成的額外的層及/或晶粒。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在包含半導體裝置200的同一層中形成。

第3A圖繪示半導體裝置200的透視圖及沿透視圖中A-A線段的剖面圖。如第3A圖中所示，與半導體基板205有關地處理半導體裝置200。在半導體基板205上形成層堆疊305。層堆疊305可被稱為超晶格。在一些實施例中，於形成層堆疊305之前，與半導體基板205有關地進行一或多個操作。舉例來說，可進行抗穿通(APT)植入操作。APT植入操作可在奈米結構通道220於其上形成的半導體基板205的一或多個區域進行。舉例來說，進行APT植入操作是為了減少及/或避免穿通或有不需要的擴散進入半導體基板205。

層堆疊305包含沿大約垂直於半導體基板205的方向安排的複數個交錯的層。舉例來說，層堆疊305在半導體基板205之上包含鉛直地交錯的複數個第一層310及複數個第二層315。第3A圖中繪示的第一層310的數量及第二層315的數量為示例，且第一層310及第二層315的其他數量仍在本揭露的範圍內。在一些實施例中，第一層310及第二層315以不同厚度形成。舉例來說，第二層315可以大於第一層310的厚度形成。在一些實施例中，第一層310(或其子集)以在大約4奈米到大約7奈米的範圍內的厚度形成。在一些實施例中，第二層315(或其子集)以在大約8奈米到大約12奈米的範圍內的厚度形成。然而，第一層310的厚度及第二層315的厚度的其他值也在本揭露的範圍內。

第一層310包含第一材料組成，而第二層包含第二材料組成。在一些實施例中，第一材料組成及第二材料組成是相同的材料組成。在一些實施例中，第一材料組成及第二材料組成是不同的材料組成。舉例來說，第一層310可包含矽鍺(SiGe)而第二層315可包含矽(Si)。在一些實施例中，第一材料組成及第二材料組成具有不同的氧化速率及/或蝕刻選擇性。

如本文中所述，第二層315可經處理以形成半導體裝置200接下來形成的奈米結構電晶體的奈米結構通道220。第一層310是犧牲奈米結構，而犧牲奈米結構最終會被移除並用來定義出相鄰的奈米通道220之間的鉛直距離給接著形成的半導體裝置200的閘極結構240。據此，第一層310被稱為犧牲層，而第二層315被稱為通道層。

沉積工具102沉積層堆疊305的交錯層及/或使其生長，以在半導體基板205上包含奈米結構(例如奈米薄片)。舉例來說，沉積工具102以磊晶生長使交錯層生長。然而，其他製程也可用來形成層堆疊305的交錯層。交錯層的磊晶生長可以分子束磊晶(MBE)製程、金屬有機物化學氣相沉積(MOCVD)及/或其他合適磊晶生長製程進行。在一些實施例中，磊晶生長層，例如第二層315，包含與半導體基板205相同的材料。在一些實施例中，第一層310及/或第二層315包含與半導體基板205不同的材料。如上所述，在一些實施例中，第一層310包含磊晶生長矽鍺(SiGe)層而第二層315包含磊晶生長矽(Si)層。替代地，第一層310及/或第二層315可包含其他材料，例如鍺(Ge)、化合物半導體材料，例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)以及銻化銦(InSb)、合金半導體，例如矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)及砷磷化鎵銦(GaInAsP)及/或上述的組合。第一層310的材料及第二層315的材料可基於其提供的不同氧化性質、不同蝕刻選擇性質及/或其他不同性質而選擇。

如第3A圖中進一步所示，沉積工具102可在層堆疊305上形成一或多個額外的層。舉例來說，硬光罩(HM)層320可在層堆疊305上(例如，在層堆疊305的最上層的第二層315上)形成。再舉一例而言，覆蓋層325可在硬光罩層320上形成。又舉一例而言，另一層包含氧化層330及氮化層335的另一硬光罩層可在覆蓋層325上形成。一或多個硬光罩層320、330及335可用來在形成半導體裝置200的一或多個結構。氧化層330可作為層堆疊305及氮化層335之間的黏接層，還可作為蝕刻氮化層335的蝕刻終止層。一或多個硬光罩層320、330及335可包含矽鍺(SiGe)、氮化矽(Si_xN_y)、氧化矽(SiO_x)或其他材料。覆蓋層325可包含矽(Si)及/或其他材料。在一些實施例中，覆蓋層325由與半導體基板205相同的材料形成。在一些實施例中，一或多個額外層是由熱生長、以CVD、PVD、ALD及/或其他沉積技術而形成。

第3B圖繪示半導體裝置200的透視圖及沿A-A線段的剖面圖。如第3B圖中所示，層堆疊305及半導體基板205受蝕刻以移除層堆疊305的部分及半導體基板205的部分。蝕刻操作後保留的層堆疊305的部分340及凸部區210(也被稱為矽凸部或凸部部分)被稱為半導體裝置200的半導體基板205上的鰭狀結構345。鰭狀結構345包含形成在半導體基板205上及/或內的凸部區210上的層堆疊305的部分340。鰭狀結構345可由任何合適的半導體製程技術形成。舉例來說，沉積工具102、曝光工具104、顯影工具106及/或蝕刻工具108可利用一或多個光刻製程來形成鰭狀結構345。大致上，雙重圖案化或多重圖案化製程結合光刻術及自對齊製程，使得要形成的並具有，舉例而言，節距，的圖案相較於自單一直接的光刻製程得到者更小。舉例來說，犧牲層可在基板上形成並使用光刻術來圖案化。間隔物利用自對齊製程沿著已圖案化的犧牲層形成。接著移除犧牲層，且剩下的間隔物可用來圖案化鰭狀結構。

在一些實施例中，沉積工具102在包含氧化層330及氮化層335的硬光罩層上形成光阻層，曝光工具104使光阻層受輻射源(例如深紫外線輻射、極紫外線(EUV)輻射)曝光，進行曝光後烘烤製程(例如，以自光阻層移除殘餘溶劑)，以及顯影工具106將光阻層顯影以在光阻層形成遮罩元件(或圖案)。在一些實施例中，圖案化光阻層以形成遮罩元件是以電子束(e-beam)光刻製程進行，遮罩元件可接著用於保護半導體基板205的部分及層堆疊305的部分保持不受蝕刻以形成鰭狀結構345。基板未受保護的部分及層堆疊305未受保護的部分受蝕刻(例如，由蝕刻工具108)以在半導體基板205中形成凹槽。蝕刻工具可利用乾蝕刻技術(例如反應性離子蝕刻)、濕蝕刻技術及/或上述組合來蝕刻基板未受保護的部分及層堆疊305未受保護的部分。

在一些實施例中，另一鰭狀結構形成技術被用來形成鰭狀結構345。舉例來說，可定義出鰭狀區(例如，利用光罩或隔離區)且部分340可在鰭狀結構345的形成中磊晶生長。在一些實施例中，形成鰭狀結構345包含減小鰭狀結構345寬度的修剪製程。修剪製程可包含濕蝕刻製程及/或乾蝕刻製程等等。

如第3B圖更進一步所示，鰭狀結構345可根據半導體裝置200不同種的奈米結構電晶體而形成。具體而言，鰭狀結構的第一子集345a可為P類奈米結構電晶體(例如，P類金屬氧化物半導體(PMOS)奈米結構電晶體)形成，且鰭狀結構的第二子集345b可為N類奈米結構電晶體(例如，N類金屬氧化物半導體(NMOS)奈米結構電晶體)形成。鰭狀結構的第二子集345b可摻雜以N類摻雜物(例如磷(P)及/或砷(As)等等)。另外或替代地，P類源極/汲極區225可接著為包含鰭狀結構的第一子集345a的P 類奈米結構電晶體形成，且N類源極/汲極區225可接著為包含鰭狀結構的第二子集345b的N類奈米結構電晶體形成。

鰭狀結構的第一子集345a(例如，PMOS鰭狀結構)及鰭狀結構的第二子集345b(例如，NMOS鰭狀結構)可形成以包含類似性質及/或不同性質。舉例來說，鰭狀結構的第一子集345a可以第一高度形成而鰭狀結構的第二子集345b可以第二高度形成，其中第一高度與第二高度為不同的高度。舉另一例來說，鰭狀結構的第一子集345a可以第一寬度形成而鰭狀結構的第二子集345b可以第二寬度形成，其中第一寬度與第二寬度為不同的寬度。在第3B圖所示的示例中，鰭狀結構的第二子集345b(例如，NMOS鰭狀結構)的第二寬度大於鰭狀結構的第一子集345a(例如，PMOS鰭狀結構)的第一寬度。然而，其他示例也在本揭露的範疇中。

如上所述，第3A圖及第3B圖是作為示例提供，其他示例可與第3A圖及第3B圖中所討論的有所不同。示範實施例300可包含相較於配合第3A圖及第3B圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第4A圖及第4B圖為本文中所述STI形成製程的示範實施例400之示意圖。示範實施例400包含半導體裝置200或其部分在鰭狀結構345之間形成STI區215的一個示例。半導體裝置200可包含未在第4A圖及/或第 4B圖中顯示出的一或多個額外的裝置、結構及/或層。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在與包含有半導體裝置200的電子裝置的同一層中形成。在一些實施例中，配合示範實施例400而描述的操作在配合第3A圖及第3B圖的操作之後進行。

第4A圖繪示半導體裝置200的透視圖及沿線段A-A的剖面圖。如第4A圖所示，襯墊405及介電層410在半導體基板205上形成並與鰭狀結構345交錯。沉積工具102可將襯墊405及介電層410沉積到半導體基板205及鰭狀結構345之間的凹槽中。沉積工具102可形成介電層410，使得介電層410的頂面的高度與氮化層335的頂面的高度大致等高。

替代地，沉積工具102可形成介電層410，使得介電層410的頂面的高度相較於氮化層335的頂面的高度更高，如第4A圖中所示。這樣鰭狀結構345之間的凹槽被介電層410過填充，以確保凹槽被介電層410完全填充。接著，平坦化工具110可進行平坦化或拋光操作(例如CMP操作)以平坦化介電層410。在此操作中，硬光罩層的氮化層335可作為CMP終止層。換句話說，平坦化工具110將介電層410平坦化直到達到硬光罩層的氮化層335。據此，介電層410的頂面的高度與氮化層335的頂面的高度在操作後大致等高。

沉積工具102可利用共形沉積技術來沉積襯墊405。沉積工具102可利用CVD技術(例如，可流動CVD 技術或其他CVD技術)、PVD技術、ALD技術及/或其他沉積技術來沉積介電層。在一些實施例中，沉積襯墊405後，半導體裝置200退火以增進襯墊405的品質。

襯墊405及介電層410個別包含介電材料，例如氧化矽(SiO_x)、氮化矽(Si_xN_y)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他合適絕緣材料。在一些實施例中，介電層410包含多層結構，例如具有一或多個襯墊層。

第4B圖繪示半導體裝置200的透視圖及沿線段A-A的剖面圖。如第4B圖所示，進行回蝕刻操作以移除襯墊405的部分以及介電層410的部分以形成STI區215。蝕刻工具108可在回蝕刻操作中蝕刻襯墊405及介電層410以形成STI區215。蝕刻工具108根據硬光罩層(例如包含氧化層330及氮化層335的硬光罩層)蝕刻襯墊405及介電層410，使得STI區215的高度低於或略等於層堆疊305的部分340的底的高度。據此，層堆疊305的部分340延伸到STI區215之上。在一些實施例中，襯墊405及介電層410受蝕刻，使得STI區215的高度小於凸部區210的頂面高度。

在一些實施例中，蝕刻工具108使用電漿基乾蝕刻技術以蝕刻襯墊405及介電層410。可使用氨(NH₃)、氫氟酸(HF)及/或其他蝕刻劑。電漿基乾蝕刻技術可能造成蝕刻劑與襯墊405及介電層410之間的反應，包含：SiO₂+4HF→SiF₄+2H₂O 其中襯墊405及介電層410的二氧化矽(SiO₂)與氫氟酸反應形成副產物，包含四氟化矽(SiF₄)及水(H₂O)。四氟化矽進一步被氫氟酸及氨分解以形成副產物氟矽酸銨((NH₄)₂SiF₆)：SiF₄+2HF+2NH₃→(NH₄)₂SiF₆副產物氟矽酸銨由蝕刻工具108的一個處理腔移除。移除氟矽酸銨後，使用位於大約攝氏200度至大約攝氏250度的範圍內的後製程溫度來使氟矽酸銨昇華為四氟化矽、氨及氫氟酸的組成。

在一些實施例中，蝕刻工具108蝕刻襯墊405及介電層410，使得鰭狀結構的第一子集345a(例如，PMOS奈米結構電晶體的)之間的STI區215的高度相對大於鰭狀結構的第二子集345b(例如，NMOS奈米結構電晶體的)之間的STI區215的高度。這主要是因為鰭狀結構345b的寬度相對大於鰭狀構造345a的寬度。此外，這造成鰭狀結構345a及345b之間的STI區215的頂面傾斜或(例如，自鰭狀結構345a向下傾斜至鰭狀結構345b，如第4A圖中示例所示)。用來蝕刻襯墊405及介電層410的蝕刻劑首先由於蝕刻劑與襯墊405及介電層410的表面之間的凡得瓦力(Van der Waals force)，而受到物理吸附(例如，與襯墊405及介電層410的物理鍵結)。蝕刻劑被偶極矩的作用力捕獲。接著，蝕刻劑連接到襯墊405及介電層410的懸空鍵(dangling bond)，並開始化學吸附。此處，蝕刻劑於襯墊405及介電層410的表面的化學吸附造成襯墊405及介電層410的蝕刻。鰭狀結構的第二子集345b之間的凹槽較大的寬度提供更大的表面積使化學吸附發生，而造成鰭狀結構的第二子集345b之間較大的蝕刻速率。較大的蝕刻速率造成鰭狀結構的第二子集345b之間的STI區215的高度相對低於鰭狀結構的第一子集345a之間的STI區215的高度。

如上所述，第4A圖及第4B圖是作為示例提供，其他示例可與第4A圖及第4B圖中所討論的有所不同。示範實施例400可包含相較於配合第3A圖及第3B圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第5A圖到第5C圖為本文描述的塗覆側壁製程的示範實施例500之示意圖。示範實施例500包含在半導體裝置200或其部分的層堆疊305的部分340的側部上形成塗覆側壁的示例。半導體裝置200可包含未在第5A圖到第5C圖中顯示出的一或多個額外的裝置、結構及/或層。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在與包含有半導體裝置200的電子裝置的同一層中形成。在一些實施例中，配合示範實施例500而描述的操作在配合第3A圖到第4B圖的操作之後進行。

第5A圖繪示半導體裝置200的透視圖以及沿A-A線段的剖面圖。如第5A圖中所示，塗覆層505在鰭狀結構345上(例如，在鰭狀結構345的頂面上及側壁上)及鰭狀結構345之間的STI區215上形成。塗覆層505 包含矽鍺(SiGe)或其他材料。塗覆層505可與第一層310由相同的材料形成，以使得塗覆側壁(自塗覆層505形成)與第一層310在同一蝕刻製程(奈米結構釋放製程)中被移除，而使取代閘極(例如閘極結構240)形成在塗覆側壁及第一層310原本佔據的區域內。這使得取代閘極完全圍繞半導體裝置200的奈米結構電晶體的奈米結構通道。

沉積工具102可沉積塗覆層505。在一些實施例中，沉積工具102在鰭狀結構345上(例如，在鰭狀結構345的頂面上及側壁上)及鰭狀結構345之間的STI區215上沉積種子層(例如矽種子層或其他類的種子層)。接著，沉積工具102在種子層上沉積矽鍺以形成塗覆層505。種子層促進塗覆層505的生長及黏附。

種子層的沉積可包含利用載體氣體，例如氮(N₂)或氫(H₂)等等，提供矽前驅物予沉積工具102的處理腔。在一些實施例中，在沉積種子層之前，進行預清潔操作以減少氧化鍺(GeO_x)的形成。矽前驅物可包含乙矽烷(Si₂H₆)或其他矽前驅物。使用乙矽烷可使得種子層形成厚度在大約0.5奈米至大約1.5奈米的範圍內，以提供足夠的塗覆側壁厚度而又使塗覆層505達到可控且一致的厚度。然而，種子層的厚度的其他值或範圍也在本揭露的範疇中。

沉積種子層可在大約攝氏450度至大約攝氏500度範圍內的溫度(或另一範圍內的溫度)下進行、在大約30托爾至大約100托爾範圍內的壓力(或另一範圍內的壓力) 下進行及/或在大約100秒至大約300秒範圍內的持續時間(或另一範圍的持續時間)下進行等等。

沉積塗覆層505的矽鍺可包含形成塗覆層505以包含非晶相紋理以促進塗覆層505的共形沉積。矽鍺可包含在大約15%鍺至大約25%鍺範圍內的鍺成分。然而，鍺成分的其他值也在本揭露的範圍內。沉積塗覆層505可包含利用載體氣體，如氮(N₂)或氫(H₂)提供矽前驅物(例如乙矽烷(Si₂H₆)或四氫化矽(SiH₄)等等)及鍺前驅物(例如四氫化鍺(GeH₄)或其他鍺前驅物)予沉積工具102的處理腔。沉積塗覆層505可在大約攝氏500度至大約攝氏550度範圍內的溫度(或另一範圍內的溫度)下及/或在大約5托爾至大約20托爾範圍內的壓力(或另一範圍內的壓力)下進行。

第5B圖繪示半導體裝置200的透視圖及沿A-A線段的剖面圖。如第5B圖中所示，進行回蝕刻操作以蝕刻塗覆層505來形成塗覆側壁510。蝕刻工具108可利用基於電漿的乾蝕刻技術或其他蝕刻技術來蝕刻塗覆層505。蝕刻工具108可進行回蝕刻操作以自鰭狀結構345及STI區215的頂部移除部分的塗覆層505。自鰭狀結構345之間的STI區215的頂部移除塗覆層505確保塗覆側壁510不包含在鰭狀結構345之間的STI區215上的基腳。這樣確保塗覆側壁510不包含在將在在鰭狀結構345之間的STI區215上形成的混合鰭狀結構之下的基腳。

在一些實施例中，蝕刻工具108使用氟基蝕刻劑來蝕刻塗覆層505。氟基蝕刻劑可包含六氟化硫(SF₆)、氟甲烷(CH₃F)及/或其他氟基蝕刻劑。其他反應物及/或載體，例如甲烷(CH₄)、氫(H₂)、氬(Ar)及/或氦(He)，可被用在回蝕刻操作中。在一些實施例中，回蝕刻操作利用在約500伏特至約2000伏特範圍內的電漿偏壓進行。然而，電漿偏壓的其他值也在本揭露的範疇內。在一些實施例中，自STI區215頂部移除部分的塗覆層505包含進行高度指向性的(例如，各向異性的)蝕刻以選擇性地移除(例如，選擇性蝕刻)在鰭狀結構345之間的STI區215頂部的塗覆層505。

在一些實施例中，塗覆側壁510包含非對稱性質(例如不同長度、深度及/或角度)。非對稱性質可提供不同種類的奈米結構電晶體(例如，P類奈米結構電晶體、N類奈米結構電晶體)的閘極結構240增加的深度並減小及/或最小化在半導體裝置200的奈米結構電晶體的混合鰭狀結構下的STI區215上的塗覆側壁510的基腳(因而減小及/或最小化在移除塗覆側壁510後在塗覆側壁510佔據的區域形成的閘極結構240的基腳)。減小及/或最小化的基腳進一步減少電性短路或漏電流的可能性。

第5C圖繪示半導體裝置的透視圖以及沿A-A線段的剖面圖。如第5C圖中所示，硬光罩層(包含氧化層330及氮化層335)及覆蓋層325被移除以使硬光罩層320裸露。在一些實施例中，覆蓋層325、氧化層330及氮化層335是利用蝕刻操作(例如，由蝕刻工具108進行)、平坦化操作(例如，由平坦化工具110進行)及/或其他半導體處理技術來移除。

如上所述，第5A圖到第5C圖是作為示例提供，其他示例可與第5A圖到第5C圖中所討論的有所不同。示範實施例500可包含相較於配合第5A圖到第5C圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第6A圖到第6C圖為本文描述的混合鰭狀結構製程的示範實施例600之示意圖。示範實施例600包含在半導體裝置200或其部分的鰭狀結構345之間形成混合鰭狀結構的示例。半導體裝置200可包含未在第6A圖到第6C圖中顯示出的一或多個額外的裝置、結構及/或層。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在與包含有半導體裝置200的電子裝置的同一層中形成。在一些實施例中，配合示範實施例600而描述的操作在配合第3A圖到第5C圖的操作之後進行。

第6A圖繪示半導體裝置200的透視圖及沿A-A線段的剖面圖。如第6A圖中所示，襯墊605及介電層610形成於與鰭狀結構345交錯的STI區215上及鰭狀結構345上。沉積工具102可沉積襯墊605及介電層610。沉積工具102可使用共形沉積技術來沉積襯墊605。沉積工具102可使用CVD技術(例如可流動CVD(FCVD)技術或其他CVD技術)、PVD技術、ALD技術或其他沉積技術來沉積介電層610。在一些實施例中，在沉積介電層 610後，舉例來說，半導體裝置200受退火以增加介電層610的品質。

沉積工具102可形成介電層610，使得介電層610的頂面高度與硬光罩層320的頂面高度大約相等。替代地，沉積工具102可形成介電層610，使得介電層610的頂面高度相對大於硬光罩層320的頂面高度，如第6A圖所示。這樣鰭狀結構345之間的凹槽被介電層610過填充，以確保凹槽被介電層610完全填充。接著，平坦化工具110可進行平坦化或拋光操作(例如CMP操作)以平坦化介電層610。

襯墊605及介電層610分別可包含介電材料，例如氧化矽(SiO_x)、氮化矽(Si_xN_y)、氮氧化矽(SiON)、摻氟矽玻璃(FSG)、低介電常數介電材料及/或其他合適絕緣材料。在一些實施例中，介電材料610可包含多層結構，例如具有一或多個襯墊層。

第6B圖繪示半導體裝置200的透視圖及沿A-A線段的剖面圖。如第6B圖中所示，進行回蝕刻操作以移除部分的介電層610。蝕刻工具108可在回蝕刻操作中蝕刻介電層610以減少介電層610頂面的高度。具體而言，蝕刻工具108蝕刻介電層610，使得介電層610在鰭狀結構345之間的部分的高度小於硬光罩層320的頂面高度。在一些實施例中，蝕刻工具108蝕刻介電層610使得介電層610在鰭狀結構345之間的部分的高度略等於部分340的最上方的第二層315的頂面高度。

第6C圖繪示半導體裝置200的透視圖及沿A-A線段的剖面圖。如第6C圖中所示，高介電常數層615沉積於介電層610於鰭狀結構345之間的部分上，沉積工具102可利用CVD技術、PVD技術、ALD技術及/或其他沉積技術沉積高介電常數材料，例如氧化鉿(HfOx)及/或其他高介電常數介電材料。介電層610於鰭狀結構345之間的部分及鰭狀結構345之間的高介電常數層615稱為混合鰭狀結構620(或稱虛設鰭狀結構)。在一些實施例中，平坦化工具110可進行平坦化操作以平坦化高介電常數層615，使得高介電常數層615的頂面高度與硬光罩層320的頂面高度大致相等。

接著，如第6C圖中所示，硬光罩層320被移除。移除硬光罩層320可包含使用蝕刻技術(例如，電漿蝕刻技術、濕化學蝕刻技術及/或其他種蝕刻技術)或其他移除技術。

如上所述，第6A圖到第6C圖是作為示例提供，其他示例可與第6A圖到第6C圖中所討論的有所不同。示範實施例600可包含相較於配合第6A圖到第6C圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第7A圖及第7B圖為本文中描述的虛設閘極形成製程的示範實施例700之示意圖。示範實施例700包含形成但導體裝置200或其部分的虛設閘極結構的示例。半導體裝置200可包含未在第7A圖及第7B圖中顯示出的一或多個額外的裝置、結構及/或層。另外或替代地，一或多個額外的半導體結構及/或半導體裝置可在與包含有半導體裝置200的電子裝置的同一層中形成。在一些實施例中，配合示範實施例700而描述的操作在配合第3A圖到第6C圖的操作之後進行。

第7A圖繪示半導體裝置的透視圖。如第7A圖中所示，虛設閘極結構705(又稱作虛設閘極堆疊或臨時閘極結構)在鰭狀結構345上及混合鰭狀結構620上形成。虛設閘極結構705是要由取代閘極結構或取代閘極堆疊(例閘極結構240)在半導體裝置200接下來的處理階段所取代。鰭狀結構345在虛設閘極結構705下的部分可被稱為通道區。虛設閘極結構705也可定義出鰭狀結構345的源極/汲極(S/D)區，如鰭狀結構345的相鄰於通道區且於通道區反對側的區域。

虛設閘極結構705可包含閘極電極層710、閘極電極層710上的硬光罩層715及在閘極電極層710反對側及硬光罩層715反對側的間隔物層720。虛設閘極結構705可在最上方的第二層315及虛設閘極結構705之間及混合鰭狀結構620及虛設閘極結構705之間的閘極介電層725上形成。閘極電極層710包含多晶矽(PO)或其他材料。硬光罩層包含一或多個層，例如氧化層(例如，可包含二氧化矽(SiO₂)或其他材料的墊氧化層)及形成在氧化層上的氮化層(例如，可包含氮化矽例如Si₃N₄，或其他材料的墊氮化層)。間隔物層720包含探氧化矽(SiOC)、無氮 SiOC或其他合適材料。閘極介電層725可包含氧化矽(例如SiO_x，如SiO₂)、氮化矽(例如Si_xN_y，如Si₃N₄)、高介電常數材料及/或其他合適材料。

虛設閘極結構705可使用多種半導體製程技術如沉積(例如由沉積工具102)、圖案化(例如由曝光工具104及顯影工具106)及/或蝕刻(例如由蝕刻工具108)等等。範例包含CVD、PVD、ALD、熱氧化、電子束蒸發、光刻術、電子束光刻術、光阻塗布(例如旋轉塗布)、軟烘烤、光罩對齊、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥(旋轉乾燥及/或硬烘烤)、乾蝕刻(例如反應性離子蝕刻)及/或濕蝕刻等等。

在一些實施例中，閘極介電層725共形地沉積在半導體裝置200上並選擇性地自半導體裝置200的部分(如源極/汲極區)移除。閘極電極層710接著在閘極介電層725的剩餘部份上沉積。硬光罩層715接著在閘極電極層710上沉積。間隔物層720可以類似於閘極介電層725的方式共形沉積並受回蝕刻以使間隔物層720留在虛設閘極結構705的側壁上。在一些實施例中，間隔物層720包含複數種間隔物層。舉例來說，間隔物層720可包含形成在虛設閘極結構705的側壁上的密封間隔物層及形成在密封間隔物層上的大塊間隔物層。密封間隔物層及大塊間隔物層可以類似的材料或不同的材料形成。在一些實施例中，大塊間隔物層未受用於密封間隔物層的電漿表面處理而形成。在一些實施例中，大塊間隔物層以相對大於密封間隔物層的厚度形成。在一些實施例中，閘極介電層725自虛設閘極閘極結構形成製程中省略，而於取代閘極製程中形成。

第7A圖更繪示本文之後的圖式中所用的參照剖面。剖面A-A在半導體裝置200的源極/汲極區跨過鰭狀結構345及混合鰭狀結構620的x-z平面(稱為y切面)中。剖面B-B在垂直於剖面A-A的y-z平面(稱為x切面)中，並在半導體裝置200的源極/汲極區跨過虛設閘極結構705。剖面C-C在平行於剖面A-A並垂直於剖面B-B的x-z平面中，並沿著虛設閘極結構705。之後的圖式使用這些參照剖面以求清晰。為求容易描繪，在一些圖式中，其中描繪的部件或特徵的參照數字被省略，以免阻礙其他部件或特徵。

第7B圖包含沿第7A圖的剖面平面A-A、B-B及C-C的剖面圖。如第7B圖的剖面平面B-B及C-C中所示，虛設閘極結構705在鰭狀結構345上形成。如第7B圖中的剖面平面C-C中所示，閘極介電層725的部分及閘極電極層710的部分形成在因移除硬光罩層320而形成的，鰭狀結構345上的凹部中。

如上所述，第7A圖及第7B圖是作為示例提供，其他示例可與第7A圖及第7B圖中所討論的有所不同。示範實施例700可包含相較於配合第7A圖及第7B圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第8A圖到第8E圖是本文中所述源極/汲極區形成製程的示範實施例800之示意圖。示範實施例800包含半導體裝置200形成源極/汲極凹部及內部間隔物245的示例。第8A圖到第8E圖自第7A圖中描繪的複數個視點描繪，包含第7A圖中的剖面平面A-A的視點、第7A圖中的剖面平面B-B的視點及第7A圖中的剖面平面C-C的視點。在一些實施例中，配合示範實施例800而描述的操作在配合第3A圖到第7B圖的操作之後進行。

如第8A圖中的剖面平面A-A及剖面平面B-B所示，源極/汲極凹部805在蝕刻操作中形成於鰭狀結構345的部分340上。源極/汲極凹部805形成以提供源極/汲極區225要在虛設閘極結構705的反對側形成的空間。蝕刻操作可由蝕刻工具108進行，並可稱為受應變源極/汲極(SSD)蝕刻操作。在一些實施例中，蝕刻操作包含電漿蝕刻技術、濕化學蝕刻技術及/或其他種蝕刻技術。

源極/汲極凹部805也延伸入鰭狀結構345的凸部區210的部分。這造成每一個鰭狀結構345中複數個凸部區210的形成，而部分340下的每個源極/汲極凹部805的部分的側壁對應到凸部區210的側壁。源極/汲極凹部805可穿入鰭狀結構345的阱區(例如P阱、N阱)。在半導體基板205包含具有(100)定向的矽(Si)材料的實施例中，(111)面在源極/汲極凹部805的底部形成，造成V形或三角形的剖面在源極/汲極凹部805的底部形成。在一些實施例中，運用了使用四甲基氫氧化銨(TMAH)的濕蝕刻及/或使用鹽酸(HCl)的化學乾蝕刻以形成V形剖面。然而，源極/汲極凹部805的底部的剖面也可包含其他形狀，如圓形或半圓形等等。

如第8A圖中的剖面平面B-B及剖面平面C-C所示，在形成源極/汲極凹部805的蝕刻操作後，層堆疊305的第一層310的部分及第二層315的部分留在虛設閘極結構705。第二層315在虛設閘極結構705下的部分形成半導體裝置200的奈米結構電晶體的奈米結構通道220。奈米結構通道220延伸於相鄰的源極/汲極凹部805之間及相鄰的混合鰭狀結構620之間。

如第8B圖中的剖面平面B-B所示，第一層310在蝕刻操作中側向地受蝕刻(例如，延著約略平行於第一層310的長度的方向)，而在奈米結構通道220的部分之間形成空腔810。具體而言，蝕刻工具108通過源極/汲極凹部805側向地蝕刻虛設閘極結構705下的第一層310的端部。在第一層310為矽鍺(SiGe)而第二層315為矽(Si)的實施例中，蝕刻工具108可使用濕蝕刻劑，例如，包含過氧化氫(H₂O₂)、醋酸(CH₃COOH)及/或氫氟酸(HF)的混合溶液，來選擇性地蝕刻第一層310，接著用水(H₂O)來清潔。可提供混合溶液及水進入源極/汲極凹部805以自源極/汲極凹部805蝕刻第一層310。在一些實施例中，以混合溶液蝕刻及以水清潔重複大約10次至大約20次。在一些實施例中，混合溶液的蝕刻時間於大約1分鐘至大約2分鐘的範圍內。混合溶液可在大約攝氏60度至大約攝氏90度範圍的溫度下使用。然而，蝕刻操作的其他參數值也在本揭露的範疇中。

空腔810可以大致彎曲的形狀、大致凹陷的形狀、大致三角形的形狀、大致正方形的形狀或其他形狀形成。在一些實施例中，一或多個空腔810的深度(例如，空腔由源極/汲極凹部805延伸進入第一層310的尺寸)在大約0.5奈米至大約5奈米的範圍內。在一些實施例中，一或多個空腔810的深度在大約1奈米至大約3奈米的範圍內。然而，空腔810的深度的其他值也在本揭露的範圍內。在一些實施例中，蝕刻工具108以讓空腔810部分地延伸入奈米通道220的側部(例如，讓空腔810的寬度及長度大於第一層310的厚度)的長度(例如，空腔自第一層310下的奈米結構通道220延伸入第一層310上的另一奈米結構通道220的尺寸)形成。這樣一來，形成在空腔810內的內部間隔物可延伸入奈米結構通道220的端部的部分。在一些實施例中，形成空腔810造成源極/汲極凹部805中的塗覆側壁510的削薄。

如第8C圖中的剖面平面A-A及剖面平面B-B所示，絕緣層815共形地沿源極/汲極凹部805的底部及側壁沉積。絕緣層815更沿間隔物層720延伸。沉積工具102可使用CVD技術、PVD技術、ALD技術及/或其他沉積技術來沉積絕緣層815。絕緣層815包含氮化矽(Si_xN_y)、氧化矽(SiO_x)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及/或其他介電材料。絕緣層815可包含與間隔物層720不同的材料。

沉積工具102以足夠以絕緣層815填入奈米結構通道220之間的空腔810的厚度形成絕緣層815。舉例來說，絕緣層815可以於大約1奈米到大約10奈米範圍的厚度形成。舉另一例來說，絕緣層815可以於大約2奈米到大約5奈米範圍的厚度形成。然而，絕緣層815的厚度的其他值也在本揭露的範圍內。

如第8D圖中的剖面平面A-A及剖面平面B-B所示，部分地移除絕緣層815以使得絕緣層815的剩餘部分對應到空腔810中的內部間隔物245。如第8D圖中的剖面平面A-A進一步所示，也可在蝕刻操作中自源極/汲極凹部805移除塗覆側壁510以部分地移除絕緣層815。

在一些實施例中，蝕刻操作可造成內部間隔物245面向源極/汲極凹部805的表面彎曲或凹陷。內部間隔物245中凹陷的深度可在大約0.2奈米至大約3奈米的範圍內。舉另一例來說，內部間隔物245中凹陷的深度可在大約0.5奈米至2奈米的範圍內。舉又一例來說，內部間隔物245中凹陷的深度可在大約0.5奈米以下的範圍內。在一些實施例中，內部間隔物245面向源極/汲極凹部805的表面約略平坦，使得內部間隔物245及奈米結構通道220的端部的表面大致平整且服貼。

如第8E圖中的剖面平面A-A及剖面平面B-B所示，一或多個層填充源極/汲極凹部805以在源極/汲極凹部805中形成源極/汲極區225。舉例來說，沉積工具102可沉積緩衝層230在源極/汲極凹部805底部，沉積工具102可沉積源極/汲極區225在緩衝區230上以及沉積工具102可沉積覆蓋層235在源極/汲極區225上。緩衝區230可包含矽(Si)、摻硼矽(SiB)、另外的摻雜物及/或其他材料。可包含緩衝區230以減少、最小化及避免由源極/汲極區225到相鄰的凸部區210的摻雜物遷移及漏電流，否則可能在半導體裝置200中造成短通道效應。因此，緩衝區230可提升半導體裝置200的效能及/或增加半導體裝置200的產率。

源極/汲極225可包含一或多層的磊晶生長材料。舉例來說，沉積工具102可磊晶地使源極/汲極區225的第一層(被稱為L1)生長在緩衝層230上，並可磊晶地使使源極/汲極區225的第二層(被稱為L2、L2-1及/或L2-2)生長在第一層上。第一層可包含一輕度摻雜矽(例如摻雜硼(B)、磷(P)及/或其他摻雜物)，並可被包含以作為屏蔽曾來減少半導體裝置中的短通道效應及減少摻雜物擠壓或遷移入奈米結構通道220。第二層可包含高度摻雜矽或高度摻雜矽鍺。第二層可被包含以提供源極/汲極區225中的壓縮應力以減少硼損失。

如第8E圖進一步所示，混合鰭狀結構620形成以使得混合鰭狀結構620延伸到源極/汲極區225的頂部上。具體而言，混合鰭狀結構620的高介電常數層615的頂面在半導體裝置200中可位於大於源極/汲極區的頂部的高度。在一些實施例中，混合鰭狀結構620的高介電常數層615的底面可位於大於源極/汲極區225的頂部的高度。如第9G圖相關內容所詳述的，混合鰭狀結構620較大高度可減少相鄰源極/汲極區225之間形成的主動區隔離凹部的曲折。因此，混合鰭狀結構620較大高度可減少臨界尺寸負載及/或可減少在主動區隔離凹部的反對側的源極/汲極區225的磊晶傷害。

如上所述，第8A圖到第8E圖是作為示例提供，其他示例可與第8A圖到第8E圖中所討論的有所不同。示範實施例800可包含相較於配合第8A圖到第8E圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第9A圖到第9I圖為本文中所述的主動區隔離結構形成製程的示例之示意圖。示範實施例900包含在以半導體裝置200的閘極結構240(金屬閘極結構)取代虛設閘極結構705的取代閘極製程(在第10A圖到第10D圖相關內容中描述)之前，在半導體裝置200中形成主動區隔離結構(例如CPODE結構)的示例。因此，示範實施例900可被稱為前端(FEOL)CPODE製程。主動區隔離結構可沿著虛設閘極結構705形成以在一或多個凸部區210及/或一或多個閘極結構220下的奈米結構通道220的堆疊中創造出電性隔離區。因此，主動區隔離結構使得下方的奈米結構通道220可被分為數個(電性隔離的)奈米結構通道220。

第9A圖到第9I圖是由第7A圖中繪示的複數個視角所繪示，包含第7A圖中繪示的剖面平面A-A的視角、包含第7A圖中繪示的剖面平面B-B的視角及包含第7A圖中繪示的剖面平面C-C的視角。在一些實施例中，配合示範實施例900而描述的操作在配合第3A圖到第8E圖的操作之後進行。如第9A圖中所示，FEOL CPODE製程可在配合第8A圖到第8E圖描述的源極/汲極區形成製程後進行。

如第9B圖中所示，硬光罩層905可在半導體裝置200上形成。硬光罩層905可形成以使用圖案來蝕刻虛設閘極結構705以形成主動區隔離結構將在其中形成的凹部。硬光罩層905可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積硬光罩層905。在一些實施例中，平坦化工具110可用來在沉積硬光罩層905後平坦化硬光罩層905。

如第9C圖所示，圖案化堆疊910可在硬光罩層905上形成。圖案化堆疊910可用來圖案化硬光罩層905以通過虛設閘極結構705形成主動區隔離凹部。圖案化堆疊910可包含一或多個遮罩層，例如底層915、中層920及頂層925。底層915可包含含碳材料及/或其他合適材料。中層920可包含含氧化物材料及/或其他合適材料。頂層925可包含用來將圖案930轉移到底層915及中層920的光阻層。底層915及中層920的不同材料提供底層915及中層920之間的蝕刻選擇性，而使得圖案930的長寬比能受緊密的控制。

沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積底層915及中層920。在一些實施例中，平坦化工具110可用來在沉積底層915及/或中層920後平坦化底層915及/或中層920。沉積工具102可用旋轉塗佈技術及/或其他合適沉積技術來沉積頂層925。

如第9C圖中所示，圖案930可在頂層925中形成。在一些實施例中，可在形成圖案930之前進行濕清潔操作。可使用曝光工具104將頂層925曝光於輻射源以形成圖案930，並且顯影工具106可用來顯影及移除部分的頂層925以使圖案930曝光。圖案930可在虛設閘極結構705的部分上形成。

如第9D圖所示，圖案930被轉移到圖案化堆疊的910的底層915及中層920。蝕刻工具108可根據頂層925中的圖案930蝕刻底層915及中層920以將圖案930轉移到底層915及中層920。在一些實施例中，蝕刻操作包含乾蝕刻(例如電漿乾蝕刻)。在一些實施例中，蝕刻操作包含另一種蝕刻操作，例如濕化學蝕刻操作。

如第9D圖進一步所示，底層915及中層920中的圖案930可用來在硬光罩層905中形成主動區隔離凹部935(例如CPODE凹部)。蝕刻工具108可用來根據底層915及中層920中的圖案930蝕刻硬光罩層905，以形成主動區隔離凹部935。在一些實施例中，蝕刻操作包含乾蝕刻(例如電漿乾蝕刻)。在一些實施例中，蝕刻操作包含另一種蝕刻操作，例如濕化學蝕刻操作。蝕刻操作可終止於虛設閘極結構705。

如第9E圖所示，在形成主動區隔離凹部935後，光阻移除工具可用來移除圖案化堆疊910殘餘的部分(例如使用化學脫附劑、電漿灰化及/或其他技術)。在一些實施例中，可在形成主動區隔離凹部935後，進行濕清潔操作。

如第9F圖所示，虛設閘極結構705可受蝕刻以將主動區隔離凹部935延伸至虛設閘極結構705下的STI區215。蝕刻可終止於閘極介電層725。蝕刻操作可使混合鰭狀結構620的高介電常數層610通過主動區隔離結構935裸露。蝕刻工具108可用來蝕刻虛設閘極結構705。在一些實施例中，蝕刻操作包含乾蝕刻(例如電漿乾蝕刻)。在一些實施例中，蝕刻操作包含另一種蝕刻操作，例如濕化學蝕刻操作。

如第9G圖所示，在主動區隔離凹部935的反對側的相鄰的源極/汲極區225之間的奈米結構通道220及第一層310(例如，犧牲矽鍺(SiGe)層)可在蝕刻犧牲閘極結構705之後移除。此外，奈米結構通道220之下的凸部區210可通過主動區隔離結構965移除。位於混合閘極結構620下，於主動區隔離結構935中裸露的STI區215可與混合閘極結構620的介電層610及於主動區隔離結構935中裸露的塗覆側壁510一起保留。

主動區隔離凹部935延伸至源極/汲極區255之下，進入被移除的凸部區210原本佔據的區域。在一些實施例中，主動區隔離凹部935的底面可與STI區215的底面共面。在一些實施例中，主動區隔離凹部935的底面可延伸至STI區215的底面之下。

在一些實施例中，遠距耦合電漿(RCP)用於蝕刻工具108中，以移除凸部區210、奈米結構通道220及第一層310。電漿可為溴化氫基電漿蝕刻劑及/或其他添加氧(O₂)及/或二氧化碳(CO₂)的電漿基蝕刻劑。電漿可由感應耦合電漿(ICP)製造裝置製造、射頻(RF)功率產生器驅動的共振天線電漿源及/或其他種基於電漿的蝕刻工具。RF功率產生器可用13.56MHz的倍數的頻率(例如13.56MHz、27MHz)。可操作RF功率產生器以提供包含於大約100瓦至大約2500瓦範圍內的源功率。然而，此範圍的其他值也在本揭露的範疇中。在一些實施例中，可進行包含大約10%至大約100%範圍內工作循環的脈衝電漿蝕刻。然而，此範圍的其他值也在本揭露的範疇中。在蝕刻工具108的處理腔中到底座的RF偏壓功率可包含在大約10瓦至大約2000瓦的範圍內。然而，此範圍的其他值也在本揭露的範疇中。蝕刻工具108的處理腔可操作於包含於約3毫托爾(mTorr)至約150毫托爾範圍內的壓力。然而，此範圍的其他值也在本揭露的範疇中。蝕刻工具108的處理腔可操作於包含於約攝氏20度至約攝氏150度範圍內的溫度。然而，此範圍的其他值也在本揭露的範疇中。

在一些實施例中，可在移除凸部區210、奈米結構通道220及第一層310的蝕刻操作時，進行一或多個基於甲烷(CH₄)的沉積操作以保護硬光罩層905。可進行鈍化操作，例如四氯化矽(SiCl₄)鈍化操作或氧(O₂)鈍化操作，以形成鈍化層來減少蝕刻到凸部區210、奈米結構通道220及第一層310以外的層的可能性及程度。鈍化操作後，可進行運用四氟甲烷(CF₄)、三氟甲烷(CF₃)、二氟甲烷(CF₂)及/或六氟乙烷(C₂F₆)的突破操作以自主動區隔離結構935的底面移除鈍化層，而能進一步的蝕刻主動區隔離結構935。

延伸至源極/汲極區225的頂面上的混合鰭狀結構620可減少主動區隔離凹部935的曲折。因此，移除延伸至源極/汲極區225的頂面上的混合鰭狀結構620可減少臨界尺寸負載及/或減少對在主動區隔離凹部935反對側上的源極/汲極區225的磊晶傷害。具體而言，延伸至源極/汲極區225的頂面上的混合鰭狀結構620造成主動渠隔離凹部935的寬度在半導體裝置200中大於源極/汲極區225頂面的高度減小。如第9G圖中的剖面平面C-C瑣示，主動區隔離凹部935的寬度於混合鰭狀結構620的高介電常數層615減小。因此，主動區隔離凹部935中蝕刻劑流通的密度(例如，蝕刻劑中的離子及自由基)及主動區隔離凹部935中的壓力在主動區隔離凹部935中高介電常數層615的高度增加。增加的蝕刻劑流密度及壓力否則可能造成主動區隔離凹部935寬度減少區的蝕刻速率增加，尤其如果寬度減少發生於源極/汲極區225的高度(發生否則如果混合鰭狀結構620在半導體裝置200中低於源極/汲極區225)。然而，高介電常數層615由於其高介電常數材料，可承受增加的蝕刻劑流通密度及壓力。具體而言，高介電常數層615的高介電常數材料可承受蝕刻因為用來蝕刻凸部區210、第一層310及奈米結構通道220的蝕刻劑是挑選來蝕刻矽(或含矽材料)的，而可能對蝕刻混合鰭狀結構620的高介電常數層615的高介電常數材料不有效。因此，延伸至源極/汲極區225的頂面上的混合鰭狀結構620使混合鰭狀結構能保護源極/汲極區225(可能以含矽材料形成)不受蝕刻，而能減少臨界尺寸負載及/或減少對源極/汲極區225的磊晶傷害。

如第9H圖中所示，主動區隔離結構940可在主動區隔離凹部935內形成。具體來說，主動區隔離結構940可形成在STI區215上及在主動區隔離凹部935中裸露的混合鰭狀結構620上。

形成主動區隔離結構940可包含形成主動區隔離結構940的介電襯墊945於主動區隔離凹部935中以及以介電襯墊945上的介電層950填入主動區隔離凹部935中剩餘的容積。介電襯墊945可共形地沉積在主動區隔離凹部935的側壁上(對應STI區215、混合鰭狀結構620的介電層610、混合鰭狀結構620的高介電常數層615及在主動區隔離凹部935中裸露的虛設閘極結構705的側壁。)。介電襯墊也可共形地沉積在對應到半導體基板205的主動區隔離凹部935的底面上。沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積介電襯墊945。介電襯墊945可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。

介電層950可過填充主動區隔離凹部935以確保主動區隔離凹部935由介電層950完全填滿及最小化在主動區隔離結構940中間隙及空洞的形成。沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積介電層950。介電層9505可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。

如第9I圖所示，可在形成主動區隔離結構940的複數個層之後進行平坦化操作以平坦化半導體裝置200。平坦化工具110可用來平坦化半導體裝置200以移除硬光罩層905(除了硬光罩層905在虛設閘極結構705的頂面下的部分)以移除介電襯墊945的多餘材料及/或移除介電層950的多餘材料。

如上所述，第9A圖到第9I圖是作為示例提供，其他示例可與第9A圖到第9I圖中所討論的有所不同。示範實施例900可包含相較於配合第9A圖到第9I圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第10A圖到第10D圖為本文中所述的取代閘極製程(RGP)的示例之示意圖。示範實施例1000包含以閘極結構240(例如，取代閘極結構)取代半導體裝置200的虛設閘極結構705的取代閘極製程的示例。第10A圖到第10D圖是由第7A圖中繪示的複數個視角所繪示，包含第7A圖中繪示的剖面平面A-A的視角、包含第7A圖中繪示的剖面平面B-B的視角及包含第7A圖中繪示的剖面平面C-C的視角。在一些實施例中，配合示範實施例1000而描述的操作在配合第3A圖到第9I圖的操作之後進行。

如第10A圖中的剖面平面A-A及剖面平面B-B所示，ILD層250於源極/汲極區225上形成。ILD層250填入虛設閘極結構705之間、混合鰭狀結構620之間及源極/汲極區225上的空間。形成ILD層以避免源極/汲極區225在取代閘極製程中受到傷害。ILD層250可被稱為ILD0層或另一ILD層。

在一些實施例中，在形成ILD層250之前，接觸蝕刻終止層(CESL)共形地沉積在源極/汲極區225上、虛設閘極結構705上及間隔物層720上。ILD層250接著形成在CESL上。CESL可提供形成源極/汲極區225的接點或通孔時，停止蝕刻的機制。CESL可由具有與相鄰的層或部件不同蝕刻選擇性的介電材料形成。CESL可包含或可以是含氮材料、含矽材料及/或含碳材料。此外，CESL可包含或可以是氮化矽(Si_xN_y)、氮碳化矽(SiCN)、氮化碳(CN)、氮氧化矽(SiON)、碳氧化矽(SiCO)或以上組合等等。CESL可由沉積製程，例如ALD、CVD或其他沉積技術沉積而成。

如第10B圖中的剖面平面B-B及剖面平面C-C所示，進行取代閘極操作(例如，以一或多個半導體處理工具102到112)以自半導體裝置200移除虛設閘極結構705。移除虛設閘極結構705留下開口1005(或凹部)於源極/汲極區225上的ILD層250之間以及混合鰭狀結構620之間。虛設閘極結構705可在一或多個蝕刻操作中移除。蝕刻操作可包含電漿蝕刻技術、濕化學蝕刻技術及/或其他種蝕刻技術。

如第10C圖中的剖面平面B-B及剖面平面C-C所示，進行奈米結構釋放操作(例如，SiGe釋放操作)以移除第一層310(例如，矽鍺層)。如此造成奈米結構通道220之間(例如，奈米結構通道220周圍區域)的開口1005。奈米結構釋放操作可包含以蝕刻工具108進行蝕刻操作以根據第一層310及奈米結構通道220的材料之間及第一層310及內部間隔物245的材料之間的蝕刻選擇性移除第一層310。內部間隔物245可在蝕刻操作中作為蝕刻終止層以保護源極/汲極區225不受蝕刻。如第10C圖中進一步所示，塗覆側壁510在奈米結構釋放操作中被移除，這樣提供到奈米結構通道220周邊的通路，而使取代閘極結構(例如閘極結構240)能在奈米結構通道220周邊完整形成。

如第10D圖中的剖面平面B-B及剖面平面C-C所示，取代閘極操作持續而沉積工具102及/或鍍覆工具112使閘極結構240(例如取代閘極結構)形成在源極/汲極區225之間的及混合鰭狀結構620之間的開口1005中。具體而言，閘極結構240填入原先由第一層310及塗覆側壁510佔據的，奈米結構通道220之間的區域及圍繞奈米結構通道220的區域，使得閘極結構240完整包覆奈米結構通道240並圍繞奈米結構通道240。閘極結構240可包含金屬閘極結構。形成閘極結構240前，共形的高介電常數襯墊1010可沉積於奈米結構通道220及側壁上。高介電常數襯墊1010可為閘極結構240及奈米結構通道220之間的閘極介電層。閘極結構240可包含額外的層，如介面層、工作功能調諧層及/或金屬電極結構等等。

如第10D圖中的剖面平面C-C進一步所示，自STI區215的頂部移除塗覆層505以避免塗覆側壁510在混合鰭狀結構620之下相鄰的凸部區210之間包含基腳，使得閘極結構240可形成而使閘極結構240不在混合鰭狀結構620下包含基腳。換句話說，因為閘極結構240形成在塗覆側壁510原先佔據的區域，塗覆側壁510在混合鰭狀結構620下不存在基腳也造成閘極結構240在混合鰭狀結構620下不存在基腳。如此減少及/或避免閘極結構240及源極/汲極區225之間在混合鰭狀結構下短路。

如上所述，第10A圖到第10D圖是作為示例提供，其他示例可與第10A圖到第10D圖中所討論的有所不同。示範實施例1000可包含相較於配合第10A圖到第10D圖中而描述的，額外的操作、更少的操作、不同的操作及/或不同的操作順序。

第11A圖到第11I圖為本文中描述的主動區隔離結構形成的示範實施例1100之示意圖。示範實施例1100包含於將半導體裝置200的虛設閘極結構705以閘極結構240取代的取代閘極製程後，在半導體裝置200中形成主動區隔離結構(如CPODE結構)的示例。因此，示範實施例1100可稱為MEOL CPODE製程。主動區隔離結構可沿閘極結構240形成以在一或多個凸部區210及/或閘極結構240下的一或多個奈米結構通道220的堆疊中形成電性隔離。因此，主動區隔離結構使得其下的奈米結構通道220可分隔為多個(電性隔離的)奈米結構通道220。

第11A圖到第11I圖是由第7A圖中繪示的複數個視角所繪示，包含第7A圖中繪示的剖面平面A-A的視角、包含第7A圖中繪示的剖面平面B-B的視角及包含第 7A圖中繪示的剖面平面C-C的視角。在一些實施例中，配合示範實施例1100而描述的操作在配合第3A圖到第10D圖的操作之後進行。

如第11A圖所示，硬光罩層1105可形成在半導體裝置200上。可形成硬光罩層1105以能使用圖案來蝕刻閘極結構240以形成一凹部讓主動區隔離結構在其中形成。硬光罩層1105可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積沉積硬光罩層1105。在一些實施例中，平坦化工具110可在沉積硬光罩層1105後用來平坦化硬光罩層1105。

如第11A圖進一步所示，閘極隔離結構1110(例如，切片金屬閘極(CMG)隔離結構或其他種閘極隔離結構)可形成穿過閘極結構240以將閘極結構240分段或分割成複數個電性隔離的閘極結構240。閘極隔離結構1110使閘極結構240可獨立地作業，使得多個電晶體能沿閘極結構240形成。閘極隔離結構1110可沿大約垂直於閘極結構240(如X軸方向)的方向(如Y軸方向)延伸。

為形成閘極隔離結構1110，閘極隔離凹部可穿過閘極結構240並進入閘極結構下的一或多個STI區215形成。在一些實施例中，光阻層中的圖案可用來蝕刻閘極結構240及STI區215以形成閘極隔離凹部。在這些實施例中，沉積工具102可用來在閘極結構240上形成光阻層。曝光工具104可用來使光阻層曝光於輻射源以圖案化光阻層。顯影工具106可用來顯影並移除部分光阻層以使圖案裸露。蝕刻工具108可用來根據圖案蝕刻閘極結構240及STI區215以形成閘極隔離凹部於閘極結構240及STI區215中。在一些實施例中，蝕刻操作可包含電漿蝕刻技術、濕化學蝕刻技術及/或其他種蝕刻技術。在一些實施例中，光阻移除工具可用來移除光阻層的殘餘部分(例如使用化學脫附劑、電漿灰化及/或其他技術)。在一些實施例中，硬光罩層用來作為根據圖案形成閘極隔離凹部的替代技術。

沉積工具102可利用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積閘極隔離結構1110的材料到閘極隔離凹部。在一些實施例中，閘極隔離結構1110可在與硬光罩層1105同一組的一或多個沉積操作中形成，因此閘極隔離結構1110及硬光罩層1105可以同樣材料形成。舉例來說，沉積工具102可沉積閘極隔離結構1110的材料在閘極隔離凹部，並在閘極隔離凹部填滿後繼續沉積過量的材料在閘極結構240上以形成硬光罩層1105。

如第11B圖中所示，圖案化堆疊1120可形成在硬光罩層1105上。圖案化堆疊1120可用來圖案化硬光罩層以在閘極隔離結構1110之間形成主動區隔離凹部。圖案化堆疊可包含一或多個光罩層，如底層1125、中層1130及頂層1135。底層1125可包含含碳材料及/或其他合適材料。中層1130可包含含氧化物材料及/或其他合適材料。頂層1135可包含用來將圖案1140轉移到底層1125及中層1130的光阻層。底層1125及中層1130不同的材料提供底層1125及中層1130之間不同的蝕刻選擇性，而使圖案1140的長寬比能受緊密的控制。

沉積工具102可用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積地層1125及中層1130。在一些實施例中，平坦化工具110可在底層1125及中層1130沉積後用來平坦化底層1120及/或中層1130。沉積工具102可用旋轉塗佈及/或其他合適技術來形成頂層1135。

如第11B圖進一步所示，圖案1140可形成在定層1135。在一些實施例中，濕清潔操作可在形成圖案1140前進行。圖案1140可用曝光工具104曝光頂層1135至輻射源以形成圖案1140，並用顯影工具106顯影以移除頂層1135的部分以使圖案1140裸露。圖案1140可在閘極結構240的閘極隔離結構1110之間的部分之上形成。

如第11C圖中所示，圖案1140轉移到圖案化堆疊1120的底層1125及中層1130。蝕刻工具108可用來根據頂層1135中的圖案1140蝕刻底層1125及中層1130以轉移圖案1140到底層1125及中層1130。在一些實施例中，蝕刻操作包含乾蝕刻(如電漿蝕刻操作)。在一些實施例中，蝕刻操作包含其他種蝕刻操作，如濕化學蝕刻操作。

如第11C圖進一步所示，底層1125及中層1130中的圖案1140可用來在硬光罩層1105中形成主動區隔離凹部1145(例如CPODE凹部)。蝕刻工具108可用來根據底層1125及中層1130中的圖案1140蝕刻硬光罩層1105，以形成主動區隔離凹部1145。在一些實施例中，蝕刻操作包含乾蝕刻(例如電漿乾蝕刻)。在一些實施例中，蝕刻操作包含另一種蝕刻操作，例如濕化學蝕刻操作。蝕刻操作可終止於閘極結構240。在一些實施例中，在形成主動區隔離凹部1145後，光阻移除工具可用來移除圖案化堆疊1120的殘餘部分(例如使用化學脫附劑、電漿灰化及/或其他技術)。在一些實施例中，可在形成主動區隔離凹部1145後進行濕清潔操作。

如第11D圖中所示，可蝕刻閘極結構240以延伸主動區隔離凹部1145到閘極結構240下的STI區215。主動區隔離凹部1145可穿過閘極隔離結構1110之間的閘極結構240形成。蝕刻操作可移除高介電常數襯墊1010於閘極隔離結構1110之間的部分。

閘極結構240可利用閘極隔離結構1110及硬光罩層1105作為基於閘極結構240及閘極隔離結構1110及硬光罩層1105之間的蝕刻選擇性的自對齊圖案而蝕刻。換句話說，不需要其他的光罩層/圖案化層，且硬光罩層 1105及閘極隔離結構1110控制蝕刻閘極結構240的位置。蝕刻工具108可用來蝕刻閘極結構240及高介電常數襯墊1010。在一些實施例中，蝕刻操作包含乾蝕刻(例如電漿乾蝕刻)。在一些實施例中，蝕刻操作包含另一種蝕刻操作，例如濕化學蝕刻操作。

閘極隔離結構1110之間的奈米結構通道220可在蝕刻閘極結構240及高介電常數襯墊1010後在主動區隔離凹部1145中裸露。此外，凸部區210的閘極隔離結構1110之間的奈米結構通道220之下的部分可在蝕刻閘極結構240及高介電常數襯墊1010後在主動區隔離凹部1145中裸露。在一些實施例中，濕清潔操作可在蝕刻閘極結構240及高介電常數襯墊1010後進行。

如第11E圖中所示，閘極隔離結構1110之間，在主動區隔離凹部1145中裸露的奈米結構通道220可在蝕刻閘極結構240及高介電常數襯墊1010後移除。此外，奈米結構通道220下的凸部區210可透過主動區隔離凹部1145移除。低選擇性蝕刻技術可用來移除凸部區210、STI區215及奈米結構通道220。低選擇性蝕刻技術可包含在蝕刻工具108中使用能以類似的蝕刻速率蝕刻凸部區210、STI區215及奈米結構通道220的蝕刻劑。

主動區隔離凹部1145延伸到並延伸入半導體基板205。如第11E圖中所示，主動區隔離凹部1145的底面可具有不同輪廓或區段的區域。舉例來說，凸部區段1150(例如，凸部區210被移除的區段)可升高到內部STI 區段1155(STI區215自主動區隔離凹部1145接近側壁移除的區段)及外部STI區段1160(STI區215自凸部區210移除的區段)之上。這可因為凸部區210及STI區215不同的蝕刻速率而發生。此外，奈米結構通道220可阻礙蝕刻劑到達底下的凸部區210，造成凸部區210蝕刻的延緩而可能造成凸部區段1150高於內部STI區段1155及外部STI區段1160。

在一些實施例中，遠距耦合電漿(RCP)用於蝕刻工具108中，以移除凸部區210、STI區215及奈米結構通道220。電漿可為溴化氫(HBr)基電漿蝕刻劑、氯(Cl₂)基電漿蝕刻劑、三氯化硼(BCl₃)基電漿蝕刻劑及/或其他含氧(O₂)及/或二氧化碳(CO₂)的電漿基蝕刻劑。電漿基蝕刻劑中BCl₃或Cl₂的濃度越高，凸部區210(例如，矽)及STI區215(例如，二氧化矽)之間的蝕刻選擇性越小。

電漿可由感應耦合電漿(ICP)製造裝置製造、射頻(RF)功率產生器驅動的共振天線電漿源及/或其他種基於電漿的蝕刻工具。RF功率產生器可用13.56MHz的倍數的頻率(例如13.56MHz、27MHz)。可操作RF功率產生器以提供包含於大約100瓦至大約2500瓦範圍內的源功率。然而，此範圍的其他值也在本揭露的範疇中。在一些實施例中，可進行包含大約10%至大約100%範圍內工作循環的脈衝電漿蝕刻。然而，此範圍的其他值也在本揭露的範疇中。在蝕刻工具108的處理腔中到底座的RF偏壓功率可包含在大約10瓦至大約2000瓦的範圍內。然而，此範圍的其他值也在本揭露的範疇中。蝕刻工具108的處理腔可操作於包含於約3毫托爾(mTorr)至約150毫托爾範圍內的壓力。然而，此範圍的其他值也在本揭露的範疇中。蝕刻工具108的處理腔可操作於包含於約攝氏20度至約攝氏150度範圍內的溫度。然而，此範圍的其他值也在本揭露的範疇中。

在一些實施例中，可進行一或多個基於甲烷(CH₄)的沉積操作以在移除凸部區210、STI區215及奈米結構通道220的蝕刻操作時保護硬光罩層1105。可進行鈍化操作，例如四氯化矽(SiCl₄)鈍化操作或氧(O₂)鈍化操作，以形成鈍化層來減少蝕刻到凸部區210、STI區215、及奈米結構通道220以外的層的可能性及程度。鈍化操作後，可進行運用四氟甲烷(CF₄)、三氟甲烷(CF₃)、二氟甲烷(CF₂)及/或六氟乙烷(C₂F₆)的突破操作以自主動區隔離凹部1145的底面移除鈍化層，而能進一步的蝕刻主動區隔離凹部1145。

自主動區隔離凹部1145移除STI區215可減少主動區隔離凹部1145的曲折。因此，自主動區隔離凹部1145移除STI區215可減少臨界尺寸負載及/或可減少對位於主動區隔離凹部1145的反對側上的源極/汲極區225的磊晶傷害。具體而言，自主動區隔離凹部1145移除STI區215減少主動區隔離凹部1145中寬度變化的數量及嚴重程度。換句話說，自主動區隔離凹部1145移除STI區215使得主動區隔離凹部1145的頂部到底部之間的寬度更一致。主動區隔離凹部1145一致的寬度減少及/或最小化主動區隔離凹部1145的頂部到底部的體積縮減，而造成主動區隔離凹部1145的頂部到底部之間更穩定及一致的蝕刻劑流通密度(例如蝕刻劑中的離子及自由基)及更穩定及一致的壓力(例如，與未移除STI區215相比)。主動區隔離凹部1145的頂部到底部之間更穩定及一致的蝕刻劑流通密度及壓力使得蝕刻速率於源極/汲極區225的高度及其高度下方更穩定，而能減少臨界尺寸負載及/或可減少對源極/汲極區225的磊晶傷害。

如第11F圖所示，可形成主動區隔離結構1115的介電襯墊1165於主動區隔離凹部1145中。介電襯墊1165可共形地沉積於主動區隔離凹部1145的側壁(對應到在主動區隔離凹部1145中裸露的閘極隔離結構1110的側壁)上。介電襯墊1165可共形地沉積於主動區隔離凹部1165的底面上，包含凸部區段1150、內部STI區段1155及外部STI區段1160。沉積工具102可利用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積介電襯墊1165。介電襯墊1165可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。

如第11G圖中所示，主動區隔離凹部1145可以主動區隔離結構1115的介電襯墊1165上的介電層1170 填入。主動區隔離凹部1145可被介電層1170過填充以確保主動區隔離凹部1145被介電層1170完整填入並最小化間隙及空洞在主動區隔離結構1115中的形成。沉積工具102可利用PVD技術、ALD技術、CVD技術、氧化技術、配合第1圖描述的另一種沉積技術及/或其他合適沉積技術來沉積介電層1170。介電層1170可包含介電材料，如氧化矽(SiO_x，如SiO₂)、氮化矽(Si_xN_y，如Si₃N₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(FSG)、高介電常數介電材料及/或其他合適介電材料。

如第11H圖中所示，可在形成主動區隔離結構1115的數個層後進行平坦化操作以平坦化半導體裝置200。平坦化工具110可用來平坦化半導體裝置200以移除硬光罩層1105、移除介電襯墊1165的多餘材料及/或移除介電層1170的多餘材料。

半導體裝置200可包含複數個第一奈米結構通道220a於延伸到半導體基板205之上的第一凸部區210a上，以及複數個第二奈米結構通道220b於延伸到半導體基板205之上的第二凸部區210b上。第一奈米結構通道220a及第二奈米結構通道220b沿垂直於半導體基板205的方向安排(例如Z軸方向)。半導體裝置200可包含圍繞每一個第一奈米結構通道220a的第一閘極結構240a，以及圍繞每一個第二奈米結構通道220b的第二閘極結構240b。半導體裝置200可包含第一閘極隔離結構1110a及第二閘極隔離結構1110b於第一閘極結構240a及第二閘極結構240b之間。半導體裝置200可包含主動區隔離結構1115(例如CPODE結構)於閘極隔離結構1110a及1110b之間。主動區隔離結構1115可位於第一閘極結構240a及第一閘極隔離結構1110a之間，以及第二閘極結構240b及第二閘極隔離結構1110b之間。主動區隔離結構1115的底部可包含延伸入半導體基板205及一或多個凸部區段1150下的STI區段(例如內部STI區段1155、外部STI區段1160)中的凸部區段1150。

第11I圖繪示半導體裝置200的俯視圖。如第11I圖中所示，奈米結構通道220可在半導體裝置200中沿Y方向延伸，且閘極結構240可在半導體裝置200中沿X方向延伸。源極/汲極區225可在一或多組奈米結構通道220中凹陷，使得源極/汲極區225相鄰於一或多組納米結構通道220的端區。閘極隔離結構1110a及1110b可沿Y方向延伸且可延伸跨過一或多個閘極結構240。閘極隔離結構1110a及1110b可將一或多個閘極結構240分割為複數個閘極結構，例如閘極結構240a及240b。閘極隔離結構1110a及1110b可將閘極結構240分段為複數個閘極結構，如閘極結構240a及閘極結構240b。主動區隔離結構1115將一或多個奈米結構通道220c分段為複數個主動區隔離結構1115反對側上的部份。

如上所述，第11A圖到第11I圖所示的操作的數量及安排是作為一或多個示例。其他示例可與第10A圖到第10D圖中所討論的有所不同。實務上，可有與第11A 圖到第11I圖所示相比，額外的操作及裝置、更少的操作及裝置、不同的操作及裝置或不同安排的操作及裝置。

第12圖為本文中所述的半導體裝置200的示範實施例1200的示意圖。第12圖是在一區域進行了第9A圖到第9I圖的FEOL CPODE製程以形成主動區隔離結構940的半導體裝置200的示範實施例。第12圖的左側描繪Y-Z平面上的半導體裝置的該區域，且第12圖的右側描繪Z-X平面上的半導體裝置的該區域。

如第12圖所示，半導體裝置200可包含一或多個尺寸如尺寸D1、尺寸D2、尺寸D3、尺寸D4、尺寸D5、尺寸D6、尺寸D7、尺寸D8、尺寸D9及尺寸D10等等。

尺寸D1可對應到主動區隔離結構940在混合鰭狀結構620的頂部的高度(例如在混合鰭狀結構620的高介電常數層615的頂面高度)的Y軸向寬度(有時被稱為臨界寬度或CD)。在一些實施例中，尺寸D1可包含於大約22.9奈米至大約24.5奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D2可對應到主動區隔離結構940在最頂部的奈米結構通道220的高度的Y軸向寬度。在一些實施例中，尺寸D2可包含於大約17.1奈米至大約19.3奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D3可對應到主動區隔離結構940在底部奈米結構通道220的高度的Y軸向寬度。在一些實施例中，尺寸D3可包含於大約15.7奈米至大約18.6奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D4可對應到主動區隔離結構940在底部奈米結構通道220及混合鰭狀結構620之下的高度的Y軸向寬度。在一些實施例中，尺寸D4可包含於大約18奈米至大約20奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D5及尺寸D6可對應到主動區隔離結構940自STI區215的頂部到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D5(在Y-Z平面上)可包含於大約63.7奈米至大約73.3奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。在一些實施例中，尺寸D6(在Y-X平面上)可包含於大約65.4奈米至大約72.8奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D7及尺寸D8可對應到主動區隔離結構940到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D7(在Y-Z平面上)可包含於大約153.3奈米至大約172.1奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。在一些實施例中，尺寸D6(在Y-X平面上)可包含於大約157.7奈米至大約169.4奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D9可對應到混合鰭狀結構620的高介電常數層615的Z軸向厚度。在一些實施例中，尺寸D9可包含於大約22.9奈米至大約34.5奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D10可對應到STI區215及混合鰭狀結構620的介電層610的總和Z軸向厚度。在一些實施例中，尺寸D10可包含於大約143.1奈米至大約143.9奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

如上所述，第12圖提供做為一示例，其他示例可與第12圖相關所述不同。

第13圖為本文中所述的半導體裝置200的示範實施例1300的示意圖。第12圖是在一區域進行了第11A圖到第11I圖的MEOL CPODE製程以形成主動區隔離結構1115的半導體裝置200的示範實施例。第13圖的左側描繪Y-Z平面上的半導體裝置的該區域，且第13圖的右側描繪Z-X平面上的半導體裝置的該區域。

如第13圖所示，半導體裝置200可包含一或多個尺寸如尺寸D11、尺寸D12、尺寸D13、尺寸D14、尺寸D15、尺寸D16、尺寸D17、尺寸D18及尺寸D19等等。

尺寸D11可對應到主動區隔離結構1115在最頂部的奈米結構通道220的高度的Y軸向寬度。在一些實施例中，尺寸D11可包含於大約17.4奈米至大約19.6奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D12可對應到主動區隔離結構1115在底部奈米結構通道220的高度的Y軸向寬度。在一些實施例中，尺寸D12可包含於大約14.9奈米至大約18.7奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D13可對應到主動區隔離結構1115到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D13可包含於大約170.3奈米至大約178.3奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D14可對應到主動區隔離結構1115的側壁之間的角度。在一些實施例中，尺寸D14可包含於大約5.7度至大約6.7度範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D15可對應到主動區隔離結構1115在最頂部的奈米結構通道220的高度的X軸向寬度。在一些實施例中，尺寸D15可包含於大約135.7奈米至大約138.5奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D16可對應到主動區隔離結構1115在底部奈米結構通道220的高度的X軸向寬度。在一些實施例中，尺寸D16可包含於大約137.2奈米至大約138.3奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D17可對應到主動區隔離結構1115自外部STI區段1160(例如，STI區被移除的區段)的頂部到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D17可包含於大約145.8奈米至大約155.0奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D18可對應到主動區隔離結構1115自凸部區段1150(例如，凸部區被移除的區段)的頂部到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D18可包含於大約127.2奈米至大約138.8奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

尺寸D19可對應到主動區隔離結構1115自內部STI區段1155(例如，內部STI區的區段)的頂部到最上層的奈米結構通道220的Z軸向深度、高度或厚度。在一些實施例中，尺寸D19可包含於大約169.3奈米至大約178.6奈米範圍內。然而，其他值及/或範圍也在本揭露的範圍內。

如上所述，第13圖提供做為一示例，其他示例可與第13圖相關所述不同。

第14圖為本文所述的裝置1400的示例部件的示意圖。在一些實施例中，一或多個半導體處理工具102到112及/或晶圓/晶粒運輸工具114可包含一或多個裝置1400及/或裝置1400的一或多個部件。如第14圖所示，裝置1400可包含埠1410、處理器1420、記憶體1430、輸入部件1440、輸出部件1450及/或通訊部件1460。

埠1410可包含使一或多個裝置1400的多個部件之間可有線及/或無線通訊的部件。埠1410可將第14圖的一或多個部件耦合，例如通過操作耦合、通訊耦合、電子耦合及/或電性耦合。舉例來說，埠1410可包含電性連接(如電線)及/或無線埠。處理器1420可包含中央處理器、圖形處理器、微處理器、控制器、微控制器、數位信號處理器、現場可程式化邏輯閘陣列、特殊應用積體電路及/或其他種類的處理部件。處理器1420可以硬體、韌體或硬體及軟體的組合實施。在一些實施例中，處理器1420可包含一或多個可程式以進行一或多個本文中另述的操作或製程的處理器。

記憶體1430可包含揮發性及/或非揮發性記憶體。舉例來說，記憶體1430可包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬碟機及/或其他種記憶體(例如快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體1430可包含內建記憶體(例如RAM、ROM或硬碟機)或可移除記憶體(例如可透過通用序列匯流排移除)。記憶體1430可為非暫態電腦可讀取媒體。記憶體1430可儲存關於裝置1400的操作有關的資訊、一或多個指令及/或軟體(例如一或多個軟體應用程式)。在一些實施例中，記憶體1430可包含一或多個耦合(例如通訊耦合)到一或多個處理器(例如處理器1420)的記憶體，例如通過埠1410。處理器1420及記憶體1430之間的通訊耦合可使處理器1420可讀取及處理儲存在記憶體 1430中的資訊及/或儲存資訊到記憶體1430。

輸入部件1440可使得裝置1400接收輸入，例如使用者輸入及/或感應輸入。舉例來說，輸入部件1440可包含觸控螢幕、鍵盤、鍵板、滑鼠、按鈕、麥克風、開關、感應器、全球定位系統感應器、全球導航衛星系統感應器、加速度計、陀螺儀及/或執行器。輸出部件1450可使得裝置1400可提供輸出，例如通過顯示器、揚聲器及/或發光二極體。通訊部件1460可使得裝置1400與其他裝置通過有線連結及/或無線連結通訊。舉例來說，通訊部件1400可包含接受器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置1400可進行本文中所述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體(例如記憶體1430)可儲存一組指令(例如一或多個指令或程式碼)以讓處理器1420執行。處理器1420可執行一組指令以進行一或多個本文中所述的操作或製程。在一些實施例中，由處理器1420執行該組指令造成一或多個處理器1420及/或裝置1400進行本文中所述的一或多個操作或製程。在一些實施例中，可使用固線電路取代指令或與指令組合以進行本文中所述的操作或製程。另外地或替代地，處理器1420可配置以進行本文中所述的一或多個操作或製程。因此，本文中所述的實施例並不限制於任何固線電路或軟體的組合。

第14圖中所示的部件的數量及安排是提供為示例。裝置1400可包含與第14圖中所示相比額外的部件、更少的部件、不同的部件或不同安排的部件。另外地或替代地，裝置1400的一組部件(例如一或多個部件)可進行一或多個被描述為由另一組部件進行的一或多個功能。

第15圖是關於形成本文所述的半導體裝置的示例製程1500的流程圖。在一些實施例中，第15圖的一或多個製程區塊是使用一或多個半導體處理工具(例如一或多個半導體處理工具102到112)進行。另外地或替代地，第15圖的一或多個製程區塊可使用一或多個裝置1400的部件進行，如埠1410、處理器1420、記憶體1430、輸入部件1440、輸出部件1450及/或通訊部件1460。

如第15圖所示，製程1500可包含在半導體裝置的半導體基板上，沿垂直半導體基板的方向，形成複數個奈米結構層(區塊1510)。舉例來說，一或多個半導體處理工具102到112可用來在半導體裝置200的半導體基板205上，沿垂直半導體基板205的方向，形成複數個奈米結構層(例如層堆疊305)。在一些實施例中，複數個奈米結構層包含複數個犧牲層(例如第一層310)及複數個通道層(例如第二層315)交錯。

如第15圖進一步所示，製程1500可包含蝕刻複數個奈米結構層及半導體基板以形成複數個凸部區及複數個凸部區上的複數個層堆疊(區塊1520)。舉例來說，一或多個半導體處理工具102到112可用來蝕刻複數個奈米結構層及半導體基板205以形成複數個凸部區210及複數個凸部區210上的複數個層堆疊(例如層堆疊305的部分340)，如本文中所述。在一些實施例中，複數個層堆疊包含複數個犧牲層的對應部分及複數個通道區的對應部分。

如第15圖進一步所示，製程1500可包含在複數個層堆疊的相鄰的層堆疊之間形成STI區及STI區上的混合鰭狀結構(區塊1530)。舉例來說，一或多個半導體處理工具102到112可用來在複數個層堆疊的相鄰的層堆疊之間形成STI區215及STI區215上的混合鰭狀結構620，如本文中所述。

如第15圖進一步所示，製程1500可包含在複數個層堆疊及混合鰭狀結構上形成虛設閘極結構(區塊1540)。舉例來說，一或多個半導體處理工具102到112可用來在複數個層堆疊及混合鰭狀結構620上形成虛設閘極結構705，如本文中所述。

如第15圖進一步所示，製程1500可包含移除複數個奈米結構層的複數個部分以形成一或多個相鄰於虛設閘極結構的一或多個側邊的一或多個凹部(區塊1550)。舉例來說，一或多個半導體處理工具102到112可用來移除複數個奈米結構層的複數個部分以形成一或多個相鄰於虛設閘極結構的一或多個側邊的一或多個凹部(例如源極/汲極凹部805)，如本文中所述。

如第15圖進一步所示，製程1500可包含在一或多個凹部內形成一或多個源極/汲極區(區塊1560)。舉例來說，一或多個半導體處理工具102到112可用來在一或多個凹部內形成一或多個源極/汲極區225，如本文中所述。在一些實施例中，混合鰭狀結構620其中一者的頂面在半導體裝置200中位於大於源極/汲極區225其中一者的頂面的高度。

製程1500可包含額外的實施例，例如以下描述的或本文中他處所述製程有關的單一實施例或任何組合。

在第一實施例中，製程1500包含移除虛設閘極結構705的一部分、虛設閘極結構705的部份下層堆疊的一部分以及層堆疊的一部分下凸部區210的一部分已形成主動區隔離凹部935以及在主動區隔離凹部935形成主動區隔離結構940。

在第二實施例中，單獨或與第一實施例結合，移除虛設閘極結構705的部分、層堆疊的部分及凸部區210的部分包含進行第一蝕刻操作以移除虛設閘極結構705的部分及在第一蝕刻操作後進行第二蝕刻操作以移除層堆疊及凸部區210的部分。

在第三實施例中，單獨或與第一及第二實施例中一或多者結合，製程1500包含在第一蝕刻操作前進行第三蝕刻操作以以移除部分虛設閘極結構的部分上的硬光罩層905。

在第四實施例中，單獨或與第一到第三實施例中一或多者結合，混合鰭狀結構620的子集的高介電常數層610在第一蝕刻操作後裸露於主動區隔離凹部935中。

在第五實施例中，單獨或與第一到第四實施例中一或多者結合，混合鰭狀結構620的子集的低介電常數層(例如介電層610)在第二蝕刻操作後裸露於主動區隔離凹部935中。

在第六實施例中，單獨或與第一到第五實施例中一或多者結合，主動區隔離凹部935延伸到混合鰭狀結構620的底面下。

即使第15圖顯示製程1500的區塊，在一些實施例中，製程1500包含與第15圖中所繪示相比額外的區塊、更少區塊、或不同安排的區塊。另外或替代地，製程1500的兩或更多個區塊可平行進行。

第16圖是關於形成本文所述的半導體裝置的示例製程1600的流程圖。在一些實施例中，第16圖的一或多個製程區塊是使用一或多個半導體處理工具(例如一或多個半導體處理工具102到112)進行。另外地或替代地，第16圖的一或多個製程區塊可使用一或多個裝置1400的部件進行，如埠1410、處理器1420、記憶體1430、輸入部件1440、輸出部件1450及/或通訊部件1460。

如第16圖所示，製程1600可包含在半導體基板上，沿垂直半導體基板的方向，形成複數個奈米結構層(區塊1610)。舉例來說，一或多個半導體處理工具102到112可用來在半導體基板205上，沿垂直半導體基板205的方向，形成複數個奈米結構層(例如層堆疊305)，如本文中所述。在一些實施例中，複數個奈米結構層包含複數個犧牲層(例如第一層310)及複數個通道層(例如第二層315)交錯。

如第16圖進一步所示，製程1600可包含在複數個奈米結構上形成虛設閘極結構(區塊1620)。舉例來說，一或多個半導體處理工具102到112可用來在複數個奈米結構上形成虛設閘極結構705，如本文中所述。

如第16圖進一步所示，製程1600可包含移除複數個奈米結構的複數個部分以形成一或多個相鄰於虛設閘極結構的一或多個側邊的一或多個凹部(區塊1630)。舉例來說，一或多個半導體處理工具102到112可用來移除複數個奈米結構的複數個部分以形成一或多個相鄰於虛設閘極結構705的一或多個側邊的一或多個凹部(例如源極/汲極凹部805)，如本文中所述。

如第16圖進一步所示，製程1600可包含在一或多個凹部內形成一或多個源極/汲極區(區塊1640)。舉例來說，一或多個半導體處理工具102到112可用來在一或多個凹部內形成一或多個源極/汲極區225。

如第16圖進一步所示，製程1600可包含在形成一或多個源極/汲極區後，將虛設閘極結構及犧牲層於虛設閘極結構下的複數個部分以金屬閘極結構取代(區塊1650)。舉例來說，一或多個半導體處理工具102到112可用來在形成一或多個源極/汲極區225後，將虛設閘極結構705及犧牲層於虛設閘極結構705下的複數個部分以金屬閘極結構(例如閘極結構240)取代，如本文中所述。在一些實施例中，金屬閘極結構至少圍繞通道層的四邊。

如第16圖進一步所示，製程1600可包含為在將虛設閘極結構及犧牲層於虛設閘極結構下的複數個部分以金屬閘極結構取代之後形成主動區隔離凹部，移除金屬閘極結構的一部分、金屬閘極結構圍繞的複數個通道層的複數個部分、複數個通道層的複數個部份下，延伸到半導體基板上方的複數個凸部區以及複數個凸部區之間的淺溝隔離(STI)區(區塊1660)。舉例來說，一或多個半導體處理工具102到112可用來為在將虛設閘極結構及犧牲層於虛設閘極結構705下的複數個部分以金屬閘極結構取代之後形成主動區隔離凹部1145，移除金屬閘極結構的一部分、金屬閘極結構圍繞的複數個通道層的複數個部分、複數個通道層的複數個部份下，延伸到半導體基板205上方的複數個凸部區210以及複數個凸部區210之間的淺溝隔離(STI)區215，如本文中所述。

如第16圖進一步所示，製程1600可包含在主動區隔離凹部內形成主動區隔離結構(區塊1670)。舉例來說，一或多個半導體處理工具102到112可用來在主動區隔離凹部1145內形成主動區隔離結構1115，如本文中所述。

製程1600可包含額外的實施例，例如以下描述的或本文中他處所述製程有關的單一實施例或任何組合。

在第一實施例中，製程1600包含在移除部分金屬閘極結構以形成主動區隔離凹部前，移除部分金屬閘極結構以在金屬閘極結構中形成閘極隔離凹部於金屬閘極結構中，以及在移除部分金屬閘極結構以形成主動區隔離凹部1145前，形成閘極隔離結構1110於閘極隔離凹部中。

在第二實施例中，單獨或與第一實施例結合，移除部分金屬閘極結構、金屬閘極結構圍繞的部分通道層、複數個凸部區210及STI區215包含根據閘極隔離結構1110移除部分金屬閘極結構、金屬閘極結構圍繞的部分通道層、複數個凸部區210及STI區215。

在第三實施例中，單獨或與第一及第二實施例中一或多者結合，製程1600包含移除部分金屬閘極結構以形成主動區隔離凹部1145前，移除複數個金屬閘極結構的其他部分以形成複數個閘極隔離凹部於金屬閘極結構中，以及移除部分金屬閘極結構以形成主動區隔離凹部1145前，形成複數個閘極隔離結構1110於複數個閘極隔離凹部中。

在第四實施例中，單獨或與第一到第三實施例中一或多者結合，移除部分金屬閘極結構、金屬閘極結構圍繞的部分通道層、複數個凸部區210及STI區215包含從複數個閘極隔離結構1110之間移除部分金屬閘極結構、金屬閘極結構圍繞的部分通道層、複數個凸部區210及STI區215。

在第五實施例中，單獨或與第一到第四實施例中一或多者結合，形成主動區隔離結構包含形成介電襯墊1165於主動區隔離凹部1145中複數個閘極隔離結構1110的側壁上，以及以介電襯墊1165上的介電層1170填入主動區隔離凹部。

在第六實施例中，單獨或與第一到第五實施例中一或多者結合，形成複數個閘極隔離結構1110包含形成複數個閘極隔離結構1110使得複數個閘極隔離結構1110以第一方向延伸跨過金屬閘極，其中形成主動區隔離結構1115使得主動區隔離結構1115沿金屬閘極延伸的第二方向延伸。

即使第16圖顯示製程1600的區塊，在一些實施例中，製程1600包含與第16圖中所繪示相比額外的區塊、更少區塊、或不同安排的區塊。另外或替代地，製程1600的兩或更多個區塊可平行進行。

這樣一來，本文描述了CPODE製程，而在此CPODE製程中，調諧一或多個半導體裝置參數以減少蝕刻到形成在半導體裝置中的CPODE結構的反對側上的源極/汲極區的可能性，以減少半導體裝置中深度負載的可能性及/或減少閘極形變的可能性等等。因此，本文的CPODE製程能減少對源極/汲極區的磊晶傷害可能性、能減少源極/汲極之間的漏電流及/或能減少半導體裝置的電晶體閾值電壓偏移的可能性。減低的半導體裝置的電晶體閾值電壓偏移的可能性可提供電晶體更一致及/或更快的開關速度、更一致及/或更低的功耗及/或提升的半導體裝置效能等等。

如以上所詳述，本文所述的一些實施例提供方法。方法包含在半導體裝置的半導體基板上，沿垂直於半導體基板的方向形成複數個奈米結構層、其中奈米結構層包含複數個犧牲層，與複數個通道層交疊、蝕刻奈米結構層及半導體基板以形成複數個凸部區及位於凸部區的複數個層堆疊，其中層堆疊包含對應的犧牲層及通道層的複數個部分、在層堆積中相鄰的層堆積之間形成複數個淺溝隔離(STI)區以及位於淺溝隔離區上的複數個混合鰭狀結構、在層堆疊及混合鰭狀結構上形成虛設閘極結構、移除部分奈米結構層以形成相鄰於該虛設閘極結構的一或多個側邊的一或多個凹部以及在一或多個凹部中形成一或多個源極/汲極區，其中混合鰭狀結構其中一者的頂面在半導體裝置中位於大於一或多個源極/汲極區其中一者的高度。

在一些實施例中，為形成一主動區隔離凹部，移除虛設閘極結構的一部分、虛設閘極結構的部分下的層堆疊的其中一層堆疊的一部分以及層堆疊的部分下的凸部區其中一凸部區的部分以及在主動區隔離凹部中形成主動區隔離結構。在一些實施例中，移除虛設閘極結構的部分、層堆疊的部分及凸部區的部分包含進行第一蝕刻操作以移除虛設閘極結構的部分以及在該第一蝕刻操作後，進行第二蝕刻操作以移除層堆疊的部分及凸部區的部分。在一些實施例中，在進行第一蝕刻操作前，進行第三蝕刻操作以移除虛設閘極結構的部分上的硬遮罩層。在一些實施例中，混合鰭狀結構的子集的複數個高介電常數層在第一蝕刻操作之後在主動區隔離凹部中裸露。在一些實施例中，混合鰭狀結構的子集的複數個低介電常數層，在第二蝕刻操作之後在主動區隔離凹部中裸露。在一些實施例中，主動區隔離凹部延伸到混合鰭狀結構的複數個底面之下。

如以上所詳述，本文所述的一些實施例提供方法。方法包含在半導體基板上，沿垂直半導體基板的方向形成複數個奈米結構層，其中奈米結構層包含犧牲層，與複數個通道層交疊、在奈米結構層上形成虛設閘極結構、移除部分奈米結構層以形成相鄰於虛設閘極結構的一或多個側邊的一或多個凹部、在一或多個凹部中形成一或多個源極/汲極區、在形成一或多個源極/汲極區後，將虛設閘極結構及犧牲層於該虛設閘極結構下的部分以金屬閘極結構取代，其中金屬閘極結構環繞通道層的至少四個邊、將虛設閘極結構及犧牲層於虛設閘極結構下的部分以金屬閘極結構取代後，為形成主動區隔離凹部，移除金屬閘極結構的一部分、金屬閘極結構環繞的通道層的複數個部分、通道層的部分之下，延伸到半導體基板上方的複數個凸部區以及在凸部區之間的淺溝隔離結構以及在主動區隔離凹部中形成主動區隔離結構。

在一些實施例中，在移除金屬閘極結構的部分以形成主動區隔離凹部前，移除金屬閘極結構的另一部分，以在金屬閘極結構中形成閘極隔離凹部以及在移除金屬閘極結構的部分以形成主動區隔離凹部前，在該閘極隔離凹部中形成閘極隔離結構。在一些實施例中，移除金屬閘極結構的部分、金屬閘極結構環繞的通道層的部分、凸部區以及淺溝隔離結構包含根據該閘極隔離結構，移除金屬閘極結構的部分、金屬閘極結構環繞的通道層的部分、凸部區以及淺溝隔離結構。在一些實施例中，在移除金屬閘極結構的部分以形成主動區隔離凹部前，移除金屬閘極結構的複數個其他部份，以在金屬閘極結構中形成複數個閘極隔離凹部以及在移除金屬閘極結構的部分以形成主動區隔離凹部前，在閘極隔離凹部中形成複數個閘極隔離結構。在一些實施例中，移除金屬閘極結構的部分、金屬閘極結構環繞的通道層的部分、凸部區以及淺溝隔離結構包含自閘極隔離結構之間，移除金屬閘極結構的部分、金屬閘極結構環繞的通道層的部分、凸部區以及該淺溝隔離結構。在一些實施例中，在主動區隔離凹部中的主動區隔離結構的複數個側壁上形成介電襯墊以及以介電襯墊上的介電層填滿主動區隔離凹部。在一些實施例中，形成閘極隔離結構使得閘極隔離結構沿第一方向延伸跨越金屬閘極，其中形成主動區隔離結構包含形成主動區隔離結構，使得主動區隔離結構沿金屬閘極結構延伸的第二方向延伸。

如以上所詳述，本文所述的一些實施例提供半導體裝置。該半導體裝置包含一種半導體裝置，包含位於延伸到半導體基板上的第一凸部區上的複數個第一奈米結構通道，其中第一奈米結構通道沿垂直於該半導體基板的方向布置、位於延伸到半導體基板上的第二凸部區上的複數個第二奈米結構通道，其中第二奈米結構通道沿垂直於半導體基板的方向布置、圍繞每一個第一奈米結構通道的第一金屬閘極結構、圍繞每一個第二奈米結構通道的第二金屬閘極結構、位於第一金屬閘極結構及第二金屬閘極結構之間的閘極隔離結構以及位於閘極隔離結構及第二金屬閘極結構之間的主動區隔離結構。其中主動區隔離結構的介電襯墊直接包含於閘極隔離結構的側壁上，以及主動區隔離結構的底部包含延伸入半導體基板內的凸部區段以及位於凸部區段下的一或多個淺溝隔離區段。

在一些實施例中，半導體裝置包含相鄰於第一奈米結構通道的源極/汲極區以及混合鰭狀結構，其中混合鰭狀結構位於第一奈米結構通道及第二奈米結構通道之間，且混合鰭狀結構的頂面在半導體裝置中位於大於源極/汲極區的頂面的高度。在一些實施例中，第一金屬閘極結構直接接觸閘極隔離結構的另一側壁。在一些實施例中，半導體裝置包含位於主動區隔離結構及第二金屬閘極結構之間的另一閘極隔離結構。在一些實施例中，第二金屬閘極結構直接接觸另一閘極隔離結構的側壁。在一些實施例中，主動隔離結構的介電襯墊直接接觸另一閘極隔離結構的另一側壁。

如本文中的用法，根據脈絡，「滿足閾值」可指一個值大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值等等。

前文概述若干實施方式之特徵以使得熟習此項技術者可以更好地理解本揭露之各態樣。熟習此項技術者應理解，其可易於使用本揭露作為用於設計或修改用於實現本文中所引入之實施方式之相同目的及/或獲得相同優點之其他方法及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、取代及更改。