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TWI875398B - 切換電路以及時脈供給電路 - Google Patents

切換電路以及時脈供給電路 Download PDF

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TWI875398B
TWI875398B TW112150259A TW112150259A TWI875398B TW I875398 B TWI875398 B TW I875398B TW 112150259 A TW112150259 A TW 112150259A TW 112150259 A TW112150259 A TW 112150259A TW I875398 B TWI875398 B TW I875398B
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clock
circuit
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藍永吉
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新唐科技股份有限公司
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Abstract

一種切換電路，耦接一第一振盪電路以及一第二振盪電路。第一振盪電路根據一第一致能信號，產生一第一時脈信號。第二振盪電路根據一第二致能信號，產生一第二時脈信號。切換電路根據一選擇信號，將第一或第二時脈信號作為一輸出時脈。切換電路包括一第一D型正反器以及一第二D型正反器。第一D型正反器的重置端接收該第一致能信號。第二D型正反器的重置端接收該第二致能信號。

Description

切換電路以及時脈供給電路
本發明是關於一種切換電路，特別是關於一種用以切換時脈信號的切換電路。
隨著科技的進步，電子裝置的功能及種類愈來愈多。電子裝置內部具有許多數位電路。數位電路的驅動信號大多是時脈信號。時脈信號有時候需搭配不同的應用情境切換成不同的頻率。因此，電子裝置具有至少兩時脈源，用以產生至少兩不同頻率的時脈信號。然而，在切換時脈信號時，很容易在時脈信號上形成毛刺(glitch)，進而影響系統的穩定性。
本發明之一實施例提供一種切換電路，耦接一第一振盪電路以及一第二振盪電路。第一振盪電路根據一第一致能信號，產生一第一時脈信號。第二振盪電路根據一第二致能信號，產生一第二時脈信號。本發明之切換電路包括一偵測電路、一反相器、一第一判斷電路、一第一D型正反器、一第二判斷電路、一第二D型正反器以及一時脈閘控電路。偵測電路偵測一第三致能信號以及一第四致能信號，用以產生一偵測信號。反相器反相一選擇信號，用以產生一反相信號。當偵測信號為一特定位準時，第一判斷電路輸出反相信號。第一D型正反器接收反相信號，並根據第一時脈信號，將反相信號作為第三致能信號。當偵測信號為特定位準時，第二判斷電路輸出選擇信號。第二D型正反器接收選擇信號，並根據第二時脈信號，將選擇信號作為第四致能信號。時脈閘控電路根據第三及第四致能信號，將第一或第二時脈信號作為一輸出時脈。第一D型正反器具有一第一重置端。第一重置端接收第一致能信號。第二D型正反器具有一第二重置端。第二重置端接收第二致能信號。
本發明另提供一種時脈供給電路，根據一選擇信號，提供一輸出時脈，並包括一第一振盪電路、一第二振盪電路以及一切換電路。第一振盪電路根據一第一致能信號，產生一第一時脈信號。第二振盪電路根據一第二致能信號，產生一第二時脈信號。切換電路根據選擇信號，將第一或第二時脈信號作為輸出時脈，並包括一偵測電路、一反相器、一第一判斷電路、一第一D型正反器、一第二判斷電路、一第二型正反器以及一時脈閘控電路。偵測電路偵測一第三致能信號以及一第四致能信號，用以產生一偵測信號。反相器反相選擇信號，用以產生一第一反相信號。當偵測信號為一特定位準時，第一判斷電路輸出該第一反相信號。第一D型正反器接收第一反相信號，並根據第一時脈信號，將第一反相信號作為第三致能信號。當偵測信號為特定位準時，第二判斷電路輸出選擇信號。第二D型正反器接收選擇信號，並根據第二時脈信號，將選擇信號作為第四致能信號。時脈閘控電路根據第三及第四致能信號，將第一或第二時脈信號作為輸出時脈。第一D型正反器具有一第一重置端。第一重置端接收第一致能信號。第二D型正反器具有一第二重置端。第二重置端接收第二致能信號。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之時脈供給電路的示意圖。如圖所示，時脈供給電路100根據一選擇信號clk_sel，提供一輸出時脈clk_out予一負載(未顯示)。在本實施例中，時脈供給電路100包括振盪電路110、120以及一切換電路130。在一些實施例中，振盪電路(oscillator)110、120以及切換電路130整合於一系統單晶片(system on a chip；SOC)中。
振盪電路110根據一致能信號osc0_en，產生一時脈信號clk0。在一可能實施例中，當致能信號osc0_en被致能時，致能信號osc0_en為一特定位準，如一低位準。此時，振盪電路110產生時脈信號clk0。當致能信號osc0_en被禁能時，致能信號osc0_en不為特定位準。因此，振盪電路110停止產生時脈信號clk0。在一可能實施例中，當致能信號osc0_en被禁能時，致能信號osc0_en為一高位準。本發明並不限定振盪電路110的架構。任何可產生時脈信號的電路，均可作為振盪電路110。
振盪電路120根據一致能信號osc1_en，產生一時脈信號clk1。由於振盪電路120的特性相似於振盪電路110的特性，故不再贅述。在一可能實施例中，時脈信號clk1的頻率不同於時脈信號clk0的頻率。
切換電路130根據選擇信號clk_sel，將時脈信號clk0或clk1作為輸出時脈clk_out。舉例而言，當選擇信號clk_sel為一第一位準(如低位準)時，切換電路130將時脈信號clk0作為輸出時脈clk_out。當選擇信號clk_sel為一第二位準(如高位準)時，切換電路130將時脈信號clk1作為輸出時脈clk_out。
第2A圖為本發明之切換電路的示意圖。如圖所示，切換電路200A包括一偵測電路210、一反相器INV_1、判斷電路220A、220B、D型正反器DFF_1、DFF_2以及一時脈閘控(clock gate)電路230。
偵測電路210根據致能信號clk0_en以及clk1_en，用以產生一偵測信號SD。在本實施例中，當致能信號clk0_en以及clk1_en均為一第一特定位準(如一高位準)時，偵測電路210設定偵測信號SD為一第二特定位準(如一低位準)。當致能信號clk0_en以及clk1_en均為第二特定位準(如一低位準)時，偵測電路210設定偵測信號SD為第一特定位準(如一高位準)。本發明並不限定偵測電路210的架構。在一可能實施例中，偵測電路210係為一反或閘(NOR gate)211。反或閘211接收致能信號clk0_en以及clk1_en，並提供偵測信號SD。
反相器INV_1反相選擇信號clk_sel，用以產生一反相信號SI_1。
判斷電路220A根據偵測信號SD、反相信號SI_1及致能信號clk0_en，提供一輸出信號SO_5予D型正反器DFF_1。在一可能實施例中，當偵測信號SD為一第一特定位準(如一高位準)時，表示致能信號clk0_en及clk1_en均為一第二特定位準(如一低位準)。因此，判斷電路220A設定輸出信號SO_5等於反相信號SI_1。在另一可能實施例中，當偵測信號SD為一第二特定位準時，表示致能信號clk0_en及clk1_en之至少一者不為第二特定位準。因此，判斷電路220A根據反相信號SI_1，設定輸出信號SO_5等於致能信號clk0_en或是一低位準。
本發明並不限定判斷電路220A的架構。在一可能實施例中，判斷電路220A包括一及閘(AND gate)AD_3、一或閘(OR gate)OR_2以及一多工器(multiplexer)MX_1。及閘AD_3根據偵測信號SD及反相信號SI_1，產生一輸出信號SO_3。或閘OR_2根據輸出信號SO_3及一處理信號SP_1，產生一控制信號SC_1。
在一可能實施例中，處理信號SP_1相同於選擇信號clk_sel。因此，或閘OR_2的一輸入端可能直接耦接反相器INV_1的輸入端。多工器MX_1根據控制信號SC_1，設定輸出信號SO_5等於致能信號clk0_en或是輸出信號SO_3。在一些實施例中，判斷電路220A更包括一反相器INV_4。反相器INV_4反相反相信號SI_1，用以產生處理信號SP_1。
D型正反器DFF_1接收輸出信號SO_5，並根據時脈信號clk0，提供致能信號clk0_en。在一可能實施例中，D型正反器DFF_1將反相信號SI_1作為致能信號clk0_en。在本實施例中，D型正反器DFF_1的輸入端D接收輸出信號SO_5。D型正反器DFF_1的時脈端接收時脈信號clk0。D型正反器DFF_1的輸出端Q提供致能信號clk0_en。D型正反器DFF_1的重置端R接收致能信號osc0_en。在一可能實施例中，當致能信號osc0_en為一低位準(或稱第二特定位準)，D型正反器DFF_1設定致能信號clk0_en為一低位準。
判斷電路220B根據偵測信號SD、選擇信號clk_sel及致能信號clk1_en，提供一輸出信號SO_6予D型正反器DFF_2。在一可能實施例中，當偵測信號SD為一第一特定位準時，表示致能信號clk0_en及clk1_en均為一第二特定位準。因此，判斷電路220B設定輸出信號SO_6等於選擇信號clk_sel。在另一可能實施例中，當偵測信號SD為一第二特定位準時，表示致能信號clk0_en及clk1_en之至少一者不為第二特定位準。因此，判斷電路220B根據選擇信號clk_sel，設定輸出信號SO_6等於一低位準或是致能信號clk1_en。
本發明並不限定判斷電路220B的架構。在一可能實施例中，判斷電路220B包括一及閘AD_4、一或閘OR_3以及一多工器MX_2。及閘AD_4根據偵測信號SD及選擇信號clk_sel，產生一輸出信號SO_4。或閘OR_3根據輸出信號SO_4及一處理信號SP_2，產生一控制信號SC_2。
在一可能實施例中，處理信號SP_2相同於反相信號SI_1。因此，或閘OR_3的一輸入端可能直接耦接反相器INV_1的輸出端。多工器MX_2根據控制信號SC_2，設定輸出信號SO_6等於致能信號clk1_en或是輸出信號SO_4。在一些實施例中，判斷電路220B更包括一反相器INV_5。反相器INV_5反相選擇信號clk_sel，用以產生處理信號SP_2。
D型正反器DFF_2接收輸出信號SO_6，並根據時脈信號clk1，提供致能信號clk1_en。在一可能實施例中，D型正反器DFF_2將選擇信號clk_sel作為致能信號clk1_en。在本實施例中，D型正反器DFF_2的輸入端D接收輸出信號SO_6。D型正反器DFF_2的時脈端接收時脈信號clk1。D型正反器DFF_2的輸出端Q提供致能信號clk1_en。D型正反器DFF_2的重置端R接收致能信號osc1_en。在一可能實施例中，當致能信號osc1_en為一低位準，D型正反器DFF_2設定致能信號clk1_en為一低位準。
時脈閘控電路230根據致能信號clk0_en及clk1_en，將時脈信號clk0或clk1作為輸出時脈clk_out。舉例而言，當致能信號clk0_en為一第一特定位準時，表示致能信號clk0_en被致能。因此，時脈閘控電路230將時脈信號clk0作為輸出時脈clk_out。當致能信號clk1_en為一第一特定位準時，表示致能信號clk1_en被致能。因此，時脈閘控電路230將時脈信號clk1作為輸出時脈clk_out。本發明並不限定時脈閘控電路230的架構。在一可能實施例中，時脈閘控電路230包括及閘AD_1、AD_2及一或閘OR_1。
及閘AD_1根據致能信號clk0_en，決定是否將時脈信號clk0作為一輸出信號SO_1。舉例而言，當致能信號clk0_en為一高位準(或稱一第一特定位準)時，及閘AD_1將時脈信號clk0作為輸出信號SO_1。當致能信號clk0_en為一低位準(或稱第二特定位準)時，及閘AD_1停止將時脈信號clk0作為輸出信號SO_1。此時，及閘AD_1可能設定輸出信號SO_1為一低位準。
及閘AD_2根據致能信號clk1_en，決定是否將時脈信號clk1作為一輸出信號SO_2。由於及閘AD_2的動作相似於及閘AD_1的動作，故不再贄述。或閘OR_1根據輸出信號SO_1及SO_2，產生輸出時脈clk_out。舉例而言，當及閘AD_1將時脈信號clk0作為輸出信號SO_1時，或閘OR_1將時脈信號clk0作為輸出時脈clk_out。當及閘AD_2將時脈信號clk1作為輸出信號SO_2時，或閘OR_1將時脈信號clk1作為輸出時脈clk_out。
在本實施例中，藉由偵測電路210偵測致能信號clk0_en及clk1_en，使得判斷電路220A及220B在一特定條件下(如致能信號clk0_en及clk1_en均為低位準)，要求時脈閘控電路230切換輸出時脈clk_out，便可避免輸出時脈clk_out發生毛刺(glitch)。
第2B圖為本發明之切換電路的另一示意圖。第2B圖相似第2A圖，不同之處在於，第2B圖的切換電路200B更包括一同步電路240。同步電路240用以補償不同時域(clock domain)的信號之間的不同步引起的亞穩態(meta stable)狀態。
舉例而言，當選擇信號clk_sel的時域不同於時脈信號clk0及clk1的時域時，選擇信號clk_sel的位準變化時間點可能剛好非常接近時脈信號clk0或clk1的上升邊緣或是下降邊緣。因而導致輸出時脈clk_out處於亞穩態狀態，使得後端接收輸出時脈clk_out的電路動作異常。
然而，藉由同步電路240，便可避免選擇信號clk_sel發生轉態時，時脈閘控電路230立刻將時脈信號clk0或clk1作為輸出時脈clk_out。在一可能實施例中，同步電路240等待一段時間後，再要求時脈閘控電路230將時脈信號clk0或clk1作為輸出時脈clk_out。
在本實施例中，同步電路240包括反相器INV_2、INV_3、D型正反器DFF_3及DFF_4。反相器INV_2反相時脈信號clk0，用以產生一反相信號SI_2。反相器INV_3反相時脈信號clk1，用以產生一反相信號SI_3。
D型正反器DFF_3耦接於D型正反器DFF_1與時脈閘控電路230之間，並根據反相信號SI_2，將致能信號clk0_en作為一延遲信號clk0_en_d。在本實施例中，D型正反器DFF_3的輸入端D接收到致能信號clk0_en。D型正反器DFF_3的時脈端接收反相信號SI_2。D型正反器DFF_3的輸出端Q提供延遲信號clk0_en_d。D型正反器DFF_3的重置端R接收致能信號osc0_en。在一可能實施例中，當致能信號osc0_en為一低位準，D型正反器DFF_3設定延遲信號clk0_en_d為一低位準。
D型正反器DFF_4耦接於D型正反器DFF_2與時脈閘控電路230之間，並根據反相信號SI_3，將致能信號clk1_en作為一延遲信號clk1_en_d。在本實施例中，D型正反器DFF_4的輸入端D接收到致能信號clk1_en。D型正反器DFF_4的時脈端接收反相信號SI_3。D型正反器DFF_4的輸出端Q提供延遲信號clk1_en_d。D型正反器DFF_4的重置端R接收致能信號osc1_en。在一可能實施例中，當致能信號osc1_en為一低位準，D型正反器DFF_4設定延遲信號clk1_en_d為一低位準。
在本實施例中，時脈閘控制電路230的及閘AD_1接收延遲信號clk0_en_d，並根據延遲信號clk0_en_d，決定是否將時脈信號clk0作為輸出信號SO_1。舉例而言，當延遲信號clk0_en_d為一第一特定位準(如高位準)時，及閘AD_1將時脈信號clk0作為輸出信號SO_1。當延遲信號clk0_en_d為一第二特定位準(如一低位準)時，及閘AD_1停止將時脈信號clk0作為輸出信號SO_1。此時，及閘AD_1可能設定輸出信號SO_1為第二特定位準。
時脈閘控制電路230的及閘AD_2接收延遲信號clk1_en_d，並根據延遲信號clk1_en_d，決定是否將時脈信號clk1作為輸出信號SO_2。舉例而言，當延遲信號clk1_en_d為一第一特定位準時，及閘AD_2將時脈信號clk1作為輸出信號SO_2。當延遲信號clk1_en_d為一第二特定位準時，及閘AD_2停止將時脈信號clk1作為輸出信號SO_2。此時，及閘AD_2可能設定輸出信號SO_2為第二特定位準。
在本實施例中，偵測電路210偵測延遲信號clk0_en_d以及clk1_en_d，用以產生偵測信號SD。在此例中，當延遲信號clk0_en_d以及clk1_en_d均為一第一特定位準(如一高位準)時，偵測電路210設定偵測信號SD為一第二特定位準(如一低位準)。當延遲信號clk0_en_d以及clk1_en_d均為第二特定位準(如一低位準)時，偵測電路210設定偵測信號SD為第一特定位準(如一高位準)。
第3圖為本發明之切換電路200B的時序控制示意圖。在時間點300前，未發生一特定事件。因此，一重置信號rstn為一高位準。此時，選擇信號clk_sel為一高位準，表示切換電路200B提供的輸出時脈clk_out需等於時脈信號clk1。
在時間點300前，致能信號osc0_en為一低位準，且致能信號osc1_en為一高位準。因此，振盪電路110停止產生時脈信號clk0，且振盪電路120產生時脈信號clk1。在此例中，由於振盪電路110不需持續產生時脈信號clk0，故可節省功耗。
另外，由於致能信號clk0_en為一低位準，故延遲信號clk0_en_d也為一低位準。因此，時脈閘控電路230的及閘AD_1不輸出時脈信號clk0。此時，由於致能信號clk1_en為一高位準，故延遲信號clk1_en_d也為一高位準。因此，時脈閘控電路230的及閘AD_2輸出時脈信號clk1。或閘OR_1將時脈信號clk1作為輸出時脈clk_out。
在時間點300，發生一特定事件。因此，重置信號rstn被致能，由一高位準變化至一低位準，再回到高位準。當重置信號rstn被致能時，選擇信號clk_sel被重置成一第一預設位準，如一低位準。此時，致能信號osc0_en被重置成一第一預設位準，如一高位準，並且致能信號osc1_en被重置成一第二預設位準，如一低位準。在一些實施例中，致能信號osc1_en會在時脈信號clk1的下降邊緣310後，才回到第二預設位準。
由於致能信號osc0_en為高位準，故振盪電路110產生時脈信號clk0。致能信號osc1_en為低位準，故振盪電路120不產生時脈信號clk1。此時，由於致能信號osc1_en為低位準，故D型正反器DFF_2及DFF_4致能信號clk1_en及延遲信號clk1_en_d，使得致能信號clk1_en及延遲信號clk1_en_d為低位準。
為了避免產生毛刺，致能信號clk0_en延遲一段時間後，再由一低位準變化至一高位準。接著，為了避免產生亞穩態，在致能信號clk0_en由一低位準變化至一高位準的一段時間後，延遲信號clk0_en_d也由一低位準變化至一高位準。由於延遲信號clk0_en_d為一高位準，故時脈閘控電路230的及閘AD_1輸出時脈信號clk0，且時脈閘控電路230的或閘OR_1將時脈信號clk0作為輸出時脈clk_out。
在本實施例中，由於致能信號clk0_en為一低位準，故在時脈信號clk0的半個週期後，延遲信號clk0_en_d為一低位準，故時脈閘控電路230的及閘AD_1不輸出時脈信號clk0。此時，由於延遲信號clk1_en_d為一高位準，故時脈閘控電路230的及閘AD_2輸出時脈信號clk1。由於致能信號osc1_en為一高位準，故振盪電路120產生時脈信號clk1，且時脈閘控電路230的或閘OR_1將時脈信號clk1作為輸出時脈clk_out。在時間點300前，由於致能信號osc0_en為一低位準，故振盪電路110暫停產生時脈信號clk0。
第4圖為本發明之切換電路的另一示意圖。第4圖相似於第2B圖，不同之處在於，第4圖的切換電路400更包括邏輯閘250A及250B。在其它實施例中，第4圖的邏輯閘250A及250B可應用至第2A圖。
邏輯閘250A根據致能信號osc0_en以及一上電復位(power-on reset)信號SPOR，提供一重置信號SR_1予D型正反器DFF_1及DFF_3的重置端R。在一可能實施例中，當上電復位信號SPOR不為一特定位準(如一高位準)時，邏輯閘250A將上電復位信號SPOR作為重置信號SR_1。
邏輯閘250B根據致能信號osc1_en以及上電復位信號SPOR，提供一重置信號SR_2予D型正反器DFF_2及DFF_4的重置端R。在一可能實施例中，當上電復位信號SPOR不為一特定位準(如一高位準)時，邏輯閘250B將上電復位信號SPOR作為重置信號SR_2。
在本實施例中，上電復位信號SPOR用以在切換電路400開始動作前，重置D型正反器DFF_1～DFF_4，用以將致能信號clk0_en、clk1_en、延遲信號clk0_en_d及clk1_en_d設定為一低位準。本發明並不限定邏輯閘250A及250B的種類。在本實施例中，邏輯閘250A及250B均為及閘。
當上電復位信號SPOR被致能成一低位準時，重置信號SR_1及SR_2均為低位準。由於重置信號SR_1為低位準，故D型正反器DFF_1設定致能信號clk0_en為低位準，且D型正反器DFF_3設定延遲信號clk0_en_d為低位準。另外，由於重置信號SR_2為低位準，故D型正反器DFF_2設定致能信號clk1_en為低位準，且D型正反器DFF_4設定延遲信號clk1_en_d為低位準。此時，延遲信號clk0_en_d及clk1_en_d均為低位準，故偵測信號SD為一高位準。因此，判斷電路220A將反相信號SI_1提供予D型正反器DFF_1且判斷電路220B將選擇信號clk_sel提供予D型正反器DFF_2。
當選擇信號clk_sel為一低位準時，D型正反器DFF_1設定致能信號clk0_en為一高位準。當時脈信號clk0的位準由一高位準變化至一低位準時，D型正反器DFF_3設定延遲信號clk0_en_d為一高位準。因此，及閘AD_1將時脈信號clk0作為輸出信號SO_1。此時，D型正反器DFF_2設定致能信號clk1_en為一低位準。當時脈信號clk1的位準由一高位準變化至一低位準時，D型正反器DFF_4設定延遲信號clk1_en_d為一低位準。因此，及閘AD_2不將時脈信號clk1作為輸出信號SO_2。因此，或閘OR_1將時脈信號clk0作為輸出時脈clk_out。
當選擇信號clk_sel為一高位準時，D型正反器DFF_2設定致能信號clk1_en為一高位準。當時脈信號clk1的位準由一高位準變化至一低位準時，D型正反器DFF_4設定延遲信號clk1_en_d為一高位準。因此，及閘AD_2將時脈信號clk1作為輸出信號SO_2。此時，D型正反器DFF_1設定致能信號clk0_en為一低位準。當時脈信號clk0的位準由一高位準變化至一低位準時，D型正反器DFF_3設定延遲信號clk1_en_d為一低位準。因此，及閘AD_1不將時脈信號clk0作為輸出信號SO_1。因此，或閘OR_1將時脈信號clk1作為輸出時脈clk_out。
必須瞭解的是，當一個元件被提及與另一元件「耦接」時，係可直接耦接或連接至其它元件，或具有其它元件介於其中。反之，若一元件「連接」至其它元件時，將不具有其它元件介於其中。另外，致能(enable)應意指改變一布林(Boolean)信號的狀態。布林信號可經致能為高或具有一較高電壓，且布林信號可在電路設計者自由決定下致能為低或具有一較低電壓。同樣地，禁能(disable)應表示將布林信號之狀態改變為與經致能狀態相對的一電壓位準。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:時脈供給電路 110、120:振盪電路 130、200A、200B:切換電路 clk_sel:選擇信號 clk_out、SO_1~SO_6:輸出時脈 osc0_en、osc1_en、clk0_en、clk1_en:致能信號 clk0、clk1:時脈信號 210:偵測電路 INV_1~INV_5:反相器 220A、220B:判斷電路 DFF_1~DFF_4:D型正反器 230:時脈閘控電路 240:同步電路 211:反或閘 SD:偵測信號 SI_1~SI_3:反相信號 SP_1、SP_2:處理信號 AD_1~AD_4:及閘 OR_1~ OR_3:或閘 MX_1、MX_2:多工器 SC_1、SC_2:控制信號 clk0_en_d、clk1_en_d:延遲信號 300:時間點 310:下降邊緣 400:切換電路 250A、250B:邏輯閘 SPOR:上電復位信號 SR_1、SR_2:重置信號
第1圖為本發明之時脈供給電路的示意圖。 第2A圖為本發明之切換電路的示意圖。 第2B圖為本發明之切換電路的另一示意圖。 第3圖為本發明之切換電路的時序控制示意圖。 第4圖為本發明之切換電路的另一示意圖。
200B:切換電路
210:偵測電路
211:反或閘
220A、220B:判斷電路
230:時脈閘控電路
240:同步電路
INV_1~INV_5:反相器
DFF_1~DFF_4:D型正反器
SD:偵測信號
SI_1~SI_3:反相信號
SP_1、SP_2:處理信號
AD_1~AD_4:及閘
OR_1~OR_3:或閘
MX_1、MX_2:多工器
SC_1、SC_2:控制信號
clk_sel:選擇信號
clk_out、SO_1~SO_6:輸出時脈
osc0_en、osc1_en、clk0_en、clk1_en:致能信號
clk0、clk1:時脈信號
clk0_en_d、clk1_en_d:延遲信號

Claims (10)

  1. 一種切換電路，耦接一第一振盪電路以及一第二振盪電路，該第一振盪電路根據一第一致能信號，產生一第一時脈信號，該第二振盪電路根據一第二致能信號，產生一第二時脈信號，該切換電路包括： 一偵測電路，偵測一第三致能信號以及一第四致能信號，用以產生一偵測信號； 一第一反相器，反相一選擇信號，用以產生一第一反相信號； 一第一判斷電路，當該偵測信號為一特定位準時，輸出該第一反相信號； 一第一D型正反器，接收該第一反相信號，並根據該第一時脈信號，將該第一反相信號作為該第三致能信號； 一第二判斷電路，當該偵測信號為該特定位準時，輸出該選擇信號； 一第二D型正反器，接收該選擇信號，並根據該第二時脈信號，將該選擇信號作為該第四致能信號；以及 一時脈閘控電路，根據該第三及第四致能信號，將該第一或第二時脈信號作為一輸出時脈， 其中該第一D型正反器具有一第一重置端，該第一重置端接收該第一致能信號，該第二D型正反器具有一第二重置端，該第二重置端接收該第二致能信號。
  2. 如請求項1之切換電路，更包括： 一第二反相器，反相該第一時脈信號，用以產生一第二反相信號； 一第三D型正反器，耦接於該第一D型正反器與該時脈閘控電路之間，並根據該第二反相信號，將該第三致能信號作為一第一延遲信號； 一第三反相器，反相該第二時脈信號，用以產生一第三反相信號； 一第四D型正反器，耦接於該第二D型正反器與該時脈閘控電路之間，並根據該第三反相信號，將該第四致能信號作為一第二延遲信號。
  3. 如請求項2之切換電路，其中該第三D型正反器具有一第三重置端，該第三重置端接收該第一致能信號，該第四D型正反器具有一第四重置端，該第四重置端接收該第二致能信號。
  4. 如請求項2之切換電路，其中該時脈閘控電路包括： 一第一及閘，根據該第一延遲信號，決定是否將該第一時脈信號作為一第一輸出信號； 一第二及閘，根據該第二延遲信號，決定是否將該第二時脈信號作為一第二輸出信號；以及 一第一或閘，根據該第一及第二輸出信號，產生該輸出時脈。
  5. 如請求項1之切換電路，其中該偵測電路包括： 一反或閘，根據該第三及第四致能信號，產生該偵測信號。
  6. 如請求項5之切換電路，其中該第一判斷電路包括： 一第三及閘，根據該偵測信號及該第一反相信號，產生一第三輸出信號； 一第二或閘，根據該第三輸出信號及一第一處理信號，產生一第一控制信號；以及 一第一多工器，根據該第一控制信號，提供該第三致能信號或是該第三輸出信號予該第一D型正反器， 其中該第一處理信號相同於該選擇信號。
  7. 一種時脈供給電路，根據一選擇信號，提供一輸出時脈，並包括： 一第一振盪電路，根據一第一致能信號，產生一第一時脈信號； 一第二振盪電路，根據一第二致能信號，產生一第二時脈信號；以及 一切換電路，根據該選擇信號，將該第一或第二時脈信號作為該輸出時脈，並包括： 一偵測電路，偵測一第三致能信號以及一第四致能信號，用以產生一偵測信號； 一反相器，反相該選擇信號，用以產生一第一反相信號； 一第一判斷電路，當該偵測信號為一特定位準時，輸出該第一反相信號； 一第一D型正反器，接收該第一反相信號，並根據該第一時脈信號，將該第一反相信號作為該第三致能信號； 一第二判斷電路，當該偵測信號為該特定位準時，輸出該選擇信號； 一第二D型正反器，接收該選擇信號，並根據該第二時脈信號，將該選擇信號作為該第四致能信號；以及 一時脈閘控電路，根據該第三及第四致能信號，將該第一或第二時脈信號作為該輸出時脈， 其中該第一D型正反器具有一第一重置端，該第一重置端接收該第一致能信號，該第二D型正反器具有一第二重置端，該第二重置端接收該第二致能信號。
  8. 如請求項7之時脈供給電路，其中： 當該第一致能信號為該特定位準時，該第一振盪電路產生該第一時脈信號，當該第一致能信號不為該特定位準時，該第一振盪電路停止產生該第一時脈信號。
  9. 如請求項7之時脈供給電路，更包括： 一第一邏輯閘，根據該第一致能信號以及一上電復位信號，提供一第一重置信號予該第一重置端； 一第二邏輯閘，根據該第二致能信號以及該上電復位信號，提供一第二重置信號予該第二重置端。
  10. 如請求項9之時脈供給電路，其中當該上電復位信號不為該特定位準時，該第一邏輯閘將該上電復位信號作為該第一重置信號，並且該第二邏輯閘將該上電復位信號作為該第二重置信號。
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