TWI875101B

TWI875101B - 用於寬帶隙功率器件的高速動態阻抗數位ｃｍｏｓ柵極驅動器

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Publication number: TWI875101B
Application number: TW112128086A
Authority: TW
Inventors: 悉達多杜塔
Original assignee: 加拿大商芯凱科技國際控股有限合夥公司
Priority date: 2022-07-27
Filing date: 2023-07-27
Publication date: 2025-03-01
Also published as: US20240039534A1; US12028064B2; WO2024025975A1; TW202423056A; TW202522895A; US20240356547A1

Abstract

所揭示之一個態樣以一種裝置為特徵，該裝置包括：一輸入緩衝器，其經組態以接收一輸入電壓脈衝作為一輸入，且回應於該輸入電壓脈衝之一前緣而在該輸入緩衝器之一第一輸出處輸出一邏輯高壓脈衝及在該輸入緩衝器之一第二輸出處輸出一邏輯低壓脈衝；L個主動上拉器件之一陣列，其電耦合於一正供電軌與一輸出節點之間，各主動上拉器件由如由一系列N個第一L位元二進制字之一對應位元調變之該邏輯高壓脈衝驅動；及L個主動下拉器件之一陣列，其電耦合於一負供電軌與該輸出節點之間，各主動下拉器件由如由一系列M個第二L位元二進制字之一對應位元調變之該邏輯低壓脈衝驅動。

Description

用於寬帶隙功率器件的高速動態阻抗數位CMOS　柵極驅動器

所揭示之技術大體上係關於電子電路，且更特定言之，一些實施例係關於用於功率器件之數位柵極驅動器。

一般而言，所揭示之一個態樣以一種裝置為特徵，該裝置包括：一輸入緩衝器，其經組態以接收一輸入電壓脈衝作為一輸入，且回應於該輸入電壓脈衝之一前緣而在該輸入緩衝器之一第一輸出處輸出一邏輯高壓脈衝及在該輸入緩衝器之一第二輸出處輸出一邏輯低壓脈衝；L個主動上拉器件之一陣列，其電耦合於一正供電軌與一輸出節點之間，各主動上拉器件由如由一系列N個第一L位元二進制字之一對應位元調變之該邏輯高壓脈衝驅動；及L個主動下拉器件之一陣列，其電耦合於一負供電軌與該輸出節點之間，各主動下拉器件由如由一系列M個第二L位元二進位字之一對應位元調變之該邏輯低壓脈衝驅動。

該裝置之實施例可包含以下特徵之一或多者。在一些實施例中，各第一L位元二進制字之一持續時間相同於各第二L位元二進制字之一持續時間。在一些實施例中，各主動上拉器件包括：一低壓主動上拉器件，其電耦合至該正供電軌；及一高壓主動上拉器件，其電耦合於該低壓上拉器件與該輸出節點之間。在一些實施例中，該低壓主動上拉器件由該第一L位元二進制字之一各自位元驅動；且該高壓主動上拉器件經偏壓在低於該正供電軌之一電壓之一預定偏壓電壓下。

在一些實施例中，該低壓上拉器件係一第一PMOS電晶體；且該高壓拉器件(pull- device)係一第二PMOS電晶體。在一些實施例中，該第一PMOS電晶體之一源極電耦合至該正供電軌；該第一PMOS電晶體之一汲極電耦合至該第二PMOS電晶體之一源極；且該第二PMOS電晶體之一汲極電耦合至該輸出節點。在一些實施例中，該第一PMOS電晶體之一柵極由該第一L位元二進制字之一各自位元驅動；且該第二PMOS電晶體之一柵極經偏壓在低於該正供電軌之該電壓之該預定偏壓電壓下。

一些實施例包括各由該等第一L位元二進制字之各者之一各自位元控制之L個開關之一陣列；其中一位元之一第一邏輯狀態引起該各自開關將該各自主動上拉器件之一輸入耦合至該正供電軌；且其中一位元之一第二邏輯狀態引起該各自開關將該各自主動上拉器件之該輸入耦合至該輸入緩衝器之該第一輸出。一些實施例包括L個緩衝器，其中各緩衝器電耦合於一各自開關與一各自主動上拉器件之間。

在一些實施例中，各主動上拉器件包括：一低壓主動下拉器件，其電耦合至該負供電軌電；及一高壓主動下拉器件，其電耦合於該低壓下拉器件與該輸出節點之間。在一些實施例中，該低壓主動下拉器件由各第二L位元二進制字之一各自位元驅動；且該高壓主動下拉器件經偏壓在高於該負供電軌之一電壓之一預定偏壓電壓下。

在一些實施例中，該低壓下拉器件係一第一NMOS電晶體；且該高壓下拉器件係一第二NMOS電晶體。在一些實施例中，該第一NMOS電晶體之一源極電耦合至該負供電軌；該第一NMOS電晶體之一汲極電耦合至該第二NMOS電晶體之一源極；且該第二NMOS電晶體之一汲極電耦合至該輸出節點。在一些實施例中，該第一NMOS電晶體之一柵極由該第二L位元二進制字之一各自位元驅動；且該第二NMOS電晶體之一柵極經偏壓在高於該負供電軌之該電壓之該預定偏壓電壓下。

一些實施例包括各由各第二L位元二進制字之一各自位元控制之L個開關之一陣列；其中一位元之一第一邏輯狀態引起該各自開關將該各自主動下拉器件之一輸入耦合至該負供電軌；且其中一位元之一第二邏輯狀態引起該各自開關將該各自主動下拉器件之該輸入耦合至該輸入緩衝器之該第二輸出。一些實施例包括L個緩衝器，其中各緩衝器電耦合於一各自開關與一各自主動下拉器件之間。

一些實施例包括具有該裝置之一積體電路。一些實施例包括由該輸出節點驅動之一外部電晶體。在一些實施例中，該外部電晶體係一場效應電晶體。

近年來，功率電子行業對高頻、高溫、高功率密度應用(例如，在包含汽車、可再生能源、智慧電網及資料中心之應用領域)之需求不斷增長。在此等應用中，使用寬帶隙材料(諸如GaN及SiC)實現之電晶體已成為CMOS器件之後繼者之關鍵致能因素。然而，在驅動GaN功率電晶體之柵極方面存在許多設計挑戰，包含對操作柵極電壓之嚴格限制、歸因於大電壓及電流轉換率之EMI及可靠性問題及需要高頻時序控制。目前，存在用於驅動GaN器件之一些主要方法。

一種當前方法採用外部阻尼電阻器。圖1係使用具有外部阻尼電阻器之一標準CMOS驅動器驅動一外部場效應電晶體(FET)之一當前方法之一電路方塊圖。參考圖1，電路包含透過一上拉電阻器RP及一下拉電阻器RN驅動一外部FET之一CMOS晶片102。CMOS晶片102包含驅動連接至上拉電阻器RP之一上拉電晶體P及連接至下拉電阻器RN之一下拉電晶體N之一預驅動器+控制(CNTL)邏輯104。連接電阻器RP及RN以驅動可實施為一GaN功率電晶體之外部FET之一柵極。

此方法存在許多缺點。其需要用於阻尼之外部電阻，根據( )，其中L係電感且C係當驅動外部FET柵極時由驅動器遭遇之電容。外部電阻器RP及RN之值必須基於實際L及C值選擇，包含寄生電感。外部FET柵極之上拉及下拉可需要電阻器RP及RN之不同值，其取決於柵極驅動器及外部FET組合之實體配置。電阻器RP及RN減慢上升/下降時間以防止充分利用外部FET之開關速度。效率低於無阻尼轉變時之效率。此方法難以產生一窄脈衝(~1 ns)用於諸如LiDAR或飛行時間(ToF)量測之應用。

當整合多個驅動器時，此等缺點成倍增加。圖2係使用具有外部阻尼電阻器之多個標準CMOS驅動器驅動一外部FET陣列之一當前方法之一電路方塊圖。參考圖2，電路包含一CMOS晶片202及包含FET1及FET2直到FETN之N個外部FET。参考圖2，針對各外部FET複製圖1之電晶體及電阻器。一第一組上拉及下拉電晶體P1及N1分別驅動上拉及下拉電阻器RP1及RN1 (其等驅動一第一外部FET1)。一第二組上拉及下拉電晶體P2及N2分別驅動上拉及下拉電阻器RP2及RN2 (其等驅動一第二外部FET2)。一第n組上拉及下拉電晶體PN及NN分別驅動上拉及下拉電阻器RPN及RNN (其等驅動一第N外部FETN)。此複製需要電阻計數呈一指數增長，因為各柵極驅動器需要一對外部電阻，因此驅動N個外部FET之一陣列需要2N個個別調諧之外部電阻器。歸因於此高電阻器計數，難以整合多個驅動器。此外，歸因於許多外部組件，更大PCB佔用面積增加寄生電感。

另一當前方法採用斜率控制。圖3係使用具有斜率控制之一標準CMOS驅動器驅動一外部FET之一當前方法之一電路方塊圖。參考圖3，電路包含一CMOS晶片302及一外部FET。CMOS晶片302包含驅動一上拉電晶體P及一下拉電晶體N之一預驅動器+斜率控制電路304，其驅動外部FET之一柵極。外部FET可實施為一GaN功率電晶體。此處，驅動外部FET柵極之CMOS晶片302之輸出係電流而非電壓。預驅動器+斜率控制電路304透過一電容器CSLOPE監視CMOS晶片302之輸出信號。

此方法亦存在許多缺點。其通常需要具有感測電流之一控制回路用於可靠操作。此回饋控制回路限制轉變速度及脈衝寬度，且增加電路之複雜性。其需要外部電容器調整不同應用狀況，且亦可能需要外部電阻器來控制電路之動態行為。

所揭示之技術之實施例可採用一分段驅動器架構，其具有平行之一二進制加權驅動器陣列以實現動態輸出驅動器阻抗。輸出脈衝可分為多個相位，其中在相位之各者中獨立設定柵極驅動器輸出阻抗。在一些例項中，可在不需要一外部或內部時脈之情況下實現輸出相位控制。

柵極驅動器輸出波形包含一正相位及一負相位。在正相位期間，柵極驅動器之輸出係一邏輯高。在負相位期間，柵極驅動器之輸出係一邏輯低。所描述之實施例將邏輯高及邏輯低脈衝持續時間分別細分為多個相位N及M。相位N及M之數目可彼此獨立。

在諸如LiDAR或飛行時間之應用中，產生快速(例如ns)脈衝以驅動外部器件之問題之一者係需要將一窄輸入脈衝提供至柵極驅動器件。本發明允許在輸出驅動器波形之邏輯高及邏輯低部分期間，數位地選擇待接通之N及M相位之相位數。此技術可使用一慢得多的輸入信號產生預設持續時間之一窄脈衝。例如，使用者可使用一50 ns寬脈衝將一10 MHz時脈提供至柵極驅動器輸入以在其輸出處每100 ns產生一1 ns脈衝而不必在一習知柵極驅動器之情況中每100 ns提供一1 ns寬脈衝。

圖4繪示根據所揭示技術之一些實施例之一分段驅動器400。驅動器400可實施為一積體電路。参考圖4，驅動器400可包含一輸入緩衝器402、L個主動上拉器件404A至404L之一陣列及L個主動下拉器件406A至406L之一陣列。輸入緩衝器402之輸入電耦合一輸入節點VIN。輸入緩衝器402具有一高輸出410及一低輸出412。

主動上拉器件404A至404L電耦合於一正供電軌VDD與一輸出節點VOUT之間。主動上拉器件404A至404L之輸入由開關414A至414L及緩衝器416A至416L電耦合至輸入緩衝器402之高輸出410。開關414A至414L由具有位元SELNA至SELNL之一系列N個二進制L位元字SELN控制。一位元之一第一邏輯狀態引起各自開關414將各自主動上拉器件404之一輸入耦合至正供電軌VDD以有效地關閉主動上拉器件404器件。一位元之一第二邏輯狀態引起各自開關414將各自主動上拉器件404之輸入耦合至輸入緩衝器402之高輸出410。

主動下拉器件406A至406L電耦合於負供電軌VSS與輸出節點VOUT之間。主動下拉器件406A至406L之輸入由開關418A至418L及緩衝器420A至420L電耦合至輸入緩衝器402之低輸出412。開關418A至418L由具有位元SELMA至SELML之一系列M個二進制L位元字SELM控制。一位元之一第一邏輯狀態引起各自開關418將各自主動下拉器件406之一輸入耦合至負供電軌VSS以有效地關閉主動下拉器件406器件。一位元之一第二邏輯狀態引起各自開關418將各自主動下拉器件406之輸入耦合至輸入緩衝器402之低輸出412。

在一些實施例中，N = M。在其他實施例中，N ＜＞ M。在一些實施例中，各L位元二進制字SELN之持續時間相同於各第二L位元二進制字SELM之一持續時間。在其他實施例中，持續時間不相同。即使在使用一0.18 um標準BCD程序實現對柵極驅動器400之精細控制時，各持續時間可小至100 ps一般。各持續時間可藉由使用一晶片上延遲鎖定回路或藉由類似技術對組件進行工廠調整微調來控制。

一延遲鎖定回路可用於校正字之各者之持續時間之間的變異。此一延遲鎖定回路亦可用於追蹤晶片上之多個動態輸出阻抗之間的相位變異。在需要驅動具有良好相位匹配之一外部器件閘陣列之應用中，此技術可非常有用。

產生各字之持續時間之內部電路可自動補償供應及溫度變異，且可微調以校正程序變異。微調可在工廠完成一一次性微調或可在實際操作期間使用一外部被動元件或已知值之外部時脈信號。此等運行時間調整可在通電時或在背景中以一連續方式進行。

圖5係一控制器502之一方塊圖，經組態以根據所揭示之技術之一些實施例提供二進制L位元字SELN (各包括位元SELNA至SELNL)及SELM (各包括位元SELMA至SELML)。控制器502可實施為一有限狀態機或一類似控制器。字SELN及SELM之值可由數位地儲存於控制器502中之係數判定。

可將各對之一主動上拉器件404及一對應主動下拉器件406視為一片段。在一些實施例中，各主動上拉器件404及各主動下拉器件406可包含串聯之一低壓器件及一高壓器件之一組合。該等器件以使得輸出節點VOUT連接至高壓器件之一方式連接。此配置使低壓器件免受高輸出電壓瞬變影響且允許在使用低壓器件控制輸出節點VOUT之上拉及下拉同時可靠地進行高壓操作。

圖6係根據所揭示之技術之一些實施例之圖4之分段驅動器400之一個片段600之一電路方塊圖。参考圖6，片段600中之主動上拉器件404可包含電耦合至正供電軌VDD之一低壓主動上拉器件602及電耦合於低壓上拉器件602與輸出節點VOUT之間的一高壓主動上拉器件604。片段600中之主動下拉器件406可包含電耦合至負供電軌VSS之一低壓主動下拉器件606及電耦合於低壓下拉器件606與輸出節點VOUT之間的一高壓主動下拉器件608。接通主動上拉器件404將輸出VOUT上拉至邏輯高。接通主動下拉器件406將輸出VOUT下拉至邏輯低。

在圖6之實例中，主動上拉器件602、604實施為PMOS電晶體。然而，亦可使用其他主動器件。低壓PMOS電晶體602之源極可電耦合至正供電軌VDD。低壓PMOS電晶體602之汲極可電耦合至高壓PMOS電晶體604之源極。高壓PMOS電晶體604之汲極可電耦合至輸出節點VOUT。

低壓PMOS電晶體602之一柵極可電耦合至一緩衝器416之一輸出。高壓PMOS電晶體604之柵極可偏壓至可為低於正供電軌VDD之電壓之一預定偏壓電壓VbP之一電壓VPCAS。

在圖6之實例中，主動下拉器件606、608實施為NMOS電晶體。然而，亦可使用其他主動器件。低壓NMOS電晶體606之源極可電耦合至負供電軌VSS。低壓NMOS電晶體606之汲極可電耦合至高壓NMOS電晶體608之源極。高壓NMOS電晶體608之汲極可電耦合至輸出節點VOUT。

低壓NMOS電晶體606之一柵極可電耦合至一緩衝器420之一輸出。高壓NMOS電晶體608之柵極可偏壓至可為高於負供電軌VSS之電壓之一預定偏壓電壓VbN之一電壓VNCAS。

圖7係根據所揭示之技術之一些實施例之圖4之分段驅動器400之一時序圖。參考圖4及圖7，回應於VIN處之一輸入電壓脈衝之一上升邊緣，輸入緩衝器402可在高輸出410處產生一電壓脈衝PDRIVE。在電壓脈衝PDRIVE期間，控制器502可將一系列N個二進制L位元字SELN(A)至SELN(N)提供至開關414A至414L。回應於VIN處之一輸入電壓脈衝之一下降邊緣，輸入緩衝器402可在低輸出412處產生一電壓脈衝NDRIVE。在電壓脈衝NDRIVE期間，控制器502可將一系列M個二進制L位元字SELM(A)至SELM(M)提供至開關418A至418L。可選擇字SELN及SELM之值以產生一所要輸出阻抗曲線(例如，如圖7中之ROUT所展示)。以此方式，在任何階段，輸出驅動器均可在RUNIT與RUNIT/(2 ^L-1)之間具有一接通阻抗。所得輸出波形繪示於圖7之VOUT處。

圖8係繪示根據本發明技術之一些實施例之圖4之分段驅動器400之PDRIVE信號之下降邊緣與NDRIVE信號之後續上升邊緣之間以及NDRIVE信號之下降邊緣與PDRIVE信號之後續上升邊緣之間的停滯時間802之一時序圖。由於接通各相位之片段數由N及M個相位之各者之係數A至L判定，因此可易於程式化係數以數位地以低至(例如) 100 ps之一解析度控制停滯時間802。此可在實際應用環境中完成以為外部器件及手邊之PCB佈局實現最佳可能柵極驅動結果。此可藉由最佳化停滯時間802幫助改良開關效率，如圖8中所展示。

在一些實施例中，L個輸出片段可以一共同質心方式佈置以當將輸出阻抗自RUNIT切換至RUNIT/(L-1)時最小化動態非線性(DNL)。控制字SELN及SELM之跡線可以使得用於實現RUNIT之片段之各者之接通時間相匹配之一方式佈置。

所揭示之實施例可使用數位邏輯及數位延遲來完成動態阻抗驅動。因此，存在一非常低待機功耗且另外，對雜訊以及供應及接地彈跳具有固有穩健性。

在許多應用中，由於輸出波形變換期間之高頻振鈴引起之EMI係一大問題。所揭示之動態阻抗驅動方法可藉由選擇接近驅動器輸出波形之高至低及低至高變換之輸出驅動器相位之適當係數值來幫助減輕EMI問題。

以一控制方式動態更改輸出驅動器阻抗之能力(例如，100 ps)增量允許數位控制外部器件柵極電壓之上升及下降斜率。此消除習知用於斜率控制之一外部電容器之需要。

缺乏用於柵極驅動之外部電阻器或電容器使得所揭示之技術更適合於在一單一晶片中整合多個柵極驅動器。當使用包括多個柵極驅動器之一單一晶片驅動一外部器件陣列時，各柵極驅動器可藉由在控制器502中儲存適當數位係數來針對其特定目標器件及PCB寄生獨立地調諧。

所揭示之技術適合於在現場調諧以在一組給定應用狀況下獲得最佳可實現結果。輸出驅動器狀態之精細數位控制可併入一反饋回路中用於目標應用中之所關注之參數之自動控制。

圖9至圖12繪示當前方法及所揭示技術之實施例之測試結果。圖9繪示用於一標準習知CMOS柵極驅動器之一EPC2019增強模式功率電晶體GaN器件之柵極處之柵極電壓相對於根據揭示技術實施之一柵極驅動器之柵極電壓。参考圖9，曲線902繪示當由使用一習知柵極驅動器產生之一正脈衝驅動時之柵極電壓。驅動器之所要效應係藉由驅動柵極電壓高於1.2 V (其係GaN器件之臨限值)達自~3 ns至~8 ns接通~5 ns之一週期將GaN器件接通該持續時間。如可自曲線902看見，習知驅動器展現非所要行為，例如如下所示。超過6 V之偏移超過GaN器件之絕對最大柵極電壓。在10 ns標記之後，超過1.2 V之偏移將引起GaN器件第二次接通，此係非所要。負偏移對GaN器件柵極施加額外應力從而減少其壽命。

曲線904繪示當使用根據所揭示之技術實施之一柵極驅動器產生之一正脈衝驅動時之柵極電壓。如曲線904可見，接通GaN器件達~5 ns之一持續時間，其柵極應力不超過其最大操作電壓6 V且不導致器件之一非所要第二次接通。

圖10繪示當由使用一習知柵極驅動器產生之一窄正脈衝驅動時，EPC2019 GaN器件之柵極處之振鈴。驅動器之所要效應係藉由驅動柵極電壓高於1.2 V接通臨限值Vth達自~25.8 ns至~27.8 ns之~2 ns之一週期而接通GaN器件達該持續時間。兩條不同曲線展示一PCB上之柵極驅動路徑中之兩種不同(1.5 nH及2.5 nH)電感之行為。曲線1002展示柵極驅動路徑中之一1.5 nH電感之行為。曲線1004展示柵極驅動路徑中之一2.5 nH電感之行為。

自圖10可看見，在兩種情況中，習知驅動器在所要初始脈衝之後產生非所要「矮小」脈衝，其中偏移高於Vth = 1.2V，當不期望時將接通GaN器件。且圖中所展示之負偏移對GaN器件柵極施加額外應力從而減少其壽命。

圖11繪示當由根據所揭示之技術之一些實施例實施之一柵極驅動器產生之一窄正脈衝驅動時，EPC2019 GaN器件之柵極電壓。自圖11可看見不存在假接通或大負偏移。曲線1102展示柵極驅動路徑中之一1.5 nH電感之行為。曲線1104展示柵極驅動路徑中之一2.5 nH電感之行為。自圖11可看見，1.5 nH及2.5 nH之PCB寄生電感之間的接通行為中之差異非常小。

圖12繪示當在10 MHz下以~1.4 ns之一窄脈衝驅動時，EPC2019 GaN器件之柵極電壓。

已為了說明及描述之目的而提供本發明之前述描述。其不意欲窮舉或使本發明受限於所揭示之精確形式。本發明之廣度及範疇不應受上述例示性實施例之任何者限制。熟習技術之從業人員應明白許多修改及變異。修改及變異包含所揭示之特徵之任何相關組合。選擇及描述實施例以更佳地解釋本發明之原理及其實際應用，藉此熟習技術者能夠理解用於各種實施例及適於所設想之特定用途之各種修改之本發明。期望本發明之範疇由如由以下請求項及其等效物界定。

100:套件 102:互補金屬氧化物半導體(CMOS)晶片 104:預驅動器+控制(CNTL)邏輯 202:互補金屬氧化物半導體(CMOS)晶片 302:互補金屬氧化物半導體(CMOS)晶片 304:預驅動器+斜率控制電路 400:驅動器 402:輸入緩衝器 404:主動上拉器件 404A至404L:主動上拉器件 406:主動下拉器件 406A至406L:主動下拉器件 410:高輸出 412:低輸出 414A至414L:開關 416:緩衝器 416A至416L:緩衝器 418A至418L:開關 420:緩衝器 420A至420L:開關 502:控制器 600:片段 602:低壓主動上拉器件 604:高壓主動上拉器件 606:低壓主動下拉器件 608:高壓主動下拉器件 802:停滯時間 902:曲線 904:曲線 1002:曲線 1004:曲線 1102:曲線 1104:曲線 CSLOPE:電容器 FET1:第一外部電晶體 FET2:第二外部電晶體 N1:下拉電晶體 N2:下拉電晶體 NDRIVE:電壓脈衝 PDRIVE:電壓脈衝 RN:下拉電阻器 RN1:下拉電阻器 RN2:下拉電阻器 RP:上拉電阻器 RP1:上拉電阻器 RP2:上拉電阻器 P1:上拉電晶體 P2:上拉電晶體 ROUT:輸出阻抗曲線 RUNIT:阻抗 RUNIT/(2L-1):阻抗 SELMA至SELML:位元 SELM(A)至SELM(N):二進制L位元字 SELNA至SELNL:位元 SELN(A)至SELN(N):二進制L位元字 VbN:預定偏壓電壓 VbP:預定偏壓電壓 VDD:正供電軌 VOUT:輸出節點 VNCAS:電壓 VPCAS:電壓 VSS:負供電軌

根據一或多個各種實施例，参考以下圖詳細描述本發明。諸圖僅為了說明之目的而提供且僅描繪典型或實例實施例。

圖1係使用具有外部阻尼電阻器之一標準CMOS驅動器驅動一外部場效應電晶體(FET)之一當前方法之一電路方塊圖。

圖2係使用具有外部阻尼電阻器之多個標準CMOS驅動器驅動一外部FET陣列之一當前方法之一電路方塊圖。

圖3係使用具有斜率控制之一標準CMOS驅動器驅動一外部FET之一當前方法之一電路方塊圖。

圖4繪示根據所揭示之技術之一些實施例實施之一分段驅動器。

圖5係根據所揭示之技術之一些實施例之經組態以提供二進制L位元字SELN及SELM之一控制器之一方塊圖。

圖6係根據所揭示之技術之一些實施例之圖4之分段驅動器之一個片段之一電路方塊圖。

圖7係根據所揭示之技術之一些實施例之用於圖4之分段驅動器之一時序圖。

圖8係繪示根據所揭示之技術之一些實施例之用於圖4之分段驅動器之停滯時間802之一時序圖。

圖9繪示用於一標準習知CMOS柵極驅動器之一EPC2019增強模式功率電晶體GaN器件之柵極處之柵極電壓相對於根據所揭示之技術實施之一柵極驅動器之柵極電壓。

圖10繪示當由使用一習知柵極驅動器產生之一窄正脈衝驅動時，EPC2019 GaN器件之柵極處之振鈴。

圖11繪示當由根據所揭示之技術之一些實施例實施之一柵極驅動器產生之一窄正脈衝驅動時，EPC2019 GaN器件之柵極電壓。

諸圖並不窮舉且不使本發明受限於所揭示之精確形式。

400:驅動器

402:輸入緩衝器

404A至404L:主動上拉器件

406A至406L:主動下拉器件

410:高輸出

412:低輸出

414A至414L:開關

416A至416L:緩衝器

418A至418L:開關

420A至420L:開關

SELMA至SELML:位元

SELNA至SELNL:位元

VDD:正供電軌

VOUT:輸出節點

VNCAS:電壓

VPCAS:電壓

VSS:負供電軌

Claims

一種驅動裝置，其包括：一輸入緩衝器，其經組態以接收一輸入電壓脈衝作為一輸入，且回應於該輸入電壓脈衝之一前緣而在該輸入緩衝器之一第一輸出處輸出一邏輯高壓脈衝及在該輸入緩衝器之一第二輸出處輸出一邏輯低壓脈衝；L個主動上拉器件之一陣列，其電耦合於一正供電軌與一輸出節點之間，各主動上拉器件由如由一系列N個第一L位元二進制字之一對應位元調變之該邏輯高壓脈衝驅動；L個主動下拉器件之一陣列，其電耦合於一負供電軌與該輸出節點之間，各主動下拉器件由如由一系列M個第二L位元二進制字之一對應位元調變之該邏輯低壓脈衝驅動；及各由該等第一L位元二進制字之各者之一各自位元控制之L個開關之一陣列；其中該等第一L位元二進制字之各位元之一第一邏輯狀態引起該各自開關將該各自主動上拉器件之一輸入耦合至該正供電軌；且其中該等第一L位元二進制字之各位元之一第二邏輯狀態引起該各自開關將該各自主動上拉器件之該輸入耦合至該輸入緩衝器之該第一輸出。
如請求項1之裝置，其中：各第一L位元二進制字之一持續時間相同於各第二L位元二進制字之一持續時間。
如請求項1之裝置，其中各主動上拉器件包括：一低壓主動上拉器件，其電耦合至該正供電軌；及一高壓主動上拉器件，其電耦合於該低壓主動上拉器件與該輸出節點之間。
如請求項3之裝置，其中：該低壓主動上拉器件由該等第一L位元二進制字之一各自位元驅動；且該高壓主動上拉器件經偏壓在低於該正供電軌之一電壓之一預定偏壓電壓下。
如請求項4之裝置，其中：該低壓主動上拉器件係一第一PMOS電晶體；且該高壓主動上拉器件係一第二PMOS電晶體。
如請求項5之裝置，其中：該第一PMOS電晶體之一源極電耦合至該正供電軌；該第一PMOS電晶體之一汲極電耦合至該第二PMOS電晶體之一源極；且該第二PMOS電晶體之一汲極電耦合至該輸出節點。
如請求項6之裝置，其中：該第一PMOS電晶體之一柵極由該等第一L位元二進制字之一各自位元驅動；且該第二PMOS電晶體之一柵極經偏壓在低於該正供電軌之該電壓之該預定偏壓電壓下。
一種驅動裝置，其包括：一輸入緩衝器，其經組態以接收一輸入電壓脈衝作為一輸入，且回應於該輸入電壓脈衝之一前緣而在該輸入緩衝器之一第一輸出處輸出一邏輯高壓脈衝及在該輸入緩衝器之一第二輸出處輸出一邏輯低壓脈衝；L個主動上拉器件之一陣列，其電耦合於一正供電軌與一輸出節點之間，各主動上拉器件由如由一系列N個第一L位元二進制字之一對應位元調變之該邏輯高壓脈衝驅動；L個主動下拉器件之一陣列，其電耦合於一負供電軌與該輸出節點之間，各主動下拉器件由如由一系列M個第二L位元二進制字之一對應位元調變之該邏輯低壓脈衝驅動；及各由各第二L位元二進制字之一各自位元控制之L個開關之一陣列；其中該等第二L位元二進制字之各位元之一第一邏輯狀態引起該各自開關將該各自主動下拉器件之一輸入耦合至該負供電軌；且其中該等第二L位元二進制字之各位元之一第二邏輯狀態引起該各自開關將該各自主動下拉器件之該輸入耦合至該輸入緩衝器之該第二輸出。
如請求項8之裝置，其中：各第一L位元二進制字之一持續時間相同於各第二L位元二進制字之一持續時間。
如請求項8之裝置，其中各主動下拉器件包括：一低壓主動上拉器件，其電耦合至該正供電軌；及一高壓主動上拉器件，其電耦合於該低壓主動上拉器件與該輸出節點之間。
如請求項10之裝置，其中：該低壓主動上拉器件由該等第一L位元二進制字之一各自位元驅動；且該高壓主動上拉器件經偏壓在低於該正供電軌之一電壓之一預定偏壓電壓下。
如請求項11之裝置，其中：該低壓主動上拉器件係一第一PMOS電晶體；且該高壓主動上拉器件係一第二PMOS電晶體。
如請求項12之裝置，其中：該第一PMOS電晶體之一源極電耦合至該正供電軌；該第一PMOS電晶體之一汲極電耦合至該第二PMOS電晶體之一源極；且該第二PMOS電晶體之一汲極電耦合至該輸出節點。
如請求項13之裝置，其中：該第一PMOS電晶體之一柵極由該等第一L位元二進制字之一各自位元驅動；且該第二PMOS電晶體之一柵極經偏壓在低於該正供電軌之該電壓之該預定偏壓電壓下。
一種積體電路，其包括如請求項8之裝置。
如請求項15之積體電路，其進一步包括：一外部電晶體，其由該輸出節點驅動。
如請求項16之積體電路，其中：該外部電晶體係一場效應電晶體。
一種積體電路，其包括如請求項1之裝置。
如請求項18之積體電路，其進一步包括：一外部電晶體，其由該輸出節點驅動。
如請求項19之積體電路，其中：該外部電晶體係一場效應電晶體。