TWI874005B - 積體電路及相變記憶體裝置 - Google Patents

Abstract

於記憶體裝置用於管理相變材料之方法、裝置及設備被提供。於一方面，一種積體電路(例如記憶體元件)包括：第一電極、第二電極及耦接至該第一電極與該第二電極之間之相變材料之基體。相變材料包含Si _xSb _yTe _z，而其中x、y及z分別代表組合物Si、Sb及Te之原子比。相變材料之基體之塊體化學計量包含Si原子濃度位於從約7%至約12%之範圍中。

Description

積體電路及相變記憶體裝置

本揭露有關於相變材料(phase change material)，例如可適用於記憶體裝置中者。

相變材料，例如基於硫屬合金之材料及其他類似材料，可被藉由於適用於積體電路中實施之多個位階之電流之應用使其於非晶相與晶相間改變。整體非晶相之特性為電性電阻率高於整體晶相，其可容易於被感測以指示資料。這些特性具有於使用可程式化阻抗材料以形成非揮發性記憶體電路中所產生之益處，其可被隨機存取讀出或寫入。

本揭露說明於記憶體裝置用於管理相變材料之方法、電路、裝置、系統及技術，例如被應用於類比人工智慧系統(analog artificial intelligence (AI) system)中。

本揭露之一方面特徵為一種積體電路，包括：第一電極；第二電極；以及相變材料之基體(body)，耦接至第一電極與第二電極之間。相變材料包含Si _xSb _yTe _z，其中x、y及z分別代表組合物Si(矽)、Sb(銻)及Te(碲)之原子比(atomic ratio)，以及相變材料之基體之塊體化學計量(bulk stoichiometry)包含Si原子濃度位於從約7%至約12%之範圍中。

於一些實施例中，相變材料之基體之塊體化學計量包含：Sb原子濃度位於從約27%至約42%之範圍中，以及Te原子濃度位於從約40%至約60%之範圍中。

於一些實施例中，相變材料包含摻雜於Si _xSb _yTe _z中之SiC(碳化矽)。

於一些實施例中，相變材料之基體之塊體化學計量包含：C(碳)原子濃度位於約10%至約16%之範圍中。

於一些實施例中，相變材料之基體具有厚度位於從30nm至80nm之範圍中。

於一些實施例中，積體電路於室溫(room temprature)之重置漂移係數(reset drift coefficient)不大於0.04。

於一些實施例中，積體電路於升溫(elebated temprature)之重置漂移係數不大於0.04。

於一些實施例中，積體電路於升溫之導電度(conductance)之改變於一小時不超過10%。

於一些實施例中，積體電路於升溫之導電度之改變於一天不超過10%。

於一些實施例中，相變材料之基體為可程式化至多個阻抗狀態(resistance state)，多個阻抗狀態包括完全重置狀態(full reset state)及完全設定狀態(full set state)，以及各阻抗狀態之導電度之改變於一天不超過10%。

於一些實施例中，相變材料具有大於200攝氏度之晶化溫度(crystallization temperature)。

於一些實施例中，相變材料之基體為用以被施加予具有時間長度不超過200ns之設定脈衝(set pulse)，以改變相變材料從非晶相(amourphous phase)至晶相(crystalline phase)。

於一些實施例中，積體電路用於作為具有蕈狀型態結構之記憶體元件。

於一些實施例中，相變記憶體裝置，包括多個記憶體晶胞。這些記憶體晶胞其中至少之一包含上述積體電路。相變記憶體裝置為用於執行類比人工智慧模型(analog artificial intelligence (AI) model)之推論模式(inference mode)，及其中於該推論模式中，多個記憶體晶胞之多個記憶體元件被編程(programmed)以具有對應於多個記憶體晶胞之對應多個權重(weight)之多個阻抗狀態，多個阻抗狀態對應於多個阻抗值之多個非重疊範圍(non-overlapping range)。

本揭露之另一方面特徵為一種積體電路，包括：第一電極；第二電極；以及相變材料之基體，耦接至第一電極與第二電極之間。相變材料包含以SiC參雜之Si _xSb _yTe _z，其中x、y及z分別代表組合物Si、Sb及Te之原子比。

於一些實施例中，相變材料之基體之塊體化學計量包含：Si原子濃度位於從約7%至約12%之範圍中、Sb原子濃度位於從約27%至約42%之範圍中、Te原子濃度位於從約40%至約60%之範圍中及C原子濃度位於約10%至約16%之範圍中。

於一些實施例中，積體電路於升溫之重置漂移係數不大於0.04。

於一些實施例中，相變材料之基體為可程式化至多個阻抗狀態，這些阻抗狀態包括完全重置狀態及完全設定狀態，以及各阻抗狀態之導電度之改變於一天不超過10%。

於一些實施例中，相變記憶體裝置包括多個記憶體晶胞，其中多個記憶體晶胞其中至少之一包含上述積體電路。相變記憶體裝置為用於執行類比人工智慧模型之推論模式，以及於推論模式中，多個記憶體晶胞之多個記憶體元件被編程以具有對應於多個記憶體晶胞之對應多個權重之多個阻抗狀態，這些阻抗狀態對應於多個阻抗值之多個非重疊範圍。

本揭露之另一方面為一種相變記憶體裝置，包括：多個記憶體晶胞。各記憶體晶胞包含記憶體元件，包括：第一電極及一第二電極，以及相變材料之基體，耦接至第一電極與第二電極之間，其中相變材料包含Si _xSb _yTe _z，而其中x、y及z分別代表組合物Si、Sb及Te之原子比，以及其中相變材料之基體之塊體化學計量包含Si原子濃度位於從約7%至約12%之範圍中、Sb原子濃度位於從約27%至約42%之範圍中及Te原子濃度位於從約40%至約60%之範圍中；以及控制電路耦接至多個記憶體晶胞，且用以控制於多個記憶體晶胞上之一或多個操作。

於一些實施例中，相變材料包含摻雜於Si _xSb _yTe _z中之SiC，且相變材料之基體之塊體化學計量包含：C原子濃度位於約10%至約16%之範圍中。

於一些實施例中，相變記憶體裝置為用於執行類比人工智慧模型之推論模式，以及其中於推論模式中，多個記憶體晶胞之多個記憶體元件被編程以具有對應於多個記憶體晶胞之對應多個權重之多個阻抗狀態，這些阻抗狀態對應於多個阻抗值之多個非重疊範圍。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。其他特徵、方面及優點從說明、圖式及請求項將變為明顯的。

相變材料(PCM)可被用於形成記憶體元件，例如如同於第16A圖至第16D圖中所更詳細說明的。記憶體元件可包括PCM層及第一及第二電極電性接觸於PCM層。於操作中，電壓被施加至第一及第二電極，以致使電流通過PCM層。此電流允許用於記憶體晶胞之讀取/感測及寫入操作。

PCM層包括主動區，於主動區中，於晶化狀態及非晶化狀態間之大量相變出現於設定及重置操作期間。第1圖繪示包括PCM之基體之記憶體元件之操作之示例100。操作透過施加電子脈衝(例如電壓脈衝)被執行，其據以改變PCM層之溫度。於重置操作期間，快(或短)(例如約50ns)高溫脈衝102可被使用於致使PCM於主動區中，其為於低阻抗晶化狀態(設定狀態)，以轉換至高阻抗非晶化狀態(或重置狀態)。高溫脈衝102之高點高於PCM之熔化溫度。快高溫脈衝102可熔化或分解晶化結構，於其後，相變材料快速冷卻，驟冷相變過程且允許相變材料之至少一部分穩定於非晶相中。於設定操作期間，長(例如100ns至10s)中溫脈衝104被使用於致使PCM於主動區中，其為於高阻抗非晶化狀態(或重置狀態)，以轉換至低阻抗晶化狀態(或設定狀態)。中溫脈衝104之高點低於PCM之熔化溫度，但高於PCM之晶化溫度。讀取脈衝106無產生大量熱能/溫度於PCM層中，其中讀取脈衝106之溫度高點低於PCM之晶化溫度。此差別阻抗狀態對應於記憶體晶胞內之資料之儲存。

於相變記憶體中，資料藉由致使於相變材料之主動區中於非晶化與晶化狀態間之轉換而被儲存。於高阻抗非晶化重置狀態之最高阻抗R1與低阻抗晶化設定狀態之最低阻抗R2間之差異界定了用於區別於非晶化重置狀態中之晶胞與於晶化設定狀態之晶胞之讀取窗口(read margin)。同樣的，如於第20B圖中更詳細討論的，於最高阻抗R1與最低阻抗R2間之差異致能於記憶體元件被編程至多個阻抗狀態，可對應於阻抗值之非重疊範圍(non-overlapping range)。多個阻抗狀態可被使用於作為於類比人工智慧系統(analog artificial intelligence (AI) system)中用於推論(inference)之對應權重。

使用類比非揮發性記憶體(non-volatile memory, NVM)之深度學習(deep learning)之硬體加速器(hardware acceleration)需要具有高裝置良率、高正確性乘法累加(MAC)操作之大型陣列，以及用於實施任意深度神經網路(deep neural network, DNN)之路由架構(routing framework)。類比基於記憶體DNN之加速器使用多種記憶體，且相變記憶體為最佳候選記憶體之一。於基於NVM之加速器，權重被實施於類比阻抗元件之導電值G中，且激發態(excitation)使用電壓或時間編碼(time-encoding)[V(t)]之形式被實施。然而，PCM材料之漂移特性(drift nature)(或導電度於時間之改變)為維持於DNN應用之準確性之重大挑戰。此漂移特性為阻抗位階隨著指數位能(power-law)於時間上重疊，起因為隨著時間非晶相之阻抗漂移。

於一些示例中，傳統無參雜基於Ge ₂Sb ₂Te ₅(GST)(鍺銻碲)之材料示出高漂移係數(例如0.08至0.1)。隨著內容物Ge(鍺)增加，漂移效能隨著較高漂移係數降低。隨著SiO ₂(二氧化矽)或SiC(碳化矽)參雜至基於GST之PCM材料，於漂移係數上無明顯的改善。

本揭露之多個實施方式提供用於管理基於SiSbTe(SST)( 矽銻碲)而具有或不具有SiC參雜之相變材料之技術，比較於傳統基於GST之材料，其示出較低之漂移係數且可以被適用於類比AI應用，例如類比加速器。藉由Si取代Ge，基於SiSbTe之PCM材料比較於基於GST之材料，示出改進的漂移效能。具有特定Si:Sb:Te比例之SiSbTe PCM材料可具有良好漂移效能(例如不大於0.04)，且漂移係數可被進一步透過額外SiC參雜降低(例如不大於0.03)。用於參照目的，於本揭露中，不具有及具有額外SiC或任何其他參雜物參雜之SiSbTe材料，被稱作基於SST之PCM材料或SST族材料。

Sb-Te雙合金可為重要相變材料。Si組合物(或元素)不只能改善資料保存能力及熱穩定性，還能保持良好電性效能。然而，太多Si內容物可能會降低Sb-Te之可逆相變能力及其他裝置參數，因於基於SST之PCM材料中之Si維持於非晶化而不參與相變過程。適當SiC參雜可以改善基於SST之PCM材料之漂移效能且增加晶化溫度。然而，太多SiC參雜可能會降低漂移效能。

除了低漂移係數外，基於SST之PCM材料同樣可具有高晶化溫度(例如高於200攝氏度)，可以防止於升高操作溫度從非晶化重置狀態至晶化設定狀態之非期望轉換，以得到更好的資料保存性。基於SST之PCM材料可同樣具有低重置電流(例如約1mA，比較於在相同測量條件下需要大於1.3mA之無參雜GST-225)以從晶化設定狀態轉換至非晶化重置狀態。基於SST之PCM材料可同樣具有快設定速度(例入約200ns)以改善裝置效能。基於SST之PCM材料可具有大阻抗範圍(約10 ⁴至10 ⁷歐姆)，可被程式化至多個阻抗狀態可對應於阻抗值之非重疊範圍及可被標準化(normalized)作為於類比AI應用之不同權重。例如，完全重置狀態參照為權重「0」，而完全設定狀態參照為權重「1」，任何其他中介狀態(intermideate state)(例如部分設定及部分重置)對應於範圍從0至1之權重。

於一些實施例中，基於SST之PCM材料之塊體化學計量包含：Si原子濃度位於從約7%至約12%之範圍中、Sb原子濃度位於從約27%至約42%之範圍中、Te原子濃度位於從約40%至約60%之範圍中及/或C原子濃度位於約10%至約16%之範圍中。除了本文所述之範圍，本文所實施之技術可致能於發展任何其他原子濃度之適用組合物，用於組合物Si,、Sb、Te及C，例如用於不同適用之應用包括資料儲存應用及/或類比AI應用。除了SiC參雜物，其他適用參雜物(例如SiO ₂)同樣可被使用於SST族，以改善漂移效能、儲存效能、讀取/寫入效能或任何其他適用效能。

如本文所實施之基於SST之PCM材料可被應用至包括可被寫入、讀取及/或抹除(erased)之元件之任何裝置或系統，及可具有於範圍中變化之特性(例如導電度/阻抗)。此技術可以被應用於2維(2D)記憶體裝置或3維(3D)記憶體裝置。此技術可以被應用於多種記憶體類型，例如單層記憶胞(single-level cell, SLC)裝置、例如二層記憶胞裝置(2-level cell device)之多層記憶胞(multi-level cell, MLC)裝置、三層記憶胞(triple-level cell, TLC)裝置、四層記憶胞(quad-level cell, QLC)裝置或五層記憶胞(penta-level cell, PLC)裝置。此技術可以被應用於多種類型之記憶體系統，例如儲存類記憶體(storage class memory, SCM)、永久記憶體(persistent memory)、嵌入式相變記憶體(embedded phase change memory, PCM)、3維交叉點記憶體技術(3D crosspoint memory technology)、相變隨機存取記憶體(phase change random access memory, PCRAM)或基於多種類型之記憶體裝置之任何其他儲存系統，例如靜態隨機存取記憶體(static random access memory, SRAM)、動態隨機存取記憶體(dynamic random access memory, DRAM)、電阻式記憶體(resistive random access memory, ReRAM)、磁性隨機存取記憶體(magnetoresistive random-access memory, MRAM)或其他。附加地及可替代地，技術可以被應用於基於例如SCM或PCM之系統，如通用快閃存儲(universal flash storage, UFS)、週邊元件快速互連(peripheral component interconnect express, PCIe)儲存、嵌入型多媒體卡(embedded multimedia cards, eMMC) 儲存、儲存於雙排記憶體模組(dual in-line memory modules, DIMM)或其他。技術可以同樣被應用於磁碟、光碟或其他。此技術可以被應用於任何適合的應用，例如使用AI機制如用於深度學習之ANN之應用。這些應用可包括遊戲、自然語言處理、專家系統、視覺系統、語音辨識、手寫辨識、智慧機器人、資料中心、雲端運算服務、車載應用及其他。

PCM晶胞可參照為包含耦接至兩電極間之PCM材料之基體之基本裝置。PCM晶胞可被用於作為記憶體元件，例如於第16A圖至第16D圖中所更詳細說明的。PCM材料之特性(包括漂移係數)可藉由測量對應PCM晶胞來判斷。於晶化設定狀態，PCM晶胞之被量測電阻率或導電度於長時間的工作循環上相對地穩定。於非晶化重置狀態，電阻率(導電度)持續地增加(減少)且隨著時間穩定。重置漂移係數可被用於指示PCM材料之電阻率或導電度之穩定性。重置漂移係數基於PCM材料之特性及同樣基於溫度。重置漂移係數於升溫(例如65攝氏度)時，可較高於當其於室溫(例如25攝氏度)。

於本揭露中，PCM晶胞之阻抗漂移可藉由測量PCM晶胞隨著時間於阻抗狀態(例如重置狀態、設定狀態或中介狀態)中之阻抗來判斷，將此資料繪製於電阻對數比較於時間對數之圖表中，接著計算繪製資料之斜率。有時在數學中將斜率參照為梯度，為量測一條線或連接兩點之線段之斜度及方向之數字。斜度實質上可隨著高度於水平距離變化而改變，被參照為「縱軸橫軸變化比(rise over run)」。斜率 v 可於數學上表示為： v = (y2−y1)/(x2−x1), 於上列等式中，y2−y1=Δy或於圖表中之垂直變化，同時於x2−x1=Δx或於圖表中之水平變化。於本揭露中，Δy為阻抗對數之改變，而Δx為時間對數之改變。

第2圖繪示具有對應組合物(Si、Sb及Te)及重置漂移係數(例如於室溫)之示例相變材料之資料表200。為了比較，Ge ₂Sb ₂Te ₅PCM材料之特性(組合物之原子百分比濃度及)同樣被列於第2圖中。

如第2圖所示，藉由移除Ge組合物，Sb ₂Te ₃材料具有漂移係數(例如0.06)低於Ge ₂Sb ₂Te ₅材料(例如0.08至0.10)。隨著另外Si參雜(例如材料A及材料B)，重置漂移係數可甚至更低。例如，材料A包括Si、Sb及Te於7:41.9:51.1之原子百分比濃度，具有約0.04之重置漂移係數，例如於第5圖中所更詳細說明的。於比較中，材料B包括Si、Sb及Te於7.6:32.9:59.5之原子百分比濃度，具有約0.002之重置漂移係數，例如於第6圖中所更詳細說明的。

第3圖至第4圖繪示從示例SiSbTe PCM(材料A)製成之PCM晶胞之示例效能特徵。第3圖繪示於材料A之重置狀態及設定狀態之R-I曲線302及曲線304。阻抗(R)當重置電流(I)被施加至PCM晶胞時被量測。重置電流可對應於重置電壓。第3圖示出於約650μA之重置電流，材料A之重置狀態及設定狀態開始具有大阻抗差異(例如從約2x10 ⁴歐姆至約10 ⁷歐姆)。材料A之重置電流(例如約650μA)低於Ge ₂Sb ₂Te ₅之重置電流(約1.3至1.5mA)，例如在同樣測試條件下使用相同尺寸之測試裝置。

第4圖繪示示出於設定操作期間於PCM晶胞之阻抗與施加設定脈衝(電壓值及脈衝寬度)間之關係之U曲線402、曲線404、曲線406及曲線408。脈衝寬度表示設定速度。U曲線402示出在不同電壓下於設定脈衝為50ns脈衝寬度時之阻抗變化，U曲線404示出在不同電壓下於設定脈衝為200ns脈衝寬度時之阻抗變化，U曲線406示出在不同電壓下於設定脈衝為1μs脈衝寬度時之阻抗變化及U曲線408示出在不同電壓下於兩依序重置/設定脈衝(例如先重置脈衝(例如6V/50ns以重置)接著設定脈衝(例如2V/1μs))為1μs脈衝寬度時之阻抗變化。其示出材料A之設定操作需要脈衝寬度大於200ns之設定脈衝，例如1μs。

第5圖至第6圖繪示從示例SiSbTe PCM(材料B)製成之PCM晶胞之示例效能特徵。第5圖繪示於材料B之重置狀態及設定狀態之R-I曲線502及曲線504。阻抗(R)當重置電流(I)被施加至PCM晶胞時被量測。第5圖示出於約1.1mA之重置電流，材料B之重置狀態及設定狀態開始具有大阻抗差異(例如從約10 ⁴歐姆至約10 ⁶歐姆)。材料B之重置電流(例如約1.1mA)低於Ge ₂Sb ₂Te ₅之重置電流(約1.3至1.5mA)。比較於材料B，材料A具有較大阻抗差異及較低重置電流，代表了較佳效能。

第6圖繪示示出於設定操作期間於PCM晶胞之阻抗與施加設定脈衝(電壓值及脈衝寬度)間之關係之U曲線602、曲線604、曲線606及曲線608。U曲線602示出在不同電壓下於設定脈衝為50ns脈衝寬度時之阻抗變化，U曲線604示出在不同電壓下於設定脈衝為200ns脈衝寬度時之阻抗變化，U曲線606示出在不同電壓下於設定脈衝為1μs脈衝寬度時之阻抗變化及U曲線608示出在不同電壓下於兩依序設定脈衝為1μs脈衝寬度時之阻抗變化。其示出材料B之設定操作需要脈衝寬度約200ns之設定脈衝。比較於材料A，材料B具有較快設定速度。

接下來，為測試PCM材料之漂移特性，PCM晶胞之阻抗為分別地根據於PCM材料於升溫(例如65攝氏度)隨著時間之變化。同時，具有PCM材料之PCM晶胞被編程至於完全重置狀態(具有最高阻抗值)與完全設定狀態(具有最低阻抗值)間之多個阻抗狀態(對應於多個阻抗值)。於完全重置狀態與完全設定狀態間之中介阻抗狀態可被部分重置(或非晶化)及部分設定(或晶化)。如本文所討論，多個阻抗狀態可對應於多個導電度，可被使用作為於類比AI應用中之一系列權重。

第7圖繪示從材料A製成之PCM晶胞被編程於一系列阻抗狀態於一小時之漂移效能特徵(於65攝氏度)。一系列阻抗狀態可藉由以不同電壓程式化材料A來取得。第7圖之圖式(a)示出一系列阻抗狀態隨著時間之阻抗變化，第7圖之圖式(b)示出一系列阻抗狀態隨著時間之導電度變化。導電度(G)為阻抗(R)之倒數，例如G=1/R。第7圖之圖式(c)示出一系列阻抗狀態隨著時間之G變化(%)。其示出材料A之一系列阻抗狀態之各別導電度變化於從約-15%至-40%z之範圍中。

第8圖繪示從材料B製成之PCM晶胞被編程於一系列阻抗狀態於一小時之漂移效能特徵(於65攝氏度)。一系列阻抗狀態可藉由以不同電壓程式化材料B來取得。第8圖之圖式(a)示出一系列阻抗狀態隨著時間之阻抗變化，第8圖之圖式(b)示出一系列阻抗狀態隨著時間之導電度變化。第8圖之圖式(c)示出一系列阻抗狀態隨著時間之G變化(%)。其示出材料B之一系列阻抗狀態之各別導電度變化小於10%，比材料A穩定。

第9圖繪示從材料B製成之PCM晶胞被編程於一系列阻抗狀態於一天之漂移效能特徵(於65攝氏度)。一系列阻抗狀態可藉由以不同電壓程式化材料B來取得。第9圖之圖式(a)示出一系列阻抗狀態隨著時間之阻抗變化，第9圖之圖式(b)示出一系列阻抗狀態隨著時間之導電度變化。第9圖之圖式(c)示出一系列阻抗狀態隨著時間之G變化(%)。其示出材料B之一系列阻抗狀態之導電度於升溫約10 ⁴s(約2.8小時)為穩定，且對應導電度G變化於期間約10%。導電度變化在此時間之後變得更大。

如上所示，材料A比較於材料B具有較大組抗差異及較低重置電流，且比較於Ge ₂Sb ₂Te ₅材料具有較低漂移係數。為進一步改進材料A之漂移係數，SiSbTe PCM材料可參雜SiC。參雜SiC之SiSbTe可藉由使用SiSbTe PCM材料及SiC材料作為共鍍靶(co-sputter target)所獲得。例如，如於第10A圖中所示之材料C(或材料D)可藉由使用材料A作為第一鍍靶及於低SiC密度之SiC材料一起作為第二鍍靶而形成。

第10A圖繪示具有於多個對應組合物(Si、Sb、Te及C) 於多個原子濃度之示例相變材料。其所示出比較於材料A(Si:Sb:Te=7:41.9:51.1)，於低SiC參雜，材料C具有較高Si原子濃度(7.4%)、較低Sb原子濃度(27.3%)、稍微低的Te原子濃度(49.8%)及額外C原子濃度(15.5%)。比較於材料C，於高SiC參雜，材料D具有較高Si原子濃度(9.2%)、較高Sb原子濃度(34.3%)、較低Te原子濃度(42.1%)及稍微低的C原子濃度14.5%)。因此，隨著更多SiC參雜，Si原子濃度可被增加、Sb原子濃度可被增加，Te原子濃度可被減少及C原子濃度可被減少。

第10B圖繪示第10A圖之材料A、材料C及材料D於溫度作用之電阻率。第10B圖示出材料A(軌跡1000) 、材料C(軌跡1010)及材料D(軌跡1020)之電阻率對比於溫度曲線，可被使用於判斷用於不同材料之晶化溫度Tx。

如於第10B圖中所示，材料C及D之電阻率於溫度約240攝氏度開始明顯減少。這代表了材料C及D之晶化溫度約為240攝氏度。材料A之電阻率於約225攝氏度開始明顯減少，代表了材料A之晶化溫度約為225攝氏度。材料C及D比材料A具有更高的晶化溫度，因而達到期望的效能特徵，且改進於升溫之資料保存性。此表示額外SiC參雜進入材料A(或SiSbTe PCM材料)中，可以些微增加晶化溫度因而達成較佳資料保存性。

如於第10B圖中所示，材料A於晶化設定狀態1002之電阻率為低於0.01Ω-cm。材料C於晶化設定狀態1012於較低溫度之電阻率為高於0.01Ω-cm(約0.02Ω-cm)，當溫度增加時變得更小(例如至0.01Ω-cm)。材料D於晶化設定狀態1022於整個溫度範圍之電阻率為低於0.01Ω-cm，當溫度增加時變得更大。

第11圖繪示從示例具有低SiC(碳化矽)參雜之SiSbTe(材料C)製成之PCM晶胞之示例效能特徵。第11圖之圖式(a)繪示於材料C之重置狀態及設定狀態之R-I曲線1102及曲線1104。阻抗(R)當重置電流(I)被施加至PCM晶胞時被量測。重置電流可對應於重置電壓。第11圖之圖式(a)示出於約1.1mA之重置電流，材料C之重置狀態及設定狀態開始具有大阻抗差異(例如從約4x10 ⁴歐姆至約2x10 ⁶歐姆)。材料C之重置電流(例如約1.1mA)低於Ge ₂Sb ₂Te ₅之重置電流(約1.3至1.5mA)。

第11圖之圖式(b)繪示示出於設定操作期間於PCM晶胞之阻抗與施加設定脈衝(電壓值及脈衝寬度)間之關係之U曲線1112、曲線1114、曲線1116及曲線1118。脈衝寬度表示設定速度。U曲線1112示出在不同電壓下於設定脈衝為50ns脈衝寬度時之阻抗變化，U曲線1114示出在不同電壓下於設定脈衝為200ns脈衝寬度時之阻抗變化，U曲線1116示出在不同電壓下於設定脈衝為1μs脈衝寬度時之阻抗變化及U曲線1118示出在不同電壓下於兩依序設定脈衝為1μs脈衝寬度時之阻抗變化。其示出材料C之設定操作需要脈衝寬度約200ns之設定脈衝。

第12圖繪示從示例具有高SiC(碳化矽)參雜之SiSbTe(材料D)製成之PCM晶胞之示例效能特徵。第12圖之圖式(a)繪示於材料D之重置狀態及設定狀態之R-I曲線1202及曲線1204。阻抗(R)當重置電流(I)被施加至PCM晶胞時被量測。第12圖之圖式(a)示出於約1.0mA之重置電流，材料D之重置狀態及設定狀態開始具有大阻抗差異(例如從約6x10 ⁴歐姆至約3x10 ⁶歐姆)。材料D之重置電流(例如約1mA)低於Ge ₂Sb ₂Te ₅之重置電流(約1.3至1.5mA)。比較於材料C，材料D具有較大阻抗差異及稍微較低重置電流，代表了較佳效能。

第12圖之圖式(b)繪示示出於設定操作期間於PCM晶胞之阻抗與施加設定脈衝(電壓值及脈衝寬度)間之關係之U曲線1212、曲線1214、曲線1216及曲線1218。U曲線1212示出在不同電壓下於設定脈衝為50ns脈衝寬度時之阻抗變化，U曲線1214示出在不同電壓下於設定脈衝為200ns脈衝寬度時之阻抗變化，U曲線1216示出在不同電壓下於設定脈衝為1μs脈衝寬度時之阻抗變化及U曲線1218示出在不同電壓下於兩依序設定脈衝為1μs脈衝寬度時之阻抗變化。其示出材料D之設定操作需要脈衝寬度約200ns之設定脈衝，類似於材料C。比較於材料A，材料C及材料D兩者具有較快設定速度、較小阻抗範圍及較高重置電流。

接下來，為測試具有SiC參雜之SiSbTe PCM材料之漂移特性，PCM晶胞之阻抗為根據於PCM材料於升溫(例如65攝氏度)隨著時間(例如2.8小時或一天)之變化。同時，具有PCM材料之PCM晶胞被編程至於完全重置狀態(具有最高阻抗值)與完全設定狀態(具有最低阻抗值)間之多個阻抗狀態(對應於多個阻抗值)。

第13圖繪示從材料C製成之PCM晶胞被編程於一系列阻抗狀態之漂移效能特徵(於65攝氏度)，例如於設定狀態(約4x10 ⁴歐姆)及重置狀態(例如2x10 ⁶歐姆)之間。一系列阻抗狀態可藉由以不同電壓程式化材料C來取得。如上所註記的，阻抗狀態之漂移係數可以藉由隨時間描繪測量點來取得。第13圖之圖式(a)示出一系列阻抗狀態於10 ⁴秒(或2.8小時)之阻抗變化，漂移係數可從其中分別地被計算出。第13圖之圖式(b)示出材料C從設定狀態至重置狀態之漂移係數。其示出於材料C，總漂移係數小於+/-0.02，低於材料A之總漂移係數(例如約0.04)，於室溫時也一樣。第13圖之圖式(c)示出於各狀態(包括設定狀態、重置狀態及中介狀態)漂移係數之分佈。材料C之重置漂移係數約為0.02，低於材料A之重置漂移係數(例如約0.04)，於室溫時也一樣。

第14圖繪示從材料D製成之PCM晶胞被編程於一系列阻抗狀態之漂移效能特徵(於65攝氏度)，例如於設定狀態(約4x10 ⁴歐姆)及重置狀態(例如2x10 ⁶歐姆)之間。一系列阻抗狀態可藉由以不同電壓程式化材料D來取得。如上所註記的，阻抗狀態之漂移係數可以藉由隨時間描繪測量點來取得。第14圖之圖式(a)示出一系列阻抗狀態於10 ⁴秒(或2.8小時)之阻抗變化，漂移係數可從其中分別地被計算出。第14圖之圖式(b)示出材料D從設定狀態至重置狀態之漂移係數。其示出於材料D，總漂移係數小於+/-0.03，低於材料A之總漂移係數(例如約0.04)，於室溫時也一樣。第14圖之圖式(c)示出於各狀態(包括設定狀態、重置狀態及中介狀態)漂移係數之分佈。材料D之重置漂移係數約為0.03，低於材料A之重置漂移係數(例如約0.04)，於室溫時也一樣。比較於材料D，材料C顯表現出較低重置漂移係數。結果表示出SiC參雜可以改善漂移效能。隨著較高SiC參雜，漂移效能可能會稍微下降。

第15圖繪示從材料C製成之PCM晶胞被編程於一系列阻抗狀態於一天之漂移效能特徵(於65攝氏度)。一系列阻抗狀態可藉由以不同電壓程式化材料C來取得。第15圖之圖式(a) 示出一系列阻抗狀態隨著時間之導電度變化。第15圖之圖式(b)示出一系列阻抗狀態隨著時間之G變化(%)。其示出了材料C之一系列阻抗狀態之導電度於升溫一天為穩定的，一系列阻抗狀態於一天之對應G變化為約10%，顯示出了較佳於材料B(如於第9圖中所示)之漂移性能。

注意如本揭露所述之材料A、材料B、材料C及材料D僅為基於SST之PCM材料或SST族材料之示例。於不同組合物(Si、Sb、Te及C)之原子百分比濃度之其他適用組合物同樣可適用於改善漂移效能及/或其他效能(例如高晶化溫度、低重置電流、快重置速度、快設定速度及/或大阻抗範圍)。不同組合物之總體原子百分比濃度為100%。

例如，基於SST之PCM材料可包含Si具有原子百分比濃度於第一範圍於最小濃度與最大濃度之間。第一範圍之最小濃度可為約1%、2%、3%、4%、5%、6%、7%或8%，第一範圍之最大濃度可為9%、10%、11%、12%、13%、14%、15%、16%、17%、18%、19%或20%。於一示例中，第一範圍為從約7%至12%。基於SST之PCM材料可包含Sb具有原子百分比濃度於第二範圍中。第二範圍之最小濃度可為約20%、21%、22%、23%、24%、25%、26%、27%、28%、29%或30%，第二範圍之最大濃度可為31%、32%、33%、34%、35%、36%、37%、38%、39%、40%、41%、42%、43%、44%或45%。於一示例中，第二範圍為從約27%至42%。基於SST之PCM材料可包含Te具有原子百分比濃度於第三範圍中。第三範圍之最小濃度可為約35%、36%、37%、38%、39%、40%、41%、42%、43%、44%或45%，第三範圍之最大濃度可為50%、51%、52%、53%、54%、55%、56%、57%、58%、59%、60%、61%、62%、63%、64%或65%。於一示例中，第二三範圍為從約40%至60%。基於SST之PCM材料可包含C具有原子百分比濃度於第四範圍中。第四範圍之最小濃度可為約5%、6%、7%、8%、9%、10%、11%、12%、13%、14%或15%，第四範圍之最大濃度可為15%、16%、17%、18%、19%或20%。於一示例中，第四範圍為從約10%至42%。

本文所述之PCM材料(例如具有良好漂移性能之基於SST之PCM材料)可被使用於發展記憶體元件，例如於第16A圖至第16D圖中所更詳細說明的。記憶體元件可以被使用於形成具有良好漂移性能之相變記憶體裝置，例如於第17A圖至第17B圖中所更詳細說明的。具有良好漂移性能之相變記憶體裝置可被使用於類比AI系統中，例如於第18A圖至第20B圖中所更詳細說明的。

第16A圖繪示從具有蕈狀型態結構之PCM材料製成之示例記憶體元件1600之截面視圖。PCM材料可為基於SST之PCM材料，例如材料A、材料B、材料C、材料D或如本文所述之任何其他基於SST之PCM材料。

於一些實施例中，例如於第16A圖中所示，記憶體元件1600包括作為記憶體材料之PCM材料之記憶體基體1602。記憶體元件1600包括主動區1604。記憶體元件1600包括第一電極1606延伸穿過介電層1608，以接觸記憶體基體1602之底部表面。第二電極1610形成於記憶體基體1602上，以於第一電極1606與第二電極1610間產生電流穿過記憶體基體1602。第一電極1606及第二電極1610可包括，例如TiN(氮化鈦)或TaN(氮化鉭)。替代地，第一電極1606及第二電極1610各可為W(鎢)、WN(氮化鎢)、TiAlN(氮化鋁鈦)或TaAlN(氮化鋁鉭)，或包括，更例如，選自於由下列一或多個元件所組成之群組之一或多個元件：參雜Si、Si、C、Ge、Cr(鉻)、Ti(鈦)、W、Mo(   鉬)、Al(鋁)、Ta、 Cu(銅)、Pt(鉑)、Ir(銥)、La(鑭)、Ni(鑷)、N(氮)、O(氧)、Ru(釕)或其組合物。介電層1608可包括氮化矽、氮氧化矽、氧化矽及其他適用介電材料。

所述之記憶體元件1600包含具有相對窄邊1612(或外徑)之第一電極1606。第一電極1606之窄邊1612致使接觸於第一電極1606與記憶體基體1602間之面積小於接觸於記憶體基體1602與第二電極1610間之面積。因此，電流被集中於記憶體基體1602鄰接第一電極1606之部分，導致主動區1604接觸或鄰近於第一電極1606，如圖中所示。記憶體基體1602同樣包括非主動區(inactive region)於主動區1604外，其為非主動可得知於操作期間不會經過相轉換(phase transition)。雖然於主動區1604外之非主動區於裝置操作期間不會經過相轉換，包含主動區1604及非主動區之整個記憶體基體1602之塊體化學計量包括PCM材料。

第16B圖繪示從具有「於通孔中主動」型態結構之PCM材料製成之示例記憶體元件1630之截面視圖。PCM材料可為基於SST之PCM材料，例如材料A、材料B、材料C、材料D或如本文所述之任何其他基於SST之PCM材料。

於一些實施例中，例如於第16B圖中所示，記憶體元件1630包括於交互電極電流路徑中穿過記憶體基體1632之PCM材料之記憶體基體1632。記憶體基體1632為柱狀且於上表面1638及下表面1640分別接觸第一電極1634及第二電極1636。記憶體基體1632具有寬度1644實質上與第一電極1634及第二電極1636之寬度相同，以界定被介電層(未示出)圍繞之多層柱(multi-layer pillar)。如本文中所使用，用語「實質上(substantially)」意指為容忍製造公差。於操作中，隨著電流於第一電極1634及第二電極1636間穿過記憶體基體1632，主動區1642比記憶體元件內之其他區域更快的加熱。此導致於裝置操作期間多數相轉換出現於主動區內。

第16C圖繪示從具有孔隙(pore)型態結構之PCM材料製成之示例記憶體元件1650之截面視圖。PCM材料可為基於SST之PCM材料，例如材料A、材料B、材料C、材料D或如本文所述之任何其他基於SST之PCM材料。

記憶體元件1650包括於交互電極電流路徑中穿過記憶體基體1652之PCM材料之記憶體基體1652。被介電層(未示出)圍繞之記憶體基體1652於上表面1658及下表面1660分別接觸第一電極1654及第二電極1656。記憶體基體1652具有變化寬度1662，其通常小於第一電極1654及第二電極1656之寬度。於操作中，隨著電流於第一電極1654及第二電極1656間穿過記憶體基體1652，主動區1664比記憶體元件之剩餘部分更快的加熱。因此，於裝置操作期間多數相轉換出現於主動區內之記憶體基體1652之容量。

第16D圖繪示包括從具有交叉點結構之PCM材料製成之多個記憶體元件1670a之示例記憶體結構1670之截面視圖。PCM材料可為基於SST之PCM材料，例如材料A、材料B、材料C、材料D或如本文所述之任何其他基於SST之PCM材料。

各記憶體元件1670a包括PCM材料之記憶體基體1672、第一電極1674及第二電極1676。開關層1678可被定位於第一電極1674與第二電極1676之間。如於第16D圖中所示，於交叉點結構中，第一電極1674可藉由多個記憶體元件1670a沿著第一方向(例如方向Y)被共用，第二電極1676可藉由多個記憶體元件1670a沿著第二方向(例如方向X)被共用，及多個記憶體元件1670a可沿著第三方向(例如方向Z)被堆疊。

將被理解的是，本文所述之PCM材料可被使用於多種記憶體元件結構，且不限於本文所述之記憶體元件結構。

記憶體元件(例如第16A圖之記憶體元件1600、第16B圖之記憶體元件1630、第16C圖之記憶體元件1650或第16D圖之記憶體結構1670)可以被使用於形成相變記憶體裝置，例如於第17A圖至第17B圖中所更詳細說明的。

第17A圖繪示包括相變記憶體晶胞之陣列之積體電路1700之示意圖。積體電路1700可為相變記憶體裝置。相變記憶體1700包括相變記憶體晶胞之相變記憶體陣列1705，如本文所述可被操作。具有讀取、設定、重置、設定驗證(set verify)、重置驗證(reset verify)及高電流修復模式(high current repair mode)之字元線解碼器及驅動器1710耦接及電性通訊至沿著相變記憶體陣列1705中之列(row)設置之多條字元線1715。(行(column))位元線解碼器1720電性通訊於沿著相變記憶體陣列1705中之行設置之多條位元線1725，用於從於相變記憶體陣列1705中之相變記憶體晶胞讀取資料或寫入資料至於相變記憶體陣列1705中之相變記憶體晶胞。位址於匯流排1760上供應至字元線解碼器及驅動器1710及位元線解碼器1720。感測電路(感測放大器)及(data-in structure in block)塊狀資料輸入結構1730經由資料匯流排1735耦接至位元線解碼器1720。資料經由資料輸入線1740被從於積體電路1700上之輸入/輸出埠或從其他於積體電路1700內部或外部之資料來源，提供至塊狀資料輸入結構1730。其他電路1765可被包括於積體電路1700上，例如通用處理器(general purpose processor)或專用應用電路(special purpose application circutry)，或提供由相變記憶體陣列1705支援之單晶片系統(system-on-a-chip)功能之模組組合。資料經由資料輸出線1745被從塊狀資料輸入結構1730，提供至於積體電路1700上之輸入/輸出埠，或至其他於積體電路1700內部或外部之資料目標。

積體電路1700包括控制器1750，用於讀取、設定、重置、設定驗證、重置驗證及高電流修復模式。實施於此示例中，控制器1750使用偏壓配置狀態機(bias arrangement state machine)控制偏壓配置供應電壓及電流源1755之應用，於包括讀取、設定、重置、設定驗證、重置驗證及高電流修復模式之偏壓配置之應用。控制器1750耦接至(the sense amplifier in block)塊狀感測放大器1775，用於回應於從塊狀資料輸入結構1730而來之輸出訊號，控制偏壓配置供應電壓及電流源1755。控制器1750可被實施為使用本領域習知之專用邏輯電路(special-purpose logic circuitry)。於多個替代實施例中，控制器1750包括通用處理器，可被實施於相同積體電路上，以執行電腦程式以控制積體電路1700之操作。

第17B圖繪示於第17A圖之相變記憶體陣列1705中之相變記憶體晶胞之一部分之操作示例。如於第17B圖中所示，各記憶體晶胞包括記憶體元件(例如第16A圖之記憶體元件1600、第16B圖之記憶體元件1630、第16C圖之記憶體元件1650或第16D圖之記憶體結構1670，或如本文所述之任何PCM晶胞)及存取裝置(例如電晶體、二極體或選擇器開關(selector switch))。記憶體元件可被使用作為電阻元件。記憶體晶胞可具有包含一選擇器及一電阻元件之1S1R結構。

如於第17B圖中所示，四個記憶體晶胞1780、記憶體晶胞1782、記憶體晶胞1784及記憶體晶胞1786分別具有相變記憶體元件1780a、記憶體元件1782a、記憶體元件1784a及記憶體元件1786a，及分別具有存取裝置1780b、存取裝置1782b、存取裝置1784b及存取裝置1786b。記憶體晶胞可被程式化至包括高阻抗狀態(例如重置狀態)及低阻抗狀態(例如設定狀態)之多個組抗狀態。對應於用於對應於相變記憶體元件之阻抗值之非重疊範圍。

於一些實施例中，記憶體晶胞1780、記憶體晶胞1782、記憶體晶胞1784及記憶體晶胞1786之各存取電晶體之源極共同連接至源極線1788，其終止於源極線終端電路1785中。於其他實施例中，存取裝置之源極無電性連接，而為獨利可控制的。源極線終端電路1785可例如為接地終端。替代地，於一些實施例中，源極線終端電路1785可包括例如電壓源及電流源之偏壓電路及用於施加偏壓配置至源極線1788而非接地之編碼電路。

包括字元線1794及字元線1796之多條字元線平行沿著第一方向延伸。字元線1794及字元線1796電性通訊於字元線解碼器1711。記憶體晶胞1780及記憶體晶胞1784之存取電晶體之閘極連接至字元線線1794。記憶體晶胞1782及記憶體晶胞1786之存取電晶體之閘極連接至字元線線1796。包括位元線1790及位元線1792之多條字元線平行沿著第二方向延伸。位元線1790及位元線1792電性通訊於位元線解碼器1720。相變記憶體元件1780a及相變記憶體元件1782a耦接位元線1790至記憶體晶胞1780及記憶體晶胞1782之存取電晶體之對應汲極。相變記憶體元件1784a及相變記憶體元件1786a耦接位元線1792至記憶體晶胞1784及記憶體晶胞1786之存取電晶體之對應汲極。

將被理解的是，相變記憶體陣列1705不限於如於第17B圖中所示之陣列配置，其他陣列配置也可被使用。附加地，取代於MOS電晶體，雙極電晶體(bipolar transistor)或二極體於一些實施例中可被使用作為存取裝置。

於操作中，記憶體晶胞1780、記憶體晶胞1782、記憶體晶胞1784及記憶體晶胞1786之各者依據於其對應相變記憶體元件1780a、相變記憶體元件1782a、相變記憶體元件1784a及相變記憶體元件1786a之阻抗儲存資料值。資料值可例如透過於位元線上用於選擇記憶體晶胞之電流與其參考電流之比較被判斷。於可被程式化至三或多個阻抗狀態之記憶體晶胞中，多個參考電流可以被建立，使位元線電流之不同範圍對應於三或多個阻抗狀態之各者。

讀取或寫入至相變記憶體陣列1705之被選擇記憶體晶胞可藉由施加適合電壓至對應字元線及耦接對應位元線至偏壓電壓來達成，使電流流過包括穿過對應記憶體元件之被選擇記憶體晶胞。例如，穿過被選擇記憶體晶胞1782之電流路徑1798藉由施加偏壓電壓至位元線1790、字元線1796及源極線1788被充分建立以開啟記憶體晶胞1782之存取電晶體，及感應電流於電流路徑1798中，從位元線1790至源極線1788，或相反。

於記憶體晶胞1782之讀取(或感測)操作中，偏壓電壓被施加橫跨於被選擇記憶體晶胞以感應電流穿過記憶體元件。電流無致使記憶體元件經過於阻抗狀態中之變化。穿過記憶體元件之電流之量級取決於記憶體元件之阻抗，因而資料值被儲存於記憶體晶胞1782中。因此，被感應之電流用於讀取記憶體晶胞，如同此電流之量級取決於記憶體元件對應於所儲存或缺少之資料值之何種阻抗狀態。

第18A圖及第18B圖分別地繪示人工神經網路(ANN:1800)示例及ANN 1800之神經元N6之展開圖。如於第18A圖中所示，ANN 1800為連接單位或節點之合集，例如神經元N0、神經元N1、神經元N2、神經元N3、神經元N4、神經元N5、神經元N6、神經元N7及神經元N8，皆被稱為人工神經元。多個人工神經元被組織於多個層中。例如，層L0包括神經元N0、神經元N1及神經元N2；層L1包括神經元N3、神經元N4、神經元N5及神經元N6；以及層L2包括神經元N7及神經元N8。

於一些實施方式中，ANN之多個不同層執行於其輸入上不同種類之轉換。多個不同層其中之一為ANN之第一或輸入層，例如層L0，同時另一層為ANN之最後或輸出層，例如層L2。ANN包括一或多個內部層，例如層L1，於輸入層與輸出層之間。在往返於內部層一或多次後，訊號從輸入層移動至輸出層。

於一些實施方式中，於人工神經元間之各連接點，例如從神經元N2至神經元N6之連接點、或從神經元N6至神經元N8之連接點，可以從其中一個傳輸訊號至另一個。接收訊號之人工神經元可以處理訊號，接著訊號人工神經元連接至訊號。於一些實施方式中，於多個人工神經元間之連接點之訊號為實數，以及各人工神經元之輸出藉由其輸入之加總之非線性函數被計算。各連接點可具有權重，隨著學習過程進行調整。權重增加或減少於連接點之訊號之強度。

於一些實施方式中，輸入資料(例如從各取樣(sample))之組合被呈現至ANN，例如於如層L0之輸入層。一系列之運算被執行於如層L1之各接續層。於如第18A圖中所示之完全連接網路中，輸出運算從各節點被呈現至接續層中之所有節點。訓練過之ANN之如層L2之最終層，可以被關聯至判斷匹配於輸入資料之分類，例如從多個標示候選點(labeled candidates)之固定組合，其可被視為「監督式學習(supervised learning)」。

第18B圖表示為於ANN中之工神經元之示例之於人工神經元N6執行之運算之展開圖。從ANN 1800之其他人工神經元來的輸入訊號 x ₀ 、輸入訊號 x ₁ 及輸入訊號 x ₂ ，例如分別從人工神經元N0、神經元N1及神經元N2，被傳送至人工神經元N6。各輸入訊號藉由關聯至對應連接點之權重被賦與權重，且權重訊號被透過人工神經元接收及處理。例如，從人工神經元N0至人工神經元N6之連接點具有權重 w ₀ ，權重訊號 x ₀ 透過連接點從神經元N0傳送至神經元N6，致使被神經元N6所接收及處理之訊號之值為 w ₀x ₀ 。類似地，從人工神經元N1及神經元N2至人工神經元N6之多個連接點分別地具有權重 w ₁ 及 w ₂ ，致使被神經元N6從神經元N1及神經元N2所接收及處理之多個訊號之值分別地為 w ₁x ₁ 及 w ₂x ₂ 。

人工神經元於內部處理權重輸入訊號，例如藉由根據輸入改變其內部狀態(被視為啟動)，且根據於輸入及啟動產生輸出訊號。例如，人工神經元N6產生為輸出函數 f之結果之輸出訊號，輸出函數 f被施加至由人工神經元N6所接收之多個輸入訊號之權重組合。於此方式中，ANN 1800之人工神經元形成連接若干神經元之多個輸出至其他神經元之多個輸入之具有權重被指向之圖形。於一些實施方式中，多個權重、啟動函數、輸出函數或人工神經元之此些參數之任何組合可以透過學習過程被修改，例如深度學習。

於一些實施方式中，運算為乘法累加(multiply-accumulate，MAC)計算，其可為AI操作中之動作。如於第18B圖中所示，多個輸入訊號之各資料值 x _i 被其相關權重 w _i 所乘積，接著被加總以得到 ，且最後偏壓值 b可被加入以得到運算值z = ( )。接著，運算值z透過啟動函數 f被計算以得到輸出值 a= f( )。輸出值 a可被作為節點輸出(或輸出訊號)提供至下一層作為輸入。

例如ANN 1800之AI模型可以於訓練模式及推論模式中被操作。用於AI模型以提供問題之答案，於答案與問題間之多個連接點可以被透過重複地實行網路訓練來加強。於訓練模式中，初始地，已知作為訓練之料之具有正確標示之測試資料之組合被給予AI模型。接著，藉由測試資料之組合所產生之AI模型之推論被監控，AI模型可回應真或假。學習方法之目標為偵測圖案，而AI模型與此情況中所要做的為根據資料相似度搜尋及分類資料。AI訓練模型可以類似於多媒體資料處理中之訓練。數學上，於訓練模式中，於AI模型中之多個權重被調整以取得最大化輸出。於推論模式中，AI模型根據於訓練中所學習到被放置於練習中。AI模型可產生具有訓練及固定權重之推論模型以分類、解決、及/或回答問題。

第19圖示出用以執行乘法累加(multiply-accumulate，MAC)之示例記憶體1900。記憶體1900可為如本揭露中所述之相變記憶體裝置，例如於第17A圖至第17B圖中之積體電路1700。記憶體1900相變記憶體陣列(如於第17A圖至第17B圖中之相變記憶體陣列1705)，其包含多個記憶體晶胞1910、記憶體晶胞1920、記憶體晶胞1930及記憶體晶胞1940(如於第17B圖中之記憶體晶胞1780、記憶體晶胞1782、記憶體晶胞1784或記憶體晶胞1786)。記憶體晶胞可包含記憶體元件，例如第16A圖之記憶體元件1600、第16B圖之記憶體元件1630、第16C圖之記憶體元件1650或第16D圖之記憶體結構1670、第17B圖之記憶體元件1780a、記憶體元件1782a、記憶體元件1784a或記憶體元件1786a、或如本文所述之任何PCM晶胞。記憶體晶胞1910、記憶體晶胞1920、記憶體晶胞1930及記憶體晶胞1940分別地包含例如記憶體元件1911、記憶體元件1921、記憶體元件1931及記憶體元件1941，作為對應於對應導電度G1、導電度G2、導電度G3及導電度G4之對應電阻。

當電壓V1、電壓V2、電壓V3及電壓V4分別地被輸入至位元線BL2，多個對應讀取電流I1、電流I2、電流I3及電流I4流入字元線WL2中。讀取電流I1相等於電壓V1與導電度G1之乘積；讀取電流I2相等於電壓V2與導電度G2之乘積；讀取電流I3相等於電壓V3與導電度G3之乘積；讀取電流I4相等於電壓V4與導電度G4之乘積。總電流I相等於電壓V1、電壓V2、電壓V3及電壓V4與導電度G1、導電度G2、導電度G3及導電度G4之乘積之加總。若電壓V1、電壓V2、電壓V3及電壓V4表示為輸入訊號 x _i 及導電度G1、導電度G2、導電度G3及導電度G4表示為權重 w _i ，接著總電流I表示為輸入訊號 x _i 及權重 w _i 之乘積之加總如下列等式(1)所述： 透過於第19圖中之記憶體1900，於AI操作中之MAC可以被實現。

第20A圖示出用於執行訓練模式之示例系統2000。系統2000包括記憶體2010，記憶體2010包含，例如，被配置於矩陣中之多個記憶體晶胞2020 _ij。系統2000可進一步包括多個數位類比轉換器(DAC 2002)，其各耦接至對應位元線2003(例如第19圖之位元線BL2)。各DAC  2002用於將輸入數位訊號，例如電壓如第19圖之電壓V1、電壓V2、電壓V3及電壓V4，轉換至類比電壓訊號。系統2000可同樣包括多個取樣保存單元2004(sampling and holding unit，S&H unit)，其各耦接至對應字元線2005(例如第19圖之字元線WL2)，以及包括類比數位轉換器(ADC  2006)耦接至多個取樣保存單元2004。各取樣保存單元2004可包括一或多個邏輯單元及/或電路，用於沿著對應字元線2005取樣及保存被加總的電流類比訊號(例如第19圖中之電流I)，而ADC 2006可用於從各字元線2005總和被加總的電流類比訊號且將最終加總結果從類比訊號轉換至數位訊號用以進一步處理。

各記憶體晶胞2020 _ij可具有，例如，可調整電阻2022 _ij。各可調整電阻2022 _ij具有導電度G _ij。這些導電度G _ij可被使用於表示權重w _ij，例如第18B圖中所示之權重w _i。當記憶體2010執行訓練模式，權重w _ij需要被持續地更新，使具有可調整電阻2022 _ij之記憶體2010可以被順暢地使用於執行訓練模式。

第20B圖示出用於執行推論模式之示例系統2050。系統2050類似於系統2000，包含DAC 2002、取樣保存單元2004及ADC 2006。不同於第20A圖中之系統2000，系統2050包括記憶體2060，其不同於記憶體2010。記憶體2060包括，例如，被配置於矩陣中之多個記憶體晶胞2070 _ij。各記憶體晶胞2070 _ij可具有，例如，固定電阻2072 _ij，不同於具有可調整電阻2022 _ij之記憶體晶胞2020 _ij。各固定電阻2072 _ij具有固定導電度G _ij。這些導電度G _ij可以被用於表示固定權重w _ij。於執行推論模式之處理中，權重w _ij已被設定且不會被任意地改變，例如根據於第20A圖之被訓練的G _ij，使具有固定電阻2072 _ij之記憶體2060可以被順暢地使用於執行推論模式。因此，用於AI推論具有非揮發性及良好資料保存性以於低功率消耗保持權重於固定之記憶體2060是被期望的。記憶體2060可藉由如本揭露所述之相變記憶體實施，例如於第17B圖至第17B圖中之積體電路1700。記憶體晶胞2070 _ij可藉由如本揭露所述之記憶體晶胞實施，例如於第17B圖中之記憶體晶胞1780、記憶體晶胞1782、記憶體晶胞1784或記憶體晶胞1786。固定電阻2072 _ij可藉由如本揭露所述之記憶體元件實施，例如第16A圖之記憶體元件1600、第16B圖之記憶體元件1630、第16C圖之記憶體元件1650或第16D圖之記憶體結構1670、第17B圖之記憶體元件1780a、記憶體元件1782a、記憶體元件1784a或記憶體元件1786a、或本文所述之任何PCM晶胞。

本揭露與其他示例可實施為一或多個電腦程式產品，例如，在電腦可讀取媒介上所編碼的電腦程式指令之一或多個模組係由資料處理裝置執行或控制資料處理裝置的操作。電腦可讀取媒介可為機器可讀取儲存裝置、機器可讀取儲存基板、記憶體裝置，或其之一或多個的組合。用語「資料處理裝置」包括用以處理資料的所有裝置、設備及機器，包括舉例為可編程處理器、電腦或多個處理器或電腦。除了硬體之外，此裝置可包括建立所討論之電腦程式之執行環境的程式碼，例如構成處理器韌體、協定堆疊(protocol stack)、資料庫管理系統、操作系統或其之一或多個組合的程式碼。

系統可包含用以處理資料的所有裝置、設備及機器，包括例如可編程處理器、電腦或多個處理器或電腦。除了硬體之外，此系統可包括建立所討論之電腦程式之執行環境的程式碼，舉例為構成處理器韌體、協定堆疊、資料庫管理系統、操作系統或其之一或多個組合的程式碼。

電腦程式(亦稱為程式、軟體、軟體應用程式、指令碼或程式碼)可以用任何形式的程式語言來編寫，包括編譯或直釋語言，並且可以任何形式進行配置(deployed)，包括作為獨立程式(standalone program)或作為模組、元件、子常式(subroutine)、或適用於使用於計算環境中的其他單元。電腦程式並非必須對應於檔案系統中的檔案。程式可儲存於保存有其他程式或資料(舉例為儲存在標示語言文件(markup language document)中的一或多個指令碼)的檔案的一部分中、儲存於專用於所討論的程式的單一個檔案中、或儲存於多個已協調之檔案(舉例為儲存一或多個模組、子程式或部分程式碼的檔案)中。電腦程式可配置，以在一個電腦上或多個電腦上執行。此多個電腦位於一個地點或分佈在多個地點，且藉由通訊網路進行互連。

本文中所說明的程序和邏輯流程可藉由執行一或多個電腦程式的一或多個可編程處理器執行，以執行此處所說明的功能。程序和邏輯流程可亦由專用邏輯電路(special purpose logic circuitry)執行，並且裝置可亦由專用邏輯電路實現，舉例為場可程式化閘陣列(field programmable gate array, FPGA)或特殊應用積體電路(application specific integrated circuit, ASIC)。

適用於執行電腦程式的處理器包含例如是通用微處理器及專用微處理器兩者，及任何種類的數位電腦的任何一或多個處理器。一般而言，處理器將從唯讀記憶體或隨機存取記憶體或此兩者接收指令及資料。電腦的基本元件可包含用於執行指令的處理器及用於儲存指令及資料的一或多個記憶體裝置。通常，電腦可亦包括或可操作地耦接於用於儲存資料的一或多個大容量儲存裝置，以從此一或多個大容量儲存裝置接收資料，或傳送資料至此一或多個大容量儲存裝置，或二者皆有。此一或多個大容量儲存裝置舉例為磁碟、磁光碟、或光碟。然而，電腦無需具有此種裝置。適用於儲存電腦程式指令及資料的電腦可讀媒體可包含所有形式的非揮發性記憶體、媒體以及記憶體裝置，包括例如是半導體記憶體裝置，舉例為EPROM、EEPROM、及快閃記憶體裝置；磁碟。處理器及記憶體可由專用邏輯電路增補或併入於專用邏輯電路中。

雖然本文可說明許多細節，但此些細節不應解釋為對本發明的所主張或可主張的範疇的限制，而是解釋為針對特定實施例的特徵的說明。在分開之數個實施例中說明於本文中的某些特徵可亦在單一實施例中組合實施。相反地，說明於單一實施例中的各種特徵可亦分開地或以任何適合的子組合的方式在多個實施例中實施。再者，儘管數個特徵於上文可說明為以某些組合來作用且甚至最初按此來主張，但來自所主張的組合的一或多個特徵在一些情況下可從所述的組合排除(excised)，且所主張的組合可針對次組合或次組合的變化。類似地，雖然數個操作在圖式中以特定次序來描繪，但不應將理解為此些操作須以所繪示的特定次序或以順序次序執行，或須執行所有所說明的操作以達成合乎期望的結果。

僅有少數示例及實施方式被說明。基於所述示例及實施方式及其他實施方式之變化、修改及強化可以被根據於所揭露的完成。

綜上所述，雖然本發明已以較佳實施例以及示例細節揭露如上，然可以理解的是這些實例旨於說明而並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:示例 102,104,106:脈衝 200:資料表 302,304,402,404,406,408,502,504,602,604,606,608,1102, 1104,1112,1114,1116,1118,1202,1204,1212,1214,1216,1218:曲線 1000,1010,1020:軌跡 1002,1012,1022:狀態 1600,1630,1650,1670a,1780a,1782a,1784a,1786a,1911,1921,1931,1941:記憶體元件 1602,1632,1652,1672:記憶體基體 1604,1642,1664:主動區 1606,1634,1654,1674:第一電極 1608:介電層 1610,1636,1656,1676:第二電極 1612:窄邊 1638,1658:上表面 1640,1660:下表面 1644,1662:寬度 1670:記憶體結構 1678:開關層 1700:積體電路 1705:相變記憶體陣列 1710:字元線解碼器及驅動器 1711: 字元線解碼器 1715,1794,1796,2005,WL2:字元線 1720:位元線解碼器 1725,1790,1792,2003,BL2:位元線 1730:塊狀資料輸入結構 1735,1760:匯流排 1740:資料輸入線 1745:資料輸出線 1750:控制器 1755:偏壓配置供應電壓及電流源 1765:其他電路 1775:塊狀感測放大器 1780,1782,1784,1786,1910,1920,1930,1940,2020 _ij,2070 _ij:記憶體晶胞 1780b,1782b,1784b,1786b:存取裝置 1785:源極線終端電路 1788:源極線 1798:電流路徑 1800:ANN 1900,2010,2060:記憶體 2000,2050:系統 2002:DAC 2004:取樣保存單元 2006:ADC 2022 _ij,2072 _ij:電阻 G1,G2,G3,G4,G _i,G _ij:導電度 I,I1,I2,I3,I4,Ii:電流 L0,L1,L2:層 N0,N1,N2,N3,N4,N5,N6,N7,N8:神經元 V1,V2,V3,V4,Vn:電壓 w _i,w _ij:權重 x _i:訊號

第1圖繪示包括相變材料(phase change material, PCM)之記憶體元件之示例操作之示意圖。 第2圖繪示具有對應組合物(Si(矽)、Sb(銻)及Te(碲))及重置漂移係數(reset drift coefficient)(例如於室溫(room temperature))之示例相變材料之示意圖。 第3圖至第4圖繪示從示例SiSbTe PCM(材料A)製成之PCM晶胞之示例效能特徵之示意圖。 第5圖至第6圖繪示從另一示例SiSbTe PCM(材料B)製成之PCM晶胞之示例效能特徵之示意圖。 第7圖繪示從材料A製成之PCM晶胞被編程於一系列阻抗狀態於一小時之漂移效能特徵(於65攝氏度)之示意圖。 第8圖繪示從材料B製成之PCM晶胞被編程於一系列阻抗狀態 於一小時之漂移效能特徵(於65攝氏度)之示意圖。 第9圖繪示從材料A製成之PCM晶胞被編程於一系列阻抗狀態於一天之漂移效能特徵(於65攝氏度)之示意圖。 第10A圖繪示具有對應組合物(Si、Sb、Te及C(碳))於多個原子濃度之示例相變材料之示意圖。 第10B圖繪示第10A圖之材料A、材料C及材料D於溫度作用之電阻率之示意圖。 第11圖繪示從示例具有低SiC(碳化矽)參雜之SiSbTe(材料C)製成之PCM晶胞之示例效能特徵之示意圖。 第12圖繪示從示例具有高SiC(碳化矽)參雜之SiSbTe(材料D)製成之PCM晶胞之示例效能特徵之示意圖。 第13圖繪示從材料C製成之PCM晶胞被編程於一系列阻抗狀態之漂移效能特徵(於65攝氏度)之示意圖。 第14圖繪示從材料D製成之PCM晶胞被編程於一系列阻抗狀態之漂移效能特徵(於65攝氏度)之示意圖。 第15圖繪示從材料C製成之PCM晶胞被編程於一系列阻抗狀態於一天之漂移效能特徵(於65攝氏度)之示意圖。 第16A圖繪示從具有蕈狀型態結構之PCM材料製成之示例記憶體元件之截面視圖。 第16B圖繪示從具有「於通孔中主動(active in via)」型態結構之PCM材料製成之示例記憶體元件之截面視圖。 第16C圖繪示從具有孔隙(pore)型態結構之PCM材料製成之示例記憶體元件之截面視圖。 第16D圖繪示包括從具有交叉點(cross-point)結構之PCM材料製成之多個記憶體元件之示例記憶體結構之截面視圖。 第17A圖繪示包括相變記憶體晶胞之陣列之積體電路之示意圖。 第17B圖繪示於第17A圖之相變記憶體陣列中之相變記憶體晶胞之一部分之操作示例之示意圖。 第18A圖及第18B圖分別地繪示人工神經網路(artificial neural network，ANN)示例之示意圖及ANN之神經元(neuron)N6之展開圖。 第19圖繪示用以執行乘法累加計算(multiply-accumulate calculation, MAC)之示例記憶體之示意圖。 第20A圖繪示用以執行訓練模式之示例系統之示意圖。 第20B圖繪示用以執行推論模式之示例系統之示意圖。 各圖式中相同的參考編號與名稱表示相同的元件。這也應理解圖式中所示的各種範例性實施例僅是說明性的表示，並不一定按比例繪製。

1600:記憶體元件

1602:記憶體基體

1604:主動區

1606:第一電極

1608:介電層

1610:第二電極

1612:窄邊

Claims (8)

1. 一種積體電路，包括： 一第一電極； 一第二電極；以及 一相變材料(phase change material)之一基體(body)，耦接至該第一電極與該第二電極之間， 其中，該相變材料包含Si _xSb _yTe _z，而其中x、y及z分別代表組合物Si(矽)、Sb(銻)及Te(碲)之原子比(atomic ratio)，以及 其中，該相變材料之該基體之一塊體化學計量(bulk stoichiometry)包含一Si原子濃度位於從約7%至約12%之一範圍中， 其中該相變材料包含摻雜於Si _xSb _yTe _z中之SiC(碳化矽)， 其中該相變材料之該基體之該塊體化學計量包含： 一C(碳)原子濃度位於約10%至約16%之一範圍中。
2. 如請求項1所述之一種積體電路，其中該相變材料之該基體之該塊體化學計量包含： 一Sb原子濃度位於從約27%至約42%之一範圍中，以及 一Te原子濃度位於從約40%至約60%之一範圍中。
3. 如請求項1所述之一種積體電路，該積體電路用於作為具有一蕈狀型態結構之一記憶體元件。
4. 一種相變記憶體裝置，包括複數個記憶體晶胞， 其中該些記憶體晶胞其中至少之一包含如請求項1之該積體電路，以及 其中該相變記憶體裝置係用於執行一類比人工智慧模型(analog artificial intelligence (AI) model)之一推論模式(inference mode)，及其中於該推論模式中，該些記憶體晶胞之複數個記憶體元件被編程(programmed)以具有對應於該些記憶體晶胞之對應複數個權重(weight)之複數個阻抗狀態，該些阻抗狀態對應於複數個阻抗值之複數個非重疊範圍(non-overlapping range)。
5. 一種積體電路，包括： 一第一電極； 一第二電極；以及 一相變材料之一基體，耦接至該第一電極與該第二電極之間， 其中，該相變材料包含以SiC參雜之Si _xSb _yTe _z，而其中x、y及z分別代表組合物Si、Sb及Te之原子比， 其中，該相變材料之該基體之一塊體化學計量包含： 一Si原子濃度位於從約7%至約12%之一範圍中， 一Sb原子濃度位於從約27%至約42%之一範圍中， 一Te原子濃度位於從約40%至約60%之一範圍中，以及 一C原子濃度位於約10%至約16%之一範圍中。
6. 如請求項5所述之一種積體電路，其中該積體電路於一升溫之一重置漂移係數不大於0.04。
7. 如請求項5所述之一種積體電路，其中該相變材料之該基體係可程式化至複數個阻抗狀態，該些阻抗狀態包括一完全重置狀態及一完全設定狀態，以及 其中各該些阻抗狀態之一導電度之改變於一天不超過10%。
8. 一種相變記憶體裝置，包括複數個記憶體晶胞， 其中該些記憶體晶胞其中至少之一包含如請求項5之該積體電路， 其中該相變記憶體裝置係用於執行一類比人工智慧模型之一推論模式，以及 其中於該推論模式中，該些記憶體晶胞之複數個記憶體元件被編程以具有對應於該些記憶體晶胞之對應複數個權重之複數個阻抗狀態，該些阻抗狀態對應於複數個阻抗值之複數個非重疊範圍。