[go: up one dir, main page]

TWI872993B - 半導體裝置及其製作方法 - Google Patents

半導體裝置及其製作方法 Download PDF

Info

Publication number
TWI872993B
TWI872993B TW113110379A TW113110379A TWI872993B TW I872993 B TWI872993 B TW I872993B TW 113110379 A TW113110379 A TW 113110379A TW 113110379 A TW113110379 A TW 113110379A TW I872993 B TWI872993 B TW I872993B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
gate structure
section
drain electrode
Prior art date
Application number
TW113110379A
Other languages
English (en)
Other versions
TW202539396A (zh
Inventor
游政昇
陳泓宇
謝文元
Original Assignee
鴻海精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 鴻海精密工業股份有限公司 filed Critical 鴻海精密工業股份有限公司
Priority to TW113110379A priority Critical patent/TWI872993B/zh
Priority to US18/648,491 priority patent/US20250301681A1/en
Application granted granted Critical
Publication of TWI872993B publication Critical patent/TWI872993B/zh
Publication of TW202539396A publication Critical patent/TW202539396A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體裝置的製作方法，包含在基板上形成通道層與阻障層；在阻障層上形成閘極結構；在阻障層與閘極結構上共形地形成第一介電層；在第一介電層上形成第二介電層，其中第二介電層與閘極結構間隔開來；在第一介電層與第二介電層上形成歐姆接觸金屬層，歐姆接觸金屬層經由第一介電層的第一開口與第二開口與阻障層接觸；以及蝕刻歐姆接觸金屬層，以形成填充第一開口的源極電極、填充第二開口的汲極電極，以及位在源極電極與汲極電極之間並部分覆蓋第二介電層的場板。一種半導體裝置亦在此揭露。

Description

半導體裝置及其製作方法
本揭露是關於一種半導體裝置及其製作方法。
功率半導體元件（power semiconductor device）持續發展，並廣泛應用於例如無線通訊、電子產品、電動汽車等。然而，可承受高功率的元件需具有高的崩潰電壓（breakdown voltage），且更佳的元件還需具備高的電子遷移率、熱穩定性佳等。有鑑於此，需要一種新的半導體裝置及其製作方法，以持續發展相關領域。
本揭露的一實施方式提供了一種半導體裝置的製作方法，包含在基板上依序形成通道層與阻障層；在阻障層上形成閘極結構；在阻障層與閘極結構上共形地形成第一介電層；在第一介電層上形成第二介電層，其中第二介電層與閘極結構間隔開來；在第一介電層中形成第一開口與第二開口，閘極結構與第二介電層位在第一開口與第二開口之間；在第一介電層與第二介電層上形成歐姆接觸金屬層，歐姆接觸金屬層經由第一開口與第二開口與阻障層接觸；以及蝕刻歐姆接觸金屬層，以形成填充第一開口的源極電極、填充第二開口的汲極電極，以及位在源極電極與汲極電極之間並部分覆蓋第二介電層的場板。
本揭露的另一實施方式提供了一種半導體裝置，包含設置在基板上的通道層、設置在通道層上的阻障層、設置在阻障層上的閘極結構、共形地形成在阻障層與閘極結構上的第一介電層、分別設置在閘極結構的兩側的源極電極與汲極電極、設置在第一介電層上的第二介電層，以及位在源極電極與汲極電極之間並部分覆蓋第二介電層的場板。源極電極與汲極電極穿過第一介電層與阻障層接觸。第二介電層位於閘極結構與汲極電極之間。源極電極、汲極電極與場板的材料為相同的歐姆接觸金屬。
本揭露的又一實施方式提供了一種半導體裝置，包含設置在基板上的通道層、設置在通道層上的阻障層、設置在阻障層上的閘極結構、共形地形成在阻障層與閘極結構上的第一介電層、分別設置在閘極結構的兩側的源極電極與汲極電極、設置在第一介電層上的第二介電層，設置在第二介電層與第一介電層之間的蝕刻停止層，以及位在源極電極與汲極電極之間並部分覆蓋第二介電層的場板。源極電極與汲極電極穿過第一介電層與阻障層接觸。蝕刻停止層與其上的第二介電層和閘極結構之間相隔一段間距，蝕刻停止層與其上的第二介電層和汲極電極之間相隔一段間距。
由於半導體裝置中的場板包含至少兩種高度的區塊，因此，場板可提供多層場板的技術功效，進而準確地調控閘極與源極間的電荷量及閘極與汲極間的電荷量的比例。又因為場板與源極電極和汲極電極是以同一蝕刻製程所定義的，因此可以簡化光罩數量的使用以及簡化製程工序。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。
參照第1圖至第5圖，其分別為根據本揭露之半導體裝置之製作方法的一些實施例於不同製作階段的剖面圖。如第1圖所示，半導體裝置之製作方法始於在基板100上形成通道層(channel layer)110，以及在通道層110上形成阻障層(barrier layer)120。基板100可為半導體基板，例如矽基板或是碳化矽基板等，且基板100可包含半導體元素、化合物和/或合金。在一些實施方式中，基板100還可包含任何可行但未繪示於圖中的主動元件（例如二極體等）、被動元件（例如電阻器、電容器等）、導線、其類似物、或其組合等。
通道層110可提供源極與汲極之間載子流通的通道。阻障層120有助於在通道層110中形成具有高濃度、高電子遷移率及低電阻的二維電子氣（two-dimensional electron gas, 2DEG）的載子流通通道。在一些實施例中，通道層110的材料包含磊晶的氮化鎵。在一些實施例中，阻障層120的材料包含AlGaN。
閘極結構130形成在阻障層120上，以控制通道層110中的載子流通。在一些實施例中，閘極結構130包含有經圖案化的摻雜層132以及在摻雜層132上的閘極金屬層134。摻雜層132可根據需求摻雜有N型摻雜劑（四族元素例如C、Si、Ge、Sn、或其類似物等）或P型摻雜劑（二族元素例如Be、Mg、Ga、Sr、或其類似物等），例如在一些實施例中，摻雜層132包含摻雜有P型摻雜劑的GaN。閘極金屬層134的材料則可包含適合的金屬材料，如銅、銀、鎢、鎳與氮化鈦等等。
第1圖更包含在阻障層120與閘極結構130上共形地形成連續延伸的第一介電層140。第一介電層140與阻障層120與閘極結構130直接接觸。在一些實施例中，第一介電層140覆蓋阻障層120且連續地覆蓋閘極結構130的上表面及側表面。在一些實施方式中，第一介電層140的材料包含SiO 2、Si 3N 4、SiON或其組合。
接著，蝕刻停止層150共形地形成在第一介電層140上，亦即，蝕刻停止層150亦在阻障層120與閘極結構130上連續地延伸。在一些實施例中，蝕刻停止層150的材料包含AlN、Al 2O 3、SiN、或其組合。
而後，第二介電材料層160共形地形成在蝕刻停止層150上，亦即，第二介電材料層160在蝕刻停止層150上連續地延伸。蝕刻停止層150不同於第一介電層140與第二介電材料層160的材料，而第一介電層140與第二介電材料層160的材料可以是相同或是不同。在一些實施例中，第二介電材料層160的材料包含SiO 2、Si 3N 4、SiON或其組合。
由於閘極結構130是凸出於阻障層120，且第一介電層140、蝕刻停止層150與第二介電材料層160為共形地形成在閘極結構130與阻障層120上的緣故，第二介電材料層160會具有在閘極結構130上的第一部分161以及在阻障層120上的第二部分162，其中第一部分161的高度大於第二部分162的高度。
接著，如第2圖所示，在第二介電材料層160的第二部分162上形成圖案化光阻170，並以圖案化光阻170作為遮罩進行蝕刻製程，以移除未被圖案化光阻170所保護的第二介電材料層160與蝕刻停止層150。因蝕刻停止層150不同於第一介電層140與第二介電材料層160的材料，故可以實現在移除未被保護的第二介電材料層160與蝕刻停止層150的同時，又不會過度蝕刻第一介電層140，令第一介電層140繼續覆蓋閘極結構130與阻障層120。第2圖中更包含執行光阻剝除以及清洗製程，以移除圖案化光阻170與殘留的蝕刻停止層150(若有的話)。
在一些實施例中，蝕刻製程可以是乾式蝕刻或是濕式蝕刻。在蝕刻之後所留下來的第二介電材料層160被稱為第二介電層164，且第二介電層164與閘極結構130間隔開來。第二介電層164的側壁可以是垂直的或是傾斜的，亦即，在一些實施例中，在蝕刻之後所留下來的第二介電層164可以具有梯形的剖面。第二介電層164包含有第1圖中之在阻障層120上且具有較低的高度的第二部分162。
接著，如第3圖所示，在如第2圖所示的結構上形成另一圖案化光阻172，其中圖案化光阻172覆蓋閘極結構130與第二介電層164，且圖案化光阻172在閘極結構130與第二介電層164的兩側分別具有第一開口OP1與第二開口OP2。亦即，閘極結構130與第二介電層164位在第一開口OP1與第二開口OP2之間。
而後，以圖案化光阻172作為遮罩進行蝕刻製程，以移除未被圖案化光阻172所保護的第一介電層140。第一開口OP1與第二開口OP2的圖案跟著轉移到第一介電層140中。換言之，在經過以圖案化光阻172作為遮罩的蝕刻製程之後，第一開口OP1與第二開口OP2定義在第一介電層140，而讓阻障層120由第一開口OP1與第二開口OP2中顯露出來。
接著，如第4圖所示，在如第3圖所示的結構上沉積歐姆接觸金屬層180。歐姆接觸金屬層180連續地覆蓋在第一介電層140上，且經由第一介電層140的第一開口OP1與第二開口OP2與阻障層120連接。歐姆接觸金屬層180的材料可配合對應的阻障層120選擇，在一些實施例中，歐姆接觸金屬層180的材料可包含鈦/鋁/鈦/金或是鉑/金等。
而後，形成又一圖案化光阻176在歐姆接觸金屬層180上。此圖案化光阻176的圖案將決定後續場板以及源極電極、汲極電極的佈局。舉例而言，在一些實施例中，圖案化光阻176包含有覆蓋第一開口OP1，以定義出源極電極的第一部分177、覆蓋第二開口OP2，以定義出汲極電極的第二部分178，以及覆蓋部分的閘極結構130與部分的第二介電層164，以定義出場板的第三部分179，其中第一部分177、第二部分178與第三部分179之間是彼此分隔開來的。
接著，再以圖案化光阻176作為遮罩進行蝕刻製程，以移除未被圖案化光阻176所保護的歐姆接觸金屬層180。接著再將圖案化光阻176移除，便可以得到如第5圖所示的半導體裝置10。
參照第5圖，半導體裝置10包含有基板100、在基板100上的通道層110，在通道層110上的阻障層120，二維電子氣可形成在通道層110與阻障層120之間。半導體裝置10更包含有設置在阻障層120上的閘極結構130、設置在閘極結構130一側且填充第一開口OP1的源極電極182，以及設置在閘極結構130另一側且填充第二開口OP2的汲極電極184。
閘極結構130的組成不同於源極電極182與汲極電極184的組成。具體而言，閘極結構130可包含有摻雜層132以及在摻雜層132上的閘極金屬層134，而源極電極182與汲極電極184的材料則是歐姆接觸金屬材料。在一些實施例中，閘極結構130的剖面形狀也不同於源極電極182與汲極電極184的剖面形狀。舉例而言，閘極結構130的剖面形狀為矩形，而源極電極182的剖面形狀具有相連的上部182t與下部182b，且上部182t的寬度W1大於下部182b的寬度W2，且上部182t與下部182b之間為一體成形不具有介面。汲極電極184的剖面形狀具有相連的上部184t與下部184b，且上部184t的寬度W3大於下部184b的寬度W4，且上部184t與下部184b之間為一體成形不具有介面。
半導體裝置10包含有第一介電層140，第一介電層140覆蓋部分的阻障層120且連續地覆蓋閘極結構130的上表面及側表面。在一些實施例中，第一介電層140圍繞源極電極182的下部182b且介於源極電極182的上部182t與阻障層120之間，第一介電層140圍繞汲極電極184的下部184b且介於汲極電極184的上部184t與阻障層120之間。
半導體裝置10包含有設置在第一介電層140上且位在閘極結構130與汲極電極184之間的蝕刻停止層150以及在蝕刻停止層150上的第二介電層164。蝕刻停止層150與其上的第二介電層164和閘極結構130之間相隔一段間距。蝕刻停止層150與其上的第二介電層164和汲極電極184之間相隔一段間距。
半導體裝置10包含有場板186，場板186部分覆蓋閘極結構130，並從閘極結構130連續地延伸至第二介電層164上，且場板186部分覆蓋第二介電層164。場板186與源極電極182和汲極電極184是使用相同的歐姆接觸金屬層180(見第4圖)並以同一蝕刻製程所定義的，因此，場板186的材料會是與源極電極182與汲極電極184的材料相同的歐姆接觸金屬材料。
在一些實施例中，由於第二介電層164與閘極結構130之間具有高度差，對應形成的場板186也具有相連的不同高度的區段，舉例而言，場板186包含有位在閘極結構130上的第一區段186A、位在第二介電層164上的第二區段186B，以及連接第一區段186A與第二區段186B的第三區段186C。第一區段186A的高度H1不同於第二區段186B的高度H2，而第一區段186A的高度H1與第二區段186B的高度H2皆大於第三區段186C的高度H3，其中高度H1、H2、H3是以該區段的上表面與阻障層120的上表面之間的距離所決定的。
在一些實施例中，場板186的第一區段186A為較為遠離汲極電極184的一端，而場板186的第二區段186B為較為接近汲極電極184的一端，第二區段186B位在第一區段186A與汲極電極184之間。
參照第6圖，其為根據本揭露之半導體裝置的另一些實施例的剖面圖。依據如第4圖中所示的圖案化光阻176的設計不同，所形成的場板186亦具有不同的設計。例如，在一些實施例中，場板186更進一步與源極電極182相連。亦即，場板186更包含第四區段186D，第四區段186D連接第一區段186A與源極電極182。在一些實施例中，場板186的第一區段186A為較為遠離汲極電極184的一端，而場板186的第二區段186B為較為接近汲極電極184的一端，其中第四區段186D的高度H4大致上等於第三區段186C的高度H3且低於第二區段186B的高度H2。換言之，閘極結構130的上表面與側表面皆被場板186所覆蓋，閘極結構130與場板186之間被第一介電層140所分隔開來。
參照第7圖，其為根據本揭露之半導體裝置的又一些實施例的剖面圖。依據如第4圖中所示的圖案化光阻176的設計不同，所形成的場板186亦具有不同的設計。例如，在一些實施例中，場板186也可以不覆蓋閘極結構130。換言之，場板186包含有位在第二介電層164上的第二區段186B以及位在閘極結構130與第二介電層164之間的第三區段186C，其中第二區段186B的高度H2大於第三區段186C的高度H3。
綜上所述，由於半導體裝置10中的場板186包含至少兩種高度的區塊，因此，場板186可提供多層場板的技術功效，進而準確地調控閘極與源極間的電荷量(gate-source charge,Qgs)及閘極與汲極間的電荷量(gate-drain charge,Qgd)的比例。又因為場板186與源極電極182和汲極電極184是以同一蝕刻製程所定義的，因此可以簡化光罩數量的使用以及簡化製程工序。除此之外，由於場板186係沿著其下方的階梯狀形狀成形，因此可具有符合預期的高度差，以顯著地增加崩潰電壓。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10:半導體裝置
100:基板
110:通道層
120:阻障層
130:閘極結構
132:摻雜層
134:閘極金屬層
140:第一介電層
150:蝕刻停止層
160:第二介電材料層
161:第一部分
162:第二部分
164:第二介電層
170,172,176:圖案化光阻
177:第一部分
178:第二部分
179:第三部分
180:歐姆接觸金屬層
182:源極電極
182t:上部
182b:下部
184:汲極電極
184t:上部
184b:下部
186:場板
186A:第一區段
186B:第二區段
186C:第三區段
186D:第四區段
OP1:第一開口
OP2:第二開口
W1,W2,W3,W4:寬度
H1,H2,H3,H4:高度
為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下： 第1圖至第5圖分別為根據本揭露之半導體裝置之製作方法的一些實施例於不同製作階段的剖面圖。 第6圖為根據本揭露之半導體裝置的另一些實施例的剖面圖。 第7圖為根據本揭露之半導體裝置的又一些實施例的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:半導體裝置
100:基板
110:通道層
120:阻障層
130:閘極結構
132:摻雜層
134:閘極金屬層
140:第一介電層
150:蝕刻停止層
164:第二介電層
182:源極電極
182t:上部
182b:下部
184:汲極電極
184t:上部
184b:下部
186:場板
186A:第一區段
186B:第二區段
186C:第三區段
W1,W2,W3,W4:寬度
H1,H2,H3:高度

Claims (10)

  1. 一種半導體裝置的製作方法，包含：在一基板上依序形成一通道層與一阻障層；在該阻障層上形成一閘極結構；在該阻障層與該閘極結構上共形地形成一第一介電層；在該第一介電層上形成一第二介電層，其中該第二介電層與該閘極結構間隔開來；在該第一介電層中形成一第一開口與一第二開口，該閘極結構與該第二介電層位在該第一開口與該第二開口之間；在該第一介電層與該第二介電層上形成一歐姆接觸金屬層，該歐姆接觸金屬層經由該第一開口與該第二開口與該阻障層接觸；以及蝕刻該歐姆接觸金屬層，以形成填充該第一開口的一源極電極、填充該第二開口的一汲極電極，以及位在該源極電極與該汲極電極之間並部分覆蓋該第二介電層的一場板。
  2. 如請求項1所述之半導體裝置的製作方法，其中蝕刻該歐姆接觸金屬層是以同一圖案化光阻為遮罩進行蝕刻，以同時形成該源極電極、該汲極電極，與該場板。
  3. 如請求項1所述之半導體裝置的製作方法，其中在該第一介電層上形成該第二介電層包含： 在該第一介電層上形成一蝕刻停止層；在該蝕刻停止層上共形地形成一第二介電材料層；以及蝕刻該第二介電材料層與該蝕刻停止層，以形成該第二介電層。
  4. 一種半導體裝置，包含：一通道層，設置在一基板上；一阻障層，設置在該通道層上；一閘極結構，設置在該阻障層上；一第一介電層，共形地形成在該阻障層與該閘極結構上；一源極電極與一汲極電極，分別設置在該閘極結構的兩側，且穿過該第一介電層與該阻障層接觸；一第二介電層，設置在該第一介電層上，且位於該閘極結構與該汲極電極之間；以及一場板，位在該源極電極與該汲極電極之間並部分覆蓋該第二介電層，其中該源極電極、該汲極電極與該場板的材料為相同的歐姆接觸金屬。
  5. 如請求項4所述之半導體裝置，其中該場板包含部分覆蓋該閘極結構的一第一區段、部分覆蓋該第二介電層的一第二區段，以及連接該第一區段與該第二區段的一第三區段，其中該第一區段的高度不同於該第二區段的高度。
  6. 如請求項5所述之半導體裝置，其中該場板包含一第四區段，連接該第一區段與該源極電極，該第四區段的高度低於該第二區段的高度。
  7. 如請求項4所述之半導體裝置，其中該場板包含部分覆蓋該第二介電層的一第二區段以及位在該第二區段與該閘極結構之間的一第三區段，該第二區段與該第三區段相連，且該第二區段的高度大於該第三區段的高度。
  8. 如請求項4所述之半導體裝置，其中該第二介電層和該閘極結構之間相隔一段間距，該第二介電層和該汲極電極之間相隔一段間距。
  9. 一種半導體裝置，包含：一通道層，設置在一基板上；一阻障層，設置在該通道層上；一閘極結構，設置在該阻障層上；一第一介電層，共形地形成在該阻障層與該閘極結構上；一源極電極與一汲極電極，分別設置在該閘極結構的兩側，且穿過該第一介電層與該阻障層接觸；一第二介電層，設置在該第一介電層上； 一蝕刻停止層，設置在該第二介電層與該第一介電層之間，其中該蝕刻停止層與其上的該第二介電層和該閘極結構之間相隔一段間距，該蝕刻停止層與其上的該第二介電層和該汲極電極之間相隔一段間距；以及一場板，位在該源極電極與該汲極電極之間並部分覆蓋該第二介電層。
  10. 如請求項9所述之半導體裝置，其中該源極電極、該汲極電極與該場板的材料相同。
TW113110379A 2024-03-20 2024-03-20 半導體裝置及其製作方法 TWI872993B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW113110379A TWI872993B (zh) 2024-03-20 2024-03-20 半導體裝置及其製作方法
US18/648,491 US20250301681A1 (en) 2024-03-20 2024-04-29 Semiconductor device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW113110379A TWI872993B (zh) 2024-03-20 2024-03-20 半導體裝置及其製作方法

Publications (2)

Publication Number Publication Date
TWI872993B true TWI872993B (zh) 2025-02-11
TW202539396A TW202539396A (zh) 2025-10-01

Family

ID=95557299

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113110379A TWI872993B (zh) 2024-03-20 2024-03-20 半導體裝置及其製作方法

Country Status (2)

Country Link
US (1) US20250301681A1 (zh)
TW (1) TWI872993B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201711196A (zh) * 2009-08-28 2017-03-16 全斯法姆公司 具有場板的半導體元件
US20220336649A1 (en) * 2021-04-15 2022-10-20 Vanguard International Semiconductor Corporation High electron mobility transistor and fabrication method thereof
US20230207675A1 (en) * 2021-12-24 2023-06-29 Nxp Usa, Inc. Semiconductor device with a gate electrode having multiple regions and method of fabrication therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201711196A (zh) * 2009-08-28 2017-03-16 全斯法姆公司 具有場板的半導體元件
US20220336649A1 (en) * 2021-04-15 2022-10-20 Vanguard International Semiconductor Corporation High electron mobility transistor and fabrication method thereof
US20230207675A1 (en) * 2021-12-24 2023-06-29 Nxp Usa, Inc. Semiconductor device with a gate electrode having multiple regions and method of fabrication therefor

Also Published As

Publication number Publication date
TW202539396A (zh) 2025-10-01
US20250301681A1 (en) 2025-09-25

Similar Documents

Publication Publication Date Title
US11854926B2 (en) Semiconductor device with a passivation layer and method for producing thereof
US7132699B2 (en) Compound semiconductor device and its manufacture
US5086332A (en) Planar semiconductor device having high breakdown voltage
US12363938B2 (en) Cap structure coupled to source to reduce saturation current in HEMT device
TW201941428A (zh) 積體晶片及其形成方法
JP2024527873A (ja) リセスゲート誘電体を備えたＲＦ－ＳｉＣ－ＭＯＳＦＥＴ
TWI788755B (zh) 使用底部崩潰電流路徑的雪崩保護電晶體及其形成方法
CN116504759B (zh) 一种半导体器件及其制备方法
CN112151614A (zh) 半导体器件
TWI676216B (zh) 半導體裝置及其製造方法
CN113224153A (zh) 高电子迁移率晶体管及其制作方法
TWI872993B (zh) 半導體裝置及其製作方法
CN112420832A (zh) 半导体装置
TWI813435B (zh) 製造碳化矽半導體功率元件的方法
CN120711757A (zh) 半导体装置及其制作方法
CN114628511B (zh) 高电子迁移率晶体管及其制作方法
US6777295B1 (en) Method of fabricating trench power MOSFET
TWI875526B (zh) 半導體裝置與其製作方法
TWI849920B (zh) 高電子遷移率電晶體及其製造方法
TWI736803B (zh) 溝渠式電晶體結構及其製造方法
CN110112211A (zh) 半导体装置及其制造方法
TWM676667U (zh) 半導體裝置
TW202539395A (zh) 功率半導體裝置及其製造方法
TW202539431A (zh) 功率半導體裝置及其製造方法
CN117766579A (zh) 高电子迁移率晶体管及其制造方法