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TWI872970B - 突波抑制保護電路 - Google Patents

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TWI872970B
TWI872970B TW113107633A TW113107633A TWI872970B TW I872970 B TWI872970 B TW I872970B TW 113107633 A TW113107633 A TW 113107633A TW 113107633 A TW113107633 A TW 113107633A TW I872970 B TWI872970 B TW I872970B
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voltage
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魏世忠
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茂達電子股份有限公司
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Abstract

本發明公開一種突波抑制保護電路。本發明的突波抑制保護電路包含輸入電壓偵測電路、參考電壓產生電路、運算放大器以及第一開關元件。第一開關元件的第一端耦接輸入電壓。第一開關元件的第二端接地。第一開關元件的控制端連接運算放大器的輸出端。輸入電壓偵測電路偵測輸入電壓以輸出第一輸入偵測電壓。參考電壓產生電路輸出第一參考電壓。運算放大器將第一輸入偵測電壓與第一參考電壓之間的差值乘上增益以輸出運算放大訊號。第一開關元件依據從運算放大器接收到的運算放大訊號運作。

Description

突波抑制保護電路
本發明涉及一種保護電路，特別是涉及一種突波抑制保護電路。
為了防止電壓瞬間變化所引起的大電流及高電壓造成電子元件損毀，突波保護裝置(surge protection device)被設置在應用的電路板上。突波保護裝置用於將突波訊號引流到接地端，以抑制多餘的瞬間高電壓突波，並讓其箝制在一箝制電壓，如此來保護電路板上的晶片不因操作電壓超過其本身的崩潰電壓而燒毀。
然而，現有突波保護裝置不適用於設置在欲保護的晶片內部，因此需在購買晶片後額外購買現有突波保護裝置設於晶片外部，佔用了電路板上的晶片外部的佈局面積，且現有突波保護裝置可選用的箝制電壓常受限於供應商預設的電壓。
針對現有技術的不足，本發明提供一種突波抑制保護電路。本發明的突波抑制保護電路包含輸入電壓偵測電路、參考電壓產生電路、運算放大器以及第一開關元件。所述輸入電壓偵測電路耦接一輸入電壓。所述輸入電壓偵測電路配置以偵測所述輸入電壓以輸出第一輸入偵測電壓。所述參考電壓產生電路配置以輸出第一參考電壓。所述運算放大器的第一輸入端連 接所述輸入電壓偵測電路以從所述輸入電壓偵測電路接收所述第一輸入偵測電壓。所述運算放大器的第二輸入端連接所述參考電壓產生電路以從所述參考電壓產生電路接收所述第一參考電壓。所述運算放大器將所述第一輸入偵測電壓與所述第一參考電壓之間的差值乘上第一增益以輸出一運算放大訊號。所述第一開關元件的第一端耦接所述輸入電壓。所述第一開關元件的第二端接地。所述第一開關元件的控制端連接所述運算放大器的輸出端。所述第一開關元件配置以依據從所述運算放大器的輸出端接收到的所述運算放大訊號運作。
如上所述，本發明提供一種突波抑制保護電路。本發明的突波抑制保護電路適用於設置在晶片內部或外部，能夠有效地抑制接收到的輸入電壓，以保護保護晶片內部的核心電路，避免晶片內部的核心電路燒毀。特別是，若本發明的突波抑制保護電路設置在晶片內部，使用者直接購買晶片即可，不需再購買外部突波保護元件來保護晶片的核心電路，額外地設置在電路板上的晶片外部。再者，即使本發明的突波抑制保護電路接收到的輸入電壓到達高電壓值，仍然能夠快速地將輸入電壓拉降至可自行設定的一可變箝制電壓。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
1000:晶片
SUGP、SUGP1、SUGP2、SUGP3、SUGP4、SUGP5:突波抑制保護電路
CRE:核心電路
VIN:輸入電壓
ICT、ISG、IIN、ISG0:輸入電流
C1、C2:外部電容
L1:外部電感
DET:輸入電壓偵測電路
VINR1:第一輸入偵測電壓
RFG:參考電壓產生電路
VREF1:第一參考電壓
OPA1:運算放大器
SW1:第一開關元件
NDG:控制端
VINR2:第二輸入偵測電壓
VREF2:第二參考電壓
CPSU:耦合抑制電路
CMP1:比較器
CPOUT:比較訊號
SW2:第二開關元件
VG0、VG:電壓訊號
HIP、HIP1:切換時間控制電路
ONTM:導通時間計時電路
SWT:切換元件
SCT:邏輯電路
OFFTM:關閉時間計時電路
PUW:脈波訊號產生電路
TONTO:導通時間計時訊號
TONTOLAT:邏輯訊號
TOFFTO:關閉時間計時訊號
TOFFTOPLS:脈波訊號
ILM:電流限制值
IAG:平均電流值
VBV:崩潰電壓
VINCLP:箝制電壓
VOE:操作電壓值
VNL:正常操作電壓值
NGS:電壓訊號
T1、T2:時間
t0~t6:時間點
圖1為本發明第一至第六實施例的突波抑制保護電路設於晶片內的示意圖。
圖2為本發明第一實施例的突波抑制保護電路的電路圖。
圖3為本發明第二實施例的突波抑制保護電路的電路圖。
圖4為本發明第三實施例的突波抑制保護電路的電路圖。
圖5為本發明第二和第三實施例的突波抑制保護電路的訊號的波形圖。
圖6為本發明第四實施例的突波抑制保護電路的電路圖。
圖7為本發明第五實施例的突波抑制保護電路的電路圖。
圖8為本發明第六實施例的突波抑制保護電路的切換時間控制電路的電路圖。
圖9為本發明第六實施例的突波抑制保護電路使用前與使用後的訊號的波形圖。
以下是通過特定的具體實施例來說明本發明的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包含相關聯的列出項目中的任一個或者多個的組合。
請參閱圖1，其中圖1為本發明第一至第六實施例的突波抑制保護電路設於晶片內的示意圖。
傳統的突波抑制保護電路通常僅適用於設置在晶片外部。
值得注意的是，本發明的突波抑制保護電路SUGP除了適用於晶 片外部，更能夠適用於晶片內部。如圖1所示，本發明的突波抑制保護電路SUGP與核心電路CRE皆設於晶片1000的內部。
晶片1000的外部電路設有多個外部電路元件，例如但不限於如圖1所示的外部電容C1、外部電容C2以及外部電感L1。外部電容C1的第一端以及外部電感L1的第一端耦接輸入電壓VIN。外部電容C1的第二端以及外部電容C2的第二端接地。外部電感L1的第二端連接外部電容C2的第一端、核心電路CRE以及本發明的突波抑制保護電路SUGP。
當晶片1000的外部電路(例如包含外部電容C1、外部電容C2以及外部電感L1)接收到輸入電壓VIN而輸出一輸入電流ICT至晶片1000內部時，輸入電流ICT中部分的一輸入電流ISG流至本發明的突波抑制保護電路SUGP，以透過本發明的突波抑制保護電路SUGP抑制此輸入電流ISG，以防止晶片1000的內部的核心電路CRE因過電流而燒毀。
值得注意的是，本發明的突波抑制保護電路SUGP內部的多個電路元件之間的配置如圖2至圖4、圖6至圖8所示的舉例，但在下文中省略描述晶片1000的外部電路，本發明不受限於晶片1000的外部電路的配置。
請參閱圖2，其為本發明第一實施例的突波抑制保護電路的電路圖。如圖1所示的突波抑制保護電路SUGP內部可具有與如圖2所示的突波抑制保護電路SUGP1內部相同的電路元件配置。
如圖2所示，本發明第一實施例的突波抑制保護電路SUGP1包含輸入電壓偵測電路DET、參考電壓產生電路RFG、運算放大器OPA1以及第一開關元件SW1。在本文中所述的第一開關元件SW1可如圖2所示包含一電晶體，但本發明不以此為限。
輸入電壓偵測電路DET耦接一輸入電壓VIN。
運算放大器OPA1的第一輸入端例如非反相輸入端連接輸入電 壓偵測電路DET。運算放大器OPA1的第二輸入端例如反相輸入端連接參考電壓產生電路RFG。
第一開關元件SW1的控制端NDG連接運算放大器OPA1的輸出端。第一開關元件SW1的第一端耦接輸入電壓VIN。第一開關元件SW1的第二端接地。
首先，輸入電壓偵測電路DET偵測輸入電壓VIN以輸出第一輸入偵測電壓VINR1，而參考電壓產生電路RFG輸出第一參考電壓VREF1。
運算放大器OPA1的第一輸入端例如非反相輸入端從輸入電壓偵測電路DET接收第一輸入偵測電壓VINR1。運算放大器OPA1的第二輸入端例如反相輸入端從參考電壓產生電路RFG接收第一參考電壓VREF1。
運算放大器OPA1將從輸入電壓偵測電路DET接收到的第一輸入偵測電壓VINR1與從參考電壓產生電路RFG接收到的第一參考電壓VREF1之間的差值乘上第一增益，以輸出一運算放大訊號。
第一開關元件SW1依據從運算放大器OPA1的輸出端接收到的一運算放大訊號運作。
本發明第一實施例的突波抑制保護電路SUGP1透過參考電壓產生電路RFG輸出的第一參考電壓VREF1與輸入電壓偵測電路DET輸出的第一輸入偵測電壓VINR1，以將輸入電壓VIN箝制在一箝制電壓。此一箝制電壓的公式為：VINCLAMP/N=VINR1=VREF1；其中VINCLAMP代表輸入電壓VIN的一箝制電壓，N為一倍數值，VINR1代表第一輸入偵測電壓VINR1，VREF1代表第一參考電壓。
值得注意的是，本文所述的箝制電壓VINCLAMP為一可變值，可依據實際應用需求調整，例如藉由調整第一參考電壓VREF1來調變本文所 述的一可變箝制電壓。
當第一輸入偵測電壓VINR1高過N倍的第一參考電壓VREF1時，運算放大器OPA1輸出至第一開關元件SW1的控制端NDG的一運算放大訊號的電壓立即被抬升，第一開關元件SW1快速地被運算放大器OPA1從一關閉狀態切換至一導通狀態。
當第一開關元件SW1導通時，輸入電流ISG從輸入電壓VIN流經導通的第一開關元件SW1至地，使得輸入電壓VIN被拉降。輸入電壓VIN的最大值快速地被鎖在一箝制電壓VINCLAMP。如此，防止輸入電壓VIN過大，導致上述的晶片1000內部的核心電路CRE燒毀。
請參閱圖3，其為本發明第二實施例的突波抑制保護電路的電路圖。如圖1所示的突波抑制保護電路SUGP內部可具有與如圖6所示的突波抑制保護電路SUGP2內部相同的電路元件配置。
本發明的第二實施例與第一實施例相同之處，不在下文中贅述。
本發明的第二實施例與第一實施例之間的差異在於，本發明的第二實施例的突波抑制保護電路SUGP2除了包含輸入電壓偵測電路DET、參考電壓產生電路RFG、運算放大器OPA1以及第一開關元件SW1，更包含耦合抑制電路CPSU。
耦合抑制電路CPSU連接輸入電壓偵測電路DET、參考電壓產生電路RFG以及第一開關元件SW1的控制端NDG。
輸入電壓偵測電路DET偵測輸入電壓VIN以輸出第二輸入偵測電壓VINR2至耦合抑制電路CPSU。參考電壓產生電路RFG輸出第二參考電壓VREF2至耦合抑制電路CPSU。
耦合抑制電路CPSU依據從輸入電壓偵測電路DET接收到的第二輸入偵測電壓VINR2與從參考電壓產生電路RFG接收到的第二參考電壓 VREF2，控制第一開關元件SW1。舉例而言，耦合抑制電路CPSU可將第二輸入偵測電壓VINR2與第二參考電壓VREF2進行比較，以產生一比較訊號，依據此比較訊號控制第一開關元件SW1。
在本文中，第二參考電壓VREF2不同於第一參考電壓VREF1，例如低於第一參考電壓VREF1，第二輸入偵測電壓VINR2可為1/M倍的輸入電壓VIN，其中M為正數。
當輸入電壓VIN較高，使得第二輸入偵測電壓VINR2高於第二參考電壓VREF2且運算放大器OPA1切換第一開關元件SW1至導通狀態時，耦合抑制電路CPSU保持第一開關元件SW1為導通狀態，以拉降輸入電壓VIN。
接著，當輸入電壓VIN降低導致得第二輸入偵測電壓VINR2低於第二參考電壓VREF2時，耦合抑制電路CPSU將第一開關元件SW1從導通狀態切換至關閉狀態。
也就是說，本發明第二實施例的突波抑制保護電路在輸入電壓VIN已降低至不會造成上述的晶片1000內部的核心電路CRE燒毀時，則不再進一步藉由導通第一開關元件SW1來拉降輸入電壓VIN。如此，本發明第二實施例的突波抑制保護電路除了能夠防止核心電路CRE燒毀，同時能夠使上述的晶片1000內部的核心電路CRE從輸入電壓VIN獲得運作所需的足夠電力。
請參閱圖4，其為本發明第三實施例的突波抑制保護電路的電路圖。如圖1所示的突波抑制保護電路SUGP內部可具有與如圖4所示的突波抑制保護電路SUGP3內部相同的電路元件配置。
本發明的第三實施例與第二實施例相同之處，不在下文中贅述。
本發明的第三實施例與第二實施例之間的差異在於，在本發明的第三實施例中，舉例突波抑制保護電路SUGP3的耦合抑制電路CPSU包含比較器CMP1以及第二開關元件SW2。
比較器CMP1的第一輸入端例如反相輸入端連接輸入電壓偵測電路DET。比較器CMP1的第二輸入端例如非反相輸入端連接參考電壓產生電路RFG。
第二開關元件SW2的控制端連接比較器CMP1的輸出端。第二開關元件SW2的第一端連接第一開關元件SW1的控制端NDG。第二開關元件SW2的第二端接地。
比較器CMP1的第一輸入端例如反相輸入端從輸入電壓偵測電路DET接收第二輸入偵測電壓VINR2。比較器CMP1的第二輸入端例如非反相輸入端從參考電壓產生電路RFG接收第二參考電壓VREF2。
比較器CMP1將第二輸入偵測電壓VINR2與第二參考電壓VREF2進行比較，以輸出一比較訊號CPOUT至第二開關元件SW2的控制端，以控制第二開關元件SW2的運作。
當第二輸入偵測電壓VINR2低於第二參考電壓VREF2時，比較器CMP1輸出(高準位的)一比較訊號CPOUT至第二開關元件SW2的控制端，使得第二開關元件SW2導通。
當第二開關元件SW2導通時，第一開關元件SW1的控制端NDG通過導通的第二開關元件SW2接地，使得第一開關元件SW1從導通狀態切換至關閉狀態。此時，從輸入電壓VIN供應的輸入電流ISG不會再通過第一開關元件SW1流至地。因此，輸入電壓VIN不會再被拉降。
本發明第三實施例的突波抑制保護電路SUGP3通過適當地設定第一參考電壓VREF1以及第二參考電壓VREF2，以箝制輸入電壓VIN，防止輸入電壓VIN持續上升時將第一開關元件SW1(此為一電晶體)的寄生電容的電壓拉升，進而將第一開關元件SW1本身的電壓拉升。因此，本發明第三實施例的突波抑制保護電路SUGP3能夠避免電流從突波抑制保護電路SUGP3流 回至如圖1所示的晶片1000內部，造成晶片1000內部的核心電路CRE因過電流而燒毀。
再者，本發明第三實施例的突波抑制保護電路SUGP3的第一開關元件SW1不會因本身的寄生電容的電壓拉升而長時間保持導通狀態，因此不會發生從輸入電壓VIN供應的輸入電流ISG大量地流過導通的第一開關元件SW1至地而造成輸入電量損失。
請參閱圖5，其為本發明第二和第三實施例的突波抑制保護電路與傳統的訊號的波形圖。
當輸入電壓VIN上升時，本發明的突波抑制保護電路SUGP2、SUGP3中未設有耦合抑制電路CPSU時，第一開關元件SW1的控制端NDG的一電壓訊號VG0如圖5所示，從輸入電壓VIN流至本發明的突波抑制保護電路SUGP2、SUGP3的一輸入電流ISG0如圖5所示。
相比之下，本發明的突波抑制保護電路SUGP2、SUGP3中設有耦合抑制電路CPSU時，第一開關元件SW1的控制端NDG的一電壓訊號VG的電壓較低，從輸入電壓VIN流至本發明的突波抑制保護電路SUGP2、SUGP3的一輸入電流ISG較小。
據此，本發明的突波抑制保護電路SUGP2、SUGP3中進一步增設耦合抑制電路CPSU，能進一步有效提高本發明的突波抑制保護電路SUGP2、SUGP3對訊號的抑制效果。
請參閱圖6，其為本發明第四實施例的突波抑制保護電路的電路圖。如圖1所示的突波抑制保護電路SUGP內部可具有與如圖6所示的突波抑制保護電路SUGP4內部相同的電路元件配置。
本發明的第四實施例與第一實施例相同之處，不在下文中贅述。
本發明的第四實施例與第一實施例之間的差異在於，本發明的 第四實施例的突波抑制保護電路SUGP4除了包含輸入電壓偵測電路DET、參考電壓產生電路RFG、運算放大器OPA1以及第一開關元件SW1，更包含切換時間控制電路HIP。
切換時間控制電路HIP連接第一開關元件SW1的控制端NDG。
切換時間控制電路HIP可計時第一開關元件SW1的一導通時間，並可進一步依據計時的第一開關元件SW1的導通時間控制第一開關元件SW1。
當切換時間控制電路HIP判定第一開關元件SW1持續在導通狀態下的一導通時間未到達一導通時間長度門檻值時，切換時間控制電路HIP可將第一開關元件SW1保持在一導通狀態。
進一步地，當切換時間控制電路HIP判定計時的第一開關元件SW1持續在導通狀態下的一導通時間到達一導通時間長度門檻值時，切換時間控制電路HIP可將第一開關元件SW1從一導通狀態切換至一關閉狀態。
另外或替換地，切換時間控制電路HIP可計時第一開關元件SW1的一關閉時間，並可進一步依據第一開關元件SW1的關閉時間控制第一開關元件SW1。
當切換時間控制電路HIP判定第一開關元件SW1持續在關閉狀態下的一關閉時間未到達一關閉時間長度門檻值時，切換時間控制電路HIP可將第一開關元件SW1保持在一關閉狀態。
進一步地，當切換時間控制電路HIP判定計時的第一開關元件SW1持續在關閉狀態下的一關閉時間到達一關閉時間長度門檻值時，切換時間控制電路HIP可將第一開關元件SW1從一關閉狀態切換至一導通狀態。
如上所述，本發明的第四實施例的切換時間控制電路HIP能夠控制第一開關元件SW1的導通時間以及關閉時間，以避免第一開關元件SW1的 導通時間過短而未能將輸入電壓VIN拉降至不超過如圖1所示的晶片1000內部的核心電路CRE的耐壓，同時能防止因第一開關元件SW1的導通時間過長，導致第一開關元件SW1本身先行燒毀而未能再提供晶片1000內部的核心電路CRE運作所需的過壓保護。
請參閱圖7，其為本發明第五實施例的突波抑制保護電路的電路圖。如圖1所示的突波抑制保護電路SUGP內部可具有與如圖7所示的突波抑制保護電路SUGP5內部相同的電路元件配置。
如圖7所示，在第五實施例中，本發明的突波抑制保護電路SUGP5除了包含輸入電壓偵測電路DET、參考電壓產生電路RFG、運算放大器OPA1以及第一開關元件SW1，更可同時包含耦合抑制電路CPSU以及切換時間控制電路HIP兩者。本發明的第五實施例與第一至第四實施例相同之處，如上所述，不在下文中贅述。
請參閱圖8和圖9，其中圖8為本發明第六實施例的突波抑制保護電路的切換時間控制電路的電路圖，圖9為本發明第六實施例的突波抑制保護電路使用前與使用後的訊號的波形圖。
本發明的突波抑制保護電路的如圖6或圖7所示的切換時間控制電路HIP內部可具有與如圖8所示的切換時間控制電路HIP1內部相同的電路元件配置。
如圖8所示，切換時間控制電路HIP1包含導通時間計時電路ONTM、切換元件SWT、邏輯電路SCT、關閉時間計時電路OFFTM以及脈波訊號產生電路PUW，實務上可適當省略其中數者，本發明不以此為限。
導通時間計時電路ONTM連接邏輯電路SCT的輸入端。邏輯電路SCT的輸出端連接切換元件SWT的控制端以及關閉時間計時電路OFFTM的輸入端。關閉時間計時電路OFFTM的輸出端連接脈波訊號產生電路PUW的輸 入端。脈波訊號產生電路PUW的輸出端連接邏輯電路SCT的輸入端。
導通時間計時電路ONTM可依據第一開關元件SW1的控制端NDG的一電壓訊號(或運算放大器OPA1輸出至第一開關元件SW1的控制端NDG的一運算放大訊號的電壓)，判斷第一開關元件SW1的控制端NDG是否為導通狀態。
當第一開關元件SW1為導通狀態時，導通時間計時電路ONTM計時第一開關元件SW1的一導通時間，以輸出一導通時間計時訊號TONTO。
舉例而言，當輸入電壓VIN高於如圖9所示的一箝制電壓VINCLP時，第一開關元件SW1導通，第一開關元件SW1的控制端NDG的電壓會被拉升至一平衡值，此時導通時間計時電路ONTM會開始計時。
邏輯電路SCT依據從導通時間計時電路ONTM接收到的一導通時間計時訊號TONTO，以輸出一邏輯訊號TONTOLAT至切換元件SWT的控制端。
當第一開關元件SW1的導通時間(例如圖9所示的第一開關元件SW1的控制端NDG的一電壓訊號NGS在高準位的時間T1)的一時間長度到達一導通時間長度門檻值時，導通時間計時電路ONTM在一指定時間(此為一短時間)內輸出第一準位(例如圖9所示為高準位)的一導通時間計時訊號TONTO至邏輯電路SCT。
邏輯電路SCT依據第一準位(例如圖9所示的高準位)的一導通時間計時訊號TONTO，以輸出第一準位(例如圖9所示的高準位)的一邏輯訊號TONTOLAT至切換元件SWT的控制端。
如圖9所示，在時間點t2，邏輯電路SCT輸出至切換元件SWT的控制端的一邏輯訊號TONTOLAT從低準位轉態為高準位，邏輯訊號TONTOLAT的波形的上升緣對準一導通時間計時訊號TONTO的上升緣。
如圖9所示，在時間T2內，邏輯電路SCT輸出至切換元件SWT的控制端的一邏輯訊號TONTOLAT維持在高準位，使得切換元件SWT維持在導通狀態。其結果為，如圖9所示的第一開關元件SW1的控制端NDG的一電壓訊號NGS維持在低準位，使得第一開關元件SW1維持在關閉狀態。
更進一步，關閉時間計時電路OFFTM依據第一開關元件SW1的控制端NDG的一電壓訊號或邏輯電路SCT輸出至關閉時間計時電路OFFTM的一邏輯訊號TONTOLAT，判斷第一開關元件SW1的控制端NDG是否為關閉狀態。
又或者，關閉時間計時電路OFFTM可依據切換元件SWT的控制端的一電壓訊號或邏輯電路SCT輸出至切換元件SWT的控制端的一邏輯訊號TONTOLAT，來判斷切換元件SWT的導通狀態。關閉時間計時電路OFFTM可計時切換元件SWT的一導通時間，依據切換元件SWT的導通時間以計算第一開關元件SW1的關閉時間。例如，第一開關元件SW1的關閉時間等於切換元件SWT的導通時間。
關閉時間計時電路OFFTM計時第一開關元件SW1的一關閉時間，以輸出一關閉時間計時訊號TOFFTO至切換元件SWT的控制端。
當第一開關元件SW1的關閉時間(例如圖9所示的時間T2)的一時間長度到達一關閉時間長度門檻值時，關閉時間計時電路OFFTM在一指定時間(此為一短時間)輸出第一準位(例如圖9所示為高準位)的一關閉時間計時訊號TOFFTO至脈波訊號產生電路PUW。
在時間點t3，脈波訊號產生電路PUW依據從關閉時間計時電路OFFTM接收到的第一準位(例如圖9所示為高準位)的一關閉時間計時訊號TOFFTO，以在一脈波訊號TOFFTOPLS中產生具有一預設寬度的一脈波，並輸出此一脈波訊號TOFFTOPLS至邏輯電路SCT。
當邏輯電路SCT從邏輯電路SCT接收到的第一準位(例如圖9所示為高準位)的一脈波訊號TOFFTOPLS，邏輯電路SCT輸出第二準位(例如圖9所示為低準位)的一邏輯訊號TONTOLAT至切換元件SWT的控制端。其結果為，切換元件SWT從一導通狀態切換至一關閉狀態。
當切換元件SWT從導通狀態切換至關閉狀態時，如圖9所示的第一開關元件SW1的控制端NDG的一電壓訊號NGS從低準位轉態為高準位，使第一開關元件SW1從關閉狀態切換至導通狀態。
當第一開關元件SW1從關閉狀態切換至導通狀態時，第一開關元件SW1的第一端所耦接的一輸入電壓VIN如圖9所示被拉降。如圖9所示，輸入電壓VIN的操作電壓值VOE在一時間區間內維持介於第一開關元件SW1的一崩潰電壓VBV與一箝制電壓VINCLP之間。如圖1所示流入晶片1000的輸入電流ICT可相同於如圖9所示的輸入電流IIN，在圖9中以ILM代表輸入電流IIN的一電流限制值，IAG代表流入晶片1000的輸入電流ICT的平均電流值。
本發明的第六實施例的切換時間控制電路HIP能夠控制第一開關元件SW1的導通時間以及關閉時間，以避免第一開關元件SW1的導通時間過短而未能將輸入電壓VIN拉降至不超過如圖1所示的晶片1000內部的核心電路CRE的耐壓，同時能防止因第一開關元件SW1的導通時間過長，導致第一開關元件SW1本身先行燒毀而未能再提供晶片1000內部的核心電路CRE運作所需的過壓保護。
再者，當輸入電壓VIN長時間在未超過第一開關元件SW1(此為一電晶體)的一崩潰電壓VBV，但卻又超過一箝制電壓VINCLP時，本發明的突波抑制保護電路中的切換時間控制電路HIP1能有效地降低輸入電流ISG，藉此保護第一開關元件SW1不因長時間導通而燒毀。
綜上所述，本發明提供一種突波抑制保護電路。本發明的突波 抑制保護電路適用於設置在晶片內部或外部，能夠有效地抑制接收到的輸入電壓，以保護保護晶片內部的核心電路，避免晶片內部的核心電路燒毀。特別是，若本發明的突波抑制保護電路設置在晶片內部，使用者直接購買晶片即可，不需再購買外部突波保護元件來保護晶片的核心電路，額外地設置在電路板上的晶片外部。再者，即使本發明的突波抑制保護電路接收到的輸入電壓到達高電壓值，仍然能夠快速地將輸入電壓拉降至可自行設定的一可變箝制電壓。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
SUGP5:突波抑制保護電路
VIN:輸入電壓
ISG:輸入電流
DET:輸入電壓偵測電路
VINR1:第一輸入偵測電壓
RFG:參考電壓產生電路
VREF1:第一參考電壓
OPA1:運算放大器
SW1:第一開關元件
NDG:控制端
VINR2:第二輸入偵測電壓
VREF2:第二參考電壓
CPSU:耦合抑制電路
CMP1:比較器
CPOUT:比較訊號
SW2:第二開關元件
HIP:切換時間控制電路

Claims (17)

  1. 一種突波抑制保護電路，包含： 一輸入電壓偵測電路，耦接一輸入電壓，配置以偵測所述輸入電壓以輸出一第一輸入偵測電壓； 一參考電壓產生電路，配置以輸出一第一參考電壓； 一運算放大器，所述運算放大器的第一輸入端連接所述輸入電壓偵測電路以從所述輸入電壓偵測電路接收所述第一輸入偵測電壓，所述運算放大器的第二輸入端連接所述參考電壓產生電路以從所述參考電壓產生電路接收所述第一參考電壓，所述運算放大器將所述第一輸入偵測電壓與所述第一參考電壓之間的差值乘上一第一增益以輸出一運算放大訊號；以及 一第一開關元件，所述第一開關元件的第一端耦接所述輸入電壓，所述第一開關元件的第二端接地，所述第一開關元件的控制端連接所述運算放大器的輸出端，所述第一開關元件配置以依據從所述運算放大器的輸出端接收到的所述運算放大訊號運作。
  2. 如請求項1所述的突波抑制保護電路，其中所述的突波抑制保護電路設置在一晶片內部。
  3. 如請求項1所述的突波抑制保護電路，其中所述第一開關元件包含一電晶體。
  4. 如請求項1所述的突波抑制保護電路，更包含： 一耦合抑制電路，連接所述輸入電壓偵測電路、所述參考電壓產生電路以及所述第一開關元件的控制端； 其中所述輸入電壓偵測電路偵測所述輸入電壓以輸出一第二輸入偵測電壓至所述耦合抑制電路，所述參考電壓產生電路輸出一第二參考電壓至所述耦合抑制電路； 其中所述耦合抑制電路依據所述第二輸入偵測電壓與所述第二參考電壓，控制所述第一開關元件。
  5. 如請求項4所述的突波抑制保護電路，其中所述耦合抑制電路將所述第二輸入偵測電壓與所述第二參考電壓進行比較，以產生一比較訊號，依據所述比較訊號控制所述第一開關元件。
  6. 如請求項4所述的突波抑制保護電路，其中所述耦合抑制電路包含： 一比較器，所述比較器的第一輸入端連接所述輸入電壓偵測電路以從所述輸入電壓偵測電路接收所述第二輸入偵測電壓，所述比較器的第二輸入端連接所述所述參考電壓產生電路以從所述參考電壓產生電路接收所述第二參考電壓；以及 一第二開關元件，所述第二開關元件的控制端連接所述比較器的輸出端，所述第二開關元件的第一端連接所述第一開關元件的控制端，所述第二開關元件的第二端接地。
  7. 如請求項1所述的突波抑制保護電路，更包含： 一切換時間控制電路，連接所述第一開關元件的控制端，配置以計時所述第一開關元件的一導通時間，依據所述第一開關元件的所述導通時間控制所述第一開關元件。
  8. 如請求項7所述的突波抑制保護電路，其中所述切換時間控制電路計時所述第一開關元件的一關閉時間，依據所述第一開關元件的所述關閉時間控制所述第一開關元件。
  9. 如請求項7所述的突波抑制保護電路，其中所述切換時間控制電路包含： 一導通時間計時電路，連接所述第一開關元件的控制端，配置以在所述第一開關元件導通時，計時所述第一開關元件的一導通時間，以輸出一導通時間計時訊號；以及 一切換元件，所述切換元件的控制端連接所述導通時間計時電路，所述切換元件的第一端連接所述第一開關元件的控制端，所述切換元件的第二端接地，所述切換元件依據從所述導通時間計時電路接收到的所述導通時間計時訊號運作。
  10. 如請求項9所述的突波抑制保護電路，其中，當所述第一開關元件的所述導通時間的一時間長度到達一導通時間長度門檻值時，所述導通時間計時電路輸出至所述切換元件的控制端的所述導通時間計時訊號用以控制所述切換元件從一關閉狀態切換至一導通狀態。
  11. 如請求項9所述的突波抑制保護電路，其中所述切換時間控制電路更包含： 一邏輯電路，連接在所述導通時間計時電路與所述切換元件的控制端之間，配置依據從所述導通時間計時電路接收到的所述導通時間計時訊號以輸出一邏輯訊號至所述切換元件的控制端。
  12. 如請求項9所述的突波抑制保護電路，其中所述切換時間控制電路更包含： 一關閉時間計時電路，連接所述導通時間計時電路以及所述切換元件的控制端，配置以計時所述第一開關元件的一關閉時間，以輸出一關閉時間計時訊號至所述切換元件的控制端。
  13. 如請求項12所述的突波抑制保護電路，其中所述關閉時間計時電路配置以計時所述切換元件的一導通時間，依據所述切換元件的所述導通時間以計算所述第一開關元件的所述關閉時間。
  14. 如請求項12所述的突波抑制保護電路，其中，當所述第一開關元件的所述關閉時間的一時間長度到達一關閉時間長度門檻值時，所述關閉時間計時電路輸出至所述切換元件的控制端的所述關閉時間計時訊號用以控制所述切換元件從一導通狀態切換至一關閉狀態。
  15. 如請求項12所述的突波抑制保護電路，其中所述切換時間控制電路更包含： 一脈波訊號產生電路，連接所述關閉時間計時電路以及所述切換元件的控制端，配置以判定從所述關閉時間計時電路接收到的所述關閉間計時訊號所指示的所述第一開關元件的所述關閉時間到達一關閉時間長度門檻值時，輸出一脈波訊號至所述切換元件的控制端，以關閉所述切換元件。
  16. 如請求項15所述的突波抑制保護電路，其中所述切換時間控制電路更包含： 一邏輯電路，連接在所述脈波訊號產生電路與所述切換元件的控制端之間，配置依據從所述脈波訊號產生電路接收到的所述脈波訊號以輸出一邏輯訊號至所述切換元件的控制端。
  17. 如請求項1所述的突波抑制保護電路，其中所述輸入電壓在一時間區間內維持介於所述第一開關元件的一崩潰電壓與一可變箝制電壓之間。
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